JP2013150308A - 基準電位生成回路 - Google Patents
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Abstract
【解決手段】第1の入力端子乃至第3の入力端子と、第1の出力端子及び第2の出力端子と、第1の端子乃至第3の端子が設けられたローパスフィルタと、第1の端子乃至第4の端子が設けられたリニアレギュレータと、を有する基準電位生成回路において、ローパスフィルタの第1の端子は第2の入力端子に電気的に接続され、ローパスフィルタの第2の端子は第1の端子または第3の入力端子に電気的に接続され、ローパスフィルタの第3の端子はリニアレギュレータの第1の端子に電気的に接続され、リニアレギュレータの第2の端子は第1の入力端子及び第1の出力端子に電気的に接続され、リニアレギュレータの第3の端子は第2の出力端子に電気的に接続され、リニアレギュレータの第4の端子は第3の入力端子に電気的に接続されている。
【選択図】図1
Description
抵抗素子116の抵抗値=1.0×107Ω
抵抗素子120の抵抗値=1.0×106Ω
容量素子118の容量値=1.0×10−10F
すべてのトランジスタのチャネル長=5μm
第2の入力端子108の電位=0V
第3の入力端子110の電位=−7V
第1の入力端子106の電位=3V
第2の入力端子108の電位=0V
102 ローパスフィルタ
102A 第1の端子
102B 第2の端子
102C 第3の端子
104 リニアレギュレータ
104A 第1の端子
104B 第2の端子
104C 第3の端子
104D 第4の端子
106 第1の入力端子
108 第2の入力端子
110 第3の入力端子
112 第1の出力端子
114 第2の出力端子
116 抵抗素子
118 容量素子
120 抵抗素子
122 第1のpチャネル型トランジスタ
124 第2のpチャネル型トランジスタ
126 第3のpチャネル型トランジスタ
128 第1のnチャネル型トランジスタ
130 第2のnチャネル型トランジスタ
132 第3のnチャネル型トランジスタ
134 第4のnチャネル型トランジスタ
136 第5のnチャネル型トランジスタ
138 第6のnチャネル型トランジスタ
140 差動増幅回路
142 nチャネル型トランジスタ
Claims (4)
- 第1の入力端子乃至第3の入力端子と、
第1の出力端子及び第2の出力端子と、
第1の端子乃至第3の端子が設けられたローパスフィルタと、
第1の端子乃至第4の端子が設けられたリニアレギュレータと、を有し、
前記ローパスフィルタの前記第1の端子は前記第2の入力端子に電気的に接続され、
前記ローパスフィルタの前記第2の端子は前記第1の入力端子または前記第3の入力端子に電気的に接続され、
前記ローパスフィルタの前記第3の端子は前記リニアレギュレータの前記第1の端子に電気的に接続され、
前記リニアレギュレータの前記第2の端子は前記第1の入力端子及び前記第1の出力端子に電気的に接続され、
前記リニアレギュレータの前記第3の端子は前記第2の出力端子に電気的に接続され、
前記リニアレギュレータの前記第4の端子は前記第3の入力端子に電気的に接続され、
前記第2の入力端子にはスタートパルス信号が供給され、
前記第3の入力端子には前記第1の入力端子とは逆の極性の電位が供給され、
前記第2の出力端子から供給される電位が基準電位となる基準電位生成回路。 - 前記ローパスフィルタが、抵抗素子と容量素子を有し、
前記ローパスフィルタの前記第1の端子は前記抵抗素子の一端に電気的に接続され、
前記抵抗素子の他端は、前記ローパスフィルタの前記第3の端子と前記容量素子の第1の電極に電気的に接続され、
前記容量素子の第2の電極は前記ローパスフィルタの前記第2の端子に電気的に接続されていることを特徴とする請求項1に記載の基準電位生成回路。 - 前記リニアレギュレータが、抵抗素子と、第1のpチャネル型トランジスタ乃至第3のpチャネル型トランジスタと、第1のnチャネル型トランジスタ乃至第6のnチャネル型トランジスタと、を有し、
前記リニアレギュレータの前記第1の端子は前記第2のnチャネル型トランジスタのゲートに電気的に接続され、
前記リニアレギュレータの前記第2の端子は前記リニアレギュレータの前記抵抗素子の一端と、前記第1のpチャネル型トランジスタ乃至第3のpチャネル型トランジスタのソース及びドレインの一方のすべてに電気的に接続され、
前記第1のpチャネル型トランジスタのソース及びドレインの他方は、前記第1のpチャネル型トランジスタ及び第2のpチャネル型トランジスタのゲートと、前記第1のnチャネル型トランジスタのソース及びドレインの一方に電気的に接続され、
前記第2のpチャネル型トランジスタのソース及びドレインの他方は前記第3のpチャネル型トランジスタのゲートと、前記第2のnチャネル型トランジスタのソース及びドレインの一方に電気的に接続され、
前記第2のnチャネル型トランジスタのソース及びドレインの他方と前記第1のnチャネル型トランジスタのソース及びドレインの他方は前記第4のnチャネル型トランジスタのソース及びドレインの一方に電気的に接続され、
前記リニアレギュレータの前記抵抗素子の他端は、前記第3のnチャネル型トランジスタのソース及びドレインの一方と、前記第3のnチャネル型トランジスタのゲートと、前記第4のnチャネル型トランジスタのゲートと、前記第5のnチャネル型トランジスタのゲートに電気的に接続され、
前記第3のpチャネル型トランジスタのソース及びドレインの他方は前記第5のnチャネル型トランジスタのソース及びドレインの一方と、前記第6のnチャネル型トランジスタのゲートに電気的に接続され、
前記第3のnチャネル型トランジスタ乃至第5のnチャネル型トランジスタのソース及びドレインの他方のすべてと前記第6のnチャネル型トランジスタのソース及びドレインの一方は前記リニアレギュレータの前記第4の端子に電気的に接続され、
前記第6のnチャネル型トランジスタのソース及びドレインの他方と、前記第1のnチャネル型トランジスタのゲートは、前記リニアレギュレータの前記第3の端子に電気的に接続されていることを特徴とする請求項1または請求項2に記載の基準電位生成回路。 - 請求項1乃至請求項3のいずれか一において、
生成される基準電位が接地電位と概ね等しいことを特徴とする基準電位生成回路。
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