JPH06149394A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06149394A JPH06149394A JP4301999A JP30199992A JPH06149394A JP H06149394 A JPH06149394 A JP H06149394A JP 4301999 A JP4301999 A JP 4301999A JP 30199992 A JP30199992 A JP 30199992A JP H06149394 A JPH06149394 A JP H06149394A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- circuit
- supply voltage
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路において、複数ある論理ユニ
ットに対して各々最適な電源電圧を選択的に与えること
により全体の低消費電力化をはかる。 【構成】 半導体基板に、ＭＯＳトランジスタ回路８,
９を形成している装置において、外部から供給される電
源電圧１を電圧選択信号４,５に応じてそれぞれ降下し
てそれぞれ別の回路に内部電源電圧２,３を供給する複
数の電源電圧降下回路６,７を内蔵したことを特徴とす
る半導体集積回路装置である。 【効果】 製造後にテスター等で測定された各機能ブロ
ックの電圧特性に応じて各機能ブロックの電源電圧をそ
れぞれ電圧選択信号に応じて降下して供給できるため、
各機能ブロックに対して必要以上の高電源電圧による無
駄な電力の消費を押えることができる為、１チップレベ
ルでの低消費電力化がはかれる。
ットに対して各々最適な電源電圧を選択的に与えること
により全体の低消費電力化をはかる。 【構成】 半導体基板に、ＭＯＳトランジスタ回路８,
９を形成している装置において、外部から供給される電
源電圧１を電圧選択信号４,５に応じてそれぞれ降下し
てそれぞれ別の回路に内部電源電圧２,３を供給する複
数の電源電圧降下回路６,７を内蔵したことを特徴とす
る半導体集積回路装置である。 【効果】 製造後にテスター等で測定された各機能ブロ
ックの電圧特性に応じて各機能ブロックの電源電圧をそ
れぞれ電圧選択信号に応じて降下して供給できるため、
各機能ブロックに対して必要以上の高電源電圧による無
駄な電力の消費を押えることができる為、１チップレベ
ルでの低消費電力化がはかれる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタを
集積する半導体集積回路装置に係わり、特に電源電圧降
下回路を内蔵した集積回路装置に関する。
集積する半導体集積回路装置に係わり、特に電源電圧降
下回路を内蔵した集積回路装置に関する。
【０００２】
【従来の技術】近年の半導体プロセスの微細加工の進歩
により、集積回路は周辺機器の機能を次々に取り込み１
チップ化をはかってきた。今後も高集積化によりさまざ
まな機能ブロックが１チップに集積されると予想され
る。また一般的に電源電圧を高くすれば最高動作周波数
が高くなり、電源電圧を低くすれば最高動作周波数が低
くなることが知られている。しかしながら１チップに集
積された機能ブロックの間には最高動作周波数に差があ
り、１チップレベルでは最も動作周波数の低い機能ブロ
ックにより最高動作周波数が律束されてしまう。そのた
め他の機能ブロックはさらに電源電圧を下げても周波数
スペックは満たせるにもかかわらず高電源電圧を与えて
いるため無駄な電力を消費していた。
により、集積回路は周辺機器の機能を次々に取り込み１
チップ化をはかってきた。今後も高集積化によりさまざ
まな機能ブロックが１チップに集積されると予想され
る。また一般的に電源電圧を高くすれば最高動作周波数
が高くなり、電源電圧を低くすれば最高動作周波数が低
くなることが知られている。しかしながら１チップに集
積された機能ブロックの間には最高動作周波数に差があ
り、１チップレベルでは最も動作周波数の低い機能ブロ
ックにより最高動作周波数が律束されてしまう。そのた
め他の機能ブロックはさらに電源電圧を下げても周波数
スペックは満たせるにもかかわらず高電源電圧を与えて
いるため無駄な電力を消費していた。
【０００３】従来よりＤＲＡＭにおいては、高集積化を
はかる為メモリセルアレイ・センスアンプ・デコーダ等
からなるコア回路の加工寸法の微細化による短チャネル
効果によりコア回路の電源電圧を周辺回路より下げる必
要があった。このためのＤＲＡＭの電源電圧降下の方式
として従来考えられているものの一つは図４に示すよう
なものである。図４において、外部から供給される電源
電圧（ＶＤＤ）は周辺回路６３及び電源電圧降下回路６
１に供給され、電源電圧降下回路６１によりある固定値
のみ電圧降下した第２の電源電圧６０（Ｖｉｎｔ）がコ
ア回路６２に供給される。
はかる為メモリセルアレイ・センスアンプ・デコーダ等
からなるコア回路の加工寸法の微細化による短チャネル
効果によりコア回路の電源電圧を周辺回路より下げる必
要があった。このためのＤＲＡＭの電源電圧降下の方式
として従来考えられているものの一つは図４に示すよう
なものである。図４において、外部から供給される電源
電圧（ＶＤＤ）は周辺回路６３及び電源電圧降下回路６
１に供給され、電源電圧降下回路６１によりある固定値
のみ電圧降下した第２の電源電圧６０（Ｖｉｎｔ）がコ
ア回路６２に供給される。
【０００４】図５は従来の電源電圧降下回路の一例を示
すものである。電源電圧降下回路は基準電圧発生回路６
６と内部電源供給回路６７からなり、基準電圧発生回路
６６により発生される基準電圧（Ｖｒｅｆ）に従い、内
部電源供給回路６７ではカレントミラー回路２２により
Ｖｉｎｔ＝ＶｒｅｆとなるようにＰＭＯＳトランジス
タ２１を制御する。このとき基準電圧発生回路６６によ
り発生される基準電圧（Ｖｒｅｆ）は抵抗６４〜６５の
抵抗値をＲ（６４）〜Ｒ（６５）とすると、（数１）と
設計当初に設定したＲ（６４）：Ｒ（６５）の比により
一意的に決定される。
すものである。電源電圧降下回路は基準電圧発生回路６
６と内部電源供給回路６７からなり、基準電圧発生回路
６６により発生される基準電圧（Ｖｒｅｆ）に従い、内
部電源供給回路６７ではカレントミラー回路２２により
Ｖｉｎｔ＝ＶｒｅｆとなるようにＰＭＯＳトランジス
タ２１を制御する。このとき基準電圧発生回路６６によ
り発生される基準電圧（Ｖｒｅｆ）は抵抗６４〜６５の
抵抗値をＲ（６４）〜Ｒ（６５）とすると、（数１）と
設計当初に設定したＲ（６４）：Ｒ（６５）の比により
一意的に決定される。
【０００５】
【数１】
【０００６】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、電源電圧降下回路は設計当初に設定した
１固定値のみにしか電圧を降下することができない。こ
のため製造後にテスター等で測定された各機能ブロック
の電圧特性に応じて各機能ブロックの電源電圧を調整で
きない為、多くの機能ブロックにおいて電源電圧を下げ
ても周波数スペックは満たせるにもかかわらず高電源電
圧を与えているため無駄な電力を消費していた。
うな構成では、電源電圧降下回路は設計当初に設定した
１固定値のみにしか電圧を降下することができない。こ
のため製造後にテスター等で測定された各機能ブロック
の電圧特性に応じて各機能ブロックの電源電圧を調整で
きない為、多くの機能ブロックにおいて電源電圧を下げ
ても周波数スペックは満たせるにもかかわらず高電源電
圧を与えているため無駄な電力を消費していた。
【０００７】従って、本発明は半導体集積回路におい
て、複数ある論理ユニットに対して各々最適な電源電圧
を選択的に与えることにより全体の低消費電力化をはか
る半導体集積回路装置を提供することを目的とする。
て、複数ある論理ユニットに対して各々最適な電源電圧
を選択的に与えることにより全体の低消費電力化をはか
る半導体集積回路装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
めに本発明は、半導体基板に、ＭＯＳトランジスタ回路
を形成している装置において、外部から供給される電源
電圧を電圧選択信号に応じてそれぞれ降下してそれぞれ
別の回路に内部電源電圧を供給する複数の電源電圧降下
回路を内蔵した半導体集積回路装置である。
めに本発明は、半導体基板に、ＭＯＳトランジスタ回路
を形成している装置において、外部から供給される電源
電圧を電圧選択信号に応じてそれぞれ降下してそれぞれ
別の回路に内部電源電圧を供給する複数の電源電圧降下
回路を内蔵した半導体集積回路装置である。
【０００９】
【作用】本発明は上記した構成によって、製造後にテス
ター等で測定された各機能ブロックの電圧特性に応じて
各機能ブロックの電源電圧をそれぞれ電圧選択信号に応
じて降下して供給できるため、各機能ブロックに対して
必要以上の高電源電圧による無駄な電力の消費を押える
ことができる為、１チップレベルでの低消費電力化がは
かれる。
ター等で測定された各機能ブロックの電圧特性に応じて
各機能ブロックの電源電圧をそれぞれ電圧選択信号に応
じて降下して供給できるため、各機能ブロックに対して
必要以上の高電源電圧による無駄な電力の消費を押える
ことができる為、１チップレベルでの低消費電力化がは
かれる。
【００１０】
【実施例】（実施例１）以下本発明の実施例について、
図面を参照しながら説明する。図１は本発明の実施例１
及び実施例２における半導体集積回路の構成図である。
図面を参照しながら説明する。図１は本発明の実施例１
及び実施例２における半導体集積回路の構成図である。
【００１１】図１において、１は外部より供給される電
源電圧（ＶＤＤ）、２は第１の内部電源電圧（Ｖｉｎｔ
１）、３は第２の内部電源電圧（Ｖｉｎｔ２）、４〜５
は電圧選択信号、６〜７は電圧降下回路、８〜９は論理
回路である。
源電圧（ＶＤＤ）、２は第１の内部電源電圧（Ｖｉｎｔ
１）、３は第２の内部電源電圧（Ｖｉｎｔ２）、４〜５
は電圧選択信号、６〜７は電圧降下回路、８〜９は論理
回路である。
【００１２】電源電圧１は電圧降下回路６において電圧
選択信号４に応じて電源電圧１より電圧を降下した内部
電源電圧２を論理回路８に供給し、電圧降下回路７にお
いて電圧選択信号５に応じて電源電圧１より電圧を降下
した内部電源電圧３を論理回路９に供給する。
選択信号４に応じて電源電圧１より電圧を降下した内部
電源電圧２を論理回路８に供給し、電圧降下回路７にお
いて電圧選択信号５に応じて電源電圧１より電圧を降下
した内部電源電圧３を論理回路９に供給する。
【００１３】図２は本発明の実施例１における半導体集
積回路の電圧降下回路の回路図である。図２において、
１は外部より供給される電源電圧、２０はＧＮＤ、２１
はＰＭＯＳトランジスタ、２２はカレントミラー回路、
２３〜２４はＮＭＯＳトランジスタ、２５〜２８は抵
抗、３０は端子、３１〜３３は節点、３４ａ,３４ｂは
電圧選択信号、３５は内部電源供給回路、３６は基準電
圧選択回路、３７〜３８は基準電圧発生回路、４０ａ,
４０ｂは基準電圧発生回路である。
積回路の電圧降下回路の回路図である。図２において、
１は外部より供給される電源電圧、２０はＧＮＤ、２１
はＰＭＯＳトランジスタ、２２はカレントミラー回路、
２３〜２４はＮＭＯＳトランジスタ、２５〜２８は抵
抗、３０は端子、３１〜３３は節点、３４ａ,３４ｂは
電圧選択信号、３５は内部電源供給回路、３６は基準電
圧選択回路、３７〜３８は基準電圧発生回路、４０ａ,
４０ｂは基準電圧発生回路である。
【００１４】抵抗２５〜２６及び抵抗２７〜２８はＶＤ
ＤとＧＮＤの間に直列に接続され、抵抗２５と２６の接
点は節点３２に、抵抗２７と２８の接点は節点３３にそ
れぞれ接続される。ＮＭＯＳトランジスタ２３〜２４は
それぞれ節点３２〜３３に接続され他端は共通に節点３
１接続され、ゲートは電圧選択信号３４ａ,３４ｂに接
続される。ＰＭＯＳトランジスタ２１はＶＤＤと端子３
０の間に接続され、ゲートには節点３１と端子３０を入
力とするカレントミラー回路２２に接続される。
ＤとＧＮＤの間に直列に接続され、抵抗２５と２６の接
点は節点３２に、抵抗２７と２８の接点は節点３３にそ
れぞれ接続される。ＮＭＯＳトランジスタ２３〜２４は
それぞれ節点３２〜３３に接続され他端は共通に節点３
１接続され、ゲートは電圧選択信号３４ａ,３４ｂに接
続される。ＰＭＯＳトランジスタ２１はＶＤＤと端子３
０の間に接続され、ゲートには節点３１と端子３０を入
力とするカレントミラー回路２２に接続される。
【００１５】次にこの回路の動作について説明する。節
点３２〜３３の電圧をＶｒｅｆ１、Ｖｒｅｆ２、端子３
０の電圧をＶｉｎｔ、抵抗２５〜２８の値をＲ（２５）
〜Ｒ（２８）とすると、（数２）となる。
点３２〜３３の電圧をＶｒｅｆ１、Ｖｒｅｆ２、端子３
０の電圧をＶｉｎｔ、抵抗２５〜２８の値をＲ（２５）
〜Ｒ（２８）とすると、（数２）となる。
【００１６】
【数２】
【００１７】仮に電圧選択信号３４ａがアクティブであ
る場合（電圧選択信号３４ｂは非アクティブ）、（数
３）となる。
る場合（電圧選択信号３４ｂは非アクティブ）、（数
３）となる。
【００１８】
【数３】
【００１９】カレントミラー回路２２はＶｒｅｆ＞Ｖｉ
ｎｔである時、ＰＭＯＳトランジスタ２１をＯＮとしＶ
ｉｎｔをチャージし、その後Ｖｒｅｆ＝Ｖｉｎｔとなる
とＰＭＯＳトランジスタ２１をＯＦＦとする。この動作
を繰り返すことにより（数４）が内部電源電圧として得
られる。
ｎｔである時、ＰＭＯＳトランジスタ２１をＯＮとしＶ
ｉｎｔをチャージし、その後Ｖｒｅｆ＝Ｖｉｎｔとなる
とＰＭＯＳトランジスタ２１をＯＦＦとする。この動作
を繰り返すことにより（数４）が内部電源電圧として得
られる。
【００２０】
【数４】
【００２１】同様に、電圧選択信号３４ｂがアクティブ
である場合（電圧選択信号３４ａは非アクティブ）、
（数５）となり、その結果、（数６）が内部電源電圧と
して得られる。
である場合（電圧選択信号３４ａは非アクティブ）、
（数５）となり、その結果、（数６）が内部電源電圧と
して得られる。
【００２２】
【数５】
【００２３】
【数６】
【００２４】（実施例２）図３は本発明の実施例２にお
ける半導体集積回路の電圧降下回路の回路図である。図
３において、図２と同一の機能を有するものには同一の
符号を付けている。４５,４７はＰＭＯＳトランジス
タ、４６,４８はＮＭＯＳトランジスタ、４１〜４４は
抵抗、４９〜５０は節点、５１ａ〜５１ｄは電圧選択信
号、４０は基準電圧発生回路である。
ける半導体集積回路の電圧降下回路の回路図である。図
３において、図２と同一の機能を有するものには同一の
符号を付けている。４５,４７はＰＭＯＳトランジス
タ、４６,４８はＮＭＯＳトランジスタ、４１〜４４は
抵抗、４９〜５０は節点、５１ａ〜５１ｄは電圧選択信
号、４０は基準電圧発生回路である。
【００２５】抵抗４１〜４２及びＰＭＯＳトランジスタ
４５、ＮＭＯＳトランジスタ４６は、抵抗４１、ＰＭＯ
Ｓトランジスタ４５、ＮＭＯＳトランジスタ４６、抵抗
４２の順にＶＤＤとＧＮＤの間に直列に接続され、同様
に抵抗４３〜４４及びＰＭＯＳトランジスタ４７、ＮＭ
ＯＳトランジスタ４８は、抵抗４３、ＰＭＯＳトランジ
スタ４７、ＮＭＯＳトランジスタ４８、抵抗４４の順に
ＶＤＤとＧＮＤの間に直列に接続される。ＭＯＳトラン
ジスタ４５〜４８のゲートは電圧選択信号５１ａ〜５１
ｄに接続される。ＰＭＯＳトランジスタ４５とＮＭＯＳ
トランジスタ４６の接点は節点４９に、ＰＭＯＳトラン
ジスタ４７とＮＭＯＳトランジスタ４８の接点は節点５
０にそれぞれ接続される。節点４９と節点５０は接続さ
れる。ＰＭＯＳトランジスタ２１はＶＤＤと端子３０の
間に接続されゲートには節点５０と端子３０を入力とす
るカレントミラー回路２２に接続される。
４５、ＮＭＯＳトランジスタ４６は、抵抗４１、ＰＭＯ
Ｓトランジスタ４５、ＮＭＯＳトランジスタ４６、抵抗
４２の順にＶＤＤとＧＮＤの間に直列に接続され、同様
に抵抗４３〜４４及びＰＭＯＳトランジスタ４７、ＮＭ
ＯＳトランジスタ４８は、抵抗４３、ＰＭＯＳトランジ
スタ４７、ＮＭＯＳトランジスタ４８、抵抗４４の順に
ＶＤＤとＧＮＤの間に直列に接続される。ＭＯＳトラン
ジスタ４５〜４８のゲートは電圧選択信号５１ａ〜５１
ｄに接続される。ＰＭＯＳトランジスタ４５とＮＭＯＳ
トランジスタ４６の接点は節点４９に、ＰＭＯＳトラン
ジスタ４７とＮＭＯＳトランジスタ４８の接点は節点５
０にそれぞれ接続される。節点４９と節点５０は接続さ
れる。ＰＭＯＳトランジスタ２１はＶＤＤと端子３０の
間に接続されゲートには節点５０と端子３０を入力とす
るカレントミラー回路２２に接続される。
【００２６】次にこの回路の動作について説明する。節
点５０（節点４９）の電圧をＶｒｅｆ、端子３０の電圧
をＶｉｎｔ、抵抗４１〜４４の値をＲ（４１）〜Ｒ（４
４）とする。仮に、電圧選択信号５１ｂ、５１ｃがアク
ティブである場合（電圧選択信号５１ａ、５１ｄは非ア
クティブ）、（数７）となる。
点５０（節点４９）の電圧をＶｒｅｆ、端子３０の電圧
をＶｉｎｔ、抵抗４１〜４４の値をＲ（４１）〜Ｒ（４
４）とする。仮に、電圧選択信号５１ｂ、５１ｃがアク
ティブである場合（電圧選択信号５１ａ、５１ｄは非ア
クティブ）、（数７）となる。
【００２７】
【数７】
【００２８】カレントミラー回路２２はＶｒｅｆ＞Ｖｉ
ｎｔである時、ＰＭＯＳトランジスタ２１をＯＮとしＶ
ｉｎｔをチャージし、その後Ｖｒｅｆ＝Ｖｉｎｔとなる
とＰＭＯＳトランジスタ２１をＯＦＦとする。この動作
を繰り返すことにより、（数８）が内部電源電圧として
得られる。
ｎｔである時、ＰＭＯＳトランジスタ２１をＯＮとしＶ
ｉｎｔをチャージし、その後Ｖｒｅｆ＝Ｖｉｎｔとなる
とＰＭＯＳトランジスタ２１をＯＦＦとする。この動作
を繰り返すことにより、（数８）が内部電源電圧として
得られる。
【００２９】
【数８】
【００３０】同様に、電圧選択信号５１ｂ、５１ｄがア
クティブである場合（電圧選択信号５１ａ、５１ｃは非
アクティブ）、（数９）となる内部電源電圧として得ら
れる。
クティブである場合（電圧選択信号５１ａ、５１ｃは非
アクティブ）、（数９）となる内部電源電圧として得ら
れる。
【００３１】
【数９】
【００３２】同様に、電圧選択信号５１ａ、５１ｃがア
クティブである場合（電圧選択信号５１ｂ、５１ｄは非
アクティブ）、（数１０）となる内部電源電圧として得
られる。
クティブである場合（電圧選択信号５１ｂ、５１ｄは非
アクティブ）、（数１０）となる内部電源電圧として得
られる。
【００３３】
【数１０】
【００３４】同様に、電圧選択信号５１ａ、５１ｄがア
クティブである場合（電圧選択信号５１ｂ、５１ｃは非
アクティブ）、（数１１）となる内部電源電圧として得
られる。
クティブである場合（電圧選択信号５１ｂ、５１ｃは非
アクティブ）、（数１１）となる内部電源電圧として得
られる。
【００３５】
【数１１】
【００３６】
【発明の効果】以上の説明から明らかなように、本発明
の半導体集積回路によれば、製造後にテスター等で測定
された各機能ブロックの電圧特性に応じて各機能ブロッ
クの電源電圧をそれぞれ電圧選択信号に応じて降下して
供給できるため、各機能ブロックに対して必要以上の高
電源電圧による無駄な電力の消費を押えることができる
為、１チップレベルでの低消費電力化がはかれる。
の半導体集積回路によれば、製造後にテスター等で測定
された各機能ブロックの電圧特性に応じて各機能ブロッ
クの電源電圧をそれぞれ電圧選択信号に応じて降下して
供給できるため、各機能ブロックに対して必要以上の高
電源電圧による無駄な電力の消費を押えることができる
為、１チップレベルでの低消費電力化がはかれる。
【図１】本発明の本発明の実施例１及び実施例２におけ
る半導体集積回路の構成図
る半導体集積回路の構成図
【図２】本発明の本発明の実施例１における半導体集積
回路の電圧降下回路の回路図
回路の電圧降下回路の回路図
【図３】本発明の本発明の実施例２における半導体集積
回路の電圧降下回路の回路図
回路の電圧降下回路の回路図
【図４】従来の半導体集積回路の構成図
【図５】従来の半導体集積回路の電圧降下回路の回路図
１ 外部より供給される電源電圧（ＶＤＤ） ２〜３、６０ 内部電源電圧 ４〜５、３４ａ〜３４ｂ、５１ａ〜５１ｄ 電圧選択信
号 ６〜７、６１ 電圧降下回路 ８〜９ 論理回路 ２２ カレントミラー回路 ２５〜２８、４１〜４４、６４〜６５ 抵抗 ３５、６７ 内部電源供給回路 ３６ 基準電圧選択回路 ３７〜３８、４０、６６ 基準電圧発生回路
号 ６〜７、６１ 電圧降下回路 ８〜９ 論理回路 ２２ カレントミラー回路 ２５〜２８、４１〜４４、６４〜６５ 抵抗 ３５、６７ 内部電源供給回路 ３６ 基準電圧選択回路 ３７〜３８、４０、６６ 基準電圧発生回路
Claims (3)
- 【請求項１】半導体基板に、ＭＯＳトランジスタ回路を
形成している装置において、外部から供給される電源電
圧を電圧選択信号に応じてそれぞれ降下してそれぞれ別
の回路に内部電源電圧を供給する複数の電源電圧降下回
路を内蔵したことを特徴とする半導体集積回路装置。 - 【請求項２】請求項１記載の電源電圧降下回路は少なく
とも２種類以上の基準電圧発生回路、および前記複数の
基準電圧発生回路により出力される複数の基準電圧のう
ち１つを電圧選択信号に応じて選択する選択回路とを有
する半導体集積回路装置。 - 【請求項３】請求項１記載の電源電圧降下回路は電圧選
択信号に応じて段階的に基準電圧を発生する基準電圧発
生回路を有する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4301999A JPH06149394A (ja) | 1992-11-12 | 1992-11-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4301999A JPH06149394A (ja) | 1992-11-12 | 1992-11-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149394A true JPH06149394A (ja) | 1994-05-27 |
Family
ID=17903668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4301999A Pending JPH06149394A (ja) | 1992-11-12 | 1992-11-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149394A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332121A (ja) * | 1998-12-29 | 2000-11-30 | Stmicroelectronics Srl | Ｖｌｓｉ回路およびシステムの低電力設計用パフォーマンス（性能）駆動多価可変供給電圧体系 |
| US6617916B1 (en) | 2000-03-27 | 2003-09-09 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| JP2006203248A (ja) * | 1994-08-04 | 2006-08-03 | Renesas Technology Corp | 半導体装置 |
| CN102194518A (zh) * | 2010-03-08 | 2011-09-21 | 上海宏力半导体制造有限公司 | 存储器 |
-
1992
- 1992-11-12 JP JP4301999A patent/JPH06149394A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203248A (ja) * | 1994-08-04 | 2006-08-03 | Renesas Technology Corp | 半導体装置 |
| JP2000332121A (ja) * | 1998-12-29 | 2000-11-30 | Stmicroelectronics Srl | Ｖｌｓｉ回路およびシステムの低電力設計用パフォーマンス（性能）駆動多価可変供給電圧体系 |
| JP4698787B2 (ja) * | 1998-12-29 | 2011-06-08 | エスティーマイクロエレクトロニクス エス．アール．エル． | Ｖｌｓｉ回路およびシステムの低電力設計用パフォーマンス（性能）駆動多価可変供給電圧体系 |
| US6617916B1 (en) | 2000-03-27 | 2003-09-09 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| CN102194518A (zh) * | 2010-03-08 | 2011-09-21 | 上海宏力半导体制造有限公司 | 存储器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6977849B2 (en) | Semiconductor device suitable for system in package | |
| US4833341A (en) | Semiconductor device with power supply voltage converter circuit | |
| EP0321226B1 (en) | Intermediate potential generation circuit for generating a potential intermediate between a power source potential and ground potential | |
| EP0602355B1 (en) | Fuse programmable voltage down converter | |
| EP0304035B1 (en) | Bi-mos circuit capable of high speed operation with low power consumption | |
| JP2005174351A (ja) | 半導体装置および電源電圧発生回路 | |
| JPH06149394A (ja) | 半導体集積回路装置 | |
| US6806691B2 (en) | Regulator circuit for independent adjustment of pumps in multiple modes of operation | |
| JPH06232707A (ja) | しきい値制御された集積回路用入力回路 | |
| US7068093B2 (en) | Semiconductor integrated circuit with voltage adjusting circuit | |
| JPH0682517A (ja) | 切換可能電圧発生回路 | |
| US20050093581A1 (en) | Apparatus for generating internal voltage capable of compensating temperature variation | |
| JP3262103B2 (ja) | 内部電源回路を有する半導体装置 | |
| JPS5925423A (ja) | 半導体装置 | |
| US4868484A (en) | Reference voltage generator using a charging and discharging circuit | |
| JP2002023870A (ja) | 基準電圧回路および該基準電圧回路を用いたボルテージ・レギュレータ | |
| US5293515A (en) | Amplifier circuit having two inverters | |
| JPH04123466A (ja) | 半導体装置 | |
| US5617370A (en) | Semiconductor memory device with controllable charging characteristics of column lines | |
| JPS60102017A (ja) | 遅延回路 | |
| JP2865486B2 (ja) | 半導体記憶装置 | |
| JPH0855480A (ja) | 半導体メモリ等の電子回路 | |
| JP3036962B2 (ja) | 集積回路のテスト回路 | |
| KR19980037968A (ko) | 반도체 메모리 장치의 내부 전원 공급 장치 | |
| JPH04258882A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20050614 |