JP2001267902A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001267902A JP2001267902A JP2000079915A JP2000079915A JP2001267902A JP 2001267902 A JP2001267902 A JP 2001267902A JP 2000079915 A JP2000079915 A JP 2000079915A JP 2000079915 A JP2000079915 A JP 2000079915A JP 2001267902 A JP2001267902 A JP 2001267902A
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Abstract
(57)【要約】
【課題】 グランドラインを介して他相から電流が回り
込むことを防止するとともに、スイッチング素子に流れ
る電流により発生する自己ノイズを遮断した半導体装置
を得る。 【解決手段】 制御回路４〜６の搭載領域に対応させ
て、独立したグランドパターンＧＰ４〜ＧＰ６が配設さ
れている。また、制御回路７〜９の搭載領域にそれぞれ
対応して、グランドパターンＧＰ７〜ＧＰ９が配設され
ている。そして、グランドパターンＧＰ７〜ＧＰ９は、
グランドパターンＧＰＷに達するまでは他相との間に間
隙を有し、電気的に絶縁されている。
込むことを防止するとともに、スイッチング素子に流れ
る電流により発生する自己ノイズを遮断した半導体装置
を得る。 【解決手段】 制御回路４〜６の搭載領域に対応させ
て、独立したグランドパターンＧＰ４〜ＧＰ６が配設さ
れている。また、制御回路７〜９の搭載領域にそれぞれ
対応して、グランドパターンＧＰ７〜ＧＰ９が配設され
ている。そして、グランドパターンＧＰ７〜ＧＰ９は、
グランドパターンＧＰＷに達するまでは他相との間に間
隙を有し、電気的に絶縁されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、３相ブリッジ回路を構成するスイッチング素子
と、該スイッチング素子を制御する制御回路を有する半
導体装置の基板パターンに関する。
特に、３相ブリッジ回路を構成するスイッチング素子
と、該スイッチング素子を制御する制御回路を有する半
導体装置の基板パターンに関する。
【０００２】
【従来の技術】図１２は３相ブリッジ回路９０の構成を
示すブロック図である。図１２に示すように、電源ライ
ンとなるＰ−Ｎ線間（高電位側主電源線Ｐと低電位側主
電源線Ｎとの間）に、ＩＧＢＴ（絶縁ゲート型バイポー
ラトランジスタ）などのパワーデバイスであるトランジ
スタ１０および１３（１１および１４、１２および１
５）の組がトーテムポール接続されている。
示すブロック図である。図１２に示すように、電源ライ
ンとなるＰ−Ｎ線間（高電位側主電源線Ｐと低電位側主
電源線Ｎとの間）に、ＩＧＢＴ（絶縁ゲート型バイポー
ラトランジスタ）などのパワーデバイスであるトランジ
スタ１０および１３（１１および１４、１２および１
５）の組がトーテムポール接続されている。
【０００３】各々のトーテムポール接続されたトランジ
スタの接続点１６１、１６２、１６３の各々は図示しな
い負荷に接続される。なお、接続点１６１、１６２、１
６３は、それぞれＵ相、Ｖ相、Ｗ相の出力端となる。
スタの接続点１６１、１６２、１６３の各々は図示しな
い負荷に接続される。なお、接続点１６１、１６２、１
６３は、それぞれＵ相、Ｖ相、Ｗ相の出力端となる。
【０００４】また、トランジスタ１０〜１５には、それ
ぞれフリーホイールダイオード１０１、１１１、１２
１、１３１、１４１および１５１が逆並列接続されてい
る。
ぞれフリーホイールダイオード１０１、１１１、１２
１、１３１、１４１および１５１が逆並列接続されてい
る。
【０００５】そして、トランジスタ１０〜１５の各々の
ゲート電極には、パッケージ化された制御回路４〜９の
出力ラインＯＰが接続されている。なお、制御回路４〜
６に基準電位を与える基準電位ラインＳＤは、それぞれ
接続点１６１、１６２、１６３に接続され、制御回路７
〜９のそれぞれの基準電位ラインＳＤは、電源ライン１
８に共通に接続される。
ゲート電極には、パッケージ化された制御回路４〜９の
出力ラインＯＰが接続されている。なお、制御回路４〜
６に基準電位を与える基準電位ラインＳＤは、それぞれ
接続点１６１、１６２、１６３に接続され、制御回路７
〜９のそれぞれの基準電位ラインＳＤは、電源ライン１
８に共通に接続される。
【０００６】ここで、出力ラインＯＰおよび基準電位ラ
インＳＤは制御回路４〜９の出力側に接続されている。
インＳＤは制御回路４〜９の出力側に接続されている。
【０００７】また、制御回路４の入力側には電源ライン
４１、信号入力ライン４２、グランドライン４３が接続
され、同様に、制御回路５の入力側には電源ライン５
１、信号入力ライン５２、グランドライン５３が、制御
回路６の入力側には電源ライン６１、信号入力ライン６
２、グランドライン６３が接続されている。
４１、信号入力ライン４２、グランドライン４３が接続
され、同様に、制御回路５の入力側には電源ライン５
１、信号入力ライン５２、グランドライン５３が、制御
回路６の入力側には電源ライン６１、信号入力ライン６
２、グランドライン６３が接続されている。
【０００８】そして、制御回路７〜９の入力側には電源
ラインＰＳおよびグランドラインＧＤが共通に接続され
るとともに、信号入力ライン７２、８２、９２がそれぞ
れ接続されている。
ラインＰＳおよびグランドラインＧＤが共通に接続され
るとともに、信号入力ライン７２、８２、９２がそれぞ
れ接続されている。
【０００９】このように構成された、３相ブリッジ回路
９０は、３相インバータに適用される回路であり、スイ
ッチング素子１０〜１５を交互に駆動させることで直流
−交流の変換を行って、交流電力を負荷に供給するもの
である。そして、スイッチング素子１０〜１５の駆動制
御を行うのが制御回路４〜９である。
９０は、３相インバータに適用される回路であり、スイ
ッチング素子１０〜１５を交互に駆動させることで直流
−交流の変換を行って、交流電力を負荷に供給するもの
である。そして、スイッチング素子１０〜１５の駆動制
御を行うのが制御回路４〜９である。
【００１０】図１３に、図１２を用いて説明した３相ブ
リッジ回路９０を組み込んだパッケージの外観平面図を
示す。なお、図１３においては、パッケージの蓋を外
し、トランジスタ１０〜１５と、フリーホイールダイオ
ード１０１、１１１、１２１、１３１、１４１および１
５１が搭載された筐体８０の底面部ＢＰを上部から見た
図であり、制御回路４〜９が搭載された上部基板を省略
して示している。
リッジ回路９０を組み込んだパッケージの外観平面図を
示す。なお、図１３においては、パッケージの蓋を外
し、トランジスタ１０〜１５と、フリーホイールダイオ
ード１０１、１１１、１２１、１３１、１４１および１
５１が搭載された筐体８０の底面部ＢＰを上部から見た
図であり、制御回路４〜９が搭載された上部基板を省略
して示している。
【００１１】図１３において、筐体８０は有底無蓋の立
方体形状をなし、その底面部ＢＰには、トランジスタ１
０、１１、１２、１３、１４および１５が、フリーホイ
ールダイオード１０１、１１１、１２１、１３１、１４
１および１５１とそれぞれ対になって、基板２０、２
１、２２、２３、２４および２５上に配設されている。
方体形状をなし、その底面部ＢＰには、トランジスタ１
０、１１、１２、１３、１４および１５が、フリーホイ
ールダイオード１０１、１１１、１２１、１３１、１４
１および１５１とそれぞれ対になって、基板２０、２
１、２２、２３、２４および２５上に配設されている。
【００１２】ここで、図１３におけるＡ−Ａ線での断面
図を図１４に示す。なお、図１４においては、制御回路
４〜９が搭載された上部基板１が配設された状態を示し
ている。
図を図１４に示す。なお、図１４においては、制御回路
４〜９が搭載された上部基板１が配設された状態を示し
ている。
【００１３】図１４に示すように、トランジスタ１１と
フリーホイールダイオード１１１とは配線ＷＲ１によっ
て接続され、フリーホイールダイオード１１１と基板２
４とは、配線ＷＲ２によって接続され、基板２４は配線
ＷＲ３によって出力端子１６２に接続されている。ま
た、トランジスタ１１は上部基板１との電気的接続のた
めの端子群１９１に配線ＷＲ４によって接続されてい
る。なお、図１３に示すように、トランジスタ１４も上
部基板１との電気的接続のための端子群１９４に配線Ｗ
Ｒ５によって接続され、トランジスタ１４とフリーホイ
ールダイオード１４１とは配線ＷＲ６によって接続され
ている。
フリーホイールダイオード１１１とは配線ＷＲ１によっ
て接続され、フリーホイールダイオード１１１と基板２
４とは、配線ＷＲ２によって接続され、基板２４は配線
ＷＲ３によって出力端子１６２に接続されている。ま
た、トランジスタ１１は上部基板１との電気的接続のた
めの端子群１９１に配線ＷＲ４によって接続されてい
る。なお、図１３に示すように、トランジスタ１４も上
部基板１との電気的接続のための端子群１９４に配線Ｗ
Ｒ５によって接続され、トランジスタ１４とフリーホイ
ールダイオード１４１とは配線ＷＲ６によって接続され
ている。
【００１４】この構成は、トランジスタ１０、１２、１
３、１４および１５と、フリーホイールダイオード１０
１、１２１、１３１、１４１および１５１との組み合わ
せにおいても同様である。
３、１４および１５と、フリーホイールダイオード１０
１、１２１、１３１、１４１および１５１との組み合わ
せにおいても同様である。
【００１５】図１５に上部基板１の構成を示す。図１５
は上部基板１の底面部に対向する下主面を示す図であ
り、反対側の上主面に搭載された制御回路４〜６の搭載
領域に対応させて、独立したグランドパターンＧＰ４、
ＧＰ５およびＧＰ６が配設されている。また、制御回路
７〜９の搭載領域全域に対応するようにグランドパター
ンＧＰが配設され、電流経路となるグランドパターンＧ
ＰＷに接続されている。これは、図１２に示したように
制御回路７〜９の入力側にはグランドラインＧＤが共通
に接続されているからである。なお、制御回路４〜６と
グランドパターンＧＰ４〜ＧＰ６、および制御回路７〜
９とグランドパターンＧＰとの電気的接続は、上部基板
１を貫通する図示しないスルーホールを介してなされ
る。
は上部基板１の底面部に対向する下主面を示す図であ
り、反対側の上主面に搭載された制御回路４〜６の搭載
領域に対応させて、独立したグランドパターンＧＰ４、
ＧＰ５およびＧＰ６が配設されている。また、制御回路
７〜９の搭載領域全域に対応するようにグランドパター
ンＧＰが配設され、電流経路となるグランドパターンＧ
ＰＷに接続されている。これは、図１２に示したように
制御回路７〜９の入力側にはグランドラインＧＤが共通
に接続されているからである。なお、制御回路４〜６と
グランドパターンＧＰ４〜ＧＰ６、および制御回路７〜
９とグランドパターンＧＰとの電気的接続は、上部基板
１を貫通する図示しないスルーホールを介してなされ
る。
【００１６】
【発明が解決しようとする課題】以上説明したように、
３相ブリッジ回路９０においては、制御回路７〜９は電
源ラインＰＳおよびグランドラインＧＤが共通に接続さ
れているので、グランドラインを介して他相からの電流
の回り込みが発生しやすい。これは、装置の電流容量の
増大に伴って発生しやすくなる傾向があり、グランド電
位の変動によってスイッチング素子の誤作動を招く可能
性が高くなる。
３相ブリッジ回路９０においては、制御回路７〜９は電
源ラインＰＳおよびグランドラインＧＤが共通に接続さ
れているので、グランドラインを介して他相からの電流
の回り込みが発生しやすい。これは、装置の電流容量の
増大に伴って発生しやすくなる傾向があり、グランド電
位の変動によってスイッチング素子の誤作動を招く可能
性が高くなる。
【００１７】本発明は上記のような問題点を解消するた
めになされたもので、グランドラインを介して他相から
電流が回り込むことを防止するとともに、スイッチング
素子であるトランジスタ１０〜１５に流れる電流により
発生する自己ノイズを遮断した半導体装置を得ることを
目的とする。
めになされたもので、グランドラインを介して他相から
電流が回り込むことを防止するとともに、スイッチング
素子であるトランジスタ１０〜１５に流れる電流により
発生する自己ノイズを遮断した半導体装置を得ることを
目的とする。
【００１８】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、直列に接続され、高電位側の第１の
主電源線と低電位側の第２の主電源線との間に介挿され
た第１および第２のスイッチング素子と、前記第１およ
び第２のスイッチング素子をそれぞれ駆動制御する第１
および第２の制御手段とを１相ごとに複数相有し、前記
各相の第１および第２のスイッチング素子の接続ノード
から各相の電力を出力するブリッジ回路を備えた半導体
装置であって、前記第２の制御手段は基板上に配設さ
れ、前記第２の制御手段は、前記基板上に配設された電
源ライン、グランドラインと、前記第２の主電源線につ
ながる基準電位ラインとに接続され、前記グランドライ
ンは、前記基板上の所定の領域を覆うように導体層が配
設されたグランドパターンとして構成され、前記グラン
ドパターンは、前記各相の第２の制御手段ごとに独立し
て複数配設され、前記各相のグランドパターンは、グラ
ンド電流が流れる独立した電流経路をそれぞれ有し、前
記各相の電流経路は共通してグランド電位に接続され
る。
載の半導体装置は、直列に接続され、高電位側の第１の
主電源線と低電位側の第２の主電源線との間に介挿され
た第１および第２のスイッチング素子と、前記第１およ
び第２のスイッチング素子をそれぞれ駆動制御する第１
および第２の制御手段とを１相ごとに複数相有し、前記
各相の第１および第２のスイッチング素子の接続ノード
から各相の電力を出力するブリッジ回路を備えた半導体
装置であって、前記第２の制御手段は基板上に配設さ
れ、前記第２の制御手段は、前記基板上に配設された電
源ライン、グランドラインと、前記第２の主電源線につ
ながる基準電位ラインとに接続され、前記グランドライ
ンは、前記基板上の所定の領域を覆うように導体層が配
設されたグランドパターンとして構成され、前記グラン
ドパターンは、前記各相の第２の制御手段ごとに独立し
て複数配設され、前記各相のグランドパターンは、グラ
ンド電流が流れる独立した電流経路をそれぞれ有し、前
記各相の電流経路は共通してグランド電位に接続され
る。
【００１９】本発明に係る請求項２記載の半導体装置
は、前記各相のグランドパターンは、前記基準電位ライ
ンにも電気的に接続される。
は、前記各相のグランドパターンは、前記基準電位ライ
ンにも電気的に接続される。
【００２０】本発明に係る請求項３記載の半導体装置
は、前記各相の基準電位ラインは、前記基板上の所定の
領域を覆うように導体層が配設された別のグランドパタ
ーンとして、前記各相のグランドパターンに近接し、電
気的に絶縁されて配設される。
は、前記各相の基準電位ラインは、前記基板上の所定の
領域を覆うように導体層が配設された別のグランドパタ
ーンとして、前記各相のグランドパターンに近接し、電
気的に絶縁されて配設される。
【００２１】本発明に係る請求項４記載の半導体装置
は、前記電源ラインおよび前記グランドラインのそれぞ
れに介挿された第１および第２のインダクタンス素子を
有する。
は、前記電源ラインおよび前記グランドラインのそれぞ
れに介挿された第１および第２のインダクタンス素子を
有する。
【００２２】本発明に係る請求項５記載の半導体装置
は、前記第１および第２のインダクタンス素子は、前記
電源ラインおよび前記電流経路を局所的に除去して切断
し、切断部の両端部間に電気的に接続される。
は、前記第１および第２のインダクタンス素子は、前記
電源ラインおよび前記電流経路を局所的に除去して切断
し、切断部の両端部間に電気的に接続される。
【００２３】本発明に係る請求項６記載の半導体装置
は、前記基準電位ラインに介挿されたインダクタンス素
子を有する。
は、前記基準電位ラインに介挿されたインダクタンス素
子を有する。
【００２４】本発明に係る請求項７記載の半導体装置
は、前記インダクタンス素子が、前記各相のグランドパ
ターンの所定部分と、前記第２の主電源線との間に電気
的に接続される。
は、前記インダクタンス素子が、前記各相のグランドパ
ターンの所定部分と、前記第２の主電源線との間に電気
的に接続される。
【００２５】本発明に係る請求項８記載の半導体装置
は、前記基板が両面基板であって、前記第２の制御手段
と前記グランドパターンとは異なる主面上に配設され
る。
は、前記基板が両面基板であって、前記第２の制御手段
と前記グランドパターンとは異なる主面上に配設され
る。
【００２６】本発明に係る請求項９記載の半導体装置
は、前記基板が多層基板であって、前記第２の制御手段
および前記グランドパターンを配設する第１および第２
の層と、前記第２の層よりも下層に配設され、前記第２
の層の前記各相のグランドパターンが配設された領域全
域に対応する領域を覆うように配設された導体層によっ
て構成された導体パターンを有する第３の層とを備え
る。
は、前記基板が多層基板であって、前記第２の制御手段
および前記グランドパターンを配設する第１および第２
の層と、前記第２の層よりも下層に配設され、前記第２
の層の前記各相のグランドパターンが配設された領域全
域に対応する領域を覆うように配設された導体層によっ
て構成された導体パターンを有する第３の層とを備え
る。
【００２７】本発明に係る請求項１０記載の半導体装置
は、前記導体パターンは、前記各相のグランドパターン
の何れか１つに電気的に接続される。
は、前記導体パターンは、前記各相のグランドパターン
の何れか１つに電気的に接続される。
【００２８】
【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．装置構成＞図１に本発明に係る半導体装置の
実施の形態１の特徴部の構成を示す。図１は、制御回路
４〜９を搭載する上部基板１Ａの下主面を示す図であ
り、反対側の上主面に搭載された制御回路４〜６の搭載
領域に対応させて、独立したグランドパターンＧＰ４〜
ＧＰ６が配設されている。また、制御回路７〜９の搭載
領域にそれぞれ対応して、半独立のグランドパターンＧ
Ｐ７〜ＧＰ９が配設されている。
実施の形態１の特徴部の構成を示す。図１は、制御回路
４〜９を搭載する上部基板１Ａの下主面を示す図であ
り、反対側の上主面に搭載された制御回路４〜６の搭載
領域に対応させて、独立したグランドパターンＧＰ４〜
ＧＰ６が配設されている。また、制御回路７〜９の搭載
領域にそれぞれ対応して、半独立のグランドパターンＧ
Ｐ７〜ＧＰ９が配設されている。
【００２９】ここで、半独立というのは、グランドパタ
ーンＧＰ７〜ＧＰ９がそれぞれ電流経路部Ｋ７〜Ｋ９を
介して共通してグランドパターンＧＰＷに接続されてい
るからであり、回路構成的には図１２に示す３相ブリッ
ジ回路９０と同じである。
ーンＧＰ７〜ＧＰ９がそれぞれ電流経路部Ｋ７〜Ｋ９を
介して共通してグランドパターンＧＰＷに接続されてい
るからであり、回路構成的には図１２に示す３相ブリッ
ジ回路９０と同じである。
【００３０】そして、グランドパターンＧＰ７〜ＧＰ９
は、グランドパターンＧＰＷに達するまでは他相との間
に間隙を有し、電気的に絶縁されている。
は、グランドパターンＧＰＷに達するまでは他相との間
に間隙を有し、電気的に絶縁されている。
【００３１】なお、制御回路４〜６とグランドパターン
ＧＰ４〜ＧＰ６、および制御回路７〜９とグランドパタ
ーンＧＰ７〜ＧＰ９との電気的接続は、上部基板１Ａを
貫通する図示しないスルーホールを介してなされる。
ＧＰ４〜ＧＰ６、および制御回路７〜９とグランドパタ
ーンＧＰ７〜ＧＰ９との電気的接続は、上部基板１Ａを
貫通する図示しないスルーホールを介してなされる。
【００３２】＜Ａ−２．作用効果＞このように構成され
た上部基板１Ａにおいては、例えば、制御回路７を用い
てトランジスタ１３を動作させた場合、制御回路７に流
れる電流はグランドパターンＧＰ７の電流経路部Ｋ７を
通ってグランドパターンＧＰＷに達することになる。
た上部基板１Ａにおいては、例えば、制御回路７を用い
てトランジスタ１３を動作させた場合、制御回路７に流
れる電流はグランドパターンＧＰ７の電流経路部Ｋ７を
通ってグランドパターンＧＰＷに達することになる。
【００３３】電流はインダクタンスの低い所、すなわち
最短距離を通る性質があるが、上記のように構成するこ
とで、電流経路は電流経路部Ｋ７〜Ｋ９しかなくなり、
互いに他相に回り込むということが防止され、グランド
電位が安定するのでスイッチング素子の誤作動を防止す
ることができる。
最短距離を通る性質があるが、上記のように構成するこ
とで、電流経路は電流経路部Ｋ７〜Ｋ９しかなくなり、
互いに他相に回り込むということが防止され、グランド
電位が安定するのでスイッチング素子の誤作動を防止す
ることができる。
【００３４】次に、実施の形態１の変形例１〜３とし
て、インダクタンス素子を使用することでグランド電位
をさらに安定させる構成について説明する。
て、インダクタンス素子を使用することでグランド電位
をさらに安定させる構成について説明する。
【００３５】＜Ａ−３．変形例１＞図２は、制御回路７
の入力側の電源ラインおよびグランドラインに、インダ
クタンス素子Ｌ７１およびＬ７２を介挿した構成を示す
ブロック図である。
の入力側の電源ラインおよびグランドラインに、インダ
クタンス素子Ｌ７１およびＬ７２を介挿した構成を示す
ブロック図である。
【００３６】電流はインダクタンスの高い方には流れに
くい性質を有するので、このような構成にすることで、
スイッチング素子が駆動していない相には電流が回り込
まないようにでき、スイッチング素子の誤作動を防止す
ることができる。
くい性質を有するので、このような構成にすることで、
スイッチング素子が駆動していない相には電流が回り込
まないようにでき、スイッチング素子の誤作動を防止す
ることができる。
【００３７】なお、入力側の電源ラインおよびグランド
ラインに、インダクタンス素子を介挿するのは制御回路
７に限定されるものではなく、制御回路８および９の入
力側の電源ラインおよびグランドラインに介挿しても良
いことはいうまでもない。
ラインに、インダクタンス素子を介挿するのは制御回路
７に限定されるものではなく、制御回路８および９の入
力側の電源ラインおよびグランドラインに介挿しても良
いことはいうまでもない。
【００３８】ここで、図３を用いて、グランドパターン
ＧＰ７〜ＧＰ９の電流経路部Ｋ７〜Ｋ９に、それぞれイ
ンダクタンス素子Ｌ７２、Ｌ８２、Ｌ９２を介挿した上
部基板１Ｂの構成の一例を示す。
ＧＰ７〜ＧＰ９の電流経路部Ｋ７〜Ｋ９に、それぞれイ
ンダクタンス素子Ｌ７２、Ｌ８２、Ｌ９２を介挿した上
部基板１Ｂの構成の一例を示す。
【００３９】図３において、電流経路部Ｋ７〜Ｋ９を局
所的に除去して切断し、切断部の両端部にインダクタン
ス素子Ｌ７２、Ｌ８２、Ｌ９２の両端の端子を接続する
構成となっている。インダクタンス素子Ｌ７２、Ｌ８
２、Ｌ９２は一般的に使用されているものを使用すれば
良い。
所的に除去して切断し、切断部の両端部にインダクタン
ス素子Ｌ７２、Ｌ８２、Ｌ９２の両端の端子を接続する
構成となっている。インダクタンス素子Ｌ７２、Ｌ８
２、Ｌ９２は一般的に使用されているものを使用すれば
良い。
【００４０】なお、この例では、インダクタンス素子Ｌ
７２、Ｌ８２、Ｌ９２を直接に電流経路部Ｋ７〜Ｋ９に
介挿する例を示したが、インダクタンス素子Ｌ７２、Ｌ
８２、Ｌ９２を制御回路７〜９が搭載された上主面側に
配設し、切り欠部の両端に位置する電流経路部Ｋ７〜Ｋ
９から、上部基板１Ｂを貫通してインダクタンス素子Ｌ
７２、Ｌ８２、Ｌ９２のそれぞれの２つの端子に達する
スルーホール（図示せず）を設け、該スルーホールを介
して、インダクタンス素子Ｌ７２、Ｌ８２、Ｌ９２と電
流経路部Ｋ７〜Ｋ９とを電気的に接続するようにしても
良い。
７２、Ｌ８２、Ｌ９２を直接に電流経路部Ｋ７〜Ｋ９に
介挿する例を示したが、インダクタンス素子Ｌ７２、Ｌ
８２、Ｌ９２を制御回路７〜９が搭載された上主面側に
配設し、切り欠部の両端に位置する電流経路部Ｋ７〜Ｋ
９から、上部基板１Ｂを貫通してインダクタンス素子Ｌ
７２、Ｌ８２、Ｌ９２のそれぞれの２つの端子に達する
スルーホール（図示せず）を設け、該スルーホールを介
して、インダクタンス素子Ｌ７２、Ｌ８２、Ｌ９２と電
流経路部Ｋ７〜Ｋ９とを電気的に接続するようにしても
良い。
【００４１】なお、グランドパターンＧＰ７の電流経路
部Ｋ７は、電流経路部Ｋ８およびＫ９よりも長く、イン
ダクタンスも高いので、電流経路部Ｋ７にはインダクタ
ンス素子を配設しないようにしても良い。
部Ｋ７は、電流経路部Ｋ８およびＫ９よりも長く、イン
ダクタンスも高いので、電流経路部Ｋ７にはインダクタ
ンス素子を配設しないようにしても良い。
【００４２】次に、上部基板１Ｂの上主面の一部を示す
図４を用いて、制御回路７の電源ラインＰＳにインダク
タンス素子Ｌ７１を介挿した上部基板１Ｂの構成の一例
を示す。
図４を用いて、制御回路７の電源ラインＰＳにインダク
タンス素子Ｌ７１を介挿した上部基板１Ｂの構成の一例
を示す。
【００４３】図４において、電源ラインＰＳを局所的に
除去して切断し、切断部の両端部にインダクタンス素子
Ｌ７２の両端の端子を接続する構成となっている。ま
た、制御回路８および９の電源ラインにおいても同様に
インダクタンス素子が介挿されるが、図示は省略する。
除去して切断し、切断部の両端部にインダクタンス素子
Ｌ７２の両端の端子を接続する構成となっている。ま
た、制御回路８および９の電源ラインにおいても同様に
インダクタンス素子が介挿されるが、図示は省略する。
【００４４】なお、電源ラインＰＳの配設形状や制御回
路７との接続関係は一例であり、これに限定されるもの
ではない。
路７との接続関係は一例であり、これに限定されるもの
ではない。
【００４５】＜Ａ−４．変形例２＞図５は、制御回路７
の出力側の基準電位ラインＳＤに、インダクタンス素子
Ｌ７３を介挿した構成を示すブロック図である。
の出力側の基準電位ラインＳＤに、インダクタンス素子
Ｌ７３を介挿した構成を示すブロック図である。
【００４６】制御回路７〜９の基準電位ラインＳＤは、
低電位側電位線Ｎ（グランド電位）に接続されるので、
ここにインダクタンス素子を介挿することで、グランド
電位をさらに安定させることができる。
低電位側電位線Ｎ（グランド電位）に接続されるので、
ここにインダクタンス素子を介挿することで、グランド
電位をさらに安定させることができる。
【００４７】ここで、図６を用いて、グランドパターン
ＧＰ７に、インダクタンス素子Ｌ７３を介挿した上部基
板１Ｃの構成の一例を示す。
ＧＰ７に、インダクタンス素子Ｌ７３を介挿した上部基
板１Ｃの構成の一例を示す。
【００４８】図６において、グランドパターンＧＰ７の
一部に切り欠き部ＫＰを設け、そこにインダクタンス素
子Ｌ７３の一方の端子を接続し、他方の端子は、上部基
板１Ｃを貫通するスルーホールＴＨを介して上主面側に
配設された、低電位側電位線Ｎに繋がるパターンに接続
される構成となっている。
一部に切り欠き部ＫＰを設け、そこにインダクタンス素
子Ｌ７３の一方の端子を接続し、他方の端子は、上部基
板１Ｃを貫通するスルーホールＴＨを介して上主面側に
配設された、低電位側電位線Ｎに繋がるパターンに接続
される構成となっている。
【００４９】なお、切り欠き部ＫＰを設けたのは一例で
あり、上部基板上に面積的な余裕があるのであれば、切
り欠き部ＫＰは不要である。
あり、上部基板上に面積的な余裕があるのであれば、切
り欠き部ＫＰは不要である。
【００５０】また、グランドパターンＧＰ８およびＧＰ
９においても同様にインダクタンス素子が介挿される
が、図示は省略する。
９においても同様にインダクタンス素子が介挿される
が、図示は省略する。
【００５１】＜Ａ−５．変形例３＞図７は、制御回路７
の入力側の電源ラインおよびグランドラインと、出力側
の基準電位ラインＳＤに、インダクタンス素子Ｌ７１〜
Ｌ７３を介挿した構成を示すブロック図である。
の入力側の電源ラインおよびグランドラインと、出力側
の基準電位ラインＳＤに、インダクタンス素子Ｌ７１〜
Ｌ７３を介挿した構成を示すブロック図である。
【００５２】このような構成とすることで、グランド電
位をより確実に安定させることができる。
位をより確実に安定させることができる。
【００５３】なお、グランドパターンＧＰ８およびＧＰ
９においても同様にインダクタンス素子が介挿される
が、図示は省略する。
９においても同様にインダクタンス素子が介挿される
が、図示は省略する。
【００５４】＜Ｂ．実施の形態２＞ ＜Ｂ−１．装置構成＞図８に本発明に係る半導体装置の
実施の形態２の特徴部の構成を示す。図８は、多層基板
で構成される上部基板１００の構成を示す分解斜視図で
ある。
実施の形態２の特徴部の構成を示す。図８は、多層基板
で構成される上部基板１００の構成を示す分解斜視図で
ある。
【００５５】図８に示すように、上部基板１００は制御
回路４〜９を搭載する最上層の実装層１０１、配線パタ
ーンＰＴが配設される配線層１０２、グランドパターン
ＧＰ４〜ＧＰ９が配設される第１グランド層１０３、お
よびグランドパターンＧＰ７〜ＧＰ９の全領域に対応す
る領域一面にグランドパターンＧＰＺが配設された最下
層の第２グランド層１０４を有し、４層構造となってい
る。
回路４〜９を搭載する最上層の実装層１０１、配線パタ
ーンＰＴが配設される配線層１０２、グランドパターン
ＧＰ４〜ＧＰ９が配設される第１グランド層１０３、お
よびグランドパターンＧＰ７〜ＧＰ９の全領域に対応す
る領域一面にグランドパターンＧＰＺが配設された最下
層の第２グランド層１０４を有し、４層構造となってい
る。
【００５６】実施の形態１において説明した上部基板１
Ａ〜１Ｃは、両面基板であり、上主面には制御回路４〜
９が搭載されるとともに配線パターンが配設されていた
が、上部基板１００では、専用の配線層１０２が設けら
れている。
Ａ〜１Ｃは、両面基板であり、上主面には制御回路４〜
９が搭載されるとともに配線パターンが配設されていた
が、上部基板１００では、専用の配線層１０２が設けら
れている。
【００５７】また、実施の形態１で説明した上部基板１
Ａ〜１Ｃの下主面に相当する第１グランド層１０３の他
に、グランドパターンＧＰＺを有する第２グランド層１
０４を有している。
Ａ〜１Ｃの下主面に相当する第１グランド層１０３の他
に、グランドパターンＧＰＺを有する第２グランド層１
０４を有している。
【００５８】第２グランド層１０４のグランドパターン
ＧＰＺは、図１３および図１４に示す配線ＷＲ１〜ＷＲ
６が発するノイズを遮断するためのもので、配線ＷＲ１
〜ＷＲ６に近い最下層に設けられている。
ＧＰＺは、図１３および図１４に示す配線ＷＲ１〜ＷＲ
６が発するノイズを遮断するためのもので、配線ＷＲ１
〜ＷＲ６に近い最下層に設けられている。
【００５９】なお、グランドパターンＧＰＺはスルーホ
ールを介して上層のグランドパターンＧＰ７〜ＧＰ９に
電気的に接続されるが、そのスルーホールを設ける位置
は１箇所だけである。すなわち、図８においてはグラン
ドパターンＧＰ８との間に配設されたスルーホールＴＨ
１によってグランドパターンＧＰ８に接続される構成と
なっている。
ールを介して上層のグランドパターンＧＰ７〜ＧＰ９に
電気的に接続されるが、そのスルーホールを設ける位置
は１箇所だけである。すなわち、図８においてはグラン
ドパターンＧＰ８との間に配設されたスルーホールＴＨ
１によってグランドパターンＧＰ８に接続される構成と
なっている。
【００６０】このように構成する理由は、ノイズに起因
する電流が他のグランドパターンに回り込むことによる
グランド電位の変動を防止するためである。
する電流が他のグランドパターンに回り込むことによる
グランド電位の変動を防止するためである。
【００６１】なお、第１グランド層１０３のグランドパ
ターンＧＰ４〜ＧＰ９には、それぞれ複数のスルーホー
ルＴＨ２が配設されているが、これは配線層１０２に配
設された低電位側電位線ＮにグランドパターンＧＰ４〜
ＧＰ９を接続するためのスルーホールであり、自己ノイ
ズによる影響を防止してグランド電位を安定させるため
の手段の１つである。
ターンＧＰ４〜ＧＰ９には、それぞれ複数のスルーホー
ルＴＨ２が配設されているが、これは配線層１０２に配
設された低電位側電位線ＮにグランドパターンＧＰ４〜
ＧＰ９を接続するためのスルーホールであり、自己ノイ
ズによる影響を防止してグランド電位を安定させるため
の手段の１つである。
【００６２】ここで、図９に上部基板１００の断面構造
を示す。図９に示すように、各層の間は絶縁層ＩＬによ
って電気的に絶縁される構成となっている。
を示す。図９に示すように、各層の間は絶縁層ＩＬによ
って電気的に絶縁される構成となっている。
【００６３】＜Ｂ−２．作用効果＞以上説明したように
上部基板１００は多層構造をなし、第１および第２グラ
ンド層１０３および１０４を有するので、グランド電位
をより確実に安定させることができ、また、トランジス
タ１０〜１５が配設された底面部ＢＰの配線ＷＲ１〜Ｗ
Ｒ６が発するノイズの影響が制御回路４〜９に及ぶこと
を防止できる。
上部基板１００は多層構造をなし、第１および第２グラ
ンド層１０３および１０４を有するので、グランド電位
をより確実に安定させることができ、また、トランジス
タ１０〜１５が配設された底面部ＢＰの配線ＷＲ１〜Ｗ
Ｒ６が発するノイズの影響が制御回路４〜９に及ぶこと
を防止できる。
【００６４】＜Ｃ．実施の形態３＞ ＜Ｃ−１．装置構成＞以上説明した実施の形態１および
２においては、グランドパターンＧＰ７〜ＧＰ９を半独
立した形状とすることを前提に説明したが、制御信号の
安定化を図るという観点に立てば、図１０に示すような
構成としても良い。
２においては、グランドパターンＧＰ７〜ＧＰ９を半独
立した形状とすることを前提に説明したが、制御信号の
安定化を図るという観点に立てば、図１０に示すような
構成としても良い。
【００６５】すなわち、図１０はグランドパターンＧＰ
７〜ＧＰ９に代わるパターンとして、グランドパターン
ＧＰ７Ａ、ＧＰ８Ａ、ＧＰ９Ａを有する第１グランド層
１０３Ａを示す斜視図である。
７〜ＧＰ９に代わるパターンとして、グランドパターン
ＧＰ７Ａ、ＧＰ８Ａ、ＧＰ９Ａを有する第１グランド層
１０３Ａを示す斜視図である。
【００６６】グランドパターンＧＰ７Ａは、独立したグ
ランドパターンＧＰ７１（別のグランドパターン）およ
び半独立のグランドパターンＧＰ７２を有し、グランド
パターンＧＰ８Ａは、独立したグランドパターンＧＰ８
１（別のグランドパターン）および半独立のグランドパ
ターンＧＰ８２を有し、グランドパターンＧＰ９Ａは、
独立したグランドパターンＧＰ９１（別のグランドパタ
ーン）および半独立のグランドパターンＧＰ９２を有し
ている。
ランドパターンＧＰ７１（別のグランドパターン）およ
び半独立のグランドパターンＧＰ７２を有し、グランド
パターンＧＰ８Ａは、独立したグランドパターンＧＰ８
１（別のグランドパターン）および半独立のグランドパ
ターンＧＰ８２を有し、グランドパターンＧＰ９Ａは、
独立したグランドパターンＧＰ９１（別のグランドパタ
ーン）および半独立のグランドパターンＧＰ９２を有し
ている。
【００６７】グランドパターンＧＰ７２、ＧＰ８２およ
びＧＰ９２は電流経路部Ｋ７〜Ｋ９によってグランドパ
ターンＧＰＷに接続されるが、グランドパターンＧＰ７
１、ＧＰ８１およびＧＰ９１は完全に独立している。
びＧＰ９２は電流経路部Ｋ７〜Ｋ９によってグランドパ
ターンＧＰＷに接続されるが、グランドパターンＧＰ７
１、ＧＰ８１およびＧＰ９１は完全に独立している。
【００６８】このような構成の第１グランド層１０３Ａ
による作用効果を説明するために、制御回路７を実装し
た実装層１０１を図１１に示す。
による作用効果を説明するために、制御回路７を実装し
た実装層１０１を図１１に示す。
【００６９】なお、図１１においては、実装層１０１上
の配線パターンとして、基準電位ラインＳＤ、信号入力
ライン７２、出力ラインＯＰ、電源ラインＰＳ、グラン
ドラインＧＤを、パターンＳＤ、パターン７２、パター
ンＯＰ、パターンＰＳ、パターンＧＤとして示してい
る。
の配線パターンとして、基準電位ラインＳＤ、信号入力
ライン７２、出力ラインＯＰ、電源ラインＰＳ、グラン
ドラインＧＤを、パターンＳＤ、パターン７２、パター
ンＯＰ、パターンＰＳ、パターンＧＤとして示してい
る。
【００７０】＜Ｃ−２．作用効果＞図１１に示すよう
に、パターンＳＤ、パターンＧＤは制御回路７のパッケ
ージの両サイドのリードＬＤ１およびＬＤ２に接続され
ている。このような構成のパッケージにおいては、リー
ドＬＤ１およびＬＤ２はパッケージ内で共通に接続され
ており、グランドに流れる電流はパターンＳＤ、リード
ＬＤ２およびＬＤ３、パターンＧＤで構成される経路を
通る。
に、パターンＳＤ、パターンＧＤは制御回路７のパッケ
ージの両サイドのリードＬＤ１およびＬＤ２に接続され
ている。このような構成のパッケージにおいては、リー
ドＬＤ１およびＬＤ２はパッケージ内で共通に接続され
ており、グランドに流れる電流はパターンＳＤ、リード
ＬＤ２およびＬＤ３、パターンＧＤで構成される経路を
通る。
【００７１】しかし、パターンＳＤおよびＧＤが共通の
グランドパターンに接続された場合、上記経路だけでな
く、パターンＳＤ、グランドパターン、パターンＧＤを
通る経路が形成され、制御回路７の誤動作の原因とな
る。
グランドパターンに接続された場合、上記経路だけでな
く、パターンＳＤ、グランドパターン、パターンＧＤを
通る経路が形成され、制御回路７の誤動作の原因とな
る。
【００７２】一方、図１０に示すように、制御回路７の
入力側の領域に対応して配設されたグランドパターンＧ
Ｐ７１は完全独立とし、出力側の領域に対応して配設さ
れたグランドパターンＧＰ７２は半独立とすることで、
グランドパターンＧＰ７Ａにおいて、パターンＳＤ、グ
ランドパターンＧＰ７Ａ、パターンＧＤを通る経路が形
成されることが防止され、制御回路７の誤動作を防止し
て制御信号を安定に出力することができる。
入力側の領域に対応して配設されたグランドパターンＧ
Ｐ７１は完全独立とし、出力側の領域に対応して配設さ
れたグランドパターンＧＰ７２は半独立とすることで、
グランドパターンＧＰ７Ａにおいて、パターンＳＤ、グ
ランドパターンＧＰ７Ａ、パターンＧＤを通る経路が形
成されることが防止され、制御回路７の誤動作を防止し
て制御信号を安定に出力することができる。
【００７３】なお、グランドパターンＧＰ７１、ＧＰ８
１、ＧＰ９１は、各層の基準電位ラインＳＤを平面パタ
ーンとして構成したものであり、基準電位パターンと言
うこともできるが、基準電位ラインＳＤの電位はグラン
ド電位であるので、グランドパターンと呼称している。
１、ＧＰ９１は、各層の基準電位ラインＳＤを平面パタ
ーンとして構成したものであり、基準電位パターンと言
うこともできるが、基準電位ラインＳＤの電位はグラン
ド電位であるので、グランドパターンと呼称している。
【００７４】なお、このようにグランドパターンを分割
する構成は、低電位側の制御回路７〜９対してだけでな
く、高電位側の制御回路４〜６の制御信号の安定化に対
しても有効である。
する構成は、低電位側の制御回路７〜９対してだけでな
く、高電位側の制御回路４〜６の制御信号の安定化に対
しても有効である。
【００７５】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、グランドパターンが各相のブリッジ回路のそ
れぞれの第２の制御手段ごとに独立して複数配設され、
グランド電流が流れる独立した電流経路をそれぞれ有し
ているので、各相の第２の制御手段に流れる電流は、そ
れぞれのグランドパターンの電流経路を通って共通のグ
ランド電位に流れるので、電流は互いに他相のグランド
パターンに回り込むということが防止され、グランド電
位が安定するのでスイッチング素子の誤作動を防止する
ことができる。
によれば、グランドパターンが各相のブリッジ回路のそ
れぞれの第２の制御手段ごとに独立して複数配設され、
グランド電流が流れる独立した電流経路をそれぞれ有し
ているので、各相の第２の制御手段に流れる電流は、そ
れぞれのグランドパターンの電流経路を通って共通のグ
ランド電位に流れるので、電流は互いに他相のグランド
パターンに回り込むということが防止され、グランド電
位が安定するのでスイッチング素子の誤作動を防止する
ことができる。
【００７６】本発明に係る請求項２記載の半導体装置に
よれば、各相のグランドパターンに基準電位ラインが電
気的に接続されるので、グランドパターンが基準電位パ
ターンを兼用することになり、半導体装置の構成を簡単
化できる。
よれば、各相のグランドパターンに基準電位ラインが電
気的に接続されるので、グランドパターンが基準電位パ
ターンを兼用することになり、半導体装置の構成を簡単
化できる。
【００７７】本発明に係る請求項３記載の半導体装置に
よれば、各相の基準電位ラインが、基板上の所定の領域
を覆うように導体層が配設された別のグランドパターン
として、各相のグランドパターンに近接し、電気的に絶
縁されて配設されているので、第２の制御手段のグラン
ド端子および基準電位端子を、それぞれグランドパター
ンおよび別のグランドパターンに電気的に接続すること
で、別のグランドパターン、基準電位端子、第２の制御
手段内、グランド端子、グランドパターンで構成される
経路を通ってグランド電流が流れ、他の経路が形成され
ないので、制御手段の誤動作を防止して制御信号を安定
に出力することができる。
よれば、各相の基準電位ラインが、基板上の所定の領域
を覆うように導体層が配設された別のグランドパターン
として、各相のグランドパターンに近接し、電気的に絶
縁されて配設されているので、第２の制御手段のグラン
ド端子および基準電位端子を、それぞれグランドパター
ンおよび別のグランドパターンに電気的に接続すること
で、別のグランドパターン、基準電位端子、第２の制御
手段内、グランド端子、グランドパターンで構成される
経路を通ってグランド電流が流れ、他の経路が形成され
ないので、制御手段の誤動作を防止して制御信号を安定
に出力することができる。
【００７８】本発明に係る請求項４記載の半導体装置に
よれば、電源ラインおよびグランドラインのそれぞれに
第１および第２のインダクタンス素子を有するので、対
応するスイッチング素子が駆動していない相には他相の
グランドパターンから電流が回り込まないようにでき、
スイッチング素子の誤作動を防止することができる。
よれば、電源ラインおよびグランドラインのそれぞれに
第１および第２のインダクタンス素子を有するので、対
応するスイッチング素子が駆動していない相には他相の
グランドパターンから電流が回り込まないようにでき、
スイッチング素子の誤作動を防止することができる。
【００７９】本発明に係る請求項５記載の半導体装置に
よれば、電源ラインおよびグランドラインに第１および
第２のインダクタンス素子を介挿するための具体的な構
成を得ることができる。
よれば、電源ラインおよびグランドラインに第１および
第２のインダクタンス素子を介挿するための具体的な構
成を得ることができる。
【００８０】本発明に係る請求項６記載の半導体装置に
よれば、基準電位ラインにインダクタンス素子を有する
ので、対応するスイッチング素子が駆動していない相に
は他相のグランドパターンから電流が回り込まないよう
にでき、スイッチング素子の誤作動を防止することがで
きる。また、電源ラインおよびグランドラインに第１お
よび第２のインダクタンス素子を介挿した場合は、電流
の回り込みを確実に防止することができる。
よれば、基準電位ラインにインダクタンス素子を有する
ので、対応するスイッチング素子が駆動していない相に
は他相のグランドパターンから電流が回り込まないよう
にでき、スイッチング素子の誤作動を防止することがで
きる。また、電源ラインおよびグランドラインに第１お
よび第２のインダクタンス素子を介挿した場合は、電流
の回り込みを確実に防止することができる。
【００８１】本発明に係る請求項７記載の半導体装置に
よれば、基準電位ラインにインダクタンス素子を介挿す
るための具体的な構成を得ることができる。
よれば、基準電位ラインにインダクタンス素子を介挿す
るための具体的な構成を得ることができる。
【００８２】本発明に係る請求項８記載の半導体装置に
よれば、構造が単純な両面基板を使用することで、コス
ト的に安価な半導体装置を得ることができる。
よれば、構造が単純な両面基板を使用することで、コス
ト的に安価な半導体装置を得ることができる。
【００８３】本発明に係る請求項９記載の半導体装置に
よれば、多層基板を使用し、導体パターンを有する第３
の層を備えるので、第２の層のグランドパターンによっ
てグランド電位をより確実に安定させることができ、ま
た、第３の層が第１および第２のスイッチング素子の配
設側に近くなるように配設することで、第１および第２
のスイッチング素子の動作に起因して発生するノイズを
遮蔽して、ノイズの影響が第２の制御回路に及ぶことを
防止できる。
よれば、多層基板を使用し、導体パターンを有する第３
の層を備えるので、第２の層のグランドパターンによっ
てグランド電位をより確実に安定させることができ、ま
た、第３の層が第１および第２のスイッチング素子の配
設側に近くなるように配設することで、第１および第２
のスイッチング素子の動作に起因して発生するノイズを
遮蔽して、ノイズの影響が第２の制御回路に及ぶことを
防止できる。
【００８４】本発明に係る請求項１０記載の半導体装置
によれば、導体パターンが、各相のグランドパターンの
何れか１つに、電気的に接続されるので、ノイズに起因
する電流が他のグランドパターンに回り込むことによる
グランド電位の変動を防止することができる。
によれば、導体パターンが、各相のグランドパターンの
何れか１つに、電気的に接続されるので、ノイズに起因
する電流が他のグランドパターンに回り込むことによる
グランド電位の変動を防止することができる。
【図１】 本発明に係る実施の形態１の半導体装置の特
徴部の構成を示す平面図である。
徴部の構成を示す平面図である。
【図２】 本発明に係る実施の形態１の半導体装置の変
形例１の構成を説明するブロック図である。
形例１の構成を説明するブロック図である。
【図３】 本発明に係る実施の形態１の半導体装置の変
形例１の構成を説明する平面図である。
形例１の構成を説明する平面図である。
【図４】 本発明に係る実施の形態１の半導体装置の変
形例１の構成を説明する平面図である。
形例１の構成を説明する平面図である。
【図５】 本発明に係る実施の形態１の半導体装置の変
形例２の構成を説明するブロック図である。
形例２の構成を説明するブロック図である。
【図６】 本発明に係る実施の形態１の半導体装置の変
形例２の構成を説明する平面図である。
形例２の構成を説明する平面図である。
【図７】 本発明に係る実施の形態１の半導体装置の変
形例３の構成を説明するブロック図である。
形例３の構成を説明するブロック図である。
【図８】 本発明に係る実施の形態２の半導体装置の特
徴部の構成を示す斜視図である。
徴部の構成を示す斜視図である。
【図９】 本発明に係る実施の形態２の半導体装置の特
徴部の構成を示す断面図である。
徴部の構成を示す断面図である。
【図１０】 本発明に係る実施の形態３の半導体装置の
特徴部の構成を示す斜視図である。
特徴部の構成を示す斜視図である。
【図１１】 本発明に係る実施の形態３の半導体装置の
作用効果を説明する斜視図である。
作用効果を説明する斜視図である。
【図１２】 ３相ブリッジ回路の構成を示すブロック図
である。
である。
【図１３】 ３相ブリッジ回路を組み込んだパッケージ
の外観を示す平面図である。
の外観を示す平面図である。
【図１４】 ３相ブリッジ回路を組み込んだパッケージ
の断面図である。
の断面図である。
【図１５】 上部基板の構成を示す平面図である。
１Ａ〜１Ｃ，１００ 上部基板、４〜９ 制御回路、Ｇ
Ｐ４〜ＧＰ９，ＧＰ７１，ＧＰ７２，ＧＰ８１，ＧＰ８
２，ＧＰ９１，ＧＰ９２ グランドパターン、Ｋ７〜Ｋ
９ 電流経路部、Ｌ７１〜Ｌ７３，Ｌ８２，Ｌ９２ イ
ンダクタンス素子、ＰＳ 電源パターン、１０３ 第１
グランド層、１０４ 第２グランド層。
Ｐ４〜ＧＰ９，ＧＰ７１，ＧＰ７２，ＧＰ８１，ＧＰ８
２，ＧＰ９１，ＧＰ９２ グランドパターン、Ｋ７〜Ｋ
９ 電流経路部、Ｌ７１〜Ｌ７３，Ｌ８２，Ｌ９２ イ
ンダクタンス素子、ＰＳ 電源パターン、１０３ 第１
グランド層、１０４ 第２グランド層。
Claims (10)
- 【請求項１】 直列に接続され、高電位側の第１の主電
源線と低電位側の第２の主電源線との間に介挿された第
１および第２のスイッチング素子と、 前記第１および第２のスイッチング素子をそれぞれ駆動
制御する第１および第２の制御手段とを１相ごとに複数
相有し、 前記各相の第１および第２のスイッチング素子の接続ノ
ードから各相の電力を出力するブリッジ回路を備えた半
導体装置であって、 前記第２の制御手段は基板上に配設され、 前記第２の制御手段は、前記基板上に配設された電源ラ
イン、グランドラインと、前記第２の主電源線につなが
る基準電位ラインとに接続され、 前記グランドラインは、前記基板上の所定の領域を覆う
ように導体層が配設されたグランドパターンとして構成
され、 前記グランドパターンは、前記各相の第２の制御手段ご
とに独立して複数配設され、 前記各相のグランドパターンは、グランド電流が流れる
独立した電流経路をそれぞれ有し、 前記各相の電流経路は共通してグランド電位に接続され
る、半導体装置。 - 【請求項２】 前記各相のグランドパターンは、前記基
準電位ラインにも電気的に接続される、請求項１記載の
半導体装置。 - 【請求項３】 前記各相の基準電位ラインは、前記基板
上の所定の領域を覆うように導体層が配設された別のグ
ランドパターンとして、前記各相のグランドパターンに
近接し、電気的に絶縁されて配設される、請求項１記載
の半導体装置。 - 【請求項４】 前記電源ラインおよび前記グランドライ
ンのそれぞれに介挿された第１および第２のインダクタ
ンス素子を有する、請求項２または請求項３記載の半導
体装置。 - 【請求項５】 前記第１および第２のインダクタンス素
子は、前記電源ラインおよび前記電流経路を局所的に除
去して切断し、切断部の両端部間に電気的に接続され
る、請求項４記載の半導体装置。 - 【請求項６】 前記基準電位ラインに介挿されたインダ
クタンス素子を有する、請求項２ないし請求項４の何れ
かに記載の半導体装置。 - 【請求項７】 前記インダクタンス素子は、 前記各相のグランドパターンの所定部分と、前記第２の
主電源線との間に電気的に接続される、請求項６記載の
半導体装置。 - 【請求項８】 前記基板は両面基板であって、 前記第２の制御手段と前記グランドパターンとは異なる
主面上に配設される、請求項１記載の半導体装置。 - 【請求項９】 前記基板は多層基板であって、 前記第２の制御手段および前記グランドパターンを配設
する第１および第２の層と、 前記第２の層よりも下層に配設され、前記第２の層の前
記各相のグランドパターンが配設された領域全域に対応
する領域を覆うように配設された導体層によって構成さ
れた導体パターンを有する第３の層とを備える、請求項
１記載の半導体装置。 - 【請求項１０】 前記導体パターンは、前記各相のグラ
ンドパターンの何れか１つに電気的に接続される、請求
項９記載の半導体装置。
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