JP4129110B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に関し、特に、3相ブリッジ回路を構成するスイッチング素子と、該スイッチング素子を制御する制御回路を有する半導体装置の基板パターンに関する。
【0002】
【従来の技術】
図12は3相ブリッジ回路90の構成を示すブロック図である。図12に示すように、電源ラインとなるP−N線間(高電位側主電源線Pと低電位側主電源線Nとの間)に、IGBT(絶縁ゲート型バイポーラトランジスタ)などのパワーデバイスであるトランジスタ10および13(11および14、12および15)の組がトーテムポール接続されている。
【0003】
各々のトーテムポール接続されたトランジスタの接続点161、162、163の各々は図示しない負荷に接続される。なお、接続点161、162、163は、それぞれU相、V相、W相の出力端となる。
【0004】
また、トランジスタ10〜15には、それぞれフリーホイールダイオード101、111、121、131、141および151が逆並列接続されている。
【0005】
そして、トランジスタ10〜15の各々のゲート電極には、パッケージ化された制御回路4〜9の出力ラインOPが接続されている。なお、制御回路4〜6に基準電位を与える基準電位ラインSDは、それぞれ接続点161、162、163に接続され、制御回路7〜9のそれぞれの基準電位ラインSDは、電源ライン18に共通に接続される。
【0006】
ここで、出力ラインOPおよび基準電位ラインSDは制御回路4〜9の出力側に接続されている。
【0007】
また、制御回路4の入力側には電源ライン41、信号入力ライン42、グランドライン43が接続され、同様に、制御回路5の入力側には電源ライン51、信号入力ライン52、グランドライン53が、制御回路6の入力側には電源ライン61、信号入力ライン62、グランドライン63が接続されている。
【0008】
そして、制御回路7〜9の入力側には電源ラインPSおよびグランドラインGDが共通に接続されるとともに、信号入力ライン72、82、92がそれぞれ接続されている。
【0009】
このように構成された、3相ブリッジ回路90は、3相インバータに適用される回路であり、スイッチング素子10〜15を交互に駆動させることで直流−交流の変換を行って、交流電力を負荷に供給するものである。そして、スイッチング素子10〜15の駆動制御を行うのが制御回路4〜9である。
【0010】
図13に、図12を用いて説明した3相ブリッジ回路90を組み込んだパッケージの外観平面図を示す。なお、図13においては、パッケージの蓋を外し、トランジスタ10〜15と、フリーホイールダイオード101、111、121、131、141および151が搭載された筐体80の底面部BPを上部から見た図であり、制御回路4〜9が搭載された上部基板を省略して示している。
【0011】
図13において、筐体80は有底無蓋の立方体形状をなし、その底面部BPには、トランジスタ10、11、12、13、14および15が、フリーホイールダイオード101、111、121、131、141および151とそれぞれ対になって、基板20、21、22、23、24および25上に配設されている。
【0012】
ここで、図13におけるA−A線での断面図を図14に示す。なお、図14においては、制御回路4〜9が搭載された上部基板1が配設された状態を示している。
【0013】
図14に示すように、トランジスタ11とフリーホイールダイオード111とは配線WR1によって接続され、フリーホイールダイオード111と基板24とは、配線WR2によって接続され、基板24は配線WR3によって出力端子162に接続されている。また、トランジスタ11は上部基板1との電気的接続のための端子群191に配線WR4によって接続されている。なお、図13に示すように、トランジスタ14も上部基板1との電気的接続のための端子群194に配線WR5によって接続され、トランジスタ14とフリーホイールダイオード141とは配線WR6によって接続されている。
【0014】
この構成は、トランジスタ10、12、13、14および15と、フリーホイールダイオード101、121、131、141および151との組み合わせにおいても同様である。
【0015】
図15に上部基板1の構成を示す。図15は上部基板1の底面部に対向する下主面を示す図であり、反対側の上主面に搭載された制御回路4〜6の搭載領域に対応させて、独立したグランドパターンGP4、GP5およびGP6が配設されている。また、制御回路7〜9の搭載領域全域に対応するようにグランドパターンGPが配設され、電流経路となるグランドパターンGPWに接続されている。これは、図12に示したように制御回路7〜9の入力側にはグランドラインGDが共通に接続されているからである。なお、制御回路4〜6とグランドパターンGP4〜GP6、および制御回路7〜9とグランドパターンGPとの電気的接続は、上部基板1を貫通する図示しないスルーホールを介してなされる。
【0016】
【発明が解決しようとする課題】
以上説明したように、3相ブリッジ回路90においては、制御回路7〜9は電源ラインPSおよびグランドラインGDが共通に接続されているので、グランドラインを介して他相からの電流の回り込みが発生しやすい。これは、装置の電流容量の増大に伴って発生しやすくなる傾向があり、グランド電位の変動によってスイッチング素子の誤作動を招く可能性が高くなる。
【0017】
本発明は上記のような問題点を解消するためになされたもので、グランドラインを介して他相から電流が回り込むことを防止するとともに、スイッチング素子であるトランジスタ10〜15に流れる電流により発生する自己ノイズを遮断した半導体装置を得ることを目的とする。
【0018】
【課題を解決するための手段】
本発明に係る請求項1記載の半導体装置は、直列に接続され、高電位側の第1の主電源線と低電位側の第2の主電源線との間に介挿された第1および第2のスイッチング素子と、前記第1および第2のスイッチング素子をそれぞれ駆動制御する第1および第2の制御手段とを1相ごとに複数相有し、前記各相の第1および第2のスイッチング素子の接続ノードから各相の電力を出力するブリッジ回路を備えた半導体装置であって、前記第2の制御手段は基板上に配設され、前記第2の制御手段は、前記基板上に配設された電源ライン、グランドラインと、前記第2の主電源線につながる基準電位ラインとに接続され、前記グランドラインは、前記基板上の所定の領域を覆うように導体層が配設されたグランドパターンとして構成され、前記グランドパターンは、前記各相の第2の制御手段ごとに独立して複数配設され、前記各相のグランドパターンは、グランド電流が流れる独立した電流経路をそれぞれ有し、前記各相の電流経路は共通してグランド電位に接続される。
【0019】
本発明に係る請求項2記載の半導体装置は、前記各相のグランドパターンは、前記基準電位ラインにも電気的に接続される。
【0020】
本発明に係る請求項3記載の半導体装置は、前記各相の基準電位ラインは、前記基板上の所定の領域を覆うように導体層が配設された別のグランドパターンとして、前記各相のグランドパターンに近接し、電気的に絶縁されて配設される。
【0021】
本発明に係る請求項4記載の半導体装置は、前記電源ラインおよび前記グランドラインのそれぞれに介挿された第1および第2のインダクタンス素子を有する。
【0022】
本発明に係る請求項5記載の半導体装置は、前記第1および第2のインダクタンス素子は、前記電源ラインおよび前記電流経路を局所的に除去して切断し、切断部の両端部間に電気的に接続される。
【0023】
本発明に係る請求項6記載の半導体装置は、前記基準電位ラインに介挿されたインダクタンス素子を有する。
【0024】
本発明に係る請求項7記載の半導体装置は、前記インダクタンス素子が、前記各相のグランドパターンの所定部分と、前記第2の主電源線との間に電気的に接続される。
【0025】
本発明に係る請求項8記載の半導体装置は、前記基板が両面基板であって、前記第2の制御手段と前記グランドパターンとは異なる主面上に配設される。
【0026】
本発明に係る請求項9記載の半導体装置は、前記基板が多層基板であって、前記第2の制御手段および前記グランドパターンを配設する第1および第2の層と、前記第2の層よりも下層に配設され、前記第2の層の前記各相のグランドパターンが配設された領域全域に対応する領域を覆うように配設された導体層によって構成された導体パターンを有する第3の層とを備える。
【0027】
本発明に係る請求項10記載の半導体装置は、前記導体パターンは、前記各相のグランドパターンの何れか1つに電気的に接続される。
【0028】
【発明の実施の形態】
<A.実施の形態1>
<A−1.装置構成>
図1に本発明に係る半導体装置の実施の形態1の特徴部の構成を示す。図1は、制御回路4〜9を搭載する上部基板1Aの下主面を示す図であり、反対側の上主面に搭載された制御回路4〜6の搭載領域に対応させて、独立したグランドパターンGP4〜GP6が配設されている。また、制御回路7〜9の搭載領域にそれぞれ対応して、半独立のグランドパターンGP7〜GP9が配設されている。
【0029】
ここで、半独立というのは、グランドパターンGP7〜GP9がそれぞれ電流経路部K7〜K9を介して共通してグランドパターンGPWに接続されているからであり、回路構成的には図12に示す3相ブリッジ回路90と同じである。
【0030】
そして、グランドパターンGP7〜GP9は、グランドパターンGPWに達するまでは他相との間に間隙を有し、電気的に絶縁されている。
【0031】
なお、制御回路4〜6とグランドパターンGP4〜GP6、および制御回路7〜9とグランドパターンGP7〜GP9との電気的接続は、上部基板1Aを貫通する図示しないスルーホールを介してなされる。
【0032】
<A−2.作用効果>
このように構成された上部基板1Aにおいては、例えば、制御回路7を用いてトランジスタ13を動作させた場合、制御回路7に流れる電流はグランドパターンGP7の電流経路部K7を通ってグランドパターンGPWに達することになる。
【0033】
電流はインダクタンスの低い所、すなわち最短距離を通る性質があるが、上記のように構成することで、電流経路は電流経路部K7〜K9しかなくなり、互いに他相に回り込むということが防止され、グランド電位が安定するのでスイッチング素子の誤作動を防止することができる。
【0034】
次に、実施の形態1の変形例1〜3として、インダクタンス素子を使用することでグランド電位をさらに安定させる構成について説明する。
【0035】
<A−3.変形例1>
図2は、制御回路7の入力側の電源ラインおよびグランドラインに、インダクタンス素子L71およびL72を介挿した構成を示すブロック図である。
【0036】
電流はインダクタンスの高い方には流れにくい性質を有するので、このような構成にすることで、スイッチング素子が駆動していない相には電流が回り込まないようにでき、スイッチング素子の誤作動を防止することができる。
【0037】
なお、入力側の電源ラインおよびグランドラインに、インダクタンス素子を介挿するのは制御回路7に限定されるものではなく、制御回路8および9の入力側の電源ラインおよびグランドラインに介挿しても良いことはいうまでもない。
【0038】
ここで、図3を用いて、グランドパターンGP7〜GP9の電流経路部K7〜K9に、それぞれインダクタンス素子L72、L82、L92を介挿した上部基板1Bの構成の一例を示す。
【0039】
図3において、電流経路部K7〜K9を局所的に除去して切断し、切断部の両端部にインダクタンス素子L72、L82、L92の両端の端子を接続する構成となっている。インダクタンス素子L72、L82、L92は一般的に使用されているものを使用すれば良い。
【0040】
なお、この例では、インダクタンス素子L72、L82、L92を直接に電流経路部K7〜K9に介挿する例を示したが、インダクタンス素子L72、L82、L92を制御回路7〜9が搭載された上主面側に配設し、切り欠部の両端に位置する電流経路部K7〜K9から、上部基板1Bを貫通してインダクタンス素子L72、L82、L92のそれぞれの2つの端子に達するスルーホール(図示せず)を設け、該スルーホールを介して、インダクタンス素子L72、L82、L92と電流経路部K7〜K9とを電気的に接続するようにしても良い。
【0041】
なお、グランドパターンGP7の電流経路部K7は、電流経路部K8およびK9よりも長く、インダクタンスも高いので、電流経路部K7にはインダクタンス素子を配設しないようにしても良い。
【0042】
次に、上部基板1Bの上主面の一部を示す図4を用いて、制御回路7の電源ラインPSにインダクタンス素子L71を介挿した上部基板1Bの構成の一例を示す。
【0043】
図4において、電源ラインPSを局所的に除去して切断し、切断部の両端部にインダクタンス素子L72の両端の端子を接続する構成となっている。また、制御回路8および9の電源ラインにおいても同様にインダクタンス素子が介挿されるが、図示は省略する。
【0044】
なお、電源ラインPSの配設形状や制御回路7との接続関係は一例であり、これに限定されるものではない。
【0045】
<A−4.変形例2>
図5は、制御回路7の出力側の基準電位ラインSDに、インダクタンス素子L73を介挿した構成を示すブロック図である。
【0046】
制御回路7〜9の基準電位ラインSDは、低電位側電位線N(グランド電位)に接続されるので、ここにインダクタンス素子を介挿することで、グランド電位をさらに安定させることができる。
【0047】
ここで、図6を用いて、グランドパターンGP7に、インダクタンス素子L73を介挿した上部基板1Cの構成の一例を示す。
【0048】
図6において、グランドパターンGP7の一部に切り欠き部KPを設け、そこにインダクタンス素子L73の一方の端子を接続し、他方の端子は、上部基板1Cを貫通するスルーホールTHを介して上主面側に配設された、低電位側電位線Nに繋がるパターンに接続される構成となっている。
【0049】
なお、切り欠き部KPを設けたのは一例であり、上部基板上に面積的な余裕があるのであれば、切り欠き部KPは不要である。
【0050】
また、グランドパターンGP8およびGP9においても同様にインダクタンス素子が介挿されるが、図示は省略する。
【0051】
<A−5.変形例3>
図7は、制御回路7の入力側の電源ラインおよびグランドラインと、出力側の基準電位ラインSDに、インダクタンス素子L71〜L73を介挿した構成を示すブロック図である。
【0052】
このような構成とすることで、グランド電位をより確実に安定させることができる。
【0053】
なお、グランドパターンGP8およびGP9においても同様にインダクタンス素子が介挿されるが、図示は省略する。
【0054】
<B.実施の形態2>
<B−1.装置構成>
図8に本発明に係る半導体装置の実施の形態2の特徴部の構成を示す。図8は、多層基板で構成される上部基板100の構成を示す分解斜視図である。
【0055】
図8に示すように、上部基板100は制御回路4〜9を搭載する最上層の実装層101、配線パターンPTが配設される配線層102、グランドパターンGP4〜GP9が配設される第1グランド層103、およびグランドパターンGP7〜GP9の全領域に対応する領域一面にグランドパターンGPZが配設された最下層の第2グランド層104を有し、4層構造となっている。
【0056】
実施の形態1において説明した上部基板1A〜1Cは、両面基板であり、上主面には制御回路4〜9が搭載されるとともに配線パターンが配設されていたが、上部基板100では、専用の配線層102が設けられている。
【0057】
また、実施の形態1で説明した上部基板1A〜1Cの下主面に相当する第1グランド層103の他に、グランドパターンGPZを有する第2グランド層104を有している。
【0058】
第2グランド層104のグランドパターンGPZは、図13および図14に示す配線WR1〜WR6が発するノイズを遮断するためのもので、配線WR1〜WR6に近い最下層に設けられている。
【0059】
なお、グランドパターンGPZはスルーホールを介して上層のグランドパターンGP7〜GP9に電気的に接続されるが、そのスルーホールを設ける位置は1箇所だけである。すなわち、図8においてはグランドパターンGP8との間に配設されたスルーホールTH1によってグランドパターンGP8に接続される構成となっている。
【0060】
このように構成する理由は、ノイズに起因する電流が他のグランドパターンに回り込むことによるグランド電位の変動を防止するためである。
【0061】
なお、第1グランド層103のグランドパターンGP4〜GP9には、それぞれ複数のスルーホールTH2が配設されているが、これは配線層102に配設された低電位側電位線NにグランドパターンGP4〜GP9を接続するためのスルーホールであり、自己ノイズによる影響を防止してグランド電位を安定させるための手段の1つである。
【0062】
ここで、図9に上部基板100の断面構造を示す。図9に示すように、各層の間は絶縁層ILによって電気的に絶縁される構成となっている。
【0063】
<B−2.作用効果>
以上説明したように上部基板100は多層構造をなし、第1および第2グランド層103および104を有するので、グランド電位をより確実に安定させることができ、また、トランジスタ10〜15が配設された底面部BPの配線WR1〜WR6が発するノイズの影響が制御回路4〜9に及ぶことを防止できる。
【0064】
<C.実施の形態3>
<C−1.装置構成>
以上説明した実施の形態1および2においては、グランドパターンGP7〜GP9を半独立した形状とすることを前提に説明したが、制御信号の安定化を図るという観点に立てば、図10に示すような構成としても良い。
【0065】
すなわち、図10はグランドパターンGP7〜GP9に代わるパターンとして、グランドパターンGP7A、GP8A、GP9Aを有する第1グランド層103Aを示す斜視図である。
【0066】
グランドパターンGP7Aは、独立したグランドパターンGP71(別のグランドパターン)および半独立のグランドパターンGP72を有し、グランドパターンGP8Aは、独立したグランドパターンGP81(別のグランドパターン)および半独立のグランドパターンGP82を有し、グランドパターンGP9Aは、独立したグランドパターンGP91(別のグランドパターン)および半独立のグランドパターンGP92を有している。
【0067】
グランドパターンGP72、GP82およびGP92は電流経路部K7〜K9によってグランドパターンGPWに接続されるが、グランドパターンGP71、GP81およびGP91は完全に独立している。
【0068】
このような構成の第1グランド層103Aによる作用効果を説明するために、制御回路7を実装した実装層101を図11に示す。
【0069】
なお、図11においては、実装層101上の配線パターンとして、基準電位ラインSD、信号入力ライン72、出力ラインOP、電源ラインPS、グランドラインGDを、パターンSD、パターン72、パターンOP、パターンPS、パターンGDとして示している。
【0070】
<C−2.作用効果>
図11に示すように、パターンSD、パターンGDは制御回路7のパッケージの両サイドのリードLD1およびLD2に接続されている。このような構成のパッケージにおいては、リードLD1およびLD2はパッケージ内で共通に接続されており、グランドに流れる電流はパターンSD、リードLD2およびLD3、パターンGDで構成される経路を通る。
【0071】
しかし、パターンSDおよびGDが共通のグランドパターンに接続された場合、上記経路だけでなく、パターンSD、グランドパターン、パターンGDを通る経路が形成され、制御回路7の誤動作の原因となる。
【0072】
一方、図10に示すように、制御回路7の入力側の領域に対応して配設されたグランドパターンGP71は完全独立とし、出力側の領域に対応して配設されたグランドパターンGP72は半独立とすることで、グランドパターンGP7Aにおいて、パターンSD、グランドパターンGP7A、パターンGDを通る経路が形成されることが防止され、制御回路7の誤動作を防止して制御信号を安定に出力することができる。
【0073】
なお、グランドパターンGP71、GP81、GP91は、各層の基準電位ラインSDを平面パターンとして構成したものであり、基準電位パターンと言うこともできるが、基準電位ラインSDの電位はグランド電位であるので、グランドパターンと呼称している。
【0074】
なお、このようにグランドパターンを分割する構成は、低電位側の制御回路7〜9対してだけでなく、高電位側の制御回路4〜6の制御信号の安定化に対しても有効である。
【0075】
【発明の効果】
本発明に係る請求項1記載の半導体装置によれば、グランドパターンが各相のブリッジ回路のそれぞれの第2の制御手段ごとに独立して複数配設され、グランド電流が流れる独立した電流経路をそれぞれ有しているので、各相の第2の制御手段に流れる電流は、それぞれのグランドパターンの電流経路を通って共通のグランド電位に流れるので、電流は互いに他相のグランドパターンに回り込むということが防止され、グランド電位が安定するのでスイッチング素子の誤作動を防止することができる。
【0076】
本発明に係る請求項2記載の半導体装置によれば、各相のグランドパターンに基準電位ラインが電気的に接続されるので、グランドパターンが基準電位パターンを兼用することになり、半導体装置の構成を簡単化できる。
【0077】
本発明に係る請求項3記載の半導体装置によれば、各相の基準電位ラインが、基板上の所定の領域を覆うように導体層が配設された別のグランドパターンとして、各相のグランドパターンに近接し、電気的に絶縁されて配設されているので、第2の制御手段のグランド端子および基準電位端子を、それぞれグランドパターンおよび別のグランドパターンに電気的に接続することで、別のグランドパターン、基準電位端子、第2の制御手段内、グランド端子、グランドパターンで構成される経路を通ってグランド電流が流れ、他の経路が形成されないので、制御手段の誤動作を防止して制御信号を安定に出力することができる。
【0078】
本発明に係る請求項4記載の半導体装置によれば、電源ラインおよびグランドラインのそれぞれに第1および第2のインダクタンス素子を有するので、対応するスイッチング素子が駆動していない相には他相のグランドパターンから電流が回り込まないようにでき、スイッチング素子の誤作動を防止することができる。
【0079】
本発明に係る請求項5記載の半導体装置によれば、電源ラインおよびグランドラインに第1および第2のインダクタンス素子を介挿するための具体的な構成を得ることができる。
【0080】
本発明に係る請求項6記載の半導体装置によれば、基準電位ラインにインダクタンス素子を有するので、対応するスイッチング素子が駆動していない相には他相のグランドパターンから電流が回り込まないようにでき、スイッチング素子の誤作動を防止することができる。また、電源ラインおよびグランドラインに第1および第2のインダクタンス素子を介挿した場合は、電流の回り込みを確実に防止することができる。
【0081】
本発明に係る請求項7記載の半導体装置によれば、基準電位ラインにインダクタンス素子を介挿するための具体的な構成を得ることができる。
【0082】
本発明に係る請求項8記載の半導体装置によれば、構造が単純な両面基板を使用することで、コスト的に安価な半導体装置を得ることができる。
【0083】
本発明に係る請求項9記載の半導体装置によれば、多層基板を使用し、導体パターンを有する第3の層を備えるので、第2の層のグランドパターンによってグランド電位をより確実に安定させることができ、また、第3の層が第1および第2のスイッチング素子の配設側に近くなるように配設することで、第1および第2のスイッチング素子の動作に起因して発生するノイズを遮蔽して、ノイズの影響が第2の制御回路に及ぶことを防止できる。
【0084】
本発明に係る請求項10記載の半導体装置によれば、導体パターンが、各相のグランドパターンの何れか1つに、電気的に接続されるので、ノイズに起因する電流が他のグランドパターンに回り込むことによるグランド電位の変動を防止することができる。
【図面の簡単な説明】
【図1】 本発明に係る実施の形態1の半導体装置の特徴部の構成を示す平面図である。
【図2】 本発明に係る実施の形態1の半導体装置の変形例1の構成を説明するブロック図である。
【図3】 本発明に係る実施の形態1の半導体装置の変形例1の構成を説明する平面図である。
【図4】 本発明に係る実施の形態1の半導体装置の変形例1の構成を説明する平面図である。
【図5】 本発明に係る実施の形態1の半導体装置の変形例2の構成を説明するブロック図である。
【図6】 本発明に係る実施の形態1の半導体装置の変形例2の構成を説明する平面図である。
【図7】 本発明に係る実施の形態1の半導体装置の変形例3の構成を説明するブロック図である。
【図8】 本発明に係る実施の形態2の半導体装置の特徴部の構成を示す斜視図である。
【図9】 本発明に係る実施の形態2の半導体装置の特徴部の構成を示す断面図である。
【図10】 本発明に係る実施の形態3の半導体装置の特徴部の構成を示す斜視図である。
【図11】 本発明に係る実施の形態3の半導体装置の作用効果を説明する斜視図である。
【図12】 3相ブリッジ回路の構成を示すブロック図である。
【図13】 3相ブリッジ回路を組み込んだパッケージの外観を示す平面図である。
【図14】 3相ブリッジ回路を組み込んだパッケージの断面図である。
【図15】 上部基板の構成を示す平面図である。
【符号の説明】
1A〜1C,100 上部基板、4〜9 制御回路、GP4〜GP9,GP71,GP72,GP81,GP82,GP91,GP92 グランドパターン、K7〜K9 電流経路部、L71〜L73,L82,L92 インダクタンス素子、PS 電源パターン、103 第1グランド層、104 第2グランド層。
Claims (10)
- 直列に接続され、高電位側の第1の主電源線と低電位側の第2の主電源線との間に介挿された第1および第2のスイッチング素子と、
前記第1および第2のスイッチング素子をそれぞれ駆動制御する第1および第2の制御手段とを1相ごとに複数相有し、
前記各相の第1および第2のスイッチング素子の接続ノードから各相の電力を出力するブリッジ回路を備えた半導体装置であって、
前記第2の制御手段は基板上に配設され、
前記第2の制御手段は、前記基板上に配設された電源ライン、グランドラインと、前記第2の主電源線につながる基準電位ラインとに接続され、
前記グランドラインは、前記基板上の所定の領域を覆うように導体層が配設されたグランドパターンとして構成され、
前記グランドパターンは、前記各相の第2の制御手段ごとに独立して複数配設され、
前記各相のグランドパターンは、グランド電流が流れる独立した電流経路をそれぞれ有し、
前記各相の電流経路は共通してグランド電位に接続される、半導体装置。 - 前記各相のグランドパターンは、前記基準電位ラインにも電気的に接続される、請求項1記載の半導体装置。
- 前記各相の基準電位ラインは、前記基板上の所定の領域を覆うように導体層が配設された別のグランドパターンとして、前記各相のグランドパターンに近接し、電気的に絶縁されて配設される、請求項1記載の半導体装置。
- 前記電源ラインおよび前記グランドラインのそれぞれに介挿された第1および第2のインダクタンス素子を有する、請求項2または請求項3記載の半導体装置。
- 前記第1および第2のインダクタンス素子は、前記電源ラインおよび前記電流経路を局所的に除去して切断し、切断部の両端部間に電気的に接続される、請求項4記載の半導体装置。
- 前記基準電位ラインに介挿されたインダクタンス素子を有する、請求項2ないし請求項4の何れかに記載の半導体装置。
- 前記インダクタンス素子は、
前記各相のグランドパターンの所定部分と、前記第2の主電源線との間に電気的に接続される、請求項6記載の半導体装置。 - 前記基板は両面基板であって、
前記第2の制御手段と前記グランドパターンとは異なる主面上に配設される、請求項1記載の半導体装置。 - 前記基板は多層基板であって、
前記第2の制御手段および前記グランドパターンを配設する第1および第2の層と、
前記第2の層よりも下層に配設され、前記第2の層の前記各相のグランドパターンが配設された領域全域に対応する領域を覆うように配設された導体層によって構成された導体パターンを有する第3の層とを備える、請求項1記載の半導体装置。 - 前記導体パターンは、前記各相のグランドパターンの何れか1つに電気的に接続される、請求項9記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000079915A JP4129110B2 (ja) | 2000-03-22 | 2000-03-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2000079915A JP4129110B2 (ja) | 2000-03-22 | 2000-03-22 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001267902A JP2001267902A (ja) | 2001-09-28 |
JP4129110B2 true JP4129110B2 (ja) | 2008-08-06 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000079915A Expired - Fee Related JP4129110B2 (ja) | 2000-03-22 | 2000-03-22 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP4129110B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4647266B2 (ja) | 2004-09-08 | 2011-03-09 | 富士電機システムズ株式会社 | インバータ装置、集積回路チップ及び車両駆動装置 |
JP5275316B2 (ja) * | 2010-10-04 | 2013-08-28 | 富士電機株式会社 | インバータ装置 |
JP5454991B2 (ja) * | 2013-04-24 | 2014-03-26 | 株式会社村田製作所 | ランド構造 |
JP6221629B2 (ja) * | 2013-10-29 | 2017-11-01 | セイコーエプソン株式会社 | 液体吐出装置、および液体吐出装置の制御回路基板 |
KR102580988B1 (ko) * | 2016-05-02 | 2023-09-21 | 엘지이노텍 주식회사 | 인쇄회로기판 및 이를 포함하는 전자부품패키지 |
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2000
- 2000-03-22 JP JP2000079915A patent/JP4129110B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001267902A (ja) | 2001-09-28 |
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