JP2001245469A - 電流―電圧変換回路およびそれを利用したｄｃ−ｄｃコンバータ - Google Patents
電流―電圧変換回路およびそれを利用したｄｃ−ｄｃコンバータInfo
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Abstract
(57)【要約】
【課題】 抵抗による電圧降下から、電源電圧付近また
は接地電圧付近の電圧でも問題なく、かつ微小な電圧差
でも精度よく検知して、電流を電圧として出力すること
ができ、回路構成も簡単でＣＭＯＳプロセスでのＩＣ化
に好適する電流―電圧変換回路およびそれを利用したＤ
Ｃ−ＤＣコンバータを提供すること。 【解決手段】 出力電流が流れる抵抗３２両端の電圧差
を電圧―電流変換部３３で一度電流に変換し、その後、
電流を電流―電圧変換部としての増幅器（オペアンプ）
３４で電圧に再変換する。その際、増幅器３４のバイア
ス電圧として鋸歯状波電圧を供給することにより、出力
電圧に鋸歯状波電圧が加算される。
は接地電圧付近の電圧でも問題なく、かつ微小な電圧差
でも精度よく検知して、電流を電圧として出力すること
ができ、回路構成も簡単でＣＭＯＳプロセスでのＩＣ化
に好適する電流―電圧変換回路およびそれを利用したＤ
Ｃ−ＤＣコンバータを提供すること。 【解決手段】 出力電流が流れる抵抗３２両端の電圧差
を電圧―電流変換部３３で一度電流に変換し、その後、
電流を電流―電圧変換部としての増幅器（オペアンプ）
３４で電圧に再変換する。その際、増幅器３４のバイア
ス電圧として鋸歯状波電圧を供給することにより、出力
電圧に鋸歯状波電圧が加算される。
Description
【０００１】
【発明の属する技術分野】本発明は、電流を抵抗による
電圧降下から検出して電圧として出力する電流―電圧変
換回路およびそれを利用した電流モードＤＣ−ＤＣコン
バータに関する。
電圧降下から検出して電圧として出力する電流―電圧変
換回路およびそれを利用した電流モードＤＣ−ＤＣコン
バータに関する。
【０００２】
【従来の技術】パーソナルコンピュータの電源回路など
として使用される従来の降圧型電流モードＤＣ−ＤＣコ
ンバータの代表的な回路図を図８に示す。この図におい
て、１１は電源電圧Ｖｃｃをオンオフするスイッチング
素子としてのＰＭＯＳトランジスタであり、ダイオード
１２、インダクタ１３およびキャパシタ１４とともに電
圧発生部１６を構成する。ダイオード１２は、アノード
が接地され、カソードが前記ＰＭＯＳトランジスタ１１
のドレインに接続される。インダクタ１３は一端が前記
ＰＭＯＳトランジスタ１１のドレインに接続され、他端
は出力端子１５に接続される。キャパシタ１４は出力端
子１５と接地間に接続される。
として使用される従来の降圧型電流モードＤＣ−ＤＣコ
ンバータの代表的な回路図を図８に示す。この図におい
て、１１は電源電圧Ｖｃｃをオンオフするスイッチング
素子としてのＰＭＯＳトランジスタであり、ダイオード
１２、インダクタ１３およびキャパシタ１４とともに電
圧発生部１６を構成する。ダイオード１２は、アノード
が接地され、カソードが前記ＰＭＯＳトランジスタ１１
のドレインに接続される。インダクタ１３は一端が前記
ＰＭＯＳトランジスタ１１のドレインに接続され、他端
は出力端子１５に接続される。キャパシタ１４は出力端
子１５と接地間に接続される。
【０００３】ＰＭＯＳトランジスタ１１のソースと電源
電圧Ｖｃｃ間には、ＰＭＯＳトランジスタ１１を介して
流れる出力電流を電圧降下で検出する抵抗１７が接続さ
れ、この抵抗１７の前記ソース側の一端と反対側の他端
（電源電圧Ｖｃｃ）は増幅器１８のプラス入力、マイナ
ス入力にそれぞれ接続される。そして、この増幅器１８
の出力は加算器１９の第１入力に接続されており、この
加算器１９の第２入力には鋸歯状波電圧発生回路２０か
ら鋸歯状波電圧が供給される。このように接続された抵
抗１７、増幅器１８、加算器１９および鋸歯状波電圧発
生回路２０は、ＤＣ−ＤＣコンバータの出力電流を抵抗
による電圧降下から検出して電圧として出力し、かつそ
の電圧に鋸歯状波電圧を加算する電流―電圧変換回路２
１を構成する。
電圧Ｖｃｃ間には、ＰＭＯＳトランジスタ１１を介して
流れる出力電流を電圧降下で検出する抵抗１７が接続さ
れ、この抵抗１７の前記ソース側の一端と反対側の他端
（電源電圧Ｖｃｃ）は増幅器１８のプラス入力、マイナ
ス入力にそれぞれ接続される。そして、この増幅器１８
の出力は加算器１９の第１入力に接続されており、この
加算器１９の第２入力には鋸歯状波電圧発生回路２０か
ら鋸歯状波電圧が供給される。このように接続された抵
抗１７、増幅器１８、加算器１９および鋸歯状波電圧発
生回路２０は、ＤＣ−ＤＣコンバータの出力電流を抵抗
による電圧降下から検出して電圧として出力し、かつそ
の電圧に鋸歯状波電圧を加算する電流―電圧変換回路２
１を構成する。
【０００４】出力端子１５の出力電圧は抵抗２２，２３
で分圧されており、分圧点の電圧は誤差増幅器２４のマ
イナス入力に供給される。この誤差増幅器２４のプラス
入力には基準電圧２５が供給される。誤差増幅器２４の
出力はＰＷＭ（パルス幅変調）用の比較器２６のマイナ
ス入力に供給され、この比較器２６のプラス入力には前
記加算器１９の出力が供給される。さらに、比較器２６
の出力はフリップフロップ回路２７のリセット入力に供
給されており、このフリップフロップ回路２７のＱ出力
は前記ＰＭＯＳトランジスタ１１のゲートに接続され
る。フリップフロップ回路２７のセット入力には発振器
２８の出力が供給されている。
で分圧されており、分圧点の電圧は誤差増幅器２４のマ
イナス入力に供給される。この誤差増幅器２４のプラス
入力には基準電圧２５が供給される。誤差増幅器２４の
出力はＰＷＭ（パルス幅変調）用の比較器２６のマイナ
ス入力に供給され、この比較器２６のプラス入力には前
記加算器１９の出力が供給される。さらに、比較器２６
の出力はフリップフロップ回路２７のリセット入力に供
給されており、このフリップフロップ回路２７のＱ出力
は前記ＰＭＯＳトランジスタ１１のゲートに接続され
る。フリップフロップ回路２７のセット入力には発振器
２８の出力が供給されている。
【０００５】このように構成されたＤＣ−ＤＣコンバー
タにおいては、抵抗１７の両端の電圧差（抵抗１７によ
る電圧降下）をオペアンプ型の増幅器１８で検知・増幅
することにより、出力電流を検出して電圧として出力し
ており、その出力電圧に加算器１９で鋸歯状波電圧発生
回路２０からの鋸歯状波電圧が加算される。この加算器
１９の出力電圧は、前記出力電流に応じて変化する。ま
た、ＤＣ−ＤＣコンバータの出力端子１５の出力電圧が
抵抗２２，２３で分圧されており、その分圧電圧と基準
電圧２５が誤差増幅器２４で比較されることにより、出
力端子１５の出力電圧の誤差に応じた電圧が誤差増幅器
２４の出力に得られる。そして、この誤差増幅器２４の
出力電圧と加算器１９の出力電圧が比較器２６で比較さ
れることにより、ＤＣ−ＤＣコンバータの出力電圧と出
力電流により制御されたＰＷＭ信号が比較器２６の出力
に得られ、このＰＷＭ信号でフリップフロップ回路２７
を介してＰＭＯＳトランジスタ１１をスイッチング制御
することにより、電源電圧Ｖｃｃより低い一定の出力直
流電圧を電圧発生部１６で発生させて出力端子１５に得
ることができる。
タにおいては、抵抗１７の両端の電圧差（抵抗１７によ
る電圧降下）をオペアンプ型の増幅器１８で検知・増幅
することにより、出力電流を検出して電圧として出力し
ており、その出力電圧に加算器１９で鋸歯状波電圧発生
回路２０からの鋸歯状波電圧が加算される。この加算器
１９の出力電圧は、前記出力電流に応じて変化する。ま
た、ＤＣ−ＤＣコンバータの出力端子１５の出力電圧が
抵抗２２，２３で分圧されており、その分圧電圧と基準
電圧２５が誤差増幅器２４で比較されることにより、出
力端子１５の出力電圧の誤差に応じた電圧が誤差増幅器
２４の出力に得られる。そして、この誤差増幅器２４の
出力電圧と加算器１９の出力電圧が比較器２６で比較さ
れることにより、ＤＣ−ＤＣコンバータの出力電圧と出
力電流により制御されたＰＷＭ信号が比較器２６の出力
に得られ、このＰＷＭ信号でフリップフロップ回路２７
を介してＰＭＯＳトランジスタ１１をスイッチング制御
することにより、電源電圧Ｖｃｃより低い一定の出力直
流電圧を電圧発生部１６で発生させて出力端子１５に得
ることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のＤＣ−ＤＣコンバータでは、出力電流を検
出し電圧として出力する方法として、抵抗１７の両端の
電圧差をオペアンプ型の増幅器１８で検知・増幅してい
るので、回路構成が複雑になり、ＩＣ化において種々の
弊害が発生するという問題点があった。すなわち、従来
の図８の回路では、増幅器１８のマイナス入力は電源電
圧Ｖｃｃ固定、プラス入力は、抵抗１７による電圧降下
が生じているときでも電源電圧からその電圧降下分の高
々数１００ｍＶ程度下がった電圧であるため、両入力と
も入力電圧はほぼ回路の電源電圧Ｖｃｃである。したが
って、この増幅器１８に求められる機能として、同相入
力電圧範囲が電源電圧を含んでいることが挙げられる。
しかしながら、増幅器１８として使用される通常のオペ
アンプはこの機能を有しておらず、この機能を持たせる
には複雑な回路構成が必要となる。そして、これは、こ
のＤＣ−ＤＣコンバータをＩＣ化する場合にチップ内の
素子数の増加を招き、これは、チップサイズの増加ある
いは消費電流の増加につながる。
ような従来のＤＣ−ＤＣコンバータでは、出力電流を検
出し電圧として出力する方法として、抵抗１７の両端の
電圧差をオペアンプ型の増幅器１８で検知・増幅してい
るので、回路構成が複雑になり、ＩＣ化において種々の
弊害が発生するという問題点があった。すなわち、従来
の図８の回路では、増幅器１８のマイナス入力は電源電
圧Ｖｃｃ固定、プラス入力は、抵抗１７による電圧降下
が生じているときでも電源電圧からその電圧降下分の高
々数１００ｍＶ程度下がった電圧であるため、両入力と
も入力電圧はほぼ回路の電源電圧Ｖｃｃである。したが
って、この増幅器１８に求められる機能として、同相入
力電圧範囲が電源電圧を含んでいることが挙げられる。
しかしながら、増幅器１８として使用される通常のオペ
アンプはこの機能を有しておらず、この機能を持たせる
には複雑な回路構成が必要となる。そして、これは、こ
のＤＣ−ＤＣコンバータをＩＣ化する場合にチップ内の
素子数の増加を招き、これは、チップサイズの増加ある
いは消費電流の増加につながる。
【０００７】本発明は上記の点に鑑みなされたもので、
回路構成が簡単になり、ＣＭＯＳプロセスでのＩＣ化に
好適し、しかも電源電圧付近（降圧型ＤＣ−ＤＣコンバ
ータの場合）あるいは接地電圧付近（昇圧型ＤＣ−ＤＣ
コンバータの場合）の電圧でも問題なく動作し、微小な
電圧差でも精度よく検知することができる電流―電圧変
換回路およびそれを利用したＤＣ−ＤＣコンバータを提
供することを目的とする。
回路構成が簡単になり、ＣＭＯＳプロセスでのＩＣ化に
好適し、しかも電源電圧付近（降圧型ＤＣ−ＤＣコンバ
ータの場合）あるいは接地電圧付近（昇圧型ＤＣ−ＤＣ
コンバータの場合）の電圧でも問題なく動作し、微小な
電圧差でも精度よく検知することができる電流―電圧変
換回路およびそれを利用したＤＣ−ＤＣコンバータを提
供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の電流―電圧変換
回路は、電流を抵抗による電圧降下から検出して電圧と
して出力する電流―電圧変換回路であって、前記電流経
路に挿入された検出用抵抗と、この検出用抵抗両端間の
電圧差を電流に変換する電圧―電流変換部と、この電圧
―電流変換部の出力電流を電圧に変換する電流―電圧変
換部とを具備することを特徴とする。
回路は、電流を抵抗による電圧降下から検出して電圧と
して出力する電流―電圧変換回路であって、前記電流経
路に挿入された検出用抵抗と、この検出用抵抗両端間の
電圧差を電流に変換する電圧―電流変換部と、この電圧
―電流変換部の出力電流を電圧に変換する電流―電圧変
換部とを具備することを特徴とする。
【０００９】本発明のＤＣ−ＤＣコンバータは、出力電
流を抵抗による電圧降下から検出して電圧として出力
し、かつその電圧に鋸歯状波電圧を加算する電流―電圧
変換回路を有し、この電流―電圧変換回路出力と出力電
圧誤差電圧からＰＷＭ信号を発生させ、このＰＷＭ信号
でスイッチング素子をスイッチング制御するようにした
ＤＣ−ＤＣコンバータであって、前記電流―電圧変換回
路は、前記スイッチング素子と直列に接続された出力電
流検出用抵抗と、この検出用抵抗両端間の電圧差を電流
に変換する電圧―電流変換部と、この電圧―電流変換部
の出力電流を電圧に変換し、同時に鋸歯状波電圧を加算
する電流―電圧変換部とを具備することを特徴とする。
流を抵抗による電圧降下から検出して電圧として出力
し、かつその電圧に鋸歯状波電圧を加算する電流―電圧
変換回路を有し、この電流―電圧変換回路出力と出力電
圧誤差電圧からＰＷＭ信号を発生させ、このＰＷＭ信号
でスイッチング素子をスイッチング制御するようにした
ＤＣ−ＤＣコンバータであって、前記電流―電圧変換回
路は、前記スイッチング素子と直列に接続された出力電
流検出用抵抗と、この検出用抵抗両端間の電圧差を電流
に変換する電圧―電流変換部と、この電圧―電流変換部
の出力電流を電圧に変換し、同時に鋸歯状波電圧を加算
する電流―電圧変換部とを具備することを特徴とする。
【００１０】上記の記載から明らかなように本発明で
は、従来の抵抗両端の電圧差をオペアンプ型の増幅器で
検知・増幅する代わりに、この電圧差を一度電流に変換
し、その後電圧に再変換する手法をとる。この手法にお
いて、電圧―電流変換部は、検知する電圧が電源電圧付
近（降圧型ＤＣ−ＤＣコンバータの場合）あるいは接地
電圧付近（昇圧型ＤＣ−ＤＣコンバータの場合）でも特
に問題はなく、微小な電圧差でも精度よく検知すること
ができる。さらに、回路構成は、特殊な機能が不要であ
るからごく簡単な構成とし得る。また、再度電圧に戻す
電流―電圧変換部には一般的なオペアンプ（増幅器）を
使用することができ、このオペアンプのバイアス電圧と
して鋸歯状波電圧を供給することにより、鋸歯状波電圧
の加算も同時に実現できる。
は、従来の抵抗両端の電圧差をオペアンプ型の増幅器で
検知・増幅する代わりに、この電圧差を一度電流に変換
し、その後電圧に再変換する手法をとる。この手法にお
いて、電圧―電流変換部は、検知する電圧が電源電圧付
近（降圧型ＤＣ−ＤＣコンバータの場合）あるいは接地
電圧付近（昇圧型ＤＣ−ＤＣコンバータの場合）でも特
に問題はなく、微小な電圧差でも精度よく検知すること
ができる。さらに、回路構成は、特殊な機能が不要であ
るからごく簡単な構成とし得る。また、再度電圧に戻す
電流―電圧変換部には一般的なオペアンプ（増幅器）を
使用することができ、このオペアンプのバイアス電圧と
して鋸歯状波電圧を供給することにより、鋸歯状波電圧
の加算も同時に実現できる。
【００１１】
【発明の実施の形態】次に添付図面を参照して本発明の
実施の形態を詳細に説明する。図１は本発明の実施の形
態としての降圧型電流モードＤＣ−ＤＣコンバータを示
す回路図である。このＤＣ−ＤＣコンバータは、電流―
電圧変換回路３１の構成が図８の従来例と相違する。そ
こで、以下の説明では電流―電圧変換回路３１部分につ
いてのみ詳述することとし、その他の同一部分は図８の
各部と同一符号を付すことによりその説明を省略する。
実施の形態を詳細に説明する。図１は本発明の実施の形
態としての降圧型電流モードＤＣ−ＤＣコンバータを示
す回路図である。このＤＣ−ＤＣコンバータは、電流―
電圧変換回路３１の構成が図８の従来例と相違する。そ
こで、以下の説明では電流―電圧変換回路３１部分につ
いてのみ詳述することとし、その他の同一部分は図８の
各部と同一符号を付すことによりその説明を省略する。
【００１２】電流―電圧変換回路３１は、検出用抵抗３
２と、電圧―電流変換部３３と、電流―電圧変換部とし
ての増幅器（オペアンプ）３４と、鋸歯状波電圧発生回
路３５からなる。検出用抵抗３２は、スイッチング素子
としてのＰＭＯＳトランジスタ１１のソースと電源電圧
Ｖｃｃ間に接続される。この検出用抵抗３２の前記ソー
ス側の一端、および反対側の他端（電源電圧Ｖｃｃ）
は、電圧―電流変換部３３の第１、第２入力にそれぞれ
接続される。この電圧―電流変換部３３の出力は増幅器
３４のマイナス入力に接続され、この増幅器３４のプラ
ス入力には鋸歯状波電圧発生回路３５の出力が接続され
る。増幅器３４の出力とマイナス入力間には帰還用の抵
抗３６が接続されており、増幅器３４の出力が比較器２
６のプラス入力に接続される。
２と、電圧―電流変換部３３と、電流―電圧変換部とし
ての増幅器（オペアンプ）３４と、鋸歯状波電圧発生回
路３５からなる。検出用抵抗３２は、スイッチング素子
としてのＰＭＯＳトランジスタ１１のソースと電源電圧
Ｖｃｃ間に接続される。この検出用抵抗３２の前記ソー
ス側の一端、および反対側の他端（電源電圧Ｖｃｃ）
は、電圧―電流変換部３３の第１、第２入力にそれぞれ
接続される。この電圧―電流変換部３３の出力は増幅器
３４のマイナス入力に接続され、この増幅器３４のプラ
ス入力には鋸歯状波電圧発生回路３５の出力が接続され
る。増幅器３４の出力とマイナス入力間には帰還用の抵
抗３６が接続されており、増幅器３４の出力が比較器２
６のプラス入力に接続される。
【００１３】このように構成された電流―電圧変換回路
３１においては、抵抗３２両端の電圧差が電圧―電流変
換部３３で電流に変換され、さらにその電流が増幅器３
４で電圧に再変換されるもので、これにより従来の電流
―電圧変換回路と同様に、出力電流を抵抗による電圧降
下から検出して電圧として出力することができる。しか
も、増幅器３４で電流を電圧に再変換する際、増幅器３
４のプラス入力に鋸歯状波電圧発生回路３５から鋸歯状
波電圧がバイアス電圧として供給されることにより、増
幅器３４の出力電圧に鋸歯状波電圧を加算することがで
きる。したがって、増幅器３４の出力電圧を誤差増幅器
２４の出力電圧と比較することにより、ＰＷＭ信号を発
生させることができる。
３１においては、抵抗３２両端の電圧差が電圧―電流変
換部３３で電流に変換され、さらにその電流が増幅器３
４で電圧に再変換されるもので、これにより従来の電流
―電圧変換回路と同様に、出力電流を抵抗による電圧降
下から検出して電圧として出力することができる。しか
も、増幅器３４で電流を電圧に再変換する際、増幅器３
４のプラス入力に鋸歯状波電圧発生回路３５から鋸歯状
波電圧がバイアス電圧として供給されることにより、増
幅器３４の出力電圧に鋸歯状波電圧を加算することがで
きる。したがって、増幅器３４の出力電圧を誤差増幅器
２４の出力電圧と比較することにより、ＰＷＭ信号を発
生させることができる。
【００１４】図２は、上記電流―電圧変換回路３１（特
に電圧―電流変換部３３）の第１の具体的回路図を示
す。電圧―電流変換部３３は、定電流源４１、抵抗４
２，４３およびＭＯＳトランジスタ４４〜５４で構成さ
れる。ＭＯＳトランジスタ４４〜５４のうち、ＭＯＳト
ランジスタ４４，４５はＰＭＯＳトランジスタ、ＭＯＳ
トランジスタ４６〜５４はＮＭＯＳトランジスタであ
る。電源電圧Ｖｃｃと接地間には、定電流源４１、ＮＭ
ＯＳトランジスタ４６およびＮＭＯＳトランジスタ４７
がこれらの順で直列接続される。ＮＭＯＳトランジスタ
４６およびＮＭＯＳトランジスタ４７は、それぞれドレ
インとゲートが共通接続される。この直列回路には、定
電流源４１によって定電流Ｉｒが流れる。検出用抵抗３
２の一端（ＰＭＯＳトランジスタ１１のソース側）には
抵抗４２を介してＰＭＯＳトランジスタ４４のソースが
接続される。このＰＭＯＳトランジスタ４４はゲートが
ドレインに共通接続される。このＰＭＯＳトランジスタ
４４のドレインと接地間にはＮＭＯＳトランジスタ４８
およびＮＭＯＳトランジスタ４９がこれらの順で直列接
続される。検出用抵抗３２の他端（電源電圧Ｖｃｃ）に
は抵抗４３を介してＰＭＯＳトランジスタ４５のソース
が接続される。このＰＭＯＳトランジスタ４５のドレイ
ンと接地間には、ＮＭＯＳトランジスタ５０およびＮＭ
ＯＳトランジスタ５１がこれらの順で直列接続される。
ＮＭＯＳトランジスタ５０のゲートおよび前記ＮＭＯＳ
トランジスタ４８のゲートは前記ＮＭＯＳトランジスタ
４６のゲートに共通接続される。ＮＭＯＳトランジスタ
５１のゲートおよび前記ＮＭＯＳトランジスタ４９のゲ
ートは前記ＮＭＯＳトランジスタ４７のゲートに共通接
続される。前記ＰＭＯＳトランジスタ４５のソースには
ＮＭＯＳトランジスタ５２のドレインが接続され、この
ＮＭＯＳトランジスタ５２のゲートはＰＭＯＳトランジ
スタ４５のドレインに接続される。ＮＭＯＳトランジス
タ５２のソースにはＮＭＯＳトランジスタ５３のドレイ
ンが接続される。このＮＭＯＳトランジスタ５３は、ド
レインとゲートが共通接続され、かつソースが接地され
る。ＮＭＯＳトランジスタ５３のゲートにはＮＭＯＳト
ランジスタ５４のゲートが接続される。このＮＭＯＳト
ランジスタ５４はソースが接地され、ドレインが電流―
電圧変換部としての増幅器（オペアンプ）３４のマイナ
ス入力に接続される。この増幅器３４のプラス入力には
図１と同様に鋸歯状波電圧発生回路３５の出力が接続さ
れる。さらに、増幅器３４の出力とマイナス入力間には
抵抗３６が接続される。なお、ＭＯＳトランジスタ４４
〜５４のバックゲート端子は、ＰＭＯＳトランジスタ４
４，４５についてはすべてソース端子に、ＮＭＯＳトラ
ンジスタ４６〜５４についてはすべて接地に接続され
る。
に電圧―電流変換部３３）の第１の具体的回路図を示
す。電圧―電流変換部３３は、定電流源４１、抵抗４
２，４３およびＭＯＳトランジスタ４４〜５４で構成さ
れる。ＭＯＳトランジスタ４４〜５４のうち、ＭＯＳト
ランジスタ４４，４５はＰＭＯＳトランジスタ、ＭＯＳ
トランジスタ４６〜５４はＮＭＯＳトランジスタであ
る。電源電圧Ｖｃｃと接地間には、定電流源４１、ＮＭ
ＯＳトランジスタ４６およびＮＭＯＳトランジスタ４７
がこれらの順で直列接続される。ＮＭＯＳトランジスタ
４６およびＮＭＯＳトランジスタ４７は、それぞれドレ
インとゲートが共通接続される。この直列回路には、定
電流源４１によって定電流Ｉｒが流れる。検出用抵抗３
２の一端（ＰＭＯＳトランジスタ１１のソース側）には
抵抗４２を介してＰＭＯＳトランジスタ４４のソースが
接続される。このＰＭＯＳトランジスタ４４はゲートが
ドレインに共通接続される。このＰＭＯＳトランジスタ
４４のドレインと接地間にはＮＭＯＳトランジスタ４８
およびＮＭＯＳトランジスタ４９がこれらの順で直列接
続される。検出用抵抗３２の他端（電源電圧Ｖｃｃ）に
は抵抗４３を介してＰＭＯＳトランジスタ４５のソース
が接続される。このＰＭＯＳトランジスタ４５のドレイ
ンと接地間には、ＮＭＯＳトランジスタ５０およびＮＭ
ＯＳトランジスタ５１がこれらの順で直列接続される。
ＮＭＯＳトランジスタ５０のゲートおよび前記ＮＭＯＳ
トランジスタ４８のゲートは前記ＮＭＯＳトランジスタ
４６のゲートに共通接続される。ＮＭＯＳトランジスタ
５１のゲートおよび前記ＮＭＯＳトランジスタ４９のゲ
ートは前記ＮＭＯＳトランジスタ４７のゲートに共通接
続される。前記ＰＭＯＳトランジスタ４５のソースには
ＮＭＯＳトランジスタ５２のドレインが接続され、この
ＮＭＯＳトランジスタ５２のゲートはＰＭＯＳトランジ
スタ４５のドレインに接続される。ＮＭＯＳトランジス
タ５２のソースにはＮＭＯＳトランジスタ５３のドレイ
ンが接続される。このＮＭＯＳトランジスタ５３は、ド
レインとゲートが共通接続され、かつソースが接地され
る。ＮＭＯＳトランジスタ５３のゲートにはＮＭＯＳト
ランジスタ５４のゲートが接続される。このＮＭＯＳト
ランジスタ５４はソースが接地され、ドレインが電流―
電圧変換部としての増幅器（オペアンプ）３４のマイナ
ス入力に接続される。この増幅器３４のプラス入力には
図１と同様に鋸歯状波電圧発生回路３５の出力が接続さ
れる。さらに、増幅器３４の出力とマイナス入力間には
抵抗３６が接続される。なお、ＭＯＳトランジスタ４４
〜５４のバックゲート端子は、ＰＭＯＳトランジスタ４
４，４５についてはすべてソース端子に、ＮＭＯＳトラ
ンジスタ４６〜５４についてはすべて接地に接続され
る。
【００１５】上記回路構成においてＮＭＯＳトランジス
タ４７，４９，５１はカレントミラー回路を構成し、こ
れらの素子のチャネル長、チャネル幅比（Ｗ／Ｌ）を等
しく設定すれば、ＮＭＯＳトランジスタ４９，５１のド
レイン電流はほぼ定電流Ｉｒに等しい。ＮＭＯＳトラン
ジスタ４６，４８，５０はＮＭＯＳトランジスタ４９，
５１のドレイン電圧を等しく固定し、チャネル長変調効
果によるドレイン電流のバラツキを防ぐ。スイッチング
素子としてのＰＭＯＳトランジスタ１１のソースの電圧
をＶｓとすると、検出用抵抗３２（抵抗値Ｒｓ）を流れ
る全電流のうちＰＭＯＳトランジスタ１１を流れる電流
分Ｉｏは、抵抗４２（抵抗値Ｒ1）へ流れる電流Ｉｒに
比べて極めて大きいので、
タ４７，４９，５１はカレントミラー回路を構成し、こ
れらの素子のチャネル長、チャネル幅比（Ｗ／Ｌ）を等
しく設定すれば、ＮＭＯＳトランジスタ４９，５１のド
レイン電流はほぼ定電流Ｉｒに等しい。ＮＭＯＳトラン
ジスタ４６，４８，５０はＮＭＯＳトランジスタ４９，
５１のドレイン電圧を等しく固定し、チャネル長変調効
果によるドレイン電流のバラツキを防ぐ。スイッチング
素子としてのＰＭＯＳトランジスタ１１のソースの電圧
をＶｓとすると、検出用抵抗３２（抵抗値Ｒｓ）を流れ
る全電流のうちＰＭＯＳトランジスタ１１を流れる電流
分Ｉｏは、抵抗４２（抵抗値Ｒ1）へ流れる電流Ｉｒに
比べて極めて大きいので、
【数１】 となる。
【００１６】また、ＰＭＯＳトランジスタ４４，４５の
ソースの電圧は、これらＰＭＯＳトランジスタ４４，４
５のＷ／Ｌを等しく設定することで等しくなり、これを
Ｖｓ 7とすると、
ソースの電圧は、これらＰＭＯＳトランジスタ４４，４
５のＷ／Ｌを等しく設定することで等しくなり、これを
Ｖｓ 7とすると、
【数２】 となる。したがって、ＮＭＯＳトランジスタ５２のドレ
インへ流れる電流Ｉ9は、抵抗４２，４３の抵抗値Ｒ1，
Ｒ2を等しく設定すれば、
インへ流れる電流Ｉ9は、抵抗４２，４３の抵抗値Ｒ1，
Ｒ2を等しく設定すれば、
【数３】 となり、出力電流Ｉｏ（抵抗３２の端子間電圧）に比例
する電流が取出せる。ＮＭＯＳトランジスタ５２は負帰
還ループ（動作は後述する）を構成しており、電流Ｉ9
を精度よく取出すことができる。したがって、ＮＭＯＳ
トランジスタ５３とＮＭＯＳトランジスタ５４のＷ／Ｌ
を等しく設定すれば、ＮＭＯＳトランジスタ５４のドレ
イン電流も電流Ｉ9と等しくなり、出力電流Ｉｏに比例
した電流となる。そして、このＮＭＯＳトランジスタ５
４のドレイン電流（電流Ｉ9）が増幅器３４のマイナス
入力から引き出され、かつ増幅器３４のプラス入力に鋸
歯状波電圧（Ｖｒｇ）が印加されることにより、増幅器
３４の出力電圧Ｖａｏは
する電流が取出せる。ＮＭＯＳトランジスタ５２は負帰
還ループ（動作は後述する）を構成しており、電流Ｉ9
を精度よく取出すことができる。したがって、ＮＭＯＳ
トランジスタ５３とＮＭＯＳトランジスタ５４のＷ／Ｌ
を等しく設定すれば、ＮＭＯＳトランジスタ５４のドレ
イン電流も電流Ｉ9と等しくなり、出力電流Ｉｏに比例
した電流となる。そして、このＮＭＯＳトランジスタ５
４のドレイン電流（電流Ｉ9）が増幅器３４のマイナス
入力から引き出され、かつ増幅器３４のプラス入力に鋸
歯状波電圧（Ｖｒｇ）が印加されることにより、増幅器
３４の出力電圧Ｖａｏは
【数４】 （ただし、Ｒ3は抵抗３６の抵抗値）となる。すなわ
ち、出力電圧Ｖａｏとして、出力電流Ｉｏに比例し、か
つ鋸歯状波電圧Ｖｒｇが加算された電圧を得ることがで
きる。ここで、ＲｓＩｏの増幅率はＲ3／Ｒ2の抵抗比で
決まる。
ち、出力電圧Ｖａｏとして、出力電流Ｉｏに比例し、か
つ鋸歯状波電圧Ｖｒｇが加算された電圧を得ることがで
きる。ここで、ＲｓＩｏの増幅率はＲ3／Ｒ2の抵抗比で
決まる。
【００１７】電流―電圧変換回路３１の具体的回路は以
上であるが、この具体例において、電圧―電流変換部３
３の動作を端的に述べれば次の通りである。すなわち、
ＰＭＯＳトランジスタ４４，４５のソース電圧を同一、
ＰＭＯＳトランジスタ４４，４５のドレイン電流を一定
としておけば、抵抗３２の端子間電圧が変化し、ＰＭＯ
Ｓトランジスタ４４，４５のソース電圧が変化したと
き、ＰＭＯＳトランジスタ４４，４５のドレイン電流は
一定であるから、前記変化に比例した電流が電流Ｉ9と
して取出せるというものである。
上であるが、この具体例において、電圧―電流変換部３
３の動作を端的に述べれば次の通りである。すなわち、
ＰＭＯＳトランジスタ４４，４５のソース電圧を同一、
ＰＭＯＳトランジスタ４４，４５のドレイン電流を一定
としておけば、抵抗３２の端子間電圧が変化し、ＰＭＯ
Ｓトランジスタ４４，４５のソース電圧が変化したと
き、ＰＭＯＳトランジスタ４４，４５のドレイン電流は
一定であるから、前記変化に比例した電流が電流Ｉ9と
して取出せるというものである。
【００１８】また、この電圧―電流変換部３３において
ＮＭＯＳトランジスタ５２は負帰還ループを構成してい
るが、この負帰還ループの動作は次の通りである。すな
わち、何らかの原因でＰＭＯＳトランジスタ４５のドレ
イン電流が増加し、その結果として電流Ｉ9が減少し、
電流Ｉ9と抵抗３２の端子間電圧（出力電流Ｉｏ）との
比例関係が崩れるようになると、前記ＰＭＯＳトランジ
スタ４５のドレイン電流が増大することにより、ＮＭＯ
Ｓトランジスタ５２のゲート電圧が上昇し、その結果と
してＮＭＯＳトランジスタ５２の導通度が増して電流Ｉ
9が増大するようになるので、電流Ｉ9と抵抗３２の端子
間電圧との比例関係が回復し維持される。これとは逆
に、ＰＭＯＳトランジスタ４５のドレイン電流が減少
し、電流Ｉ9が増大した場合は、上記とは逆の作用で電
流Ｉ9が減少し、やはり電流Ｉ9と抵抗３２の端子間電圧
との比例関係が維持される。
ＮＭＯＳトランジスタ５２は負帰還ループを構成してい
るが、この負帰還ループの動作は次の通りである。すな
わち、何らかの原因でＰＭＯＳトランジスタ４５のドレ
イン電流が増加し、その結果として電流Ｉ9が減少し、
電流Ｉ9と抵抗３２の端子間電圧（出力電流Ｉｏ）との
比例関係が崩れるようになると、前記ＰＭＯＳトランジ
スタ４５のドレイン電流が増大することにより、ＮＭＯ
Ｓトランジスタ５２のゲート電圧が上昇し、その結果と
してＮＭＯＳトランジスタ５２の導通度が増して電流Ｉ
9が増大するようになるので、電流Ｉ9と抵抗３２の端子
間電圧との比例関係が回復し維持される。これとは逆
に、ＰＭＯＳトランジスタ４５のドレイン電流が減少
し、電流Ｉ9が増大した場合は、上記とは逆の作用で電
流Ｉ9が減少し、やはり電流Ｉ9と抵抗３２の端子間電圧
との比例関係が維持される。
【００１９】そして、以上のようにして上記電圧―電流
変換部３３によれば、電源電圧付近の電圧でも問題な
く、かつ微小な抵抗３２両端の電圧差でも精度よく検知
して電流に変換できる。さらに、回路構成は上記のよう
に簡単であり、ＣＭＯＳプロセスでのＩＣ化に好適す
る。さらに、増幅器３４は、電圧―電流変換部３３から
の電流を電圧に変換すると同時に、その電圧に鋸歯状波
電圧を加算できる。
変換部３３によれば、電源電圧付近の電圧でも問題な
く、かつ微小な抵抗３２両端の電圧差でも精度よく検知
して電流に変換できる。さらに、回路構成は上記のよう
に簡単であり、ＣＭＯＳプロセスでのＩＣ化に好適す
る。さらに、増幅器３４は、電圧―電流変換部３３から
の電流を電圧に変換すると同時に、その電圧に鋸歯状波
電圧を加算できる。
【００２０】図３は電流―電圧変換回路３１の第２の具
体的回路図で、図２の電圧―電流変換部３３を簡略化し
た回路例である。この回路では、図２のＮＭＯＳトラン
ジスタ４６，４８，５０，５３が省略されている。した
がって、電源電圧Ｖｃｃと接地間には定電流源４１とＮ
ＭＯＳトランジスタ４７が直列接続される。さらに、Ｐ
ＭＯＳトランジスタ４４のドレインと接地間にはＮＭＯ
Ｓトランジスタ４９のみが、またＰＭＯＳトランジスタ
４５のドレインと接地間にはＮＭＯＳトランジスタ５１
のみが接続される。さらにＰＭＯＳトランジスタ４５の
ソースと接地間にＮＭＯＳトランジスタ５２が接続さ
れ、このＮＭＯＳトランジスタ５２のゲートにＮＭＯＳ
トランジスタ５４のゲートが接続される。
体的回路図で、図２の電圧―電流変換部３３を簡略化し
た回路例である。この回路では、図２のＮＭＯＳトラン
ジスタ４６，４８，５０，５３が省略されている。した
がって、電源電圧Ｖｃｃと接地間には定電流源４１とＮ
ＭＯＳトランジスタ４７が直列接続される。さらに、Ｐ
ＭＯＳトランジスタ４４のドレインと接地間にはＮＭＯ
Ｓトランジスタ４９のみが、またＰＭＯＳトランジスタ
４５のドレインと接地間にはＮＭＯＳトランジスタ５１
のみが接続される。さらにＰＭＯＳトランジスタ４５の
ソースと接地間にＮＭＯＳトランジスタ５２が接続さ
れ、このＮＭＯＳトランジスタ５２のゲートにＮＭＯＳ
トランジスタ５４のゲートが接続される。
【００２１】この図３の回路は、カレントミラーを構成
するＮＭＯＳトランジスタ４９，５１のドレイン電流に
若干の差が生じるため精度的には図２の回路より劣る
が、ＭＯＳトランジスタを４つ削減でき、チップ占有面
積の点からは有利である。
するＮＭＯＳトランジスタ４９，５１のドレイン電流に
若干の差が生じるため精度的には図２の回路より劣る
が、ＭＯＳトランジスタを４つ削減でき、チップ占有面
積の点からは有利である。
【００２２】図４は、電流―電圧変換回路３１（特に電
圧―電流変換部３３）の第３の具体的回路図を示す。こ
の回路は、図２の回路を昇圧型ＤＣ−ＤＣコンバータに
適用した場合である。昇圧型の場合は、ＭＯＳトランジ
スタ４４〜５４のうち、ＭＯＳトランジスタ４４，４５
がＮＭＯＳトランジスタ、ＭＯＳトランジスタ４６〜５
４がＰＭＯＳトランジスタである。また、電源電圧Ｖｃ
ｃと接地電圧が図２の場合と逆になっている。したがっ
て、検出用抵抗３２の他端、定電流源４１の一端（ＰＭ
ＯＳトランジスタ４６，４７と反対側）、抵抗４３の一
端（ＮＭＯＳトランジスタ４５と反対側）は接地電圧に
接続され、ＰＭＯＳトランジスタ４７、４９、５１、５
３、５４のソースは電源電圧Ｖｃｃに接続される。さら
に、昇圧型の場合は、ＰＭＯＳトランジスタ５４のドレ
イン電流と同一電流を増幅器３４のマイナス入力から接
地に引き出すためにＮＭＯＳトランジスタ５５，５６が
追加される。ＮＭＯＳトランジスタ５５は、ソースが接
地され、ドレインとゲートは共通接続され、ドレインは
ＮＭＯＳトランジスタ５４のドレインに接続される。Ｎ
ＭＯＳトランジスタ５６は、ソースが接地され、ゲート
がＮＭＯＳトランジスタ５５のゲートに接続され、ドレ
インが増幅器３４のマイナス入力に接続される。また、
昇圧型の場合は、電圧発生部１６のスイッチング素子と
してのＭＯＳトランジスタ１１にＮＭＯＳトランジスタ
が使用されるとともに、電圧発生部１６中のインダクタ
１３とダイオード１２の接続のし方が図２と異なる。イ
ンダクタ１３は、ＮＭＯＳトランジスタ１１のドレイン
と電源電圧Ｖｃｃ間に接続され、ダイオード１２はＮＭ
ＯＳトランジスタ１１のドレインと出力端子１５間に接
続される。
圧―電流変換部３３）の第３の具体的回路図を示す。こ
の回路は、図２の回路を昇圧型ＤＣ−ＤＣコンバータに
適用した場合である。昇圧型の場合は、ＭＯＳトランジ
スタ４４〜５４のうち、ＭＯＳトランジスタ４４，４５
がＮＭＯＳトランジスタ、ＭＯＳトランジスタ４６〜５
４がＰＭＯＳトランジスタである。また、電源電圧Ｖｃ
ｃと接地電圧が図２の場合と逆になっている。したがっ
て、検出用抵抗３２の他端、定電流源４１の一端（ＰＭ
ＯＳトランジスタ４６，４７と反対側）、抵抗４３の一
端（ＮＭＯＳトランジスタ４５と反対側）は接地電圧に
接続され、ＰＭＯＳトランジスタ４７、４９、５１、５
３、５４のソースは電源電圧Ｖｃｃに接続される。さら
に、昇圧型の場合は、ＰＭＯＳトランジスタ５４のドレ
イン電流と同一電流を増幅器３４のマイナス入力から接
地に引き出すためにＮＭＯＳトランジスタ５５，５６が
追加される。ＮＭＯＳトランジスタ５５は、ソースが接
地され、ドレインとゲートは共通接続され、ドレインは
ＮＭＯＳトランジスタ５４のドレインに接続される。Ｎ
ＭＯＳトランジスタ５６は、ソースが接地され、ゲート
がＮＭＯＳトランジスタ５５のゲートに接続され、ドレ
インが増幅器３４のマイナス入力に接続される。また、
昇圧型の場合は、電圧発生部１６のスイッチング素子と
してのＭＯＳトランジスタ１１にＮＭＯＳトランジスタ
が使用されるとともに、電圧発生部１６中のインダクタ
１３とダイオード１２の接続のし方が図２と異なる。イ
ンダクタ１３は、ＮＭＯＳトランジスタ１１のドレイン
と電源電圧Ｖｃｃ間に接続され、ダイオード１２はＮＭ
ＯＳトランジスタ１１のドレインと出力端子１５間に接
続される。
【００２３】図５は電流―電圧変換回路３１の第４の具
体的回路図で、図４の昇圧型で、図３と同様に電圧―電
流変換部３３の回路を簡略化した場合である。この回路
では、図４のＰＭＯＳトランジスタ４６，４８，５０，
５３が省略されている。したがって、電源電圧Ｖｃｃと
接地間にはＰＭＯＳトランジスタ４７と定電流源４１が
この順で直列接続される。さらに、ＮＭＯＳトランジス
タ４４のドレインと電源電圧Ｖｃｃ間にはＰＭＯＳトラ
ンジスタ４９のみが、またＮＭＯＳトランジスタ４５の
ドレインと接地間にはＰＭＯＳトランジスタ５１のみが
接続される。さらにＮＭＯＳトランジスタ４５のソース
と電源電圧Ｖｃｃ間にＰＭＯＳトランジスタ５２が接続
され、このＰＭＯＳトランジスタ５２のゲートにＰＭＯ
Ｓトランジスタ５４のゲートが接続される。
体的回路図で、図４の昇圧型で、図３と同様に電圧―電
流変換部３３の回路を簡略化した場合である。この回路
では、図４のＰＭＯＳトランジスタ４６，４８，５０，
５３が省略されている。したがって、電源電圧Ｖｃｃと
接地間にはＰＭＯＳトランジスタ４７と定電流源４１が
この順で直列接続される。さらに、ＮＭＯＳトランジス
タ４４のドレインと電源電圧Ｖｃｃ間にはＰＭＯＳトラ
ンジスタ４９のみが、またＮＭＯＳトランジスタ４５の
ドレインと接地間にはＰＭＯＳトランジスタ５１のみが
接続される。さらにＮＭＯＳトランジスタ４５のソース
と電源電圧Ｖｃｃ間にＰＭＯＳトランジスタ５２が接続
され、このＰＭＯＳトランジスタ５２のゲートにＰＭＯ
Ｓトランジスタ５４のゲートが接続される。
【００２４】図４および図５の昇圧型の場合も、電流―
電圧変換回路３１は図２および図３の降圧型の場合と同
様に動作し、同様な効果を得ることができる。
電圧変換回路３１は図２および図３の降圧型の場合と同
様に動作し、同様な効果を得ることができる。
【００２５】図６は、電流―電圧変換回路３１の第５の
具体的回路図で、図２の降圧型で、電圧―電流変換部３
３の回路を一部変更した場合である。この回路では、Ｍ
ＯＳトランジスタ５２としてＰＭＯＳトランジスタが使
用されており、このＰＭＯＳトランジスタ５２のソース
がＮＭＯＳトランジスタ４５のソースに接続される。ま
た、このＰＭＯＳトランジスタ５２のドレインにＮＭＯ
Ｓトランジスタ５３のドレインとゲートが接続される。
また、ＰＭＯＳトランジスタ５２のゲートが、ＰＭＯＳ
トランジスタ４５のドレインからＰＭＯＳトランジスタ
４４のドレインに接続変更されるとともに、ＰＭＯＳト
ランジスタ４４、４５のゲートが、ＰＭＯＳトランジス
タ４４のドレインからＰＭＯＳトランジスタ４５のドレ
インに接続変更される。さらに、図２で示されるＮＭＯ
Ｓトランジスタ４６，４８，５０が省略される。したが
って、電源電圧Ｖｃｃと接地間には定電流源４１とＮＭ
ＯＳトランジスタ４７が直列接続される。さらに、ＰＭ
ＯＳトランジスタ４４のドレインと接地間にはＮＭＯＳ
トランジスタ４９のみが、またＰＭＯＳトランジスタ４
５のドレインと接地間にはＮＭＯＳトランジスタ５１の
みが接続される。
具体的回路図で、図２の降圧型で、電圧―電流変換部３
３の回路を一部変更した場合である。この回路では、Ｍ
ＯＳトランジスタ５２としてＰＭＯＳトランジスタが使
用されており、このＰＭＯＳトランジスタ５２のソース
がＮＭＯＳトランジスタ４５のソースに接続される。ま
た、このＰＭＯＳトランジスタ５２のドレインにＮＭＯ
Ｓトランジスタ５３のドレインとゲートが接続される。
また、ＰＭＯＳトランジスタ５２のゲートが、ＰＭＯＳ
トランジスタ４５のドレインからＰＭＯＳトランジスタ
４４のドレインに接続変更されるとともに、ＰＭＯＳト
ランジスタ４４、４５のゲートが、ＰＭＯＳトランジス
タ４４のドレインからＰＭＯＳトランジスタ４５のドレ
インに接続変更される。さらに、図２で示されるＮＭＯ
Ｓトランジスタ４６，４８，５０が省略される。したが
って、電源電圧Ｖｃｃと接地間には定電流源４１とＮＭ
ＯＳトランジスタ４７が直列接続される。さらに、ＰＭ
ＯＳトランジスタ４４のドレインと接地間にはＮＭＯＳ
トランジスタ４９のみが、またＰＭＯＳトランジスタ４
５のドレインと接地間にはＮＭＯＳトランジスタ５１の
みが接続される。
【００２６】このような図６の構成でも図２と同様に動
作し、ＰＭＯＳトランジスタ５２による負帰還も作用す
る。すなわち、ＰＭＯＳトランジスタ４５のドレイン電
流が増加して電流Ｉ9が減少すると、ＰＭＯＳトランジ
スタ４４のドレイン電流が減少し、その結果、ＰＭＯＳ
トランジスタ５２のゲート電圧が低下し、ＰＭＯＳトラ
ンジスタ５２の導通度が増して電流Ｉ9が増大するの
で、電流Ｉ9と抵抗３２の端子間電圧との比例関係が維
持される。これとは逆に、ＰＭＯＳトランジスタ４５の
ドレイン電流が減少して電流Ｉ9が増大する場合は、上
記とは逆の作用で電流Ｉ9が減少し、やはり電流Ｉ9と抵
抗３２の端子間電圧との比例関係が維持される。ただ
し、図６の負帰還ではループ利得が図２に比較して低い
ため、精度的には図２より若干劣る。
作し、ＰＭＯＳトランジスタ５２による負帰還も作用す
る。すなわち、ＰＭＯＳトランジスタ４５のドレイン電
流が増加して電流Ｉ9が減少すると、ＰＭＯＳトランジ
スタ４４のドレイン電流が減少し、その結果、ＰＭＯＳ
トランジスタ５２のゲート電圧が低下し、ＰＭＯＳトラ
ンジスタ５２の導通度が増して電流Ｉ9が増大するの
で、電流Ｉ9と抵抗３２の端子間電圧との比例関係が維
持される。これとは逆に、ＰＭＯＳトランジスタ４５の
ドレイン電流が減少して電流Ｉ9が増大する場合は、上
記とは逆の作用で電流Ｉ9が減少し、やはり電流Ｉ9と抵
抗３２の端子間電圧との比例関係が維持される。ただ
し、図６の負帰還ではループ利得が図２に比較して低い
ため、精度的には図２より若干劣る。
【００２７】しかし、図６の回路は、図２に比較すると
電源電圧Ｖｃｃを低くすることができるという効果があ
る。すなわち、図２の回路では、ＭＯＳトランジスタ５
２のゲート電圧は、ＭＯＳトランジスタ５３のゲート・
ソース間電圧にＭＯＳトランジスタ５２のゲート・ソー
ス間電圧を加えた電圧（以下第１電圧という）になる。
これに対して、図６の回路では、ＭＯＳトランジスタ５
２のゲート電圧は、抵抗４３の電圧降下にＭＯＳトラン
ジスタ５２のゲート・ソース間電圧を加えた電圧（以下
第2電圧という）になる。電源電圧Ｖｃｃは、これら第
１、第2電圧より高くする必要があるが、図６の第2電圧
は図２の第１電圧より低くなるので、対応して電源電圧
Ｖｃｃも図６の方が図２より低くすることができる。
電源電圧Ｖｃｃを低くすることができるという効果があ
る。すなわち、図２の回路では、ＭＯＳトランジスタ５
２のゲート電圧は、ＭＯＳトランジスタ５３のゲート・
ソース間電圧にＭＯＳトランジスタ５２のゲート・ソー
ス間電圧を加えた電圧（以下第１電圧という）になる。
これに対して、図６の回路では、ＭＯＳトランジスタ５
２のゲート電圧は、抵抗４３の電圧降下にＭＯＳトラン
ジスタ５２のゲート・ソース間電圧を加えた電圧（以下
第2電圧という）になる。電源電圧Ｖｃｃは、これら第
１、第2電圧より高くする必要があるが、図６の第2電圧
は図２の第１電圧より低くなるので、対応して電源電圧
Ｖｃｃも図６の方が図２より低くすることができる。
【００２８】図７は、電流―電圧変換回路３１の第６の
具体的回路図で、図４の昇圧型で、電圧―電流変換部３
３の回路を図６と同様に一部変更した場合である。すな
わち、この回路では、ＭＯＳトランジスタ５２としてＮ
ＭＯＳトランジスタが使用され、このＮＭＯＳトランジ
スタ５２のソースがＮＭＯＳトランジスタ４５のソース
に接続され、ＮＭＯＳトランジスタ５２のドレインにＰ
ＭＯＳトランジスタ５３のドレインとゲートが接続され
る。また、前記ＮＭＯＳトランジスタ５２のゲートが、
ＮＭＯＳトランジスタ４５のドレインからＮＭＯＳトラ
ンジスタ４４のドレインに接続変更されるとともに、Ｎ
ＭＯＳトランジスタ４４、４５のゲートが、ＮＭＯＳト
ランジスタ４４のドレインからＮＭＯＳトランジスタ４
５のドレインに接続変更される。さらに、図４で示され
るＰＭＯＳトランジスタ４６，４８，５０が省略され
る。したがって、電源電圧Ｖｃｃと接地間にはＰＭＯＳ
トランジスタ４７と定電流源４１がこの順で直列接続さ
れる。さらに、ＮＭＯＳトランジスタ４４のドレインと
電源電圧Ｖｃｃ間にはＰＭＯＳトランジスタ４９のみ
が、またＮＭＯＳトランジスタ４５のドレインと接地間
にはＰＭＯＳトランジスタ５１のみが接続される。この
ような図７の回路も図６と同様に動作し、同様な効果を
得ることができる。
具体的回路図で、図４の昇圧型で、電圧―電流変換部３
３の回路を図６と同様に一部変更した場合である。すな
わち、この回路では、ＭＯＳトランジスタ５２としてＮ
ＭＯＳトランジスタが使用され、このＮＭＯＳトランジ
スタ５２のソースがＮＭＯＳトランジスタ４５のソース
に接続され、ＮＭＯＳトランジスタ５２のドレインにＰ
ＭＯＳトランジスタ５３のドレインとゲートが接続され
る。また、前記ＮＭＯＳトランジスタ５２のゲートが、
ＮＭＯＳトランジスタ４５のドレインからＮＭＯＳトラ
ンジスタ４４のドレインに接続変更されるとともに、Ｎ
ＭＯＳトランジスタ４４、４５のゲートが、ＮＭＯＳト
ランジスタ４４のドレインからＮＭＯＳトランジスタ４
５のドレインに接続変更される。さらに、図４で示され
るＰＭＯＳトランジスタ４６，４８，５０が省略され
る。したがって、電源電圧Ｖｃｃと接地間にはＰＭＯＳ
トランジスタ４７と定電流源４１がこの順で直列接続さ
れる。さらに、ＮＭＯＳトランジスタ４４のドレインと
電源電圧Ｖｃｃ間にはＰＭＯＳトランジスタ４９のみ
が、またＮＭＯＳトランジスタ４５のドレインと接地間
にはＰＭＯＳトランジスタ５１のみが接続される。この
ような図７の回路も図６と同様に動作し、同様な効果を
得ることができる。
【００２９】
【発明の効果】以上詳細に説明したように本発明の電流
―電圧変換回路およびそれを利用したＤＣ−ＤＣコンバ
ータによれば、抵抗による電圧降下から、電源電圧付近
または接地電圧付近の電圧でも問題なく、かつ微小な電
圧差でも精度よく検知して、電流（出力電流）を電圧と
して出力することができ、回路構成も簡単でＣＭＯＳプ
ロセスでのＩＣ化に好適する。
―電圧変換回路およびそれを利用したＤＣ−ＤＣコンバ
ータによれば、抵抗による電圧降下から、電源電圧付近
または接地電圧付近の電圧でも問題なく、かつ微小な電
圧差でも精度よく検知して、電流（出力電流）を電圧と
して出力することができ、回路構成も簡単でＣＭＯＳプ
ロセスでのＩＣ化に好適する。
【図１】本発明の実施の形態としての降圧型電流モード
ＤＣ−ＤＣコンバータを示す回路図。
ＤＣ−ＤＣコンバータを示す回路図。
【図２】上記ＤＣ−ＤＣコンバータにおける電流―電圧
変換回路の第１の具体的回路を示す回路図。
変換回路の第１の具体的回路を示す回路図。
【図３】上記ＤＣ−ＤＣコンバータにおける電流―電圧
変換回路の第２の具体的回路を示す回路図。
変換回路の第２の具体的回路を示す回路図。
【図４】本発明に係る電流―電圧変換回路の第３の具体
的回路を示す回路図。
的回路を示す回路図。
【図５】本発明に係る電流―電圧変換回路の第４の具体
的回路を示す回路図。
的回路を示す回路図。
【図６】本発明に係る電流―電圧変換回路の第５の具体
的回路を示す回路図。
的回路を示す回路図。
【図７】本発明に係る電流―電圧変換回路の第６の具体
的回路を示す回路図。
的回路を示す回路図。
【図８】従来の降圧型電流モードＤＣ−ＤＣコンバータ
を示す回路図。
を示す回路図。
【符号の説明】 ３１ 電流―電圧変換回路 ３２ 検出用抵抗 ３３ 電圧―電流変換部 ３４ 増幅器（電流―電圧変換部） ３５ 鋸歯状波電圧発生回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H420 BB12 CC02 DD02 EA14 EA18 EA20 EA23 EA24 EA39 EA42 EB09 EB16 EB37 FF03 FF04 FF20 FF24 FF25 GG06 NA28 NA32 NB02 NB22 NB25 NC02 NC05 NC23 NC26 NC27 NC36 5H730 AS01 BB13 BB57 DD04 DD12 FD01 FD41 FF02 FF11 FG05
Claims (14)
- 【請求項１】 電流を抵抗による電圧降下から検出して
電圧として出力する電流―電圧変換回路であって、 前記電流経路に挿入された検出用抵抗と、 この検出用抵抗両端間の電圧差を電流に変換する電圧―
電流変換部と、 この電圧―電流変換部の出力電流を電圧に変換する電流
―電圧変換部とを具備することを特徴とする電流―電圧
変換回路。 - 【請求項２】 電圧―電流変換部および電流―電圧変換
部は、 検出用抵抗の一端に抵抗を介してソースが接続され、ゲ
ートとドレインが共通接続された第１ＰＭＯＳトランジ
スタと、 前記検出用抵抗他端の電源電圧に抵抗を介してソースが
接続され、ゲートが前記第１ＰＭＯＳトランジスタのゲ
ートに接続された第２ＰＭＯＳトランジスタと、 この第２ＰＭＯＳトランジスタおよび前記第１ＰＭＯＳ
トランジスタの各ドレインと接地間に挿入された一対の
定電流ＮＭＯＳトランジスタと、 この各定電流ＮＭＯＳトランジスタと直列に接続され、
一対の定電流ＮＭＯＳトランジスタのドレイン電圧を等
しく固定する一対のＮＭＯＳトランジスタと、 前記第２ＰＭＯＳトランジスタのソースにドレインが接
続され、かつゲートが第２ＰＭＯＳトランジスタのドレ
インに接続された第１ＮＭＯＳトランジスタと、 この第１ＮＭＯＳトランジスタのソースと接地間に接続
され、ドレインとゲートが共通接続された第２ＮＭＯＳ
トランジスタと、 この第２ＮＭＯＳトランジスタのゲートにゲートが接続
され、ソースが接地された第３ＮＭＯＳトランジスタ
と、 この第３ＮＭＯＳトランジスタのドレインが入力に接続
された増幅器とからなることを特徴とする請求項１に記
載の電流―電圧変換回路。 - 【請求項３】 電圧―電流変換部および電流―電圧変換
部は、 検出用抵抗の一端に抵抗を介してソースが接続され、ゲ
ートとドレインが共通接続された第１ＰＭＯＳトランジ
スタと、 前記検出用抵抗他端の電源電圧に抵抗を介してソースが
接続され、ゲートが前記第１ＰＭＯＳトランジスタのゲ
ートに接続された第２ＰＭＯＳトランジスタと、 この第２ＰＭＯＳトランジスタおよび前記第１ＰＭＯＳ
トランジスタの各ドレインと接地間に挿入された一対の
定電流ＮＭＯＳトランジスタと、 前記第２ＰＭＯＳトランジスタのソースと接地間に接続
され、ゲートが第２ＰＭＯＳトランジスタのドレインに
接続された第１ＮＭＯＳトランジスタと、 この第１ＮＭＯＳトランジスタのゲートにゲートが接続
され、ソースが接地された第３ＮＭＯＳトランジスタ
と、 この第３ＮＭＯＳトランジスタのドレインが入力に接続
された増幅器とからなることを特徴とする請求項１に記
載の電流―電圧変換回路。 - 【請求項４】 電圧―電流変換部および電流―電圧変換
部は、 検出用抵抗の一端に抵抗を介してソースが接続された第
１ＰＭＯＳトランジスタと、 前記検出用抵抗他端の電源電圧に抵抗を介してソースが
接続され、ゲートとドレインが前記第１ＰＭＯＳトラン
ジスタのゲートとともに共通接続された第２ＰＭＯＳト
ランジスタと、 この第２ＰＭＯＳトランジスタおよび前記第１ＰＭＯＳ
トランジスタの各ドレインと接地間に挿入された一対の
定電流ＮＭＯＳトランジスタと、 前記第２ＰＭＯＳトランジスタのソースにソースが接続
され、かつゲートが第１ＰＭＯＳトランジスタのドレイ
ンに接続された第３ＰＭＯＳトランジスタと、この第３
ＰＭＯＳトランジスタのドレインと接地間に接続され、
ドレインとゲートが共通接続された第２ＮＭＯＳトラン
ジスタと、 この第２ＮＭＯＳトランジスタのゲートにゲートが接続
され、ソースが接地された第３ＮＭＯＳトランジスタ
と、 この第３ＮＭＯＳトランジスタのドレインが入力に接続
された増幅器とからなることを特徴とする請求項１に記
載の電流―電圧変換回路。 - 【請求項５】 電圧―電流変換部および電流―電圧変換
部は、 検出用抵抗の一端に抵抗を介してソースが接続され、ゲ
ートとドレインが共通接続された第１ＮＭＯＳトランジ
スタと、 前記検出用抵抗他端の接地電圧に抵抗を介してソースが
接続され、ゲートが前記第１ＮＭＯＳトランジスタのゲ
ートに接続された第２ＮＭＯＳトランジスタと、 この第２ＮＭＯＳトランジスタおよび前記第１ＮＭＯＳ
トランジスタの各ドレインと電源電圧間に挿入された一
対の定電流ＰＭＯＳトランジスタと、 この各定電流ＰＭＯＳトランジスタと直列に接続され、
一対の定電流ＰＭＯＳトランジスタのドレイン電圧を等
しく固定する一対のＰＭＯＳトランジスタと、 前記第２ＮＭＯＳトランジスタのソースにドレインが接
続され、かつゲートが第２ＮＭＯＳトランジスタのドレ
インに接続された第１ＰＭＯＳトランジスタと、 この第１ＰＭＯＳトランジスタのソースと電源電圧間に
接続され、ドレインとゲートが共通接続された第２ＰＭ
ＯＳトランジスタと、 この第２ＰＭＯＳトランジスタのゲートにゲートが接続
され、ソースが電源電圧に接続された第３ＰＭＯＳトラ
ンジスタと、 この第３ＰＭＯＳトランジスタのドレインと接地電圧間
に接続され、ドレインとゲートが共通接続された第３Ｎ
ＭＯＳトランジスタと、 この第３ＮＭＯＳトランジスタのゲートにゲートが接続
され、ソースが接地電圧に接続された第４ＮＭＯＳトラ
ンジスタと、 この第４ＮＭＯＳトランジスタのドレインが入力に接続
された増幅器とからなることを特徴とする請求項１に記
載の電流―電圧変換回路。 - 【請求項６】 電圧―電流変換部および電流―電圧変換
部は、 検出用抵抗の一端に抵抗を介してソースが接続され、ゲ
ートとドレインが共通接続された第１ＮＭＯＳトランジ
スタと、 前記検出用抵抗他端の接地電圧に抵抗を介してソースが
接続され、ゲートが前記第１ＮＭＯＳトランジスタのゲ
ートに接続された第２ＮＭＯＳトランジスタと、 この第２ＮＭＯＳトランジスタおよび前記第１ＮＭＯＳ
トランジスタの各ドレインと電源電圧間に挿入された一
対の定電流ＰＭＯＳトランジスタと、 前記第２ＮＭＯＳトランジスタのソースと電源電圧間に
接続され、ゲートが第２ＮＭＯＳトランジスタのドレイ
ンに接続された第１ＰＭＯＳトランジスタと、 この第１ＰＭＯＳトランジスタのゲートにゲートが接続
され、ソースが電源電圧に接続された第３ＰＭＯＳトラ
ンジスタと、 この第３ＰＭＯＳトランジスタのドレインと接地電圧間
に接続され、ドレインとゲートが共通接続された第３Ｎ
ＭＯＳトランジスタと、 この第３ＮＭＯＳトランジスタのゲートにゲートが接続
され、ソースが接地電圧に接続された第４ＮＭＯＳトラ
ンジスタと、 この第４ＮＭＯＳトランジスタのドレインが入力に接続
された増幅器とからなることを特徴とする請求項１に記
載の電流―電圧変換回路。 - 【請求項７】 電圧―電流変換部および電流―電圧変換
部は、 検出用抵抗の一端に抵抗を介してソースが接続された第
１ＮＭＯＳトランジスタと、 前記検出用抵抗他端の接地電圧に抵抗を介してソースが
接続され、ゲートとドレインが前記第１ＮＭＯＳトラン
ジスタのゲートとともに共通接続された第２ＮＭＯＳト
ランジスタと、 この第２ＮＭＯＳトランジスタおよび前記第１ＮＭＯＳ
トランジスタの各ドレインと電源電圧間に挿入された一
対の定電流ＰＭＯＳトランジスタと、 前記第２ＮＭＯＳトランジスタのソースにソースが接続
され、かつゲートが第１ＮＭＯＳトランジスタのドレイ
ンに接続された第５ＮＭＯＳトランジスタと、 この第５ＮＭＯＳトランジスタのドレインと電源電圧間
に接続され、ドレインとゲートが共通接続された第２Ｐ
ＭＯＳトランジスタと、 この第２ＰＭＯＳトランジスタのゲートにゲートが接続
され、ソースが電源電圧に接続された第３ＰＭＯＳトラ
ンジスタと、 この第３ＰＭＯＳトランジスタのドレインと接地電圧間
に接続され、ドレインとゲートが共通接続された第３Ｎ
ＭＯＳトランジスタと、 この第３ＮＭＯＳトランジスタのゲートにゲートが接続
され、ソースが接地電圧に接続された第４ＮＭＯＳトラ
ンジスタと、 この第４ＮＭＯＳトランジスタのドレインが入力に接続
された増幅器とからなることを特徴とする請求項１に記
載の電流―電圧変換回路。 - 【請求項８】 出力電流を抵抗による電圧降下から検出
して電圧として出力し、かつその電圧に鋸歯状波電圧を
加算する電流―電圧変換回路を有し、この電流―電圧変
換回路出力と出力電圧誤差電圧からＰＷＭ信号を発生さ
せ、このＰＷＭ信号でスイッチング素子をスイッチング
制御するようにしたＤＣ−ＤＣコンバータであって、 前記電流―電圧変換回路は、前記スイッチング素子と直
列に接続された出力電流検出用抵抗と、この検出用抵抗
両端間の電圧差を電流に変換する電圧―電流変換部と、
この電圧―電流変換部の出力電流を電圧に変換し、同時
に鋸歯状波電圧を加算する電流―電圧変換部とを具備す
ることを特徴とするＤＣ−ＤＣコンバータ。 - 【請求項９】 電流―電圧変換回路の電圧―電流変換部
および電流―電圧変換部は、 検出用抵抗のスイッチング素子側の一端に抵抗を介して
ソースが接続され、ゲートとドレインが共通接続された
第１ＰＭＯＳトランジスタと、 前記検出用抵抗他端の電源電圧に抵抗を介してソースが
接続され、ゲートが前記第１ＰＭＯＳトランジスタのゲ
ートに接続された第２ＰＭＯＳトランジスタと、 この第２ＰＭＯＳトランジスタおよび前記第１ＰＭＯＳ
トランジスタの各ドレインと接地間に挿入された一対の
定電流ＮＭＯＳトランジスタと、 この各定電流ＮＭＯＳトランジスタと直列に接続され、
一対の定電流ＮＭＯＳトランジスタのドレイン電圧を等
しく固定する一対のＮＭＯＳトランジスタと、 前記第２ＰＭＯＳトランジスタのソースにドレインが接
続され、かつゲートが第２ＰＭＯＳトランジスタのドレ
インに接続された第１ＮＭＯＳトランジスタと、 この第１ＮＭＯＳトランジスタのソースと接地間に接続
され、ドレインとゲートが共通接続された第２ＮＭＯＳ
トランジスタと、 この第２ＮＭＯＳトランジスタのゲートにゲートが接続
され、ソースが接地された第３ＮＭＯＳトランジスタ
と、 この第３ＮＭＯＳトランジスタのドレインが第１入力に
接続され、第２入力には鋸歯状波電圧が供給される増幅
器とからなることを特徴とする請求項８に記載のＤＣ−
ＤＣコンバータ。 - 【請求項１０】 電流―電圧変換回路の電圧―電流変換
部および電流―電圧変換部は、 検出用抵抗のスイッチング素子側の一端に抵抗を介して
ソースが接続され、ゲートとドレインが共通接続された
第１ＰＭＯＳトランジスタと、 前記検出用抵抗他端の電源電圧に抵抗を介してソースが
接続され、ゲートが前記第１ＰＭＯＳトランジスタのゲ
ートに接続された第２ＰＭＯＳトランジスタと、 この第２ＰＭＯＳトランジスタおよび前記第１ＰＭＯＳ
トランジスタの各ドレインと接地間に挿入された一対の
定電流ＮＭＯＳトランジスタと、 前記第２ＰＭＯＳトランジスタのソースと接地間に接続
され、ゲートが第２ＰＭＯＳトランジスタのドレインに
接続された第１ＮＭＯＳトランジスタと、 この第１ＮＭＯＳトランジスタのゲートにゲートが接続
され、ソースが接地された第３ＮＭＯＳトランジスタ
と、 この第３ＮＭＯＳトランジスタのドレインが第１入力に
接続され、第２入力に鋸歯状波電圧が供給される増幅器
とからなることを特徴とする請求項８に記載のＤＣ−Ｄ
Ｃコンバータ。 - 【請求項１１】 電流―電圧変換回路の電圧―電流変換
部および電流―電圧変換部は、 検出用抵抗のスイッチング素子側の一端に抵抗を介して
ソースが接続された第１ＰＭＯＳトランジスタと、 前記検出用抵抗他端の電源電圧に抵抗を介してソースが
接続され、ゲートとドレインが前記第１ＰＭＯＳトラン
ジスタのゲートとともに共通接続された第２ＰＭＯＳト
ランジスタと、 この第２ＰＭＯＳトランジスタおよび前記第１ＰＭＯＳ
トランジスタの各ドレインと接地間に挿入された一対の
定電流ＮＭＯＳトランジスタと、 前記第２ＰＭＯＳトランジスタのソースにソースが接続
され、かつゲートが第１ＰＭＯＳトランジスタのドレイ
ンに接続された第３ＰＭＯＳトランジスタと、この第３
ＰＭＯＳトランジスタのドレインと接地間に接続され、
ドレインとゲートが共通接続された第２ＮＭＯＳトラン
ジスタと、 この第２ＮＭＯＳトランジスタのゲートにゲートが接続
され、ソースが接地された第３ＮＭＯＳトランジスタ
と、 この第３ＮＭＯＳトランジスタのドレインが第１入力に
接続され、第2入力に鋸歯状波電圧が供給される増幅器
とからなることを特徴とする請求項８に記載のＤＣ−Ｄ
Ｃコンバータ。 - 【請求項１２】 電流―電圧変換回路の電圧―電流変換
部および電流―電圧変換部は、 検出用抵抗のスイッチング素子側の一端に抵抗を介して
ソースが接続され、ゲートとドレインが共通接続された
第１ＮＭＯＳトランジスタと、 前記検出用抵抗他端の接地電圧に抵抗を介してソースが
接続され、ゲートが前記第１ＮＭＯＳトランジスタのゲ
ートに接続された第２ＮＭＯＳトランジスタと、 この第２ＮＭＯＳトランジスタおよび前記第１ＮＭＯＳ
トランジスタの各ドレインと電源電圧間に挿入された一
対の定電流ＰＭＯＳトランジスタと、 この各定電流ＰＭＯＳトランジスタと直列に接続され、
一対の定電流ＰＭＯＳトランジスタのドレイン電圧を等
しく固定する一対のＰＭＯＳトランジスタと、 前記第２ＮＭＯＳトランジスタのソースにドレインが接
続され、かつゲートが第２ＮＭＯＳトランジスタのドレ
インに接続された第１ＰＭＯＳトランジスタと、 この第１ＰＭＯＳトランジスタのソースと電源電圧間に
接続され、ドレインとゲートが共通接続された第２ＰＭ
ＯＳトランジスタと、 この第２ＰＭＯＳトランジスタのゲートにゲートが接続
され、ソースが電源電圧に接続された第３ＰＭＯＳトラ
ンジスタと、 この第３ＰＭＯＳトランジスタのドレインと接地電圧間
に接続され、ドレインとゲートが共通接続された第３Ｎ
ＭＯＳトランジスタと、 この第３ＮＭＯＳトランジスタのゲートにゲートが接続
され、ソースが接地電圧に接続された第４ＮＭＯＳトラ
ンジスタと、 この第４ＮＭＯＳトランジスタのドレインが第１入力に
接続され、第２入力に鋸歯状波電圧が供給される増幅器
とからなることを特徴とする請求項８に記載のＤＣ−Ｄ
Ｃコンバータ。 - 【請求項１３】 電流―電圧変換回路の電圧―電流変換
部および電流―電圧変換部は、 検出用抵抗のスイッチング素子側の一端に抵抗を介して
ソースが接続され、ゲートとドレインが共通接続された
第１ＮＭＯＳトランジスタと、 前記検出用抵抗他端の接地電圧に抵抗を介してソースが
接続され、ゲートが前記第１ＮＭＯＳトランジスタのゲ
ートに接続された第２ＮＭＯＳトランジスタと、 この第２ＮＭＯＳトランジスタおよび前記第１ＮＭＯＳ
トランジスタの各ドレインと電源電圧間に挿入された一
対の定電流ＰＭＯＳトランジスタと、 前記第２ＮＭＯＳトランジスタのソースと電源電圧間に
接続され、ゲートが第２ＮＭＯＳトランジスタのドレイ
ンに接続された第１ＰＭＯＳトランジスタと、 この第１ＰＭＯＳトランジスタのゲートにゲートが接続
され、ソースが電源電圧に接続された第３ＰＭＯＳトラ
ンジスタと、 この第３ＰＭＯＳトランジスタのドレインと接地電圧間
に接続され、ドレインとゲートが共通接続された第３Ｎ
ＭＯＳトランジスタと、 この第３ＮＭＯＳトランジスタのゲートにゲートが接続
され、ソースが接地電圧に接続された第４ＮＭＯＳトラ
ンジスタと、 この第４ＮＭＯＳトランジスタのドレインが第１入力に
接続され、第２入力に鋸歯状波電圧が供給される増幅器
とからなることを特徴とする請求項８に記載のＤＣ−Ｄ
Ｃコンバータ。 - 【請求項１４】 電流―電圧変換回路の電圧―電流変換
部および電流―電圧変換部は、 検出用抵抗のスイッチング素子側の一端に抵抗を介して
ソースが接続された第１ＮＭＯＳトランジスタと、 前記検出用抵抗他端の接地電圧に抵抗を介してソースが
接続され、ゲートとドレインが前記第１ＮＭＯＳトラン
ジスタのゲートとともに共通接続された第２ＮＭＯＳト
ランジスタと、 この第２ＮＭＯＳトランジスタおよび前記第１ＮＭＯＳ
トランジスタの各ドレインと電源電圧間に挿入された一
対の定電流ＰＭＯＳトランジスタと、 前記第２ＮＭＯＳトランジスタのソースにソースが接続
され、かつゲートが第１ＮＭＯＳトランジスタのドレイ
ンに接続された第５ＮＭＯＳトランジスタと、 この第５ＮＭＯＳトランジスタのドレインと電源電圧間
に接続され、ドレインとゲートが共通接続された第２Ｐ
ＭＯＳトランジスタと、 この第２ＰＭＯＳトランジスタのゲートにゲートが接続
され、ソースが電源電圧に接続された第３ＰＭＯＳトラ
ンジスタと、 この第３ＰＭＯＳトランジスタのドレインと接地電圧間
に接続され、ドレインとゲートが共通接続された第３Ｎ
ＭＯＳトランジスタと、 この第３ＮＭＯＳトランジスタのゲートにゲートが接続
され、ソースが接地電圧に接続された第４ＮＭＯＳトラ
ンジスタと、 この第４ＮＭＯＳトランジスタのドレインが第１入力に
接続され、第2入力に鋸歯状電圧が供給される増幅器と
からなることを特徴とする請求項８に記載のＤＣ−ＤＣ
コンバータ。
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| JP11-368393 | 1999-12-24 | ||
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