JP2001244791A - 可変抵抗回路、演算増幅回路および集積回路 - Google Patents
可変抵抗回路、演算増幅回路および集積回路Info
- Publication number
- JP2001244791A JP2001244791A JP2000056771A JP2000056771A JP2001244791A JP 2001244791 A JP2001244791 A JP 2001244791A JP 2000056771 A JP2000056771 A JP 2000056771A JP 2000056771 A JP2000056771 A JP 2000056771A JP 2001244791 A JP2001244791 A JP 2001244791A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- resistance
- resistor
- resistance value
- variable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Attenuators (AREA)
- Networks Using Active Elements (AREA)
- Amplifiers (AREA)
- Optical Recording Or Reproduction (AREA)
Abstract
(57)【要約】
【課題】 回路面積を小さくすることができるととも
に、高精度に抵抗値を設定することができる可変抵抗回
路、この抵抗回路を用いた演算増幅回路およびこの演算
増幅回路を用いた半導体集積回路を提供する。 【解決手段】 抵抗値がＲ×２i （ｉ＝０〜７）（Ω）
の８個の抵抗Ｔ１〜Ｔ８を直列に接続するとともに、オ
ンしたときの寄生抵抗の抵抗値がｒ×２i （Ω）となる
８個のスイッチＳ１〜Ｓ８をそれぞれ抵抗Ｔ１〜Ｔ８に
並列に接続し、スイッチＳ１〜Ｓ８をオン／オフするこ
とにより抵抗値を変化させる。
に、高精度に抵抗値を設定することができる可変抵抗回
路、この抵抗回路を用いた演算増幅回路およびこの演算
増幅回路を用いた半導体集積回路を提供する。 【解決手段】 抵抗値がＲ×２i （ｉ＝０〜７）（Ω）
の８個の抵抗Ｔ１〜Ｔ８を直列に接続するとともに、オ
ンしたときの寄生抵抗の抵抗値がｒ×２i （Ω）となる
８個のスイッチＳ１〜Ｓ８をそれぞれ抵抗Ｔ１〜Ｔ８に
並列に接続し、スイッチＳ１〜Ｓ８をオン／オフするこ
とにより抵抗値を変化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、直列に接続される
複数の抵抗の各々に並列に接続される複数のスイッチを
オン／オフすることにより抵抗値を変化させる可変抵抗
回路、この可変抵抗回路を用いた演算増幅回路、および
この演算増幅回路を用いた半導体集積回路に関するもの
である。
複数の抵抗の各々に並列に接続される複数のスイッチを
オン／オフすることにより抵抗値を変化させる可変抵抗
回路、この可変抵抗回路を用いた演算増幅回路、および
この演算増幅回路を用いた半導体集積回路に関するもの
である。
【０００２】
【従来の技術】近年、ＣＤ（Compact Disc）ドライブ、
ＣＤ−ＲＯＭ（Compact Disc Read Only Memory ）ドラ
イブ等の光ディスクドライブ装置が一般に普及し、これ
らの光ディスクドライブ装置に用いられる種々の半導体
集積回路が開発されている。
ＣＤ−ＲＯＭ（Compact Disc Read Only Memory ）ドラ
イブ等の光ディスクドライブ装置が一般に普及し、これ
らの光ディスクドライブ装置に用いられる種々の半導体
集積回路が開発されている。
【０００３】図６は、従来のＣＤ−ＲＯＭドライブに用
いられる半導体集積回路の構成を示すブロック図であ
る。
いられる半導体集積回路の構成を示すブロック図であ
る。
【０００４】図６に示す回路は、複数の半導体集積回路
から構成され、信号処理回路２００、ＲＦ（Radio Freq
uency ）アンプ２２０、駆動回路２３０、マイコン（マ
イクロコンピュータ）２４０およびＤＲＡＭ（Dynamic
Random Access Memory）２５０を備える。
から構成され、信号処理回路２００、ＲＦ（Radio Freq
uency ）アンプ２２０、駆動回路２３０、マイコン（マ
イクロコンピュータ）２４０およびＤＲＡＭ（Dynamic
Random Access Memory）２５０を備える。
【０００５】信号処理回路２００は、ＤＳＰ（Digital
Signal Processor）２０１、ＤＡＣ（Digital Analog C
onverter）２０２、サーボ回路２０３およびエラー訂正
回路２０４を含む。ＲＦアンプ２２０は、バイポーラ集
積回路により別部品で構成され、信号処理回路２００
は、ＣＭＯＳ（Complementary Metal Oxide Semiconduc
tor ）集積回路により１チップ化されている。
Signal Processor）２０１、ＤＡＣ（Digital Analog C
onverter）２０２、サーボ回路２０３およびエラー訂正
回路２０４を含む。ＲＦアンプ２２０は、バイポーラ集
積回路により別部品で構成され、信号処理回路２００
は、ＣＭＯＳ（Complementary Metal Oxide Semiconduc
tor ）集積回路により１チップ化されている。
【０００６】光ピックアップ２１０によりＣＤ−ＲＯＭ
ディスク上に記録されたデータがＲＦ信号に変換され、
ＲＦアンプ２２０へ出力される。ＲＦアンプ２２０は、
入力されたＲＦ信号から再生信号（ＥＦＭ（Eight to F
ourteen Modulation）信号）、フォーカスエラー信号お
よびトラッキングエラー信号等を生成し、信号処理回路
２００へ出力する。
ディスク上に記録されたデータがＲＦ信号に変換され、
ＲＦアンプ２２０へ出力される。ＲＦアンプ２２０は、
入力されたＲＦ信号から再生信号（ＥＦＭ（Eight to F
ourteen Modulation）信号）、フォーカスエラー信号お
よびトラッキングエラー信号等を生成し、信号処理回路
２００へ出力する。
【０００７】信号処理回路２００は、ＤＳＰ２０１およ
びサーボ回路２０３によりフォーカスエラー信号および
トラッキングエラー信号等から光ピックアップ２１０を
制御するための制御信号を作成し、駆動回路２３０へ出
力する。駆動回路２３０は、入力された制御信号に応じ
て光ピックアップ２１０内のアクチュエータを駆動し、
良好なＲＦ信号を再生するように光ピックアップ２１０
が制御される。
びサーボ回路２０３によりフォーカスエラー信号および
トラッキングエラー信号等から光ピックアップ２１０を
制御するための制御信号を作成し、駆動回路２３０へ出
力する。駆動回路２３０は、入力された制御信号に応じ
て光ピックアップ２１０内のアクチュエータを駆動し、
良好なＲＦ信号を再生するように光ピックアップ２１０
が制御される。
【０００８】また、信号処理回路２００は、エラー訂正
回路２０４によりＤＲＡＭ２５０を用いて再生データの
エラー訂正を行い、音声信号を再生する場合はＤＡＣ２
０２により再生データをアナログ信号へ変換して出力す
る。
回路２０４によりＤＲＡＭ２５０を用いて再生データの
エラー訂正を行い、音声信号を再生する場合はＤＡＣ２
０２により再生データをアナログ信号へ変換して出力す
る。
【０００９】マイコン２４０は、ドライブ全体の動作を
制御するシステムコントローラとして機能し、必要に応
じて信号処理回路２００とデータ等を送受信し、ＣＤ−
ＲＯＭドライブの種々の動作が実行される。
制御するシステムコントローラとして機能し、必要に応
じて信号処理回路２００とデータ等を送受信し、ＣＤ−
ＲＯＭドライブの種々の動作が実行される。
【００１０】上記のように構成されたＣＤ−ＲＯＭドラ
イブのＲＦアンプ２２０は、ＣＤ、ＣＤ−ＲＯＭ、ＣＤ
−ＲＷ（Compact Disc Rewritable ）等の種々の光ディ
スクを再生するため、種々のレベルのＲＦ信号に対応す
るために内部でＲＦ信号の増幅率を種々変化させてい
る。このため、ＲＦアンプ２２０内には、ＲＦ信号の増
幅率を変化させるＰＧＡ（プログラマブルゲインアン
プ）等が備えられ、ゲイン調整用に種々の抵抗値に設定
可能な可変抵抗回路が用いられている。
イブのＲＦアンプ２２０は、ＣＤ、ＣＤ−ＲＯＭ、ＣＤ
−ＲＷ（Compact Disc Rewritable ）等の種々の光ディ
スクを再生するため、種々のレベルのＲＦ信号に対応す
るために内部でＲＦ信号の増幅率を種々変化させてい
る。このため、ＲＦアンプ２２０内には、ＲＦ信号の増
幅率を変化させるＰＧＡ（プログラマブルゲインアン
プ）等が備えられ、ゲイン調整用に種々の抵抗値に設定
可能な可変抵抗回路が用いられている。
【００１１】図７は、従来の可変抵抗回路の構成を示す
回路図である。図７に示す可変抵抗回路は、デコード回
路３００、スイッチＳＷ０〜ＳＷ２５５、抵抗ＴＲ０〜
ＴＲ２５５を含む。
回路図である。図７に示す可変抵抗回路は、デコード回
路３００、スイッチＳＷ０〜ＳＷ２５５、抵抗ＴＲ０〜
ＴＲ２５５を含む。
【００１２】２５６個の抵抗ＴＲ０〜ＴＲ２５５は、直
列に接続され、すべての抵抗ＴＲ０〜ＴＲ２５５の抵抗
値はＲ（Ω）に設定され、各抵抗ＴＲ０〜ＴＲ２５５は
同一の抵抗である。スイッチＳＷ０〜ＳＷ２５５の各々
は、対応する抵抗ＴＲ０〜ＴＲ２５５に並列に接続さ
れ、各スイッチＳＷ０〜ＳＷ２５５は同一のスイッチで
ある。スイッチＳＷ０〜ＳＷ２５５がオンすることによ
り当該スイッチが接続されている抵抗がバイパスされ、
可変抵抗回路の抵抗値が変化する。
列に接続され、すべての抵抗ＴＲ０〜ＴＲ２５５の抵抗
値はＲ（Ω）に設定され、各抵抗ＴＲ０〜ＴＲ２５５は
同一の抵抗である。スイッチＳＷ０〜ＳＷ２５５の各々
は、対応する抵抗ＴＲ０〜ＴＲ２５５に並列に接続さ
れ、各スイッチＳＷ０〜ＳＷ２５５は同一のスイッチで
ある。スイッチＳＷ０〜ＳＷ２５５がオンすることによ
り当該スイッチが接続されている抵抗がバイパスされ、
可変抵抗回路の抵抗値が変化する。
【００１３】デコード回路３００には、８ビットの制御
信号ｄ１〜ｄ８が入力され、制御信号ｄ１は、最下位ビ
ットを表す制御信号であり、制御信号ｄ８は、最上位ビ
ットを表す制御信号であり、制御信号ｄ１〜ｄ８により
０〜２５５の各値を表すことができる。デコード回路３
００は、８ビットの制御信号ｄ１〜ｄ８をデコードし、
スイッチＳＷ０〜ＳＷ２５５をオン／オフして８ビット
の制御信号ｄ１〜ｄ８が表すデータに対応する抵抗値を
設定するための制御信号をスイッチＳＷ０〜ＳＷ２５５
へ出力する。
信号ｄ１〜ｄ８が入力され、制御信号ｄ１は、最下位ビ
ットを表す制御信号であり、制御信号ｄ８は、最上位ビ
ットを表す制御信号であり、制御信号ｄ１〜ｄ８により
０〜２５５の各値を表すことができる。デコード回路３
００は、８ビットの制御信号ｄ１〜ｄ８をデコードし、
スイッチＳＷ０〜ＳＷ２５５をオン／オフして８ビット
の制御信号ｄ１〜ｄ８が表すデータに対応する抵抗値を
設定するための制御信号をスイッチＳＷ０〜ＳＷ２５５
へ出力する。
【００１４】スイッチＳＷ０〜ＳＷ２５５は、デコード
回路３００から出力される制御信号によりそれぞれオン
／オフし、オンしたスイッチは、抵抗をバイパスする。
したがって、８ビットの制御信号ｄ１〜ｄ８に応じて２
５６個の抵抗ＴＲ０〜ＴＲ２５５のうち任意の抵抗をバ
イパスすることにより、可変抵抗回路の抵抗値が、０
（Ω）、Ｒ（Ω）、２Ｒ（Ω）、…、２５５Ｒ（Ω）の
うちの任意の抵抗値に設定される。
回路３００から出力される制御信号によりそれぞれオン
／オフし、オンしたスイッチは、抵抗をバイパスする。
したがって、８ビットの制御信号ｄ１〜ｄ８に応じて２
５６個の抵抗ＴＲ０〜ＴＲ２５５のうち任意の抵抗をバ
イパスすることにより、可変抵抗回路の抵抗値が、０
（Ω）、Ｒ（Ω）、２Ｒ（Ω）、…、２５５Ｒ（Ω）の
うちの任意の抵抗値に設定される。
【００１５】図８は、従来の他の可変抵抗回路の構成を
示す回路図である。図８に示す可変抵抗回路は、スイッ
チＳＷ１０〜ＳＷ１７、抵抗ＴＲ１０〜ＴＲ１７を含
む。８個の抵抗ＴＲ１０〜ＴＲ１７は、直列に接続さ
れ、抵抗ＴＲ１０の抵抗値はＲ（Ω）であり、抵抗ＴＲ
１１の抵抗値は２Ｒ（Ω）であり、抵抗ＴＲ１２の抵抗
値は４Ｒ（Ω）であり、以降、各抵抗の抵抗値が順に２
倍され、最終の抵抗ＴＲ１７の抵抗値は１２８Ｒ（Ω）
に設定されている。
示す回路図である。図８に示す可変抵抗回路は、スイッ
チＳＷ１０〜ＳＷ１７、抵抗ＴＲ１０〜ＴＲ１７を含
む。８個の抵抗ＴＲ１０〜ＴＲ１７は、直列に接続さ
れ、抵抗ＴＲ１０の抵抗値はＲ（Ω）であり、抵抗ＴＲ
１１の抵抗値は２Ｒ（Ω）であり、抵抗ＴＲ１２の抵抗
値は４Ｒ（Ω）であり、以降、各抵抗の抵抗値が順に２
倍され、最終の抵抗ＴＲ１７の抵抗値は１２８Ｒ（Ω）
に設定されている。
【００１６】各スイッチＳＷ１０〜ＳＷ１７は、対応す
る抵抗ＴＲ１０〜ＴＲ１７に並列に接続され、スイッチ
ＳＷ１０〜ＳＷ１７がオンすることにより当該スイッチ
が接続されている抵抗がバイパスされる。
る抵抗ＴＲ１０〜ＴＲ１７に並列に接続され、スイッチ
ＳＷ１０〜ＳＷ１７がオンすることにより当該スイッチ
が接続されている抵抗がバイパスされる。
【００１７】スイッチＳＷ１０〜ＳＷ１７には、上記の
８ビットの制御信号ｄ１〜ｄ８がそれぞれ入力され、可
変抵抗回路の抵抗値が、０（Ω）、Ｒ（Ω）、２Ｒ
（Ω）、…、２５５Ｒ（Ω）のうち任意の抵抗値に設定
される。
８ビットの制御信号ｄ１〜ｄ８がそれぞれ入力され、可
変抵抗回路の抵抗値が、０（Ω）、Ｒ（Ω）、２Ｒ
（Ω）、…、２５５Ｒ（Ω）のうち任意の抵抗値に設定
される。
【００１８】
【発明が解決しようとする課題】上記のように、図７に
示す可変抵抗回路では、８ビットの分解能を実現するた
めに、２５６個の抵抗ＴＲ０〜ＴＲ２５５およびスイッ
チＳＷ０〜ＳＷ２５５が必要となり、さらに８ビットの
制御信号ｄ１〜ｄ８をデコードするデコード回路３００
も必要となる。したがって、可変抵抗回路の回路面積が
非常に大きくなり、このように回路面積の大きい可変抵
抗回路を他の回路と集積化する場合、集積回路の面積が
増大する。
示す可変抵抗回路では、８ビットの分解能を実現するた
めに、２５６個の抵抗ＴＲ０〜ＴＲ２５５およびスイッ
チＳＷ０〜ＳＷ２５５が必要となり、さらに８ビットの
制御信号ｄ１〜ｄ８をデコードするデコード回路３００
も必要となる。したがって、可変抵抗回路の回路面積が
非常に大きくなり、このように回路面積の大きい可変抵
抗回路を他の回路と集積化する場合、集積回路の面積が
増大する。
【００１９】また、図８に示す可変抵抗回路では、スイ
ッチＳＷ１０〜ＳＷ１７の寄生抵抗により可変抵抗回路
の抵抗値の線形性が劣化してしまう。すなわち、各スイ
ッチＳＷ１０〜ＳＷ１７の寄生抵抗の抵抗値をｒ（Ω）
とすると、スイッチＳＷ１０〜ＳＷ１７がすべてオフし
ている場合、可変抵抗回路の抵抗値は２５５Ｒ（Ω）と
なり、スイッチＳＷ１０がオンし、スイッチＳＷ１１〜
ＳＷ１７がオフしている場合、２５４Ｒ＋ｒ×Ｒ／（ｒ
＋Ｒ）（Ω）となり、スイッチＳＷ１１がオンし、スイ
ッチＳＷ１０，ＳＷ１２〜ＳＷ１７がオフしている場
合、２５３Ｒ＋２ｒ×Ｒ／（ｒ＋２Ｒ）（Ω）となり、
スイッチＳＷ１０，ＳＷ１１がオンし、スイッチＳＷ１
２〜ＳＷ１７がオフしている場合、２５２Ｒ＋ｒ×Ｒ／
（ｒ＋Ｒ）＋２ｒ×Ｒ／（ｒ＋２Ｒ）（Ω）となる。
ッチＳＷ１０〜ＳＷ１７の寄生抵抗により可変抵抗回路
の抵抗値の線形性が劣化してしまう。すなわち、各スイ
ッチＳＷ１０〜ＳＷ１７の寄生抵抗の抵抗値をｒ（Ω）
とすると、スイッチＳＷ１０〜ＳＷ１７がすべてオフし
ている場合、可変抵抗回路の抵抗値は２５５Ｒ（Ω）と
なり、スイッチＳＷ１０がオンし、スイッチＳＷ１１〜
ＳＷ１７がオフしている場合、２５４Ｒ＋ｒ×Ｒ／（ｒ
＋Ｒ）（Ω）となり、スイッチＳＷ１１がオンし、スイ
ッチＳＷ１０，ＳＷ１２〜ＳＷ１７がオフしている場
合、２５３Ｒ＋２ｒ×Ｒ／（ｒ＋２Ｒ）（Ω）となり、
スイッチＳＷ１０，ＳＷ１１がオンし、スイッチＳＷ１
２〜ＳＷ１７がオフしている場合、２５２Ｒ＋ｒ×Ｒ／
（ｒ＋Ｒ）＋２ｒ×Ｒ／（ｒ＋２Ｒ）（Ω）となる。
【００２０】このように、可変抵抗回路の抵抗値の変化
量は、Ｒ−ｒ×Ｒ／（ｒ＋Ｒ）（Ω）、Ｒ＋ｒ×Ｒ／
（ｒ＋Ｒ）−２ｒ×Ｒ／（ｒ＋２Ｒ）（Ω）、Ｒ−ｒ×
Ｒ／（ｒ＋Ｒ）（Ω）となり、抵抗ＴＲ１０〜ＴＲ１７
による抵抗値の変化量は一定になるが、スイッチＳＷ１
０〜ＳＷ１７の寄生抵抗による抵抗値の変化量は一定に
ならない。したがって、変化量が一定量にならず、スイ
ッチＳＷ１０〜ＳＷ１７の寄生抵抗により可変抵抗回路
の抵抗値の線形性が劣化する。
量は、Ｒ−ｒ×Ｒ／（ｒ＋Ｒ）（Ω）、Ｒ＋ｒ×Ｒ／
（ｒ＋Ｒ）−２ｒ×Ｒ／（ｒ＋２Ｒ）（Ω）、Ｒ−ｒ×
Ｒ／（ｒ＋Ｒ）（Ω）となり、抵抗ＴＲ１０〜ＴＲ１７
による抵抗値の変化量は一定になるが、スイッチＳＷ１
０〜ＳＷ１７の寄生抵抗による抵抗値の変化量は一定に
ならない。したがって、変化量が一定量にならず、スイ
ッチＳＷ１０〜ＳＷ１７の寄生抵抗により可変抵抗回路
の抵抗値の線形性が劣化する。
【００２１】また、可変抵抗回路の抵抗値の線形性を確
保しようとすると、スイッチＳＷ１０〜ＳＷ１７の寄生
抵抗が可変抵抗回路の抵抗値にほとんど影響しないよう
にするため、スイッチＳＷ１０〜ＳＷ１７のサイズを十
分に大きくしなければならない。このため、可変抵抗回
路の回路面積が大きくなり、このように回路面積の大き
い可変抵抗回路を他の回路と集積化する場合、集積回路
の面積が増大する。
保しようとすると、スイッチＳＷ１０〜ＳＷ１７の寄生
抵抗が可変抵抗回路の抵抗値にほとんど影響しないよう
にするため、スイッチＳＷ１０〜ＳＷ１７のサイズを十
分に大きくしなければならない。このため、可変抵抗回
路の回路面積が大きくなり、このように回路面積の大き
い可変抵抗回路を他の回路と集積化する場合、集積回路
の面積が増大する。
【００２２】上記のように、従来の可変抵抗回路では、
回路の省面積化が困難であったり、または、省面積化は
可能であるが、抵抗値の高精度化が困難であったりする
ため、省面積化と高精度化を両立することはできない。
回路の省面積化が困難であったり、または、省面積化は
可能であるが、抵抗値の高精度化が困難であったりする
ため、省面積化と高精度化を両立することはできない。
【００２３】本発明の目的は、回路面積を小さくするこ
とができるとともに、高精度に抵抗値を設定することが
できる可変抵抗回路、この抵抗回路を用いた演算増幅回
路およびこの演算増幅回路を用いた半導体集積回路を提
供することである。
とができるとともに、高精度に抵抗値を設定することが
できる可変抵抗回路、この抵抗回路を用いた演算増幅回
路およびこの演算増幅回路を用いた半導体集積回路を提
供することである。
【００２４】
【課題を解決するための手段および発明の効果】（１）
第１の発明 第１の発明に係る可変抵抗回路は、少なくとも一つの抵
抗の抵抗値が異なり、直列に接続されるＮ（Ｎは２以上
の整数）個の抵抗と、Ｎ個の抵抗の各々に並列に接続さ
れるＮ個のスイッチとを備え、Ｎ個のスイッチをオン／
オフすることにより抵抗値を変化させる可変抵抗回路で
あって、オンされたときのＮ個のスイッチの各々の寄生
抵抗の抵抗値が、当該スイッチが並列に接続される抵抗
の抵抗値に比例するもしくは比例に類似する正の相関を
持つものである。
第１の発明 第１の発明に係る可変抵抗回路は、少なくとも一つの抵
抗の抵抗値が異なり、直列に接続されるＮ（Ｎは２以上
の整数）個の抵抗と、Ｎ個の抵抗の各々に並列に接続さ
れるＮ個のスイッチとを備え、Ｎ個のスイッチをオン／
オフすることにより抵抗値を変化させる可変抵抗回路で
あって、オンされたときのＮ個のスイッチの各々の寄生
抵抗の抵抗値が、当該スイッチが並列に接続される抵抗
の抵抗値に比例するもしくは比例に類似する正の相関を
持つものである。
【００２５】本発明に係る可変抵抗回路では、Ｎ個の抵
抗が直列に接続され、スイッチがＮ個の抵抗の各々に並
列に接続され、スイッチをオンすることによりオンされ
たスイッチに接続される抵抗がバイパスされ、抵抗値が
変化する。このとき、Ｎ個の抵抗のうち少なくとも一つ
の抵抗の抵抗値が異なるため、バイパスされる抵抗の組
み合わせを変更することにより抵抗の数以上の種々の抵
抗値を設定することができ、小さい回路面積で多くの抵
抗値を設定することができる。また、オンされたときの
スイッチの寄生抵抗の抵抗値が、当該スイッチが並列に
接続される抵抗の抵抗値に比例するもしくは比例に類似
する正の相関を持つため、スイッチの寄生抵抗と抵抗と
の合成抵抗値が抵抗の抵抗値に比例し、可変抵抗値の抵
抗値の線形性を確保することができる。この結果、可変
抵抗回路の回路面積を小さくすることができるととも
に、高精度に抵抗値を設定することができる。
抗が直列に接続され、スイッチがＮ個の抵抗の各々に並
列に接続され、スイッチをオンすることによりオンされ
たスイッチに接続される抵抗がバイパスされ、抵抗値が
変化する。このとき、Ｎ個の抵抗のうち少なくとも一つ
の抵抗の抵抗値が異なるため、バイパスされる抵抗の組
み合わせを変更することにより抵抗の数以上の種々の抵
抗値を設定することができ、小さい回路面積で多くの抵
抗値を設定することができる。また、オンされたときの
スイッチの寄生抵抗の抵抗値が、当該スイッチが並列に
接続される抵抗の抵抗値に比例するもしくは比例に類似
する正の相関を持つため、スイッチの寄生抵抗と抵抗と
の合成抵抗値が抵抗の抵抗値に比例し、可変抵抗値の抵
抗値の線形性を確保することができる。この結果、可変
抵抗回路の回路面積を小さくすることができるととも
に、高精度に抵抗値を設定することができる。
【００２６】（２）第２の発明 第２の発明に係る可変抵抗回路は、第１の発明に係る可
変抵抗回路の構成において、Ｎ個のスイッチの各々は、
抵抗に並列に接続されるトランジスタを含み、トランジ
スタのゲート幅が当該トランジスタが並列に接続される
抵抗の抵抗値に逆比例するもしくは逆比例に類似する負
の相関を持つものである。
変抵抗回路の構成において、Ｎ個のスイッチの各々は、
抵抗に並列に接続されるトランジスタを含み、トランジ
スタのゲート幅が当該トランジスタが並列に接続される
抵抗の抵抗値に逆比例するもしくは逆比例に類似する負
の相関を持つものである。
【００２７】この場合、トランジスタのゲート幅が抵抗
の抵抗値に逆比例するもしくは逆比例に類似する負の相
関を持つことにより、トランジスタの寄生抵抗の抵抗値
を抵抗の抵抗値に比例させることができるので、ゲート
幅を変更するだけで寄生抵抗を調整することができ、容
易に可変抵抗回路を製造することができる。
の抵抗値に逆比例するもしくは逆比例に類似する負の相
関を持つことにより、トランジスタの寄生抵抗の抵抗値
を抵抗の抵抗値に比例させることができるので、ゲート
幅を変更するだけで寄生抵抗を調整することができ、容
易に可変抵抗回路を製造することができる。
【００２８】（３）第３の発明 第３の発明に係る可変抵抗回路は、第１または第２の発
明に係る可変抵抗回路の構成において、Ｎ個の抵抗の各
抵抗値は、Ｒ×２i （ｉは０〜（Ｎ−１）の整数）
（Ω）に設定され、Ｎ個のスイッチの各寄生抵抗の抵抗
値は、ｒ×２i （Ω）に設定されるものである。
明に係る可変抵抗回路の構成において、Ｎ個の抵抗の各
抵抗値は、Ｒ×２i （ｉは０〜（Ｎ−１）の整数）
（Ω）に設定され、Ｎ個のスイッチの各寄生抵抗の抵抗
値は、ｒ×２i （Ω）に設定されるものである。
【００２９】この場合、Ｎ個の抵抗により２N 通りの抵
抗値を設定することができるので、可変抵抗回路の回路
面積を非常に小さくすることができるとともに、Ｎビッ
トの制御信号により２N 通りの抵抗値のうち任意の抵抗
値に設定することができるので、可変抵抗回路の制御が
容易となる。
抗値を設定することができるので、可変抵抗回路の回路
面積を非常に小さくすることができるとともに、Ｎビッ
トの制御信号により２N 通りの抵抗値のうち任意の抵抗
値に設定することができるので、可変抵抗回路の制御が
容易となる。
【００３０】（４）第４の発明 第４の発明に係る可変抵抗回路は、第１〜第３の発明に
係る可変抵抗回路の構成において、スイッチは、ＣＭＯ
Ｓスイッチからなる。この場合、可変抵抗回路を含む回
路をＣＭＯＳ集積回路により構成することができる。
係る可変抵抗回路の構成において、スイッチは、ＣＭＯ
Ｓスイッチからなる。この場合、可変抵抗回路を含む回
路をＣＭＯＳ集積回路により構成することができる。
【００３１】（５）第５の発明 第５の発明に係る演算増幅回路は、第１〜第４のいずれ
かの発明に係る可変抵抗回路と、可変抵抗回路が接続さ
れ、可変抵抗回路の抵抗値に応じて増幅率を変化させる
演算増幅器とを備えるものである。
かの発明に係る可変抵抗回路と、可変抵抗回路が接続さ
れ、可変抵抗回路の抵抗値に応じて増幅率を変化させる
演算増幅器とを備えるものである。
【００３２】本発明に係る演算増幅回路では、第１〜第
４のいずれかの発明に係る可変抵抗回路が演算増幅器に
接続され、高精度に抵抗値を変化させることができる可
変抵抗回路の抵抗値に応じて増幅率を変化させているの
で、高精度に増幅率を設定することができるとともに、
可変抵抗回路の回路面積が小さいので、演算増幅回路の
回路面積も小さくすることができる。
４のいずれかの発明に係る可変抵抗回路が演算増幅器に
接続され、高精度に抵抗値を変化させることができる可
変抵抗回路の抵抗値に応じて増幅率を変化させているの
で、高精度に増幅率を設定することができるとともに、
可変抵抗回路の回路面積が小さいので、演算増幅回路の
回路面積も小さくすることができる。
【００３３】（６）第６の発明 第６の発明に係る演算増幅回路は、第５の発明に係る演
算増幅回路の構成において、可変抵抗回路は、演算増幅
器の入力端子に接続され、Ｎ個の抵抗のうち最も抵抗値
の大きい抵抗が入力端子に接続されるものである。
算増幅回路の構成において、可変抵抗回路は、演算増幅
器の入力端子に接続され、Ｎ個の抵抗のうち最も抵抗値
の大きい抵抗が入力端子に接続されるものである。
【００３４】この場合、スイッチにより各抵抗を結合す
るノードに寄生容量が形成され、この寄生容量と各抵抗
によるＣＲ時定数による影響を受けるが、入力端子に接
続される抵抗の抵抗値が最も大きいので、最も抵抗値が
大きい抵抗に作用する寄生容量が最も小さくなり、トー
タルとして可変抵抗回路自体のＣＲ時定数を小さくする
ことができ、周波数特性の良好な演算増幅回路を実現す
ることができる。
るノードに寄生容量が形成され、この寄生容量と各抵抗
によるＣＲ時定数による影響を受けるが、入力端子に接
続される抵抗の抵抗値が最も大きいので、最も抵抗値が
大きい抵抗に作用する寄生容量が最も小さくなり、トー
タルとして可変抵抗回路自体のＣＲ時定数を小さくする
ことができ、周波数特性の良好な演算増幅回路を実現す
ることができる。
【００３５】（７）第７の発明 第７の発明に係る半導体集積回路は、第５または第６の
発明に係る演算増幅回路を含み、光ピックアップからの
出力信号を増幅する増幅回路を備え、増幅回路と他の回
路とがＣＭＯＳ集積回路により１チップ化して形成され
るものである。
発明に係る演算増幅回路を含み、光ピックアップからの
出力信号を増幅する増幅回路を備え、増幅回路と他の回
路とがＣＭＯＳ集積回路により１チップ化して形成され
るものである。
【００３６】本発明に係る半導体集積回路では、光ピッ
クアップからの出力信号を増幅する増幅回路に、高精度
に増幅率を設定することができるとともに、回路面積を
小さくすることができる第５または第６の発明に係る演
算増幅回路を用い、増幅回路を他の回路とＣＭＯＳ集積
回路により１チップ化して形成しているので、高精度か
つ省面積化された増幅回路を含む光ディスクドライブ装
置用の１チップＣＭＯＳ集積回路を実現することができ
る。
クアップからの出力信号を増幅する増幅回路に、高精度
に増幅率を設定することができるとともに、回路面積を
小さくすることができる第５または第６の発明に係る演
算増幅回路を用い、増幅回路を他の回路とＣＭＯＳ集積
回路により１チップ化して形成しているので、高精度か
つ省面積化された増幅回路を含む光ディスクドライブ装
置用の１チップＣＭＯＳ集積回路を実現することができ
る。
【００３７】
【発明の実施の形態】図１は、本発明の一実施の形態に
よる可変抵抗回路の構成を示す回路図である。
よる可変抵抗回路の構成を示す回路図である。
【００３８】図１において、可変抵抗回路ＶＴは、抵抗
Ｔ１〜Ｔ８およびスイッチＳ１〜Ｓ８を含む。抵抗Ｔ１
は、端子Ｎ１と抵抗Ｔ２との間に接続され、抵抗Ｔ１に
は並列にスイッチＳ１が接続される。以降同様に、並列
に接続された抵抗Ｔ２〜Ｔ８およびスイッチＳ２〜Ｓ８
が直列に接続される。スイッチＳ１〜Ｓ８には、８ビッ
トの制御信号ｄ１〜ｄ８が入力され、制御信号ｄ１〜ｄ
８に応じてスイッチＳ１〜Ｓ８がオン／オフする。
Ｔ１〜Ｔ８およびスイッチＳ１〜Ｓ８を含む。抵抗Ｔ１
は、端子Ｎ１と抵抗Ｔ２との間に接続され、抵抗Ｔ１に
は並列にスイッチＳ１が接続される。以降同様に、並列
に接続された抵抗Ｔ２〜Ｔ８およびスイッチＳ２〜Ｓ８
が直列に接続される。スイッチＳ１〜Ｓ８には、８ビッ
トの制御信号ｄ１〜ｄ８が入力され、制御信号ｄ１〜ｄ
８に応じてスイッチＳ１〜Ｓ８がオン／オフする。
【００３９】抵抗Ｔ１の抵抗値はＲ（Ω）であり、抵抗
Ｔ２の抵抗値は２Ｒ（Ω）であり、以降、抵抗Ｔ３〜Ｔ
８の各抵抗値は順次２倍に設定される。すなわち、抵抗
Ｔ１〜Ｔ８の各抵抗値は、Ｒ×２i （ｉ＝０〜７）
（Ω）に設定される。また、オンしたときのスイッチＳ
１〜Ｓ８の各寄生抵抗の抵抗値は、ｒ×２i （ｉ＝０〜
７）（Ω）に設定される。したがって、各抵抗Ｔ１〜Ｔ
８の抵抗値と当該抵抗に並列に接続されるスイッチＳ１
〜Ｓ８の寄生抵抗の抵抗値は比例する。
Ｔ２の抵抗値は２Ｒ（Ω）であり、以降、抵抗Ｔ３〜Ｔ
８の各抵抗値は順次２倍に設定される。すなわち、抵抗
Ｔ１〜Ｔ８の各抵抗値は、Ｒ×２i （ｉ＝０〜７）
（Ω）に設定される。また、オンしたときのスイッチＳ
１〜Ｓ８の各寄生抵抗の抵抗値は、ｒ×２i （ｉ＝０〜
７）（Ω）に設定される。したがって、各抵抗Ｔ１〜Ｔ
８の抵抗値と当該抵抗に並列に接続されるスイッチＳ１
〜Ｓ８の寄生抵抗の抵抗値は比例する。
【００４０】制御信号ｄ１〜ｄ８は８ビットのデータに
対応し、制御信号ｄ１が最下位ビットに対応する信号で
あり、制御信号ｄ８が最上位ビットに対応する信号であ
り、制御信号ｄ１〜ｄ８により、０〜２５５の各値を表
すことができる。制御信号ｄ１〜ｄ８が１のとき、スイ
ッチＳ１〜Ｓ８はオフし、０のときスイッチＳ１〜Ｓ８
はオンし、オンしたスイッチに接続される抵抗がバイパ
スされる。
対応し、制御信号ｄ１が最下位ビットに対応する信号で
あり、制御信号ｄ８が最上位ビットに対応する信号であ
り、制御信号ｄ１〜ｄ８により、０〜２５５の各値を表
すことができる。制御信号ｄ１〜ｄ８が１のとき、スイ
ッチＳ１〜Ｓ８はオフし、０のときスイッチＳ１〜Ｓ８
はオンし、オンしたスイッチに接続される抵抗がバイパ
スされる。
【００４１】例えば、制御信号ｄ１〜ｄ８として１、
１、１、１、１、１、１、１がスイッチＳ１〜Ｓ８に入
力されると、スイッチＳ１〜Ｓ８はすべてオフし、可変
抵抗回路ＶＴの抵抗値は、抵抗Ｔ１〜Ｔ８の抵抗値が加
算され、２５５Ｒ（Ω）となる。
１、１、１、１、１、１、１がスイッチＳ１〜Ｓ８に入
力されると、スイッチＳ１〜Ｓ８はすべてオフし、可変
抵抗回路ＶＴの抵抗値は、抵抗Ｔ１〜Ｔ８の抵抗値が加
算され、２５５Ｒ（Ω）となる。
【００４２】制御信号ｄ１〜ｄ８として０、１、１、
１、１、１、１、１が入力されると、スイッチＳ１がオ
ンし、スイッチＳ２〜Ｓ８はオフする。このとき、抵抗
Ｔ２〜Ｔ８は直列に接続され、この部分の抵抗値は２５
４Ｒ（Ω）となり、スイッチＳ１および抵抗Ｔ１の合成
抵抗値はｒ×Ｒ／（ｒ＋Ｒ）（Ω）となり、可変抵抗回
路ＶＴの抵抗値は２５４Ｒ＋ｒ×Ｒ／（ｒ＋Ｒ）（Ω）
となる。
１、１、１、１、１が入力されると、スイッチＳ１がオ
ンし、スイッチＳ２〜Ｓ８はオフする。このとき、抵抗
Ｔ２〜Ｔ８は直列に接続され、この部分の抵抗値は２５
４Ｒ（Ω）となり、スイッチＳ１および抵抗Ｔ１の合成
抵抗値はｒ×Ｒ／（ｒ＋Ｒ）（Ω）となり、可変抵抗回
路ＶＴの抵抗値は２５４Ｒ＋ｒ×Ｒ／（ｒ＋Ｒ）（Ω）
となる。
【００４３】制御信号ｄ１〜ｄ８として１、０、１、
１、１、１、１、１が入力されると、可変抵抗回路ＶＴ
の抵抗値は２５３Ｒ＋２ｒ×Ｒ／（ｒ＋Ｒ）（Ω）とな
り、以降同様に制御信号ｄ１〜ｄ８に応じて可変抵抗回
路ＶＴの抵抗値が変化し、１、０、０、０、０、０、
０、０が入力されると、可変抵抗回路ＶＴの抵抗値はＲ
＋２５４ｒ×Ｒ／（ｒ＋Ｒ）（Ω）となり、０、０、
０、０、０、０、０、０が入力されると、可変抵抗回路
ＶＴの抵抗値は２５５ｒ×Ｒ／（ｒ＋Ｒ）（Ω）とな
る。
１、１、１、１、１が入力されると、可変抵抗回路ＶＴ
の抵抗値は２５３Ｒ＋２ｒ×Ｒ／（ｒ＋Ｒ）（Ω）とな
り、以降同様に制御信号ｄ１〜ｄ８に応じて可変抵抗回
路ＶＴの抵抗値が変化し、１、０、０、０、０、０、
０、０が入力されると、可変抵抗回路ＶＴの抵抗値はＲ
＋２５４ｒ×Ｒ／（ｒ＋Ｒ）（Ω）となり、０、０、
０、０、０、０、０、０が入力されると、可変抵抗回路
ＶＴの抵抗値は２５５ｒ×Ｒ／（ｒ＋Ｒ）（Ω）とな
る。
【００４４】上記のように、可変抵抗回路ＶＴの抵抗値
は、制御信号ｄ１〜ｄ８に応じてＲ−ｒ×Ｒ／（ｒ＋
Ｒ）（Ω）ずつ変化する。このように、可変抵抗回路Ｖ
Ｔの抵抗値は、Ｒ−ｒ×Ｒ／（ｒ＋Ｒ）（Ω）の一定の
割合で変化し、線形性を確保することができる。
は、制御信号ｄ１〜ｄ８に応じてＲ−ｒ×Ｒ／（ｒ＋
Ｒ）（Ω）ずつ変化する。このように、可変抵抗回路Ｖ
Ｔの抵抗値は、Ｒ−ｒ×Ｒ／（ｒ＋Ｒ）（Ω）の一定の
割合で変化し、線形性を確保することができる。
【００４５】また、８個の抵抗Ｔ１〜Ｔ８により２8 通
りの抵抗値を設定することができるので、可変抵抗回路
ＶＴの回路面積を非常に小さくすることができるととも
に、８ビットの制御信号ｄ１〜ｄ８により２8 通りの抵
抗値のうち任意の抵抗値に設定することができるので、
可変抵抗回路ＶＴの抵抗値を容易に制御することができ
る。
りの抵抗値を設定することができるので、可変抵抗回路
ＶＴの回路面積を非常に小さくすることができるととも
に、８ビットの制御信号ｄ１〜ｄ８により２8 通りの抵
抗値のうち任意の抵抗値に設定することができるので、
可変抵抗回路ＶＴの抵抗値を容易に制御することができ
る。
【００４６】なお、上記の説明では、８個の抵抗および
スイッチを用いたが、直列に接続される抵抗およびスイ
ッチの数は上記の例に特に限定されず、可変すべき抵抗
値等に応じて他の数の抵抗およびスイッチを用いてもよ
い。また、各抵抗の抵抗値も上記の例に特に限定され
ず、可変すべき抵抗値等に応じて種々の抵抗値を用いる
ことができ、その配列も上記のように、端子Ｎ１から端
子Ｎ２へ順次増加させる配列に特に限定されず、各抵抗
を異なる位置に配列してもよい。また、寄生抵抗の抵抗
値は、抵抗の抵抗値に完全に比例しなくても、抵抗の抵
抗値に対して比例に類似する正の相関を持つようにして
もよい。
スイッチを用いたが、直列に接続される抵抗およびスイ
ッチの数は上記の例に特に限定されず、可変すべき抵抗
値等に応じて他の数の抵抗およびスイッチを用いてもよ
い。また、各抵抗の抵抗値も上記の例に特に限定され
ず、可変すべき抵抗値等に応じて種々の抵抗値を用いる
ことができ、その配列も上記のように、端子Ｎ１から端
子Ｎ２へ順次増加させる配列に特に限定されず、各抵抗
を異なる位置に配列してもよい。また、寄生抵抗の抵抗
値は、抵抗の抵抗値に完全に比例しなくても、抵抗の抵
抗値に対して比例に類似する正の相関を持つようにして
もよい。
【００４７】図２は、図１に示すスイッチＳ１〜Ｓ８の
一例を示す回路図である。図２に示すスイッチＳｉは、
Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、ＮＭ
ＯＳトランジスタという）Ｑ１、Ｐチャネル型ＭＯＳ電
界効果トランジスタ（以下、ＰＭＯＳトランジスタとい
う）Ｑ２およびインバータＩ１を含む。
一例を示す回路図である。図２に示すスイッチＳｉは、
Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、ＮＭ
ＯＳトランジスタという）Ｑ１、Ｐチャネル型ＭＯＳ電
界効果トランジスタ（以下、ＰＭＯＳトランジスタとい
う）Ｑ２およびインバータＩ１を含む。
【００４８】ＮＭＯＳトランジスタＱ１およびＰＭＯＳ
トランジスタＱ２は、端子Ｎ１１と端子１２との間に接
続され、ＮＭＯＳトランジスタＱ１のゲートにはインバ
ータＩ１を介して制御信号ｄｉ（ｉ＝１〜８）が入力さ
れ、ＰＭＯＳトランジスタＱ２のゲートには制御信号ｄ
ｉが入力され、ＣＭＯＳスイッチが構成される。したが
って、制御信号ｄｉとして１が入力されると、ＮＭＯＳ
トランジスタＱ１およびＰＭＯＳトランジスタＱ２がオ
フし、０が入力されるとオンする。
トランジスタＱ２は、端子Ｎ１１と端子１２との間に接
続され、ＮＭＯＳトランジスタＱ１のゲートにはインバ
ータＩ１を介して制御信号ｄｉ（ｉ＝１〜８）が入力さ
れ、ＰＭＯＳトランジスタＱ２のゲートには制御信号ｄ
ｉが入力され、ＣＭＯＳスイッチが構成される。したが
って、制御信号ｄｉとして１が入力されると、ＮＭＯＳ
トランジスタＱ１およびＰＭＯＳトランジスタＱ２がオ
フし、０が入力されるとオンする。
【００４９】上記のように構成されたＣＭＯＳスイッチ
を図１に示すスイッチＳ１〜Ｓ８に用いる場合、ＮＭＯ
ＳトランジスタＱ１およびＰＭＯＳトランジスタＱ２の
ゲート長は一定にし、ゲート幅Ｗを変化させ、スイッチ
の寄生抵抗の抵抗値を上記のように設定している。
を図１に示すスイッチＳ１〜Ｓ８に用いる場合、ＮＭＯ
ＳトランジスタＱ１およびＰＭＯＳトランジスタＱ２の
ゲート長は一定にし、ゲート幅Ｗを変化させ、スイッチ
の寄生抵抗の抵抗値を上記のように設定している。
【００５０】すなわち、スイッチＳ１のＮＭＯＳトラン
ジスタＱ１およびＰＭＯＳトランジスタＱ２のゲート幅
をＷとした場合、スイッチＳ２のＮＭＯＳトランジスタ
Ｑ１およびＰＭＯＳトランジスタＱ２のゲート幅はＷ／
２に設定され、スイッチＳ３のＮＭＯＳトランジスタＱ
１およびＰＭＯＳトランジスタＱ２のゲート幅はＷ／４
に設定され、以降同様にゲート幅が順次２分の１に設定
される。このようにゲート幅を変化させることにより、
各ＣＭＯＳスイッチの寄生抵抗の抵抗値を、ｒ×２i
（ｉ＝０〜７）（Ω）に設定することができる。
ジスタＱ１およびＰＭＯＳトランジスタＱ２のゲート幅
をＷとした場合、スイッチＳ２のＮＭＯＳトランジスタ
Ｑ１およびＰＭＯＳトランジスタＱ２のゲート幅はＷ／
２に設定され、スイッチＳ３のＮＭＯＳトランジスタＱ
１およびＰＭＯＳトランジスタＱ２のゲート幅はＷ／４
に設定され、以降同様にゲート幅が順次２分の１に設定
される。このようにゲート幅を変化させることにより、
各ＣＭＯＳスイッチの寄生抵抗の抵抗値を、ｒ×２i
（ｉ＝０〜７）（Ω）に設定することができる。
【００５１】また、上記のように、スイッチＳ１〜Ｓ８
をトランジスタで構成する場合、可変抵抗回路ＶＴの線
形性は、寄生抵抗の抵抗値の大きさに依存しないため、
トランジスタサイズを特別大きくする必要がなくなり、
可変抵抗回路の回路面積を小さくすることができる。
をトランジスタで構成する場合、可変抵抗回路ＶＴの線
形性は、寄生抵抗の抵抗値の大きさに依存しないため、
トランジスタサイズを特別大きくする必要がなくなり、
可変抵抗回路の回路面積を小さくすることができる。
【００５２】なお、スイッチＳ１〜Ｓ８は、上記のＣＭ
ＯＳスイッチに特に限定されず、オンしたときの寄生抵
抗の抵抗値を接続される抵抗の抵抗値に応じて設定でき
るものであれば、他のスイッチを用いてもよい。また、
トランジスタのゲート幅は、抵抗の抵抗値に完全に逆比
例しなくても、抵抗の抵抗値に対して逆比例に類似する
負の相関を持つようにしてもよい。
ＯＳスイッチに特に限定されず、オンしたときの寄生抵
抗の抵抗値を接続される抵抗の抵抗値に応じて設定でき
るものであれば、他のスイッチを用いてもよい。また、
トランジスタのゲート幅は、抵抗の抵抗値に完全に逆比
例しなくても、抵抗の抵抗値に対して逆比例に類似する
負の相関を持つようにしてもよい。
【００５３】図３は、図１に示す可変抵抗回路を用いた
演算増幅回路の一例を示す図である。図３に示す演算増
幅回路は、可変抵抗回路ＶＴ、演算増幅器１および抵抗
Ｔ９を含む。
演算増幅回路の一例を示す図である。図３に示す演算増
幅回路は、可変抵抗回路ＶＴ、演算増幅器１および抵抗
Ｔ９を含む。
【００５４】図３において、演算増幅器１の反転入力端
子と端子Ｎ１との間には抵抗Ｔ９が接続され、非反転入
力端子は所定の基準電圧を受ける。また、演算増幅器１
の反転入力端子と出力端子との間には負帰還ループを構
成する図１に示す可変抵抗回路ＶＴが接続され、抵抗Ｔ
１およびスイッチＳ１が出力端子に接続され、抵抗Ｔ８
およびスイッチＳ８が反転入力端子に接続されている。
子と端子Ｎ１との間には抵抗Ｔ９が接続され、非反転入
力端子は所定の基準電圧を受ける。また、演算増幅器１
の反転入力端子と出力端子との間には負帰還ループを構
成する図１に示す可変抵抗回路ＶＴが接続され、抵抗Ｔ
１およびスイッチＳ１が出力端子に接続され、抵抗Ｔ８
およびスイッチＳ８が反転入力端子に接続されている。
【００５５】上記の構成により、図３に示す演算増幅回
路では、可変抵抗回路ＶＴの抵抗値をＶＲとし、抵抗Ｔ
９の抵抗値をＲｆとすると、端子Ｎ１に入力される信号
は、ＶＲ／Ｒｆの増幅率で増幅され、端子Ｎ３から出力
される。このとき、可変抵抗回路ＶＴは、制御信号ｄ１
〜ｄ８に応じて２５６段階で抵抗値ＶＲを良好な線形性
で変化させることができるので、端子Ｎ１から入力され
る信号を高精度に増幅して端子Ｎ３から出力することが
できる。
路では、可変抵抗回路ＶＴの抵抗値をＶＲとし、抵抗Ｔ
９の抵抗値をＲｆとすると、端子Ｎ１に入力される信号
は、ＶＲ／Ｒｆの増幅率で増幅され、端子Ｎ３から出力
される。このとき、可変抵抗回路ＶＴは、制御信号ｄ１
〜ｄ８に応じて２５６段階で抵抗値ＶＲを良好な線形性
で変化させることができるので、端子Ｎ１から入力され
る信号を高精度に増幅して端子Ｎ３から出力することが
できる。
【００５６】また、端子Ｎ３側から抵抗Ｔ１〜Ｔ８の抵
抗値が順次大きくなり、反転入力端子に接続される抵抗
Ｔ８の抵抗値が最も大きくなっている。このとき、各抵
抗Ｔ１〜Ｔ８を結合するノードに各スイッチＳ１〜Ｓ８
により寄生容量が形成され、抵抗の抵抗値が大きいとＣ
Ｒ時定数が大きくなり、演算増幅回路の周波数特性が悪
化する。
抗値が順次大きくなり、反転入力端子に接続される抵抗
Ｔ８の抵抗値が最も大きくなっている。このとき、各抵
抗Ｔ１〜Ｔ８を結合するノードに各スイッチＳ１〜Ｓ８
により寄生容量が形成され、抵抗の抵抗値が大きいとＣ
Ｒ時定数が大きくなり、演算増幅回路の周波数特性が悪
化する。
【００５７】しかしながら、図３に示す演算増幅回路で
は、上記のように各抵抗Ｔ１〜Ｔ８が配列されているた
め、演算増幅器の出力端子から帰還される信号は、抵抗
値の小さい抵抗１から順に伝達されていく。このとき、
最初の抵抗Ｒ１の先には複数のノードが存在し、寄生容
量が最も大きくなるが、最後の抵抗Ｒ８の先には一つの
ノードしか存在せず、寄生容量も最も小さくなる。した
がって、抵抗値が最も大きい抵抗Ｒ８に作用する寄生容
量を最も小さくすることができ、トータルとして可変抵
抗回路自体のＣＲ時定数を小さくすることができ、演算
増幅回路の周波数特性を向上することができる。
は、上記のように各抵抗Ｔ１〜Ｔ８が配列されているた
め、演算増幅器の出力端子から帰還される信号は、抵抗
値の小さい抵抗１から順に伝達されていく。このとき、
最初の抵抗Ｒ１の先には複数のノードが存在し、寄生容
量が最も大きくなるが、最後の抵抗Ｒ８の先には一つの
ノードしか存在せず、寄生容量も最も小さくなる。した
がって、抵抗値が最も大きい抵抗Ｒ８に作用する寄生容
量を最も小さくすることができ、トータルとして可変抵
抗回路自体のＣＲ時定数を小さくすることができ、演算
増幅回路の周波数特性を向上することができる。
【００５８】なお、上記の説明では、負帰還ループを構
成する抵抗に可変抵抗回路ＶＴを用いる場合の各抵抗の
配列について説明したが、上記と同様の理由により入力
抵抗として可変抵抗回路ＶＴを用いる場合も反転入力端
子に接続される抵抗の抵抗値を最も大きくすることが好
ましい。
成する抵抗に可変抵抗回路ＶＴを用いる場合の各抵抗の
配列について説明したが、上記と同様の理由により入力
抵抗として可変抵抗回路ＶＴを用いる場合も反転入力端
子に接続される抵抗の抵抗値を最も大きくすることが好
ましい。
【００５９】図４は、図３に示す演算増幅回路を用いた
ＲＦアンプのトラッキング系の信号処理部の構成を示す
回路図である。
ＲＦアンプのトラッキング系の信号処理部の構成を示す
回路図である。
【００６０】なお、図４では、非点収差法を用いたフォ
ーカスサーボを行うために中心部に設けられた４分割光
検出部と、３ビーム法によるトラッキングサーボを行う
ために４分割光検出部の両側に設けられた２つの光検出
部とからなる光検出部を用いた光ピックアップから出力
される各信号を処理するＣＤ−ＲＯＭドライブ用のＲＦ
アンプのうち、トラッキングサーボを行うためにトラッ
キングサーボ用の一方の光検出部からのトラッキング信
号Ｅから他方の光検出部のトラッキング信号Ｆを減算し
てトラッキングエラー信号ＴＥを出力する部分を示して
いる。
ーカスサーボを行うために中心部に設けられた４分割光
検出部と、３ビーム法によるトラッキングサーボを行う
ために４分割光検出部の両側に設けられた２つの光検出
部とからなる光検出部を用いた光ピックアップから出力
される各信号を処理するＣＤ−ＲＯＭドライブ用のＲＦ
アンプのうち、トラッキングサーボを行うためにトラッ
キングサーボ用の一方の光検出部からのトラッキング信
号Ｅから他方の光検出部のトラッキング信号Ｆを減算し
てトラッキングエラー信号ＴＥを出力する部分を示して
いる。
【００６１】図４に示すＲＦアンプは、抵抗Ｔ１１〜Ｔ
２３、演算増幅器１１〜１８、可変抵抗回路ＶＴ１１〜
ＶＴ１５、コンデンサＣ１１，Ｃ１２および可変コンデ
ンサＶＣ１１を含む。
２３、演算増幅器１１〜１８、可変抵抗回路ＶＴ１１〜
ＶＴ１５、コンデンサＣ１１，Ｃ１２および可変コンデ
ンサＶＣ１１を含む。
【００６２】抵抗Ｔ１１の一端は、端子Ｎ１１に接続さ
れ、一方の光検出部からトラッキング信号Ｅを受ける。
演算増幅器１１の反転入力端子は抵抗Ｔ１１の他端に接
続され、非反転入力端子はシフト電圧ＶＲＥＦ１を受け
る端子Ｎ１３に接続され、反転入力端子と出力端子との
間には抵抗Ｔ１３が接続される。これにより、端子Ｎ１
１から入力されるトラッキング信号Ｅをシフト電圧ＶＲ
ＥＦ１により５Ｖ系の信号から３Ｖ系の信号にシフトす
るレベルシフト回路が構成される。
れ、一方の光検出部からトラッキング信号Ｅを受ける。
演算増幅器１１の反転入力端子は抵抗Ｔ１１の他端に接
続され、非反転入力端子はシフト電圧ＶＲＥＦ１を受け
る端子Ｎ１３に接続され、反転入力端子と出力端子との
間には抵抗Ｔ１３が接続される。これにより、端子Ｎ１
１から入力されるトラッキング信号Ｅをシフト電圧ＶＲ
ＥＦ１により５Ｖ系の信号から３Ｖ系の信号にシフトす
るレベルシフト回路が構成される。
【００６３】演算増幅器１１の出力端子と演算増幅器１
３の反転入力端子との間には可変抵抗回路ＶＴ１１が接
続され、演算増幅器１３の非反転入力端子は所定の基準
電圧を受け、演算増幅器１３の反転入力端子と出力端子
との間には抵抗Ｔ１５が接続される。可変抵抗回路ＶＴ
１１は、複数の抵抗を用いて図１に示す可変抵抗回路と
同様に構成され、可変抵抗回路ＶＴ１１の抵抗値として
４種類の抵抗値を設定することができる。
３の反転入力端子との間には可変抵抗回路ＶＴ１１が接
続され、演算増幅器１３の非反転入力端子は所定の基準
電圧を受け、演算増幅器１３の反転入力端子と出力端子
との間には抵抗Ｔ１５が接続される。可変抵抗回路ＶＴ
１１は、複数の抵抗を用いて図１に示す可変抵抗回路と
同様に構成され、可変抵抗回路ＶＴ１１の抵抗値として
４種類の抵抗値を設定することができる。
【００６４】これにより、プログラマブルゲインアンプ
が構成され、プログラマブルゲインアンプの増幅率とし
て、０ｄＢ、６ｄＢ、１４ｄＢ、２０ｄＢの増幅率を設
定することができる。したがって、図４に示すＲＦアン
プでは、増幅率を６ｄＢ切り替えることにより３００ｍ
Ｖおよび６００ｍＶの信号を出力する２種類の光ピック
アップに対応することができるとともに、増幅率を１４
ｄＢ切り替えることによりＣＤ−ＲＷドライブ用の光ピ
ックアップにも対応することができる。
が構成され、プログラマブルゲインアンプの増幅率とし
て、０ｄＢ、６ｄＢ、１４ｄＢ、２０ｄＢの増幅率を設
定することができる。したがって、図４に示すＲＦアン
プでは、増幅率を６ｄＢ切り替えることにより３００ｍ
Ｖおよび６００ｍＶの信号を出力する２種類の光ピック
アップに対応することができるとともに、増幅率を１４
ｄＢ切り替えることによりＣＤ−ＲＷドライブ用の光ピ
ックアップにも対応することができる。
【００６５】演算増幅器１３の出力端子と演算増幅器１
５の反転入力端子との間には抵抗Ｔ１７が接続され、演
算増幅器１５の非反転入力端子は所定の基準電圧を受
け、演算増幅器１５の反転入力端子と出力端子との間に
は可変抵抗回路ＶＴ１３が接続されている。可変抵抗回
路ＶＴ１３は、図１に示す可変抵抗回路と同様に構成さ
れ、８ビットの制御信号に応じて抵抗値を２５６段階切
り替えることができる。これにより、バランス回路が構
成され、８ビットの制御信号に応じて０ｄＢ〜６ｄＢの
範囲を２５６段階で切り替えることができる。
５の反転入力端子との間には抵抗Ｔ１７が接続され、演
算増幅器１５の非反転入力端子は所定の基準電圧を受
け、演算増幅器１５の反転入力端子と出力端子との間に
は可変抵抗回路ＶＴ１３が接続されている。可変抵抗回
路ＶＴ１３は、図１に示す可変抵抗回路と同様に構成さ
れ、８ビットの制御信号に応じて抵抗値を２５６段階切
り替えることができる。これにより、バランス回路が構
成され、８ビットの制御信号に応じて０ｄＢ〜６ｄＢの
範囲を２５６段階で切り替えることができる。
【００６６】抵抗Ｔ１２の一端は、端子Ｎ１２に接続さ
れ、他方の光検出部からトラッキング信号Ｆを受ける。
演算増幅器１２の反転入力端子は抵抗Ｔ１２の他端に接
続され、非反転入力端子はシフト電圧ＶＲＥＦ１を受け
る端子Ｎ１３に接続され、反転入力端子と出力端子との
間には抵抗Ｔ１４が接続される。これにより、端子Ｎ１
２から入力されるトラッキング信号Ｆをシフト電圧ＶＲ
ＥＦ１により５Ｖ系の信号から３Ｖ系の信号にシフトす
るレベルシフト回路が構成される。
れ、他方の光検出部からトラッキング信号Ｆを受ける。
演算増幅器１２の反転入力端子は抵抗Ｔ１２の他端に接
続され、非反転入力端子はシフト電圧ＶＲＥＦ１を受け
る端子Ｎ１３に接続され、反転入力端子と出力端子との
間には抵抗Ｔ１４が接続される。これにより、端子Ｎ１
２から入力されるトラッキング信号Ｆをシフト電圧ＶＲ
ＥＦ１により５Ｖ系の信号から３Ｖ系の信号にシフトす
るレベルシフト回路が構成される。
【００６７】演算増幅器１２の出力端子と演算増幅器１
４の反転入力端子との間には可変抵抗回路ＶＴ１２が接
続され、演算増幅器１４の非反転入力端子は所定の基準
電圧を受け、演算増幅器１４の反転入力端子と出力端子
との間には抵抗Ｔ１６が接続される。可変抵抗回路ＶＴ
１２は、可変抵抗回路ＶＴ１１と同様に構成され、可変
抵抗回路ＶＴ１２の抵抗値として４種類の抵抗値が設定
できる。これにより、プログラマブルゲインアンプが構
成され、プログラマブルゲインアンプの増幅率として、
０ｄＢ、６ｄＢ、１４ｄＢ、２０ｄＢの増幅率を設定す
ることができる。
４の反転入力端子との間には可変抵抗回路ＶＴ１２が接
続され、演算増幅器１４の非反転入力端子は所定の基準
電圧を受け、演算増幅器１４の反転入力端子と出力端子
との間には抵抗Ｔ１６が接続される。可変抵抗回路ＶＴ
１２は、可変抵抗回路ＶＴ１１と同様に構成され、可変
抵抗回路ＶＴ１２の抵抗値として４種類の抵抗値が設定
できる。これにより、プログラマブルゲインアンプが構
成され、プログラマブルゲインアンプの増幅率として、
０ｄＢ、６ｄＢ、１４ｄＢ、２０ｄＢの増幅率を設定す
ることができる。
【００６８】演算増幅器１４の出力端子と演算増幅器１
６の反転入力端子との間には抵抗Ｔ１８が接続され、演
算増幅器１６の非反転入力端子は外部から設定可能な基
準電圧ＶＤＡ２を受ける端子Ｎ２５に接続され、演算増
幅器１６の反転入力端子と出力端子との間には可変抵抗
回路ＶＴ１４が接続されている。可変抵抗回路ＶＴ１４
は、可変抵抗回路ＶＴ１３と同様に構成され、８ビット
の制御信号に応じて抵抗値を２５６段階切り替えること
ができる。これにより、バランス回路が構成され、８ビ
ットの制御信号に応じて０ｄＢ〜６ｄＢの範囲を２５６
段階で切り替えることができる。
６の反転入力端子との間には抵抗Ｔ１８が接続され、演
算増幅器１６の非反転入力端子は外部から設定可能な基
準電圧ＶＤＡ２を受ける端子Ｎ２５に接続され、演算増
幅器１６の反転入力端子と出力端子との間には可変抵抗
回路ＶＴ１４が接続されている。可変抵抗回路ＶＴ１４
は、可変抵抗回路ＶＴ１３と同様に構成され、８ビット
の制御信号に応じて抵抗値を２５６段階切り替えること
ができる。これにより、バランス回路が構成され、８ビ
ットの制御信号に応じて０ｄＢ〜６ｄＢの範囲を２５６
段階で切り替えることができる。
【００６９】演算増幅器１５の出力端子と演算増幅器１
７の非反転入力端子との間には抵抗Ｔ１９が接続され、
演算増幅器１７の反転入力端子と非反転出力端子との間
にはコンデンサＣ１１および抵抗Ｔ２１が接続され、演
算増幅器１６の出力端子と演算増幅器１７の非反転入力
端子との間には抵抗Ｔ２０が接続され、演算増幅器１７
の非反転入力端子と反転出力端子との間には抵抗Ｔ２２
およびコンデンサＣ１２が接続され、演算増幅器１７の
反転出力端子は所定の基準電圧を受ける。これにより、
減算回路が構成され、演算増幅器１６の出力から演算増
幅器１５の出力を減算した信号が演算増幅器１７の非反
転出力端子から出力される。
７の非反転入力端子との間には抵抗Ｔ１９が接続され、
演算増幅器１７の反転入力端子と非反転出力端子との間
にはコンデンサＣ１１および抵抗Ｔ２１が接続され、演
算増幅器１６の出力端子と演算増幅器１７の非反転入力
端子との間には抵抗Ｔ２０が接続され、演算増幅器１７
の非反転入力端子と反転出力端子との間には抵抗Ｔ２２
およびコンデンサＣ１２が接続され、演算増幅器１７の
反転出力端子は所定の基準電圧を受ける。これにより、
減算回路が構成され、演算増幅器１６の出力から演算増
幅器１５の出力を減算した信号が演算増幅器１７の非反
転出力端子から出力される。
【００７０】演算増幅器１７の非反転出力端子と演算増
幅器１８の反転入力端子との間には可変抵抗回路ＶＴ１
５が接続され、演算増幅器１８の非反転入力端子は所定
の基準電圧を受け、演算増幅器１８の反転入力端子と出
力端子との間には可変コンデンサＶＣ１１および抵抗Ｔ
２３が接続される。
幅器１８の反転入力端子との間には可変抵抗回路ＶＴ１
５が接続され、演算増幅器１８の非反転入力端子は所定
の基準電圧を受け、演算増幅器１８の反転入力端子と出
力端子との間には可変コンデンサＶＣ１１および抵抗Ｔ
２３が接続される。
【００７１】可変抵抗回路ＶＴ１５は、複数の抵抗を用
いて図１に示す可変抵抗回路と同様に構成され、４ビッ
トの制御信号に応じて抵抗値を１６段階切り替えること
ができる。また、可変コンデンサＶＣ１１は、その容量
として２種類の容量を設定することができるように構成
されている。
いて図１に示す可変抵抗回路と同様に構成され、４ビッ
トの制御信号に応じて抵抗値を１６段階切り替えること
ができる。また、可変コンデンサＶＣ１１は、その容量
として２種類の容量を設定することができるように構成
されている。
【００７２】これにより、プログラマブルゲインアンプ
が構成され、４ビットの制御信号に応じて−６ｄＢ〜６
ｄＢの範囲を１６段階で切り替えることができるととも
に、２種類の周波数特性を設定することができる。
が構成され、４ビットの制御信号に応じて−６ｄＢ〜６
ｄＢの範囲を１６段階で切り替えることができるととも
に、２種類の周波数特性を設定することができる。
【００７３】上記の構成により、一方の光検出部のトラ
ッキング信号Ｅは、レベルシフト回路として機能する演
算増幅器１１によりシフト電圧ＶＲＥＦ１により５Ｖ系
の信号から３Ｖ系の信号にシフトされ、プログラマブル
ゲインアンプとして機能する演算増幅器１３により０ｄ
Ｂ、６ｄＢ、１４ｄＢ、２０ｄＢのいずれかの増幅率に
より増幅され、バランス回路として機能する演算増幅器
１５により０ｄＢ〜６ｄＢの範囲で２５６段階のいずれ
かのレベルでバランス調整され、他方の光検出部の出力
信号Ｆも上記と同様に処理される。
ッキング信号Ｅは、レベルシフト回路として機能する演
算増幅器１１によりシフト電圧ＶＲＥＦ１により５Ｖ系
の信号から３Ｖ系の信号にシフトされ、プログラマブル
ゲインアンプとして機能する演算増幅器１３により０ｄ
Ｂ、６ｄＢ、１４ｄＢ、２０ｄＢのいずれかの増幅率に
より増幅され、バランス回路として機能する演算増幅器
１５により０ｄＢ〜６ｄＢの範囲で２５６段階のいずれ
かのレベルでバランス調整され、他方の光検出部の出力
信号Ｆも上記と同様に処理される。
【００７４】このようにして、レベル等が調整された出
力信号Ｅ，Ｆは、減算回路として機能する演算増幅器１
７により減算され、最後に、演算増幅器１８により−６
ｄＢ〜６ｄＢの範囲で１６段階のいずれかの増幅率で増
幅され、トラッキングエラー信号ＴＥが出力される。
力信号Ｅ，Ｆは、減算回路として機能する演算増幅器１
７により減算され、最後に、演算増幅器１８により−６
ｄＢ〜６ｄＢの範囲で１６段階のいずれかの増幅率で増
幅され、トラッキングエラー信号ＴＥが出力される。
【００７５】また、図示を省略したフォーカス系の信号
処理部も上記と同様に構成され、４分割光検出部の出力
信号Ａ，Ｂ，Ｃ，Ｄを用いて（Ａ＋Ｃ）−（Ｂ＋Ｄ）を
演算し、フォーカスエラー信号ＦＥが出力される。
処理部も上記と同様に構成され、４分割光検出部の出力
信号Ａ，Ｂ，Ｃ，Ｄを用いて（Ａ＋Ｃ）−（Ｂ＋Ｄ）を
演算し、フォーカスエラー信号ＦＥが出力される。
【００７６】上記のように、図４に示すＲＦアンプで
は、多くの可変抵抗回路を用いており、本発明の可変抵
抗回路を用いることにより、可変抵抗回路を省面積化す
ることができるとともに、抵抗値を高精度に設定するこ
とができる。したがって、ＲＦアンプ自体を省面積化す
ることができるとともに、高精度化することができる。
は、多くの可変抵抗回路を用いており、本発明の可変抵
抗回路を用いることにより、可変抵抗回路を省面積化す
ることができるとともに、抵抗値を高精度に設定するこ
とができる。したがって、ＲＦアンプ自体を省面積化す
ることができるとともに、高精度化することができる。
【００７７】図５は、図４に示すＲＦアンプを含むＣＤ
−ＲＯＭドライブ用半導体集積回路の構成を示すブロッ
ク図である。
−ＲＯＭドライブ用半導体集積回路の構成を示すブロッ
ク図である。
【００７８】図５に示す半導体集積回路１００は、ＲＦ
アンプ１０１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回
路１０４、マイコン１０５、エラー訂正回路１０６およ
びＤＲＡＭ１０７を含む。
アンプ１０１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回
路１０４、マイコン１０５、エラー訂正回路１０６およ
びＤＲＡＭ１０７を含む。
【００７９】半導体集積回路１００は、ＲＦアンプ１０
１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回路１０４、
マイコン１０５、エラー訂正回路１０６およびＤＲＡＭ
１０７をＣＭＯＳプロセスにより集積化して１チップ化
したＣＭＯＳ集積回路である。なお、ＤＲＡＭ１０７
は、コスト的な観点から、別チップとし、ＲＦアンプ１
０１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回路１０
４、マイコン１０５およびエラー訂正回路１０６をＣＭ
ＯＳ集積回路として１チップ化し、これらを同一パッケ
ージ内に封止するようにしてもよい。
１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回路１０４、
マイコン１０５、エラー訂正回路１０６およびＤＲＡＭ
１０７をＣＭＯＳプロセスにより集積化して１チップ化
したＣＭＯＳ集積回路である。なお、ＤＲＡＭ１０７
は、コスト的な観点から、別チップとし、ＲＦアンプ１
０１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回路１０
４、マイコン１０５およびエラー訂正回路１０６をＣＭ
ＯＳ集積回路として１チップ化し、これらを同一パッケ
ージ内に封止するようにしてもよい。
【００８０】光ピックアップ１１０によりＣＤ−ＲＯＭ
ディスク上に記録されたデータがＲＦ信号に変換され、
ＲＦアンプ１０１へ出力される。ＲＦアンプ１０１は、
図４に示すＲＦアンプと同様に構成され、入力されたＲ
Ｆ信号から上記の処理によりフォーカスエラー信号、ト
ラッキングエラー信号および再生信号（ＥＦＭ（Eight
to Fourteen Modulation）信号）等を生成し、ＤＳＰ１
０２へ出力する。
ディスク上に記録されたデータがＲＦ信号に変換され、
ＲＦアンプ１０１へ出力される。ＲＦアンプ１０１は、
図４に示すＲＦアンプと同様に構成され、入力されたＲ
Ｆ信号から上記の処理によりフォーカスエラー信号、ト
ラッキングエラー信号および再生信号（ＥＦＭ（Eight
to Fourteen Modulation）信号）等を生成し、ＤＳＰ１
０２へ出力する。
【００８１】ＤＳＰ１０２およびサーボ回路１０４は、
フォーカスエラー信号およびトラッキングエラー信号等
から光ピックアップ１１０を制御するための制御信号を
作成し、駆動回路１２０へ出力する。駆動回路１２０
は、入力された制御信号に応じて光ピックアップ１１０
内のアクチュエータを駆動し、良好なＲＦ信号を再生す
るように光ピックアップ１１０が制御される。
フォーカスエラー信号およびトラッキングエラー信号等
から光ピックアップ１１０を制御するための制御信号を
作成し、駆動回路１２０へ出力する。駆動回路１２０
は、入力された制御信号に応じて光ピックアップ１１０
内のアクチュエータを駆動し、良好なＲＦ信号を再生す
るように光ピックアップ１１０が制御される。
【００８２】エラー訂正回路１０６は、ＤＲＡＭ１０７
を用いて再生データのエラー訂正を行い、音声信号を再
生する場合はＤＡＣ１０３により再生データをアナログ
信号へ変換して出力する。
を用いて再生データのエラー訂正を行い、音声信号を再
生する場合はＤＡＣ１０３により再生データをアナログ
信号へ変換して出力する。
【００８３】マイコン２４０は、ドライブ全体の動作を
制御するシステムコントローラとして機能し、必要に応
じてＤＳＰ１０２等とデータ等を送受信し、ＣＤ−ＲＯ
Ｍドライブの種々の動作が実行される。
制御するシステムコントローラとして機能し、必要に応
じてＤＳＰ１０２等とデータ等を送受信し、ＣＤ−ＲＯ
Ｍドライブの種々の動作が実行される。
【００８４】上記のように、図５に示す半導体集積回路
１００では、省面積かつ高精度なＲＦアンプ１０１を用
いることにより、他のブロックを含めてＣＭＯＳプロセ
スにより１チップ化することができ、小型でかつ高性能
なＣＤ−ＲＯＭ用の１チップＣＭＯＳ集積回路を実現す
ることができる。
１００では、省面積かつ高精度なＲＦアンプ１０１を用
いることにより、他のブロックを含めてＣＭＯＳプロセ
スにより１チップ化することができ、小型でかつ高性能
なＣＤ−ＲＯＭ用の１チップＣＭＯＳ集積回路を実現す
ることができる。
【００８５】なお、上記の説明では、ＣＤ−ＲＯＭドラ
イブの回路を例に説明したが、本発明の可変抵抗回路等
が適用される回路は、この例に特に限定されず、省面積
かつ高精度が要求される種々の回路に同様に適用するこ
とができ、同様の効果を得ることができる。
イブの回路を例に説明したが、本発明の可変抵抗回路等
が適用される回路は、この例に特に限定されず、省面積
かつ高精度が要求される種々の回路に同様に適用するこ
とができ、同様の効果を得ることができる。
【図１】本発明の一実施の形態による可変抵抗回路の構
成を示す回路図である。
成を示す回路図である。
【図２】図１に示すスイッチの一例を示す回路図であ
る。
る。
【図３】図１に示す可変抵抗回路を用いた演算増幅回路
の一例を示す図である。
の一例を示す図である。
【図４】図３に示す演算増幅回路を用いたＲＦアンプの
トラッキング系の信号処理部の構成を示す回路図であ
る。
トラッキング系の信号処理部の構成を示す回路図であ
る。
【図５】図４に示すＲＦアンプを含むＣＤ−ＲＯＭドラ
イブ用半導体集積回路の構成を示すブロック図である。
イブ用半導体集積回路の構成を示すブロック図である。
【図６】従来のＣＤ−ＲＯＭドライブに用いられる半導
体集積回路の構成を示すブロック図である。
体集積回路の構成を示すブロック図である。
【図７】従来の可変抵抗回路の構成を示す回路図であ
る。
る。
【図８】従来の他の可変抵抗回路の構成を示す回路図で
ある。
ある。
Ｓ１〜Ｓ８ スイッチ Ｔ１〜Ｔ８ 抵抗 ＶＴ，ＶＴ１１〜ＶＴ１５ 可変抵抗回路 Ｓｉ ＣＭＯＳスイッチ １，１１〜１８ 演算増幅器 １００ 半導体集積回路 １０１ ＲＦアンプ １０２ ＤＳＰ １０３ ＤＡＣ １０４ サーボ回路 １０５ マイコン １０６ エラー訂正回路 １０７ ＤＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷 邦之 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5D090 AA01 BB02 CC04 EE17 5J026 AA09 AA17 5J092 AA01 AA47 AA51 AA56 CA88 CA92 CA98 FA20 HA10 HA17 HA25 HA26 HA29 HA30 HA38 HA39 KA00 KA04 KA18 KA33 KA34 MA13 UL01 5J098 AA03 AA11 AB02 AB34 AC06 AC10 AC20 AC27 AD14 EA01 EA08
Claims (7)
- 【請求項１】 少なくとも一つの抵抗の抵抗値が異な
り、直列に接続されるＮ（Ｎは２以上の整数）個の抵抗
と、前記Ｎ個の抵抗の各々に並列に接続されるＮ個のス
イッチとを備え、前記Ｎ個のスイッチをオン／オフする
ことにより抵抗値を変化させる可変抵抗回路であって、 オンされたときの前記Ｎ個のスイッチの各々の寄生抵抗
の抵抗値が、当該スイッチが並列に接続される抵抗の抵
抗値に比例するもしくは比例に類似する正の相関を持つ
ことを特徴とする可変抵抗回路。 - 【請求項２】 前記Ｎ個のスイッチの各々は、前記抵抗
に並列に接続されるトランジスタを含み、前記トランジ
スタのゲート幅が当該トランジスタが並列に接続される
抵抗の抵抗値に逆比例するもしくは逆比例に類似する負
の相関を持つことを特徴とする請求項１記載の可変抵抗
回路。 - 【請求項３】 前記Ｎ個の抵抗の各抵抗値は、Ｒ×２i
（Ω）（ｉは０〜（Ｎ−１）の整数）に設定され、前記
Ｎ個のスイッチの各寄生抵抗の抵抗値は、ｒ×２i
（Ω）に設定されることを特徴とする請求項１または２
記載の可変抵抗回路。 - 【請求項４】 前記スイッチは、ＣＭＯＳスイッチから
なることを特徴とする請求項１〜３のいずれかに記載の
可変抵抗回路。 - 【請求項５】 請求項１〜４のいずれかに記載の可変抵
抗回路と、前記可変抵抗回路が接続され、前記可変抵抗
回路の抵抗値に応じて増幅率を変化させる演算増幅器と
を備えることを特徴とする演算増幅回路。 - 【請求項６】 前記可変抵抗回路は、前記演算増幅器の
入力端子に接続され、前記Ｎ個の抵抗のうち最も抵抗値
の大きい抵抗が前記入力端子に接続されることを特徴と
する請求項５記載の演算増幅回路。 - 【請求項７】 請求項５または６記載の演算増幅回路を
含み、光ピックアップからの出力信号を増幅する増幅回
路を備え、前記増幅回路と他の回路とがＣＭＯＳ集積回
路により１チップ化して形成されることを特徴とする半
導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000056771A JP3374115B2 (ja) | 2000-03-02 | 2000-03-02 | 可変抵抗回路、演算増幅回路および集積回路 |
| KR1020010010439A KR100676354B1 (ko) | 2000-03-02 | 2001-02-28 | 가변 저항 회로, 연산 증폭 회로, 반도체 집적 회로,시상수 전환 회로 및 파형 성형 회로 |
| US09/795,443 US6403943B2 (en) | 2000-03-02 | 2001-03-01 | Variable resistance circuit, operational amplification circuit, semiconductor integrated circuit, time constant switching circuit and waveform shaping circuit |
| US10/137,427 US6538246B2 (en) | 2000-03-02 | 2002-05-03 | Variable resistance circuit, operational amplification circuit, semiconductor integrated circuit, time constant switching circuit and waveform shaping circuit |
| US10/358,310 US6696680B2 (en) | 2000-03-02 | 2003-02-05 | Variable resistance circuit, operational amplification circuit and semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000056771A JP3374115B2 (ja) | 2000-03-02 | 2000-03-02 | 可変抵抗回路、演算増幅回路および集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001244791A true JP2001244791A (ja) | 2001-09-07 |
| JP3374115B2 JP3374115B2 (ja) | 2003-02-04 |
Family
ID=18577660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000056771A Expired - Fee Related JP3374115B2 (ja) | 2000-03-02 | 2000-03-02 | 可変抵抗回路、演算増幅回路および集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3374115B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900752B2 (en) | 2002-07-16 | 2005-05-31 | Kabushiki Kaisha Toshiba | Stepwise zero-data-detection mute circuit |
| JP2011215882A (ja) * | 2010-03-31 | 2011-10-27 | Fujitsu Ltd | 電力制御装置及びこれを用いた情報通信装置 |
| CN107078695A (zh) * | 2014-09-15 | 2017-08-18 | 高通股份有限公司 | 可编程稳定网络 |
| US11652401B2 (en) | 2019-08-21 | 2023-05-16 | Hyosung Heavy Industries Corporation | Submodule of power converter having bypass switch |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101943882B1 (ko) * | 2016-12-26 | 2019-01-30 | 효성중공업 주식회사 | Ｍｍｃ 컨버터의 서브모듈 제어기용 전원장치 |
-
2000
- 2000-03-02 JP JP2000056771A patent/JP3374115B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900752B2 (en) | 2002-07-16 | 2005-05-31 | Kabushiki Kaisha Toshiba | Stepwise zero-data-detection mute circuit |
| JP2011215882A (ja) * | 2010-03-31 | 2011-10-27 | Fujitsu Ltd | 電力制御装置及びこれを用いた情報通信装置 |
| CN107078695A (zh) * | 2014-09-15 | 2017-08-18 | 高通股份有限公司 | 可编程稳定网络 |
| CN107078695B (zh) * | 2014-09-15 | 2020-05-19 | 高通股份有限公司 | 可编程稳定网络 |
| US11652401B2 (en) | 2019-08-21 | 2023-05-16 | Hyosung Heavy Industries Corporation | Submodule of power converter having bypass switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3374115B2 (ja) | 2003-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6696680B2 (en) | Variable resistance circuit, operational amplification circuit and semiconductor integrated circuit | |
| JP2001274645A (ja) | 演算増幅回路および集積回路 | |
| US20090033413A1 (en) | Gain controlled amplifier and cascoded gain controlled amplifier based on the same | |
| CN101093678A (zh) | 偏置调整装置 | |
| US6710915B2 (en) | Light amplifier device and optical pickup device employing it | |
| US6437723B1 (en) | Signal processing circuit and semiconductor integrated circuit converting AC signal using two voltage reference values | |
| JP2889803B2 (ja) | レベル設定回路 | |
| JP3374115B2 (ja) | 可変抵抗回路、演算増幅回路および集積回路 | |
| US7180374B2 (en) | Photodiode integrated circuit having multiple gain states | |
| JPH11205247A (ja) | 光電変換回路 | |
| KR100246757B1 (ko) | 트랜스컨덕턴스 가변방법 및 회로와 그를 이용한 가변 대역 필터 및 가변 이득 증폭기 | |
| JP3889545B2 (ja) | 集積回路 | |
| JPH1125486A (ja) | 光ディスク・ドライブ装置 | |
| JP2001285026A (ja) | 時定数切換回路および波形成形回路 | |
| JP2006325262A (ja) | リミッタ制御装置及びリミッタ制御方法 | |
| JP2002374130A (ja) | 光電流増幅回路 | |
| KR100725881B1 (ko) | 신호 처리 회로 및 반도체 집적 회로 | |
| JPH0534006Y2 (ja) | ||
| JP2006013715A (ja) | ゲインコントロール回路 | |
| KR100630668B1 (ko) | 디지탈 다기능 디스크 플레이어 시스템의 알.에프 합산 및자동 이득 제어 회로 | |
| JP3204403B2 (ja) | デイジタル信号処理回路 | |
| KR100241755B1 (ko) | 비교 특성이 개선된 필터 증폭기 | |
| JP2771314B2 (ja) | 広帯域増幅器 | |
| KR19980027532A (ko) | 이득선택장치 | |
| JP2002319827A (ja) | 電流電圧変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081122 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20081122 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20101122 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |