JP2001243263A - 半導体マクロの設計装置及びその方法 - Google Patents

Abstract

(57)【要約】 【課題】フォワード及びバック各アノテーション結果の
差異を低減しレイアウト・回路各設計の見直し必要性を
抑制し、設計精度向上及び設計工数削減を図る。 【解決手段】回路図シンボルＦ３１にセルの実際のレイ
アウトサイズ情報を付加しレイアウトセルサイズ情報付
回路図シンボルＦ１２を生成するレイアウトサイズ情報
付加部３と、回路図Ｆ１１とレイアウトセルサイズ情報
付回路図シンボルＦ１２に基づき回路設計を行い、回路
接続情報Ｆ１５と配置配線情報Ｆ１６とを生成しフォワ
ードアノテーションを行う回路設計部１と、回路接続情
報Ｆ１５と配置配線情報Ｆ１６とセルレイアウトデザイ
ン情報Ｆ２１とを入力しレイアウト設計を行いマクロレ
イアウトＦ２２を生成しバックアノテーションを行うレ
イアウト設計部２とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体マクロの設計
装置及びその方法に関し、特にＣＡＤによるＬＳＩの回
路設計装置における半導体マクロの設計装置及びその方
法に関する。

【０００２】

【従来の技術】近年、半導体集積回路（以下、ＬＳＩ）
の微細化に伴い、配線容量が増加し、信号の伝達遅延時
間が大きくなることにより、信号のタイミング規格を満
足できないという問題が顕著になってきている。

【０００３】従来、このような問題を解決する方法とし
てＬＳＩの回路設計工程の段階で、レイアウト設計工程
における配線長を想定した仮配線長を見積もり、遅延解
析やタイミング解析を行って、レイアウト設計工程の見
直しや再設計等の発生を未然に防ぐとともに、信号の伝
達遅延時間を改善することが行われていた。

【０００４】しかしながら、従来の半導体マクロの設計
方法及びその装置では、ＬＳＩを構成する半導体マクロ
の設計において、個々のセルの実際のセルサイズを含む
回路シンボル及びレイアウト情報を用いることなく予め
設定された回路シンボル対応の標準セルサイズで一律に
回路図入力されるため、実際のセルサイズに対応するレ
イアウトを考慮した配置が出来ない。また、上記仮配線
長及び容量の見積もりでは、各回路シンボル間の配線に
一律に標準の仮配線長を付加する方法で上記容量を算出
していたので、実際のレイアウトとは大幅に異なること
がしばしばあった。

【０００５】この結果、回路接続情報に基づいて推定し
た予測配線長を用いる容量付き回路接続情報に基づく遅
延値・タイミング値のシミュレーション（以下フォワー
ドアノテーション）結果と、レイアウト後の実際の配線
長を用いる容量付き回路接続情報に基づく遅延値・タイ
ミング値のシミュレーション（以下バックアノテーショ
ン）結果とが、遅延値やタイミング値の厳しいところで
全く異なっていることが多く、レイアウト設計工程の見
直しや、回路設計工程の見直しの繰り返しが増加するこ
とにより、設計工数が増大するという問題があった。

【０００６】従来の半導体マクロの設計装置をブロック
で示す図１２を参照すると、この従来の半導体マクロの
設計装置は、回路図Ｆ１１と回路図シンボルＦ３１とを
入力し回路設計を行い回路接続情報Ｆ１１５を出力する
回路設計部１０１と、回路接続情報Ｆ１５とセルレイア
ウトデザイン情報Ｆ２１とを入力しレイアウト設計を行
いマクロレイアウトＦ１２２を生成するレイアウト設計
部１０２ととを備える。

【０００７】次に、図１２及び処理フローをフローチャ
ートで示す図１３をを参照して、従来の半導体マクロの
設計装置の動作である従来の半導体マクロの設計方法に
ついて説明すると、回路設計部１０１は、レイアウトサ
イズを持たない回路図シンボルＦ３１を直接用いて回路
図Ｆ１１を入力し、回路図情報（図示省略）を生成する
（ステップＰ１１）。

【０００８】次に、生成された回路図情報を用いて回路
素子間の接続の情報である回路接続情報Ｆ１１５を生成
する（ステップＰ１２）。

【０００９】次に、回路接続図情報Ｆ１１５に基づいて
予め定めた様式で基板上に各回路素子を仮配置配線して
この仮配線の長さである仮配線長を推定し（ステップＰ
１３）、この仮配線長に対応する配線長予測容量値を抽
出して（ステップＰ１４）、容量付回路接続情報（図示
省略）を作成する。

【００１０】次に、上記容量付回路接続情報を使用して
仮配置配線に基づく遅延値及びタイミング値のシミュレ
ーションであるフォワードアノテーションを行う（ステ
ップＰ１５）。

【００１１】次に、フォワードアノテーションの結果が
遅延値・タイミング値の規格を満足するか否かを判定し
（ステップＰ１６）、結果が不満足な場合は回路修正
（ステップＰ１７）後、ステップＰ１１に戻り、再度ス
テップＰ１１〜Ｐ１６を繰り返す。

【００１２】結果判定ステップＰ１６にて、フォワード
アノテーション結果が、遅延値・タイミング値の規格を
満足していれば、回路接続情報Ｆ１１５をレイアウト設
計部１０２に供給し、レイアウト設計部１０２は、マク
ロレイアウト設計を開始する。

【００１３】レイアウト設計部２は、回路接続情報Ｆ１
１５とセルレイアウトデザイン情報Ｆ２１とを入力し、
マクロレイアウトを行い、実際のレイアウトであるマク
ロレイアウトＦ２２を生成する（ステップＰ２１）。

【００１４】次に、生成されたマクロレイアウトＦ２２
を用いて、実配線の配線長を求めこの実配線長から容量
値を計算して抽出し（ステップＰ２２）、容量付回路接
続情報（図示省略）を生成する。

【００１５】次に、生成した上記容量付回路接続情報か
ら、実配線の実配線の配線容量に起因する信号遅延値及
びタイミング値のシミュレーションであるバックアノテ
ーションを実行（ステップＰ２３）する。

【００１６】次に、バックアノテーション結果が、遅延
値・タイミング値の規格を満足するか否かを判定し（ス
テップＰ２４）、結果が不満足な場合はレイアウト修正
（ステップＰ２５）後、ステップＰ２１に戻り、再度ス
テップＰ２１〜Ｐ２４を繰り返す。

【００１７】結果判定ステップＰ２４にて、バックアノ
テーション結果が、遅延値・タイミング値の規格を満足
していれば、マクロレイアウト設計を終了する。

【００１８】このように従来の半導体マクロ設計装置及
びその方法では、仮配線長の見積の方法として、レイア
ウトサイズを持たない回路シンボル、回路図１１から生
成した回路図情報から、回路図形情報を削除した回路接
続情報Ｆ１１５を生成し、この回路接続情報Ｆ１１５を
使用して、仮配線長及び容量値を見積もっているので、
実際のセルサイズに対応するレイアウトを考慮した配置
が出来ない。また、上記仮配線長及び容量の見積もりで
は、各回路シンボル間の配線に一律に標準の仮配線長を
付加する方法で上記容量を算出していたので、実際のレ
イアウトとは大幅に異なっていた。

【００１９】

【発明が解決しようとする課題】上述した従来の半導体
マクロの設計装置及びその方法は、ＬＳＩを構成する半
導体マクロの設計において、個々のセルの実際のセルサ
イズを含む回路シンボル及びレイアウト情報を用いるこ
となく予め設定された回路シンボル対応の標準セルサイ
ズで一律に回路図入力されるため、実際のセルサイズに
対応するレイアウトを考慮した配置が出来ず、また、各
回路シンボル間の配線に一律に標準の仮配線長を付加す
る方法で配線付加容量を算出していたので、回路接続情
報に基づき推定した予測配線長を用いる容量付き回路接
続情報に基づくフォワードアノテーション結果と、レイ
アウト後の実際の配線長を用いる容量付き回路接続情報
に基づくバックアノテーション結果とが、遅延値やタイ
ミング値の厳しいところで全く異なっていることが多
く、レイアウト設計工程の見直しや、回路設計工程の見
直しの繰り返しが増加することにより、設計工数が増大
するという欠点があった。

【００２０】本発明の目的は、上記欠点を解消し、フォ
ワードアノテーション結果と、バックアノテーション結
果との差異を低減することにより、レイアウト設計工程
の見直しや、回路設計工程の見直しの必要性を抑制し、
設計精度の向上及び設計工数の削減を図った半導体マク
ロの設計装置及びその方法を提供することにある。

【００２１】

【課題を解決するための手段】第１の発明の半導体マク
ロの設計装置は、回路図データと回路図シンボルとを入
力し回路設計を行いこの回路設計の結果に基づきレイア
ウト設計を行うことにより半導体集積回路（ＬＳＩ）を
構成し複数の回路素子であるセルから成る単位機能ブロ
ックであるマクロを設計する半導体マクロ設計装置にお
いて、前記回路図シンボルに個々の前記セルの実際のレ
イアウトのサイズ情報であるレイアウトセルサイズ情報
を付加した回路図シンボルであるレイアウトセルサイズ
情報付回路図シンボルを生成するレイアウトサイズ情報
付加部と、前記回路図データと前記レイアウトセルサイ
ズ情報付回路図シンボルを入力し、回路設計を行い前記
回路図シンボル間の接続の情報である回路接続情報と前
記回路図シンボルの図形情報とサイズと配置座標及び各
回路図シンボル間を接続する配線座標の情報を有する配
置配線情報とを生成し回路設計時の遅延シミュレーショ
ンであるフォワードアノテーションを行う回路設計部
と、前記回路接続情報と前記配置配線情報とを入力しレ
イアウト設計を行い前記マクロのレイアウトであるマク
ロレイアウトを生成しこのレイアウト設計後の遅延シミ
ュレーションであるバックアノテーションを行うレイア
ウト設計部とを備えて構成されている。

【００２２】また、前記レイアウトサイズ情報付加部
が、前記回路図データ入力の際に用いる前記回路図シン
ボルにセルのレイアウト設計の情報であるセルレイアウ
トデザイン情報に基づき前記レイアウトセルサイズ情報
を付加し前記レイアウトセルサイズ情報付回路図シンボ
ルを生成するレイアウトセルサイズ付加部を備えても良
い。

【００２３】また、前記回路設計部が、前記回路図デー
タと前記レイアウトセルサイズ情報付回路図シンボルと
を入力し座標とシンボル図形とセルレイアウトのサイズ
情報を付加した回路シンボルを有する回路図情報を生成
する回路図入力部と、前記回路図情報に基づき回路接続
情報を生成する回路接続情報生成部と、前記回路図情報
に基づき配置配線した仮配線の配線長を推定し前記配置
配線情報を生成すると共に前記仮配線の容量を予測し容
量付回路接続情報を生成する配線長予測容量抽出部と、
前記容量付回路接続情報に基づき前記仮配線の予測配線
容量に起因する信号遅延値及びタイミング値のシミュレ
ーションである前記フォアワードアノテーションを実行
しフォアワードアノテーション結果を出力するフォアワ
ードアノテーション部とを備えるものでも良い。

【００２４】また、前記レイアウト設計部が、前記回路
接続情報と前記配置配線情報とセルのレイアウト設計の
情報であるセルレイアウトデザイン情報とを入力しマク
ロレイアウトを生成するマクロレイアウト生成部と、前
記マクロレイアウトに基づき配置配線した実配線の配線
長を求めこの実配線の容量を算出し容量付回路接続情報
を生成する実配線長容量抽出部と、前記容量付回路接続
情報に基づき前記実配線の配線容量に起因する信号遅延
値及びタイミング値のシミュレーションであるバックア
ノテーションを実行しバックアノテーション結果を出力
するバックアノテーション部とを備えるものでも良い。

【００２５】さらに、前記レイアウト設計部が、前記回
路接続情報と前記配置配線情報とセルのレイアウト設計
の情報であるセルレイアウトデザイン情報とを入力しマ
クロレイアウトを生成するマクロレイアウト生成部と、
前記マクロレイアウトに基づき配置配線した実配線の配
線長を求めこの実配線の容量を算出し容量付回路接続情
報を生成する実配線長容量抽出部と、前記容量付回路接
続情報に基づき前記実配線の配線容量に起因する信号遅
延値及びタイミング値のシミュレーションであるバック
アノテーションを実行しバックアノテーション結果を出
力するバックアノテーション部とを備えるものでも良
い。

【００２６】第２の発明の半導体マクロの設計方法は、
回路図データと回路図シンボルとを入力し回路設計を行
い、この回路設計終了後にレイアウト設計を行うことに
より半導体集積回路（ＬＳＩ）を構成し複数の回路素子
であるセルから成る単位機能ブロックであるマクロを設
計する半導体マクロ設計方法において、個々の前記セル
の実際のレイアウトのサイズ情報であるレイアウトセル
サイズ情報を含む回路図シンボルであるレイアウトセル
サイズ情報付回路図シンボルを用いて回路設計を行い、
この回路設計で入力された前記回路図シンボル間の接続
の情報である回路接続情報と前記回路図シンボルの図形
情報とサイズと配置座標及び各回路図シンボル間を接続
する配線座標の情報を用いて予測配線長を算出すること
により、前記予測配線長を用いたの遅延シミュレーショ
ンであるフォワードアノテーションの結果と、前記レイ
アウト設計結果のマクロレイアウトに基づく配線長であ
る実配線長を用いた遅延シミュレーションであるバック
アノテーションの結果との間の差異を低減させることを
特徴とするものである。

【００２７】第３の発明の半導体マクロの設計方法は、
回路図データと回路図シンボルとを入力し回路設計を行
い、この回路設計終了後にレイアウト設計を行うことに
より半導体集積回路（ＬＳＩ）を構成し複数の回路素子
であるセルから成る単位機能ブロックであるマクロを設
計する半導体マクロ設計方法において、前記回路図シン
ボルにセルのレイアウト設計の情報であるセルレイアウ
トデザイン情報に基づき回路図データを構成する個々の
前記セルの実際のレイアウトのサイズ情報であるレイア
ウトセルサイズ情報を付加し各回路図シンボルの図形情
報とレイアウトのサイズのデータとを有するレイアウト
セルサイズ情報付回路図シンボルを生成するレイアウト
セルサイズ情報付回路図シンボル生成ステップと、前記
レイアウトセルサイズ情報付回路図シンボルに基づき入
力した回路図データから座標とシンボル図形とセルレイ
アウトのサイズ情報を付加した回路図情報を生成する第
１のステップと、生成された前記回路図情報を用いて前
記回路図シンボル間の接続の情報である回路接続情報を
生成する第２のステップと、前記回路図情報に基づき予
め定めた様式で基板上に回路設計対象回路の各回路図シ
ンボルを仮配置配線し、これら各回路図シンボルの配置
座標及び各回路図シンボル間を結ぶ配線座標を含む仮配
置配線情報を生成し、仮配線の長さである仮配線長を予
測する第３のステップと、前記仮配線長に対応する配線
長予測容量値を抽出して第１の容量付回路接続情報を作
成する第４のステップと、前記第１の容量付回路接続情
報を使用して前記仮配置配線情報に基づく遅延値及びタ
イミング値のシミュレーションであるフォワードアノテ
ーションを行う第５のステップと、前記フォワードアノ
テーション結果が遅延値及びタイミング値の規格を満足
するか否かを判定し、満足する場合は前記回路接続情報
と前記仮配置配線情報を出力する第６のステップと、前
記第６のステップで、前記フォワードアノテーション結
果が前記規格を満足しない場合は回路を修正し前記第１
のステップに戻る第７のステップと、前記第６のステッ
プで出力した前記回路接続情報と前記仮配置配線情報及
びセルのレイアウト設計の情報であるセルレイアウトデ
ザイン情報とを入力し、前記仮配置配線情報と同様の配
線長かつ配置座標間隔を実配線長及び実配置座標間隔と
してマクロレイアウトを行い、実際のレイアウトである
マクロレイアウトを生成する第８のステップと、生成し
た前記マクロレイアウトを用いて実配線の配線長を求め
この実配線長から容量値を計算して抽出し第２の容量付
回路接続情報を生成する第９のステップと、前記第２の
容量付回路接続情報に基づき実配線の配線容量に起因す
る信号遅延値及びタイミング値のシミュレーションであ
るバックアノテーションを行う第１０のステップと、前
記バックアノテーション結果が前記規格を満足するか否
かを判定し、満足する場合は処理を終了する第１１のス
テップと、前記第１１のステップで、前記バックアノテ
ーション結果が前記規格を満足しない場合はレイアウト
を修正し前記第８のステップに戻る第１２のステップと
を有することを特徴とするものである。

【００２８】また、前記レイアウトセルサイズ情報付回
路図シンボル生成ステップの後に、レイアウトセルサイ
ズ情報付回路図シンボルに基づき階層を持った回路であ
る階層回路における下位階層回路の回路シンボルにレイ
アウトサイズ情報を付加し前記階層回路の上位階層回路
の回路図データとして供給するレイアウトサイズ情報付
階層回路図シンボルを生成するレイアウトサイズ情報付
階層回路図シンボルを生成ステップをさらに有すること
を特徴とするものでも良い。

【００２９】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００３０】本実施の形態の半導体マクロの設計装置及
びその方法は、半導体集積回路（ＬＳＩ）を構成し複数
のトランジスタ等の回路素子（以下セル）から成る単位
機能ブロックであるマクロの設計において、回路図デー
タと回路図シンボルとを入力し回路設計を行い、回路設
計終了後にマクロのレイアウト設計を行うものであり、
個々のセルの実際のレイアウトのサイズ情報であるセル
レイアウトサイズ情報を含む回路図シンボルを用いて回
路設計を行い、この回路設計で入力された回路図データ
を構成する回路素子の回路図シンボルの図形情報、レイ
アウトのサイズ（以下サイズ）、配置座標、及び各回路
図シンボル間を結ぶ配線座標を用いて予測配線長を算出
することにより、回路設計時の遅延シミュレーションで
あるフォワードアノテーション値とレイアウト設計後の
遅延シミュレーションであるバックアノテーション値と
の差異を低減し、設計精度の向上を可能とすることによ
り、半導体マクロの設計工数の削減を可能とすることを
特徴とするものである。

【００３１】本発明の実施の形態をブロックで示す図１
を参照すると、この図に示す本実施の形態の半導体マク
ロの設計装置は、回路図データ（以下、回路図）Ｆ１１
とレイアウトサイズ情報付回路図シンボルＦ１２とレイ
アウトサイズ情報付階層回路図シンボルＦ１３とを入力
し回路設計を行い回路図シンボル間の接続の情報である
回路接続情報Ｆ１５と各回路図シンボルの図形情報とサ
イズと配置座標及び各回路図シンボル間を接続する配線
座標の情報を有する配置配線情報Ｆ１６とを出力する回
路設計部１と、回路接続情報Ｆ１５と配置配線情報Ｆ１
６とセルのレイアウト設計の情報であるセルレイアウト
デザイン情報Ｆ２１とを入力しレイアウト設計を行いマ
クロレイアウトＦ２２を生成するレイアウト設計部２
と、回路図シンボルＦ３１とセルレイアウトデザイン情
報Ｆ２１とを入力しセルレイアウトサイズ情報を付加し
レイアウトセルサイズ情報付回路図シンボルＦ１２とレ
イアウトサイズ情報付階層回路図シンボルＦ１３とを生
成するレイアウトサイズ情報付加部３とを備える。

【００３２】なお、説明の便宜上、ここでは、Ｆ１１，
Ｆ１２等Ｆで始まる符号の構成要素はデータファイルを
表すものとし、回路図Ｆ１１，レイアウトサイズ情報付
回路図シンボルＦ１２は、それぞれ複数のデータから成
る回路図データファイルＦ１１，レイアウトサイズ情報
付回路図シンボルデータファイルＦ１２などから「デー
タファイル」を省略して示したものとする。

【００３３】回路設計部１の構成をブロックで示す図２
を参照すると、この回路設計部１は、回路図Ｆ１１とレ
イアウトセルサイズ情報付回路図シンボルＦ１２とレイ
アウトサイズ情報付階層回路図シンボルＦ１３とを入力
し回路図情報Ｆ１４を出力する回路図入力部１１と、回
路図情報Ｆ１４から読み込んだ個々の回路図情報に基づ
き回路接続情報Ｆ１５を生成する回路接続情報生成部１
２と、読み込んだ回路図情報Ｆ１４に基づき配置配線し
た仮配線の配線長を推定し配置配線情報Ｆ１６を生成す
ると共に仮配線の容量を予測し容量付回路接続情報Ｆ１
７を生成する配線長予測容量抽出部１３と、容量付回路
接続情報Ｆ１７に基づき仮配線の予測配線容量に起因す
る信号遅延値及びタイミング値のシミュレーションであ
るフォアワードアノテーションを実行しフォアワードア
ノテーション結果Ｆ１８を出力するフォアワードアノテ
ーション部１４とを備える。

【００３４】レイアウト設計部２の構成をブロックで示
す図３を参照すると、このレイアウト設計部２は、回路
接続情報Ｆ１５と配置配線情報Ｆ１６とセルレイアウト
デザイン情報Ｆ２１とを入力しマクロレイアウトＦ２２
を生成するマクロレイアウト生成部２１と、マクロレイ
アウトＦ２２に基づき配置配線した実配線の配線長を求
めこの実配線の容量を算出し容量付回路接続情報Ｆ２３
を生成する実配線長容量抽出部２２と、容量付回路接続
情報Ｆ２３に基づき実配線の配線容量に起因する信号遅
延値及びタイミング値のシミュレーションであるバック
アノテーションを実行しバックアノテーション結果Ｆ２
４を出力するバックアノテーション部２３とを備える。

【００３５】レイアウトサイズ情報付加部３の構成をブ
ロックで示す図４を参照すると、このレイアウトサイズ
情報付加部３は、回路図入力の際に用いる回路図シンボ
ルＦ３１にセルレイアウトデザイン情報Ｆ２１に基づき
レイアウトセルサイズ情報を付加しレイアウトセルサイ
ズ情報付回路図シンボルＦ１２を生成するレイアウトセ
ルサイズ付加部３１と、回路図シンボルＦ３１にレイア
ウトサイズ情報付路図シンボルＦ１２に基づき階層を持
った回路である階層回路における下位階層回路の回路シ
ンボルにレイアウトサイズ情報を付加しこの階層回路の
上位階層回路の回路図データととして回路設計部１に供
給するするレイアウトサイズ情報付階層回路図シンボル
Ｆ１３を生成する階層回路シンボルレイアウトサイズ付
加部３２とを備える。

【００３６】次に、図１〜図４及び処理フローをフロー
チャートで示す図５を参照して本実施の形態の動作であ
る半導体マクロの設計方法について説明すると、まず、
回路設計部１の回路図入力部１１は、レイアウトセルサ
イズ情報付回路図シンボルＦ１２及びレイアウトサイズ
情報付階層回路図シンボルＦ１３に基づき入力した回路
図Ｆ１１から、座標とシンボル図形とセルレイアウトの
サイズ情報を付加した回路シンボルを有する回路図情報
Ｆ１４を生成する（ステップＳ１１）。

【００３７】レイアウトサイズ情報付加部３の処理フロ
ーをフローチャートで示す図６を併せて参照して、回路
図入力の際に用いる回路図シンボルＦ３１にセルのレイ
アウトサイズであるセルサイズ情報を付加する処理につ
いて説明すると、まず、レイアウトセルサイズ付加部３
１は、回路図シンボルＦ３１にセルレイアウトデザイン
情報Ｆ２１に基づきレイアウトセルサイズ情報を付加し
レイアウトセルサイズ情報付回路図シンボルＦ１２を生
成する（ステップＳ３１）。

【００３８】このレイアウトセルサイズ情報付回路図シ
ンボルＦ１２の個々のデータは、回路図データを構成す
る各回路素子の回路図シンボルの図形情報、レイアウト
のサイズ（以下サイズ）のデータを有する。

【００３９】階層回路シンボルレイアウトサイズ付加部
３２は、レイアウトセルサイズ情報付回路図シンボルＦ
１２を入力し、このレイアウトセルサイズ情報付回路図
シンボルＦ１２に基づき、階層回路における下位階層回
路の回路シンボルにレイアウトサイズ情報を付加し上位
階層回路の回路図データとして回路設計部１に供給する
レイアウトサイズ情報付階層回路図シンボルＦ１３を生
成する（ステップＳ３２）。

【００４０】回路接続情報生成部１２は、生成された回
路図情報Ｆ１４を用いて回路図シンボル間の接続の情報
である回路接続情報Ｆ１５を生成する（ステップＳ１
２）。

【００４１】一方、配線長予測容量値抽出部１３は、回
路図情報Ｆ１４に基づき予め定めた様式で回路設計対象
回路の各回路図シンボルを仮配置配線し、これら各回路
図シンボルの配置座標及び各回路図シンボル間を結ぶ配
線座標を含む仮配置配線情報Ｆ１６を生成し、仮配線の
長さである仮配線長を推定し（ステップＳ１３）、この
仮配線長に対応する配線長予測容量値を抽出して（ステ
ップＳ１４）、容量付回路接続情報Ｆ１７を作成する。

【００４２】次に、フォワードアノテーション部１４
は、容量付回路接続情報Ｆ１７を使用して仮配置配線情
報に基づく遅延値及びタイミング値のシミュレーション
であるフォワードアノテーションを行い（ステップＳ１
５）、フォワードアノテーション結果Ｆ１８を出力す
る。

【００４３】次に、フォワードアノテーション結果Ｆ１
８が遅延値・タイミング値の規格を満足するか否かを判
定し（ステップＳ１６）、結果が不満足な場合は回路修
正（ステップＳ１７）後、ステップＳ１１に戻り、再度
ステップＳ１１〜Ｓ１６を繰り返す。

【００４４】結果判定ステップＳ１６にて、フォワード
アノテーション結果Ｆ１８が、遅延値・タイミング値の
規格を満足していれば、回路接続情報Ｆ１５及び仮配置
配線情報Ｆ１６をレイアウト設計部２に供給し、レイア
ウト設計部２は、マクロレイアウト設計を開始する。

【００４５】レイアウト設計部２のマクロレイアウト生
成部２１は、回路接続情報Ｆ１５とセルレイアウトデザ
イン情報Ｆ２１と、回路上任意の部分に対して遅延値・
タイミング値を満足した仮配線長及び各回路シンボル間
の配置座標間隔である配置配線情報Ｆ１６を入力し、こ
の配置配線情報Ｆ１６と同様の配線長かつ配置座標間隔
を実配線長及び実配置座標間隔としてマクロレイアウト
を行い、実際のレイアウトであるマクロレイアウトＦ２
２を生成する（ステップＳ２１）。

【００４６】実配線長容量抽出部２２は、生成されたマ
クロレイアウトＦ２２を用いて、実配線の配線長を求め
この実配線長から容量値を計算して抽出し（ステップＳ
２２）、容量付回路接続情報Ｆ２３を生成する。

【００４７】バックアノテーション部２３は、生成した
容量付回路接続情報Ｆ２３から、実配線の実配線の配線
容量に起因する信号遅延値及びタイミング値のシミュレ
ーションであるバックアノテーションを実行し（ステッ
プＳ２３）、バックアノテーション結果Ｆ２４を出力す
る。

【００４８】次に、バックアノテーション結果Ｆ２４が
遅延値・タイミング値の規格を満足するか否かを判定し
（ステップＳ２４）、結果が不満足な場合はレイアウト
修正（ステップＳ２５）後、ステップＳ２１に戻り、再
度ステップＳ２１〜Ｓ２４を繰り返す。

【００４９】結果判定ステップＳ２４にて、バックアノ
テーション結果Ｆ２４が、遅延値・タイミング値の規格
を満足していれば、マクロレイアウト設計を終了する。

【００５０】次に、本発明を特徴付けるレイアウトサイ
ズ情報付加部３におけるセルサイズ情報を付加する処理
の詳細について説明すると、まず、上述したように回路
図入力部１１において回路図及び回路図シンボルを作成
する際には、配線等の図形データをグリッドとよばれる
最小単位（以下回路図グリッド）で入力を行う。

【００５１】回路図シンボルの一例を説明図で示す示す
図７を参照すると、この回路図シンボルには、図７
（Ａ）に示すように、図形データと、接続端子データ
と、セルサイズ（以下シンボルセルサイズ）との情報を
有し、シンボルセルサイズは図７（Ｂ）にその１単位を
平面図で示す回路図グリッドＧＣによって表わされ、Ｇ
Ｃの各頂点が図形データの座標を表わす点となる。

【００５２】ここで、図７に示す回路図シンボルは、セ
ルレイアウトのセルサイズ（以下レイアウトサイズ）を
持たない回路図シンボルＳＹ０１を示し、ＧＣの個数に
よりセルサイズを決定する。

【００５３】セルサイズの最小単位ＧＣは、図７（Ｂ）
及び表１（Ａ）に示すように、ｘ方向はＧＣｘ、ｙ方向
はＧＣｙとそれぞれの方向に長さの最小単位（シンボル
グリッド長）を持つ。また、シンボルセルサイズは、表
１（Ｂ）に示すように、ｘ方向のＧＣの個数をＷＣｘと
し、ｙ方向のＧＣの個数をＷＣｙとし、また、ｘ方向の
シンボルセルサイズ算出式ＸＣ０１を（ＷＣｘ＊ＧＣ
ｘ）とし、ｙ方向のシンボルセルサイズ算出式ＹＣ０１
を（ＷＣｙ＊ＧＣｙ）としてシンボルセルサイズを求め
る。

【００５４】

【表１】

【００５５】次に、入力情報の１つであるセルレイアウ
トデザイン情報Ｆ２１は、各回路図シンボルに対応した
セルレイアウトのデータベースであり、レイアウト図形
データと、接続端子データと、セルサイズ及びグリッド
と呼ばれる配線格子の最小単位（以下レイアウトグリッ
ド）の各情報を有する。

【００５６】セルレイアウトデザイン情報Ｆ２１内のセ
ルレイアウトＬＣ０１の一例をレイアウト図で示す図８
を参照すると、上述した回路図シンボルＳＹ０１に対応
するセルレイアウトが、セルレイアウトＬＣ０１であ
り、このレイアウトセルサイズは最小単位であるレイア
ウトグリッドＧＬにより表わされる。

【００５７】レイアウトグリッドＧＬは、図７（Ｂ）及
び表２（Ａ）に示すように、ｘ方向はＧＬｘ、ｙ方向は
ＧＬｙとそれぞれの方向に長さの最小単位であるレイア
ウトグリッド長を持つ。また、レイアウトセルサイズ
は、表２（Ｂ）に示すように、ｘ方向のＧＬの個数をＷ
Ｌｘとし、ｙ方向のＧＬの個数をＷＬｙとし、また、ｘ
方向のレイアウトセルサイズ算出式ＸＬ０１を（ＷＬｘ
＊ＧＬｘ）とし、ｙ方向のレイアウトセルサイズ算出式
ＹＬ０１を（ＷＬｙ＊ＧＬｙ）としてレイアウトセルサ
イズを求める。

【００５８】

【表２】

【００５９】マクロの回路図データ内で使用している回
路図シンボルと対応するセルレイアウトがある場合に、
回路図シンボルにレイアウトセルサイズを付加する方法
を説明図で示す図９（Ａ），（Ｂ）を参照すると、この
レイアウトセルサイズ付加方法は、回路図シンボルに対
応するセルレイアウトのレイアウトグリッドＧＬと図９
（Ｂ）に示す回路図シンボルの回路グリッドＧＣとのセ
ルサイズ変換代入式ＣＣとを用いて回路図シンボルにレ
イアウトサイズを付加する。

【００６０】セルサイズ変換代入式ＣＣは、表３（Ａ）
に示すように、セルサイズ変換係数Ａｘ、Ａｙを用い
て、セルサイズのｘ方向を（ＧＬｘ＝Ａｘ＊ＧＣｘ）に
より、セルサイズのｙ方向を（ＧＬｙ＝Ａｙ＊ＧＣｙ）
によりそれぞれレイアウトグリッドを回路図グリッドに
変換することにより、回路図シンボルにレイアウトサイ
ズを反映させることを可能とする。また、セルサイズ変
換代入式ＣＣを、レイアウトセルＬＣ０１のシンボルセ
ルサイズ算出式ＸＬ０１、ＹＬ０１に代入することによ
り、レイアウトセルサイズを付加した回路図シンボルで
あるレイアウトセルサイズ付回路図シンボルＳＹ１１を
生成する。

【００６１】表３（Ｂ）を参照すると、レイアウトセル
サイズ付回路図シンボルＳＹ１１のセルサイズは、ｘ方
向のシンボルセルサイズ算出式ＸＣ１１を（ＷＬｘ＊Ａ
ｘ＊ＧＣｘ）とし、ｙ方向のシンボルセルサイズ算出式
ＹＣ１１を（ＷＬｙ＊Ａｙ＊ＧＣｙ）として、レイアウ
トセルサイズ付回路図シンボルＳＹ１１のセルサイズを
求める。

【００６２】

【表３】

【００６３】これにより回路図シンボルＳＹ１１はレイ
アウトセルサイズをもった回路図シンボルとなる。この
時点では、単にレイアウトセルサイズのみが反映された
回路図シンボルであるため、回路図シンボル内の図形デ
ータ及び接続端子データを移動させる必要がある。

【００６４】回路図シンボルＳＹ１２を説明図で示す図
１０を参照すると、この回路図シンボルＳＹ１２は、左
下を原点（ｘ＝０，ｙ＝０）として、回路図シンボルＳ
Ｙ１１内の図形データ及び接続端子データＴＭ０１，Ｔ
Ｍ０２を移動させたものである。

【００６５】

【表４】

【００６６】上記移動量を表形式で示した表４を参照す
ると、これら回路図シンボルＳＹ１１内の図形データ及
び接続端子データＴＭ０１，ＴＭ０２の移動量は、図形
配置座標移動量ＰＸ０１を［｛（ＷＬｘ＊Ａｘ−ＷＣｘ
）／２｝＊ＧＣｘ］とし、図形配置座標移動量ＰＹ０
１を［｛（ＷＬｘ＊Ａｘ−ＷＣｘ ）／２｝＊ＧＣｘ］
とし、端子配置座標移動量ＴＸ０１を０又は［｛（ＷＬ
ｘ＊Ａｘ−ＷＣｘ ）／２｝＊ＧＣｘ］、端子配置座標
移動量ＴＹ０１を［｛（ＷＬｘ＊Ａｘ−ＷＣｘ）／２｝
＊ＧＣｘ］又は０として、回路図シンボルＳＹ１１の中
心へ移動させる。ただし、接続端子データの座標の移動
については、接続端子データの配置座標がｘ＝０の場
合、ｙ方向の移動のみとし、ｙ＝０の場合はｘ方向のみ
の移動とする。

【００６７】また、ＧＣｘ、ＧＣｙは１単位として扱う
ので図形データの座標は回路図グリッドＧＣの各頂点で
表わされ、整数となる。そのため、ＰＸ０１，ＰＹ０
１、ＴＸ０１、ＴＹ０１に小数点以下の端数がでた場合
は、切り捨て、または、切り上げを行い整数値とする。

【００６８】以上でレイアウトセルサイズ付回路図シン
ボルＳＹ１２の生成が完了する。この作業を回路図シン
ボルと対応するセルレイアウトの全てに対して行うこと
により、レイアウトセルサイズ情報付回路図シンボル２
３を生成する。

【００６９】次に、回路図入力部１１は、回路図入力ス
テップＳ１１において、レイアウトセルサイズ情報付回
路図シンボル２３を用いて回路図入力を行うが、この場
合階層を持った回路図データを作成する場合は、レイア
ウトセルサイズ情報付回路図シンボル２３を用いて作成
された回路図データを回路図シンボルとしてさらに上位
の階層にて回路図データの作成を行う。この場合、上位
の階層の回路図シンボルに対応するのはセルレイアウト
ではなく、回路図シンボルで表わされる下位階層の回路
図データ、すなわち、階層付回路図シンボルとなる。

【００７０】この階層付回路図シンボル（以下階層回路
図シンボル）の場合、セルレイアウトから直接レイアウ
トセルサイズを反映させることができないため、階層回
路図シンボルレイアウトサイズ付加部３２にて、既に下
位階層の回路図データで使用されているレイアウトセル
サイズを持っている回路図シンボルのシンボルセルサイ
ズから、レイアウトセルサイズを反映させる方法を用い
る。

【００７１】レイアウトセルサイズをもった回路図シン
ボルで構成されている下位階層の回路図データＭＣ１を
回路図で示す図１１（Ａ）を参照すると、この回路図デ
ータＭＣ１は、４個の回路図シンボルＬＣ１１，ＬＣ１
２，ＬＣ１３，及びＬＣ１４を有する。

【００７２】ここで使用されている回路図シンボルのシ
ンボルセルサイズから回路図データＭＣ１を表わす回路
図シンボルにレイアウトサイズを反映させる方法とし
て、この回路図データＭＣ１で使用されている各回路図
シンボルの回路図グリッド数をｘ方向をＷＣｘ（ｎ）、
ｙ方向をＷＣｙ（ｎ）とし、各回路図シンボルのシンボ
ルセルサイズを求める。ｎは回路図シンボルの使用個数
であり、ＷＣｘ（ｎ）、ＷＣｙ（ｎ）には、各々の回路
図シンボルの回路図グリッド数を当てはめる。

【００７３】この図の例では、上述のように、ｎ＝４で
あり、その回路図シンボルＬＣ１１，ＬＣ１２，ＬＣ１
３，及びＬＣ１４の回路図グリッド数の参考例を表５に
示す。

【００７４】

【表５】

【００７５】これにより、各回路図シンボルのシンボル
セルサイズは、ｘ方向を（ＷＣｘ（ｎ）＊ＧＣｘ）と
し、ｙ方向を（ＷＣｙ（ｎ）＊ＧＣｙ）としてそれぞれ
求める。ここで求めたシンボルセルサイズは、既にレイ
アウトセルサイズを反映しているので、これらのシンボ
ルセルサイズを用いて図１１（Ｂ）に示すように、回路
図データＭＣ１を表わす回路図シンボルにレイアウトサ
イズを反映させる。

【００７６】図１１（Ｂ）を参照すると、この回路図シ
ンボルＭＣ１にレイアウトセルサイズを反映させるため
のシンボルセルサイズ換算式ＸＭ１，ＹＭ１、および図
形配置座標移動量ＰＸＭ１、ＰＹＭ１、および端子配置
座標移動量ＴＸＭ１，ＴＹＭ１を用いる。

【００７７】表６（Ａ）に示すように、シンボルセルサ
イズ換算式ＸＭ１，ＹＭ１は、ｘ方向を（Σ（ＷＣｘ
（ｎ））＊ＧＣｘ）とし、ｙ方向を（Σ（ＷＣｙ
（ｎ））＊ＧＣｙ）として、レイアウトセルサイズを反
映する。

【００７８】

【表６】

【００７９】この例では、上述のように、ｎ＝４であ
り、シンボルセルサイズＭＣ０１のｘ，ｙ各方向のサイ
ズの参考例を表６（Ｂ）に示す。

【００８０】さらに図形データの移動を図形配置座標移
動量ＰＸＭ１，ＰＹＭ１で座標移動させ、接続端子デー
タの移動を端子配置座標移動量ＴＸＭ１，ＴＹＭ１で座
標移動させる。これによりレイアウトセルサイズ付回路
図シンボルＭＣ１の生成は完了する。

【００８１】階層回路図シンボルレイアウトサイズ付加
部３２は、マクロの回路図データ内で使用されている全
ての回路図シンボルに対して以上の処理を行うことによ
りレイアウトサイズ情報付階層回路図シンボル３３を作
成する。

【００８２】本実施の形態では、レイアウトサイズ情報
付加部３は、全ての回路図シンボルＦ３１に対して、レ
イアウトセルサイズ付加ステップＳ３１及び回路図シン
ボルレイアウトサイズ付加ステップＳ３２を行い、レイ
アウトセルサイズ情報付回路図シンボルＦ１２及びレイ
アウトサイズ情報付階層回路図シンボルＦ１３を生成し
て、回路図入力部１１に入力する。回路図入力部１１
は、これらレイアウトセルサイズ情報付回路図シンボル
Ｆ１２及びレイアウトサイズ情報付階層回路図シンボル
Ｆ１３に基づき回路図情報Ｆ１４を生成する。その後、
配線長予測容量抽出部１３は回路図情報Ｆ１４を直接用
いて用いて仮配線長の見積を行う。

【００８３】次に、回路図入力部１１で回路入力を行っ
た回路図データＭＣ１を示す図１１（Ａ）を再度参照し
て、本実施の形態の仮配線長の見積の詳細について説明
すると、この回路図データの配線データＬＷ２１、ＬＷ
２２、ＬＷ２３、ＬＷ２４、ＬＷ２５、ＬＷ２６、ＬＷ
２７は、表１（Ａ）で示した回路図入力の最小単位長Ｇ
Ｃｘ、ＧＣｙの単位で図形が構成されている。そのた
め、表７（Ａ）に示すように、各配線データの長さは、
各配線データの回路図グリッド数をＬｘ（ｎ）、Ｌｙ
（ｎ）とすると、回路図上の配線長は、ｘ方向が（Ｌｘ
（ｎ）＊ＧＣｘ）、ｙ方向が（Ｌｙ（ｎ）＊ＧＣｙ）で
表わすことができる（ｎは各配線データの個数）。遅延
・タイミングシミュレーションでは、仮配線長を容量値
として扱うため、この回路上の配線長を遅延・タイミン
グシミュレーションに使用する実際のレイアウトを想定
した容量値に変換する（ステップＳ１４）。

【００８４】

【表７】

【００８５】この容量値の変換は、表７（Ｂ）に示す容
量値変換代入式ＣＡを用いる。これは最小単位長ＧＣ
ｘ、ＧＣｙに対し、容量値単位としてＣＡｘ、ＣＡｙを
代入する。表３（Ａ）のセルサイズ変換代入式ＣＣから
ＧＣｘ＝ＧＬｘ／Ａｘ＝ＣＡｘ、ＧＣｙ＝ＧＬｙ／Ａｙ
＝ＣＡｙの関係が成り立つことから、マクロのレイアウ
トを行う際の配線のレイアウトグリッド長の最小単位Ｇ
Ｌｘ、ＧＬｙに対応した容量値を算出することが可能と
なる。これより、表７（Ｃ）に示すような各配線データ
の長さを容量値ＤＣ（ｎ）に変換し、回路図情報Ｆ１４
から回路図形情報を削除して、容量値ＤＣ（ｎ）を付加
することにより容量付回路接続情報Ｆ１７を生成する。

【００８６】また、本実施の形態では、回路図データの
ＧＣｘ、ＧＣｙをから配置配線情報として表３（Ａ）で
示したセルサイズ変換代入式ＣＣを用いてＧＣｘをＧＬ
ｘ／Ａｘ、ＧＣｙをＧＬｘ／Ａｙに置き換えることによ
り実際のレイアウトに使用する配線長及びセルレイアウ
トの配置位置としてマクロ全体又は回路図データの一部
の配置配線情報Ｆ１６を作成する。

【００８７】この配置配線情報Ｆ１６は、レイアウトグ
リッド長の最小単位で構成されているため、遅延・タイ
ミングシミュレーション（フォアワードアノテーショ
ン）に使用した回路図データと同一の容量値、セル配置
位置でレイアウトを行うことが可能となる。そのため、
フォアワードアノテーション部１４にて算出されたフォ
アワードアノテーション結果Ｆ１８が、結果判定ステッ
プＳ１６で規格を満足しておりＯＫとなった場合は、配
置配線情報Ｆ１６を用いてマクロレイアウト生成部２１
でレイアウトを行う際に、各シンボル間、各階層間の配
線長を回路図データと同様のレイアウトで行うことが可
能となる。

【００８８】このような半導体マクロ設計方法により、
バックアノテーションとフォワードアノテーションでの
遅延シミュレーション結果の誤差が近似した値となるた
め、設計工程における回路修正、レイアウト修正の繰り
返しによる設計工数の増大が抑制され、回路設計時に考
慮した動作特性となるレイアウト設計を行うことができ
る。

【００８９】

【発明の効果】以上説明したように、本発明の半導体マ
クロの設計装置及びその方法は、回路図入力において、
回路図シンボルに個々のセルの実際のレイアウトのサイ
ズ情報であるレイアウトセルサイズ情報を付加したレイ
アウトセルサイズ情報付回路図シンボルを使用するの
で、実際のレイアウトを考慮した回路図シンボル配置
や、各シンボル間を接続する配線が行える回路図設計が
可能となるという効果がある。

【００９０】また、仮配線長の推定時に、実際のレイア
ウトを考慮したレイアウトセルサイズ情報付回路図シン
ボルを用いた配置配線情報を用い、回路図データの配線
最小単位をレイアウトの配線最小単位に置き換えて仮配
線長を見積もるため、全ての回路図シンボル間に高精度
の仮配線長を付加することが可能となり、レイアウト設
計による実配線長に近似した仮配線長の値を得ることが
できるので、フォワードアノテーションとバックアノテ
ーションの各結果間の差異を低減でき、設計工程におけ
る回路修正、レイアウト修正の繰り返しによる設計工数
の増大が抑制され、回路設計時に考慮した動作特性とな
るレイアウト設計を行うことができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の半導体マクロの設計装置の一実施の形
態を示すブロック図である。

【図２】図１の回路設計部の構成の一例を示すブロック
図である。

【図３】図１のレイアウト設計部の構成の一例を示すブ
ロック図である。

【図４】図１のレイアウトサイズ情報付加部の構成の一
例を示すブロック図である。

【図５】本実施の形態の半導体マクロの設計装置におけ
る動作である半導体マクロの設計方法の一例を示すフロ
ーチャートである。

【図６】図５のステップＳ１のレイアウトサイズ情報付
回路図シンボルの生成処理を示すフローチャートであ
る。

【図７】回路図シンボルの一例を示す示す説明図であ
る。

【図８】セルレイアウトデザイン情報内のセルレイアウ
トの一例を示すレイアウト図である。

【図９】回路図シンボルにレイアウトセルサイズを付加
する方法を説明するための説明図である。

【図１０】回路図シンボルの内容の一例を示す説明図で
ある。

【図１１】レイアウトセルサイズ情報付回路図シンボル
で構成されている下位階層の回路図データの一例を示す
回路図である。

【図１２】従来の半導体マクロの設計装置の一例を示す
ブロック図である。

【図１３】従来の半導体マクロの設計装置における動作
である半導体マクロの設計方法の一例を示すフローチャ
ートである。

【符号の説明】

１，１０１ 回路設計部 ２，１０２ レイアウト設計部 ３ レイアウトサイズ情報付加部 １１ 回路図入力部 １２ 回路接続情報生成部 １３ 配線長予測容量抽出部 １４ フォアワードアノテーション部 ２１ マクロレイアウト生成部 ２２ 実配線長容量抽出部 ２３ バックアノテーション部 ３１ レイアウトセルサイズ付加部 ３２ 階層回路シンボルレイアウトサイズ付加部 Ｆ１１ 回路図 Ｆ１２ レイアウトセルサイズ情報付回路図シンボル Ｆ１３ レイアウトサイズ情報付階層回路図シンボル Ｆ１４ 回路図情報 Ｆ１５，Ｆ１１５ 回路接続情報 Ｆ１６ 配置配線情報 Ｆ１７，Ｆ２３ 容量付回路接続情報 Ｆ１８ フォアワードアノテーション結果 Ｆ２１ セルレイアウトデザイン情報 Ｆ２２，Ｆ１２２ マクロレイアウト Ｆ２４ バックアノテーション結果 Ｆ３１ 回路図シンボル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/60 ６６８Ｐ Ｈ０１Ｌ 21/82 Ｃ Ｂ Ｆターム(参考） 5B046 AA08 BA05 BA06 DA05 GA01 JA03 JA05 5F064 AA04 DD04 DD07 DD12 DD14 DD20 DD25 EE08 EE13 EE17 EE43 EE57 HH06 HH09 HH13 HH14

Claims (8)

【特許請求の範囲】
1. 【請求項１】 回路図データと回路図シンボルとを入力
   し回路設計を行いこの回路設計の結果に基づきレイアウ
   ト設計を行うことにより半導体集積回路（ＬＳＩ）を構
   成し複数の回路素子であるセルから成る単位機能ブロッ
   クであるマクロを設計する半導体マクロ設計装置におい
   て、 前記回路図シンボルに個々の前記セルの実際のレイアウ
   トのサイズ情報であるレイアウトセルサイズ情報を付加
   した回路図シンボルであるレイアウトセルサイズ情報付
   回路図シンボルを生成するレイアウトサイズ情報付加部
   と、 前記回路図データと前記レイアウトセルサイズ情報付回
   路図シンボルを入力し、回路設計を行い前記回路図シン
   ボル間の接続の情報である回路接続情報と前記回路図シ
   ンボルの図形情報とサイズと配置座標及び各回路図シン
   ボル間を接続する配線座標の情報を有する配置配線情報
   とを生成し回路設計時の遅延シミュレーションであるフ
   ォワードアノテーションを行う回路設計部と、 前記回路接続情報と前記配置配線情報とを入力しレイア
   ウト設計を行い前記マクロのレイアウトであるマクロレ
   イアウトを生成しこのレイアウト設計後の遅延シミュレ
   ーションであるバックアノテーションを行うレイアウト
   設計部とを備えることを特徴とする半導体マクロの設計
   装置。
2. 【請求項２】 前記レイアウトサイズ情報付加部が、前
   記回路図データ入力の際に用いる前記回路図シンボルに
   セルのレイアウト設計の情報であるセルレイアウトデザ
   イン情報に基づき前記レイアウトセルサイズ情報を付加
   し前記レイアウトセルサイズ情報付回路図シンボルを生
   成するレイアウトセルサイズ付加部を備えることを特徴
   とする請求項１記載の半導体マクロの設計装置。
3. 【請求項３】 前記回路設計部が、前記回路図データと
   前記レイアウトセルサイズ情報付回路図シンボルとを入
   力し座標とシンボル図形とセルレイアウトのサイズ情報
   を付加した回路シンボルを有する回路図情報を生成する
   回路図入力部と、 前記回路図情報に基づき回路接続情報を生成する回路接
   続情報生成部と、 前記回路図情報に基づき配置配線した仮配線の配線長を
   推定し前記配置配線情報を生成すると共に前記仮配線の
   容量を予測し容量付回路接続情報を生成する配線長予測
   容量抽出部と、 前記容量付回路接続情報に基づき前記仮配線の予測配線
   容量に起因する信号遅延値及びタイミング値のシミュレ
   ーションである前記フォアワードアノテーションを実行
   しフォアワードアノテーション結果を出力するフォアワ
   ードアノテーション部とを備えることを特徴とする請求
   項１記載の半導体マクロの設計装置。
4. 【請求項４】 前記レイアウト設計部が、前記回路接続
   情報と前記配置配線情報とセルのレイアウト設計の情報
   であるセルレイアウトデザイン情報とを入力しマクロレ
   イアウトを生成するマクロレイアウト生成部と、 前記マクロレイアウトに基づき配置配線した実配線の配
   線長を求めこの実配線の容量を算出し容量付回路接続情
   報を生成する実配線長容量抽出部と、 前記容量付回路接続情報に基づき前記実配線の配線容量
   に起因する信号遅延値及びタイミング値のシミュレーシ
   ョンであるバックアノテーションを実行しバックアノテ
   ーション結果を出力するバックアノテーション部とを備
   えることを特徴とする請求項１記載の半導体マクロの設
   計装置。
5. 【請求項５】 レイアウトサイズ情報付加部が、前記回
   路図データ入力の際に用いる前記回路図シンボルにセル
   のレイアウト設計の情報であるセルレイアウトデザイン
   情報に基づき前記レイアウトセルサイズ情報を付加し前
   記レイアウトセルサイズ情報付回路図シンボルを生成す
   るレイアウトセルサイズ付加部と、 前記回路図シンボルに前記レイアウトサイズ情報付路図
   シンボルに基づき階層を持った回路である階層回路にお
   ける下位階層回路の回路シンボルにレイアウトサイズ情
   報を付加し前記階層回路の上位階層回路の回路図データ
   として前記回路設計部に供給するレイアウトサイズ情報
   付階層回路図シンボルを生成する階層回路シンボルレイ
   アウトサイズ付加部とを備えることを特徴とする請求項
   １記載の半導体マクロの設計装置。
6. 【請求項６】 回路図データと回路図シンボルとを入力
   し回路設計を行い、この回路設計終了後にレイアウト設
   計を行うことにより半導体集積回路（ＬＳＩ）を構成し
   複数の回路素子であるセルから成る単位機能ブロックで
   あるマクロを設計する半導体マクロ設計方法において、 個々の前記セルの実際のレイアウトのサイズ情報である
   レイアウトセルサイズ情報を含む回路図シンボルである
   レイアウトセルサイズ情報付回路図シンボルを用いて回
   路設計を行い、この回路設計で入力された前記回路図シ
   ンボル間の接続の情報である回路接続情報と前記回路図
   シンボルの図形情報とサイズと配置座標及び各回路図シ
   ンボル間を接続する配線座標の情報を用いて予測配線長
   を算出することにより、前記予測配線長を用いたの遅延
   シミュレーションであるフォワードアノテーションの結
   果と、前記レイアウト設計結果のマクロレイアウトに基
   づく配線長である実配線長を用いた遅延シミュレーショ
   ンであるバックアノテーションの結果との間の差異を低
   減させることを特徴とする半導体マクロの設計方法。
7. 【請求項７】 回路図データと回路図シンボルとを入力
   し回路設計を行い、この回路設計終了後にレイアウト設
   計を行うことにより半導体集積回路（ＬＳＩ）を構成し
   複数の回路素子であるセルから成る単位機能ブロックで
   あるマクロを設計する半導体マクロ設計方法において、 前記回路図シンボルにセルのレイアウト設計の情報であ
   るセルレイアウトデザイン情報に基づき回路図データを
   構成する個々の前記セルの実際のレイアウトのサイズ情
   報であるレイアウトセルサイズ情報を付加し各回路図シ
   ンボルの図形情報とレイアウトのサイズのデータとを有
   するレイアウトセルサイズ情報付回路図シンボルを生成
   するレイアウトセルサイズ情報付回路図シンボル生成ス
   テップと、 前記レイアウトセルサイズ情報付回路図シンボルに基づ
   き入力した回路図データから座標とシンボル図形とセル
   レイアウトのサイズ情報を付加した回路図情報を生成す
   る第１のステップと、 生成された前記回路図情報を用いて前記回路図シンボル
   間の接続の情報である回路接続情報を生成する第２のス
   テップと、 前記回路図情報に基づき予め定めた様式で基板上に回路
   設計対象回路の各回路図シンボルを仮配置配線し、これ
   ら各回路図シンボルの配置座標及び各回路図シンボル間
   を結ぶ配線座標を含む仮配置配線情報を生成し、仮配線
   の長さである仮配線長を予測する第３のステップと、 前記仮配線長に対応する配線長予測容量値を抽出して第
   １の容量付回路接続情報を作成する第４のステップと、 前記第１の容量付回路接続情報を使用して前記仮配置配
   線情報に基づく遅延値及びタイミング値のシミュレーシ
   ョンであるフォワードアノテーションを行う第５のステ
   ップと、 前記フォワードアノテーション結果が遅延値及びタイミ
   ング値の規格を満足するか否かを判定し、満足する場合
   は前記回路接続情報と前記仮配置配線情報を出力する第
   ６のステップと、 前記第６のステップで、前記フォワードアノテーション
   結果が前記規格を満足しない場合は回路を修正し前記第
   １のステップに戻る第７のステップと、 前記第６のステップで出力した前記回路接続情報と前記
   仮配置配線情報及びセルのレイアウト設計の情報である
   セルレイアウトデザイン情報とを入力し、前記仮配置配
   線情報と同様の配線長かつ配置座標間隔を実配線長及び
   実配置座標間隔としてマクロレイアウトを行い、実際の
   レイアウトであるマクロレイアウトを生成する第８のス
   テップと、 生成した前記マクロレイアウトを用いて実配線の配線長
   を求めこの実配線長から容量値を計算して抽出し第２の
   容量付回路接続情報を生成する第９のステップと、 前記第２の容量付回路接続情報に基づき実配線の配線容
   量に起因する信号遅延値及びタイミング値のシミュレー
   ションであるバックアノテーションを行う第１０のステ
   ップと、 前記バックアノテーション結果が前記規格を満足するか
   否かを判定し、満足する場合は処理を終了する第１１の
   ステップと、 前記第１１のステップで、前記バックアノテーション結
   果が前記規格を満足しない場合はレイアウトを修正し前
   記第８のステップに戻る第１２のステップとを有するこ
   とを特徴とする半導体マクロの設計方法。
8. 【請求項８】 前記レイアウトセルサイズ情報付回路図
   シンボル生成ステップの後に、レイアウトセルサイズ情
   報付回路図シンボルに基づき階層を持った回路である階
   層回路における下位階層回路の回路シンボルにレイアウ
   トサイズ情報を付加し前記階層回路の上位階層回路の回
   路図データとして供給するレイアウトサイズ情報付階層
   回路図シンボルを生成するレイアウトサイズ情報付階層
   回路図シンボルを生成ステップをさらに有することを特
   徴とする請求項７記載の半導体マクロの設計方法。