JP2001229681A - 不揮発性半導体メモリの制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 浮遊ゲートを有する不揮発性半導体メモリに
おいて、メモリセルアレイ内の各セルの閾値のばらつき
の抑制と、閾値分布の制御性の向上と、プログラム速度
の向上を図れる不揮発性半導体メモリの制御方法を提供
する。 【解決手段】 この不揮発性半導体メモリの制御方法
は、漸次電圧の大きさが増加する複数のプログラムパル
スＰ₁,Ｐ₂,…Ｐｎをメモリセルの制御端子に入力し、最
大電圧時のプログラムパルスＰｎのパルス幅ｔppの合計
を、その最大電圧(−Ｖｇend)のみでメモリセルをプロ
グラムするのに必要な時間ｔpgmの２分の１にする。こ
れにより、メモリセルアレイの各セルの閾値のばらつき
を抑制でき、この閾値分布の制御性を向上でき、プログ
ラム速度も向上できることを実験で確認できた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、制御端子,浮遊
ゲート,ドレイン端子,および,ソース端子を有する単数
または複数のメモリセルからなる不揮発性半導体メモリ
を制御する制御方法において、特にプログラムの際のプ
ログラムパルスのアルゴリズムに特徴がある不揮発性半
導体メモリの制御方法に関する。

【０００２】

【従来の技術】浮遊ゲートを有する不揮発性半導体メモ
リは、例えば、フラッシュメモリとして利用される。そ
のメモリセルは、制御端子,浮遊ゲート,ドレイン端子,
および,ソース端子から成り立っている。図１０に、そ
の１例の構成断面を示す。

【０００３】この１例のメモリセルでは、浮遊ゲート２
に蓄積される電荷量によって、書き込み状態と消去状態
とを取り得る。すなわち、制御端子１に所定の大きさの
正の電界を印加した時、浮遊ゲート２の電荷量が平衡も
しくはそれに近い場合と浮遊ゲート２に負の電荷(電子)
が蓄積された場合とでは、ソース４とドレイン３の間に
できるチャネル層を流れる電流に大小の差が生じる。こ
の電流の大小は、制御端子１に適当な電圧を選択するこ
とによって、導通,非導通とすることができる。例え
ば、チャネルが導通している前者の場合のデータを
「１」、チャネルが非導通の後者の場合を「０」と定義
すると、浮遊ゲート２に蓄積される電荷量に応じて、２
値のデータを保持し、読み出すことができる。

【０００４】この場合、浮遊ゲート２に蓄積される電荷
量をさらに細かく制御できれば、２値にかぎらず多値の
データを保持し、読み出すことが可能である。

【０００５】メモリセルアレイにはこのようなメモリセ
ルが多数存在している。あらかじめ、メモリセルアレイ
全体、もしくは、メモリセルセルアレイの必要な領域に
のみ、浮遊ゲート２に過剰な負の電荷を注入することに
よって、消去状態「０」にしておく。この過程では、例
えば、制御端子１に正の電圧を印加し、基板５,ドレイ
ン端子３,および,ソース端子４に負の電圧を印加するこ
とで、ソース４とドレイン３の間にできたチャネル層か
ら電子がFowler - Nordhiemトンネル現象を通して、浮
遊ゲート２に注入される。

【０００６】このまず消去状態にしたメモリセルアレイ
にデータを書き込む(プログラムする)には、例えば、図
１１に示すように、制御端子１が接続されたワード線に
負の電圧−Ｖｇを印加し、データ「１」を書き込むメモ
リセルのドレイン３に接続されたビット線に正の電圧＋
Ｖｄを印加し、データ「０」を書き込むメモリセルのド
レイン３'に接続されたビット線はフローティング状態
(図１１ではＦ)にする。この場合、データ「１」を書き
込むメモリセルのトンネル酸化膜６には、Fowler - Nor
dhiemトンネル現象が生じるのに十分な電界が生じて、
負の電荷が浮遊ゲート２からドレイン３に移動し、メモ
リセルの閾値が低下する。一方、データ「０」を書き込
むメモリセルのトンネル酸化膜６'には、Fowler - Nord
hiemトンネル現象が生じるのに十分な電界が生じず、負
の電荷がドレイン３'から浮遊ゲート２'に移動しない。
よって、メモリセルの閾値は高い状態を維持する。した
がって、データに応じて浮遊ゲートに蓄積される電荷量
に差が生じ、メモリセルアレイにデータが書き込まれ
る。

【０００７】メモリセルアレイには多数のメモリセルが
存在し、製造ばらつきなどに起因して、それらのメモリ
セルの特性は均一ではない。したがって、プログラム動
作時に、メモリセルの特性に合わせて、プログラムパル
スを制御する必要が生じる。

【０００８】具体的には、例えば、ワード線毎にプログ
ラムを実施する場合、プログラムを行うワード線に複数
のパルスを印加し、各プログラムパルスの印加後にメモ
リセルの閾値を検出(ベリファイ)し、次のプログラムパ
ルスを印加する時に、所定の閾値に達したメモリセルに
接続されたビット線をフローティング状態にし、書き込
みは行わず、所定の閾値に達していないメモリセルに接
続されたビット線には電圧を印加する。これにより、浮
遊ゲートに注入される電荷量を制御して、各メモリセル
の閾値をあるばらつき範囲にまで揃えるという操作が行
われる。なお、この操作はベリファイ操作と一般に呼ば
れる。また、上記一連のプログラムパルスの列はある一
つのアルゴリズムを形成する。

【０００９】プログラムパルスのアルゴリズムはそれ自
体フラッシュメモリの種類にかかわらず本質的なもので
ある。すなわち、電圧の極性等を最適化することで、フ
ラッシュメモリの種類(例えば、ＮＯＲ型,ＮＡＮＤ型,
ＤＩＮＯＲ型,あるいは、バーチャルグランドＮＯＲ型
など)によらず適用可能である。

【００１０】プログラムパルスのアルゴリズムを形成す
るパルス列には、Ｔ.Ｋawahara etal.：IEEE J. of Ｓo
lid - Ｓtate Circuit30(1995)1554、Ｇ,J,Ｈemink et
al.：Ｓymp.on ＶLSI Ｔechnology(1995)129、あるい
は、桝岡富士雄：「フラッシュメモリの高集積化技術」
第４３回半導体専門講習会予稿集(1996)137に記載され
ているような従来方法がある。これらの文献に記載され
た従来方法は、図１２(Ａ),(Ｂ)および、図１３(Ａ),
(Ｂ),(Ｃ),(Ｄ)に示されているプログラムパルス列を用
いたアルゴリズムによる方法である。これらの従来例は
ワード線電圧およびワード線に印加するプログラムパル
ス幅を制御する方法である。これらのどの従来例の場合
も、図中には示されていないが、各プログラムパルスを
印加した直後にベリファイ動作が行われる。

【００１１】

【発明が解決しようとする課題】メモリアレイ内のメモ
リセルの閾値を必要とされる分布幅に抑えるには、プロ
グラムパルスを印加したときにメモリセルの閾値がシフ
トする量を、上記必要とされる分布幅に常に等しくする
必要がある。もしくは、上記閾値シフト量を、上記閾値
分布幅よりも小さくする必要がある。

【００１２】さらに、必要とされるプログラム状態のメ
モリセルの閾値分布幅は、通常、プログラムパルスを単
純に印加したとき(すなわち、ベリファイ動作を伴わず
にプログラムパルスを印加したとき)のメモリセルの閾
値分布幅よりも小さく設定される。このため、プログラ
ムパルスを単純に印加した時のメモリセルの閾値分布幅
が大きくなればなる程、必要なプログラムパルス数はよ
り多くなる。

【００１３】これらの条件を満足するために、図１２
(Ａ)あるいは図１３(Ｂ)に示されるような従来方法があ
る。これらの方法では、ワード線電圧Ｖｇmaxもしくは
Ｖｇを一定に設定して、(図示していないプログラムパ
ルス毎にベリファイ動作を行うような)パルス幅を変え
たプログラムパルス列から成るアルゴリズムによりプロ
グラムを行っている。

【００１４】これらの方法では、メモリセルの閾値がシ
フトする量を正確に制御するために、各プログラムパル
ス毎にパルス幅を設定する必要が生じる。これには、メ
モリセルの特性を把握するために、プログラムに関する
データを多数集める、あるいは、正確なシミュレーショ
ンを実行するというような、困難な作業を必要とする。

【００１５】さらに、これらの方法では、より正確に閾
値を合わせ込むためにプログラムパルス数を増加させた
場合、プログラムアルゴリズムが進むにしたがって、印
加するプログラムパルスのパルス幅を順に大きくする必
要があり、結果としてプログラム時間がほぼ指数関数的
に増大するという問題が生じる。

【００１６】このような課題を改善するために、図１３
(Ｃ)に示されるように、ワード線電圧を波形上斜めに上
昇させて、プログラムパルス毎にベリファイ動作行うよ
うなアルゴリズムでプログラムする従来方法がある。さ
らには、図１２(Ｂ)と図１３(Ｄ)に示されるように、ワ
ード線電圧を階段状に上昇させて、プログラムパルス毎
に、図示していないベリファイ動作を行うようなアルゴ
リズムでプログラムする従来方法がある。

【００１７】これらの方法では、ベリファイ動作を伴う
プログラムパルスのパルス幅を固定した状態で、メモリ
セルの閾値がシフトする量をほぼ一定に揃えることが可
能である。したがって、各プログラムパルス毎にパルス
幅を設定する必要がなくなり、この点では改善されてい
る。

【００１８】ところが、これらの方法では、プログラム
パルスの電圧の大きさを、逐次大きくしていく必要があ
る。実際のデバイスでは、設定できるプログラムパルス
の電圧の大きさの最大値は、メモリセルのトンネル酸化
膜の耐圧、もしくは、プログラム動作に必要な回路の耐
圧などによって制限を受けるので、必要とする値に設定
できない場合が多い。

【００１９】したがって、プログラム速度が遅いメモリ
セルをプログラムする場合、これらの耐圧によって、最
終パルスとして設定できる電圧は、制限を受ける。メモ
リセルのプログラム速度が遅くなると、それに応じてプ
ログラムパルスのパルス幅を広げる必要が生じる。メモ
リセルのプログラム速度が遅い場合、最終プログラムパ
ルス以外のプログラムパルスのパルス幅も広げておく必
要があるので、結果としてプログラム時間が長くなると
いう問題を生じる。

【００２０】プログラム時のメモリセルの閾値をより正
確に揃えるため、図１２(Ｂ)に示されるように、階段状
のプログラムパルスの各ステップをさらに分割したよう
なプログラムパルスからなるアルゴリズムによる従来方
法がある。この方法を用いると、所定の閾値になったメ
モリセルへの書き込みを停止する操作をきめ細かくでき
ることからメモリセルの閾値分布をさらに狭くできると
いう点では改善されている。

【００２１】しかし、プログラムパルス印加後、ベリフ
ァイを行なうためプログラムパルスの数だけベリファイ
動作が必要になるので、ベリファイに要する時間が無視
できず、結果としてプログラム時間が増加するという問
題が生じる。

【００２２】さらに、プログラムパルスの電圧が増加し
たときのメモリセルの閾値のシフト量と、同じプログラ
ム電圧のパルスを続けて印加した時のメモリセルの閾値
のシフト量との間の整合性をとる必要が生じる。不揮発
性半導体メモリチップ毎にこのような条件を満足するプ
ログラムパルスを発生させることのできる回路は複雑に
なるという問題がある。

【００２３】また、図１３(Ｃ)に示すプログラムパルス
波形のように、一つのパルス中でワード線電圧を斜めに
上昇させるような電圧発生回路は複雑になるという問題
がある。

【００２４】先の設定できる最大電圧が耐圧等により制
限を受けるという問題に対して、図１３(Ａ)で示される
ように、最大電圧Ｖｇmaxのプログラムパルスの数を増
加させて、かつ、パルス幅を広げて対応するという従来
方法がある。

【００２５】この場合、最大電圧のプログラムパルスの
パルス数、および、パルス幅の設定が新たに必要とな
る。この際、図１２(Ａ)あるいは図１３(Ｂ)で示される
ような従来方法に伴う問題(パルス幅設定の困難さ)と同
じ問題を再び考慮する必要が生じる。

【００２６】さらに、図１３(Ａ)で示されるような従来
方法の場合には、図１２(Ｂ)で示されるような従来方法
に伴う問題(プログラム時間が長くなる)と同じ問題も含
んでいる。

【００２７】そこで、この発明の目的は、メモリセルア
レイの各セルの閾値のばらつきを抑制でき、この閾値分
布の制御性を向上でき、プログラム速度も向上できる不
揮発性半導体メモリの制御方法を提供することにある。

【００２８】

【課題を解決するための手段】上記目的を達成するた
め、この発明の不揮発性半導体メモリの制御方法は、各
プログラム電圧が漸次増加するか等しい大きさを有する
複数のプログラムパルスを、単数または複数のメモリセ
ルの制御端子に入力して、このメモリセルをプログラム
する不揮発性半導体メモリの制御方法であって、上記複
数のプログラムパルスは、その最終プログラムパルスと
同じプログラム電圧を有するプログラムパルスを単数も
しくは複数だけ有し、上記最終プログラムパルスと同じ
プログラム電圧を有する単数もしくは複数のプログラム
パルスのパルス幅の合計を、上記不揮発性半導体メモリ
を上記最終プログラムパルスのプログラム電圧のプログ
ラムパルスのみでプログラムするのに必要な時間の２分
の１以上の時間とすることを特徴としている。

【００２９】この発明の不揮発性半導体メモリの制御方
法は、漸次電圧の大きさが増加する複数のプログラムパ
ルスをメモリセルの制御端子に入力し、最大電圧時のプ
ログラムパルス(最終プログラムパルス)のパルス幅の合
計を、その最大電圧のみでメモリセルをプログラムする
のに必要な時間の２分の１以上にする。これにより、メ
モリセルアレイの各セルの閾値のばらつきを抑制でき、
この閾値分布の制御性を向上でき、プログラム速度も向
上できることを実験で確認できた。

【００３０】また、一実施形態の不揮発性半導体メモリ
の制御方法は、上記パルス列の最終プログラムパルスの
プログラム電圧に達するまでの各プログラムパルスにお
いて、隣接する２つのプログラムパルス間のプログラム
電圧の絶対値の上げ幅と、上記プログラムパルスのパル
ス幅と比を、上記不揮発性半導体メモリのメモリセルの
閾値の分布幅と、上記メモリセルをプログラムするのに
必要な時間との比に、等しくする。

【００３１】この一実施形態では、プログラムパルスの
電圧の大きさの上げ幅とプログラムパルス幅との比を所
定値(閾値分布幅とプログラム所要時間との比)に保つ。
これにより、プログラム時間を不必要に増加させること
なく、メモリセルの閾値のシフト量を可能な範囲で自由
に制御でき、したがって、メモリセルのプログラム時の
閾値の分布幅を可能な範囲で自由に制御できる。

【００３２】また、他の実施形態の不揮発性半導体メモ
リの制御方法は、上記パルス列よりも前に、上記パルス
列の最初のプログラムパルスの電圧に等しいか低い大き
さを持つ単数もしくは複数の追加プログラムパルスを有
し、この追加プログラムパルスのプログラム電圧の絶対
値は漸次増加するか等しい大きさを有していて、上記追
加プログラムパルスと上記パルス列を上記メモリセルに
入力して、このメモリセルをプログラムする。

【００３３】この実施形態では、上記パルス列とその前
の追加プログラムパルスでもって、メモリセルをプログ
ラムするので、このプログラム時にメモリセルのトンネ
ル酸化膜に印加される電界を緩和することができ、メモ
リセルの信頼性を向上できる。

【００３４】また、一実施形態の不揮発性半導体メモリ
の制御方法は、上記追加プログラムパルスのパルス幅に
対する上記追加プログラムパルスのプログラム電圧の絶
対値の上げ幅の比を、上記パルス列のパルス幅に対する
上記パルス列のプログラムパルス毎のプログラム電圧の
絶対値の上げ幅の比に等しくする。

【００３５】この実施形態では、追加プログラムパルス
のパルス幅に対する上げ幅の比を、パルス列のパルス幅
に対する上げ幅の比に等しくするから、追加プログラム
パルスを存在させても、プログラム時間の増加を最小限
に抑制できる。

【００３６】また、他の実施形態の不揮発性半導体メモ
リの制御方法は、上記パルス列の最終プログラム電圧に
達するまでの各プログラムパルスにおいて、上記プログ
ラムパルス毎のプログラム電圧の絶対値の上げ幅と、そ
のプログラムパルスのパルス幅との比を、上記メモリセ
ルの閾値の分布幅と、プログラム状態に設定されたメモ
リセルの閾値とイレース状態に設定されたメモリセルの
閾値の間に挟まれたメモリセルの遷移状態の閾値の幅と
の和に対する上記不揮発性半導体メモリ内をプログラム
するのに必要な時間の比に等しくする。

【００３７】この実施形態では、プログラムパルスの電
圧の大きさの上げ幅とプログラムパルス幅との比を、所
定値((閾値分布幅＋遷移状態の閾値幅)：プログラム所
要時間)に保つ。これにより、プログラム時間を不必要
に増加させることなく、メモリセルの閾値のシフト量を
可能な範囲で自由に制御でき、したがって、メモリセル
のプログラム時の閾値の分布幅を可能な範囲で自由に制
御できる。

【００３８】また、一実施形態の不揮発性半導体メモリ
の制御方法は、上記パルス列の各プログラムパルスのパ
ルス幅を等しくする。

【００３９】この実施形態では、上記パルス列の各プロ
グラムパルスのパルス幅を等しくするので、パルス発生
回路の構成を簡単にすることができる。

【００４０】また、他の実施形態の不揮発性半導体メモ
リの制御方法は、上記パルス列の各プログラムパルスの
パルス幅を等しくする。

【００４１】この実施形態では、上記パルス列の各プロ
グラムパルスのパルス幅を等しくするので、パルス発生
回路の構成を簡単にできる。

【００４２】

【発明の実施の形態】以下、この発明の不揮発性半導体
メモリの制御方法を、図示の実施の形態に基いて詳細に
説明する。

【００４３】〔第１の実施形態〕図１に、この発明の第
１実施形態の制御方法によるプログラムアルゴリズムの
プログラムパルス列を模式的に示す。このパルス列は、
ワード線に印加する電圧を表わしており、図１０および
図１１に示されたメモリセルに適合した一つの例である
ため、ワード線電圧は負電圧になっている。また、より
詳細な説明のためにベリファイパルスＢＰをも描写され
ている。

【００４４】この実施形態の制御方法による各プログラ
ムパルスＰ₁,Ｐ₂,Ｐ₃…,Ｐｎ−１,Ｐｎの幅tppは、その
最終パルスＰｎにおける電圧(図１,図２(Ａ)における−
Ｖｇend)のみでプログラムした場合に必要なプログラム
時間ｔpgmの２分の１の大きさ(ｔpgm/２)になっている
(幅ｔpp＝ｔpgm／２)。

【００４５】このパルス幅tppは、図２に模式的に表わ
されているように、メモリセルアレイ内で最もプログラ
ム速度の遅いメモリセルの特性によって決定される。図
２において、縦軸はメモリセルのしきい値電圧ＶＴを示
し、横軸はプログラム(書き込み)時間ｔをlog表示した
ものである。

【００４６】最終的に、電圧(−Ｖｇend)のプログラム
パルスＰｎを、制御端子につながるワード線に印加する
ことによって、メモリセルアレイの中で最もプログラム
速度の遅いメモリセルが、所定の消去(Erase)状態から
所定の書き込み(Program)状態に達するのに要する時間
ｔpgmを、図２(Ｂ)に表している。上記所定の消去状態
とは、例えば、しきい値が４Ｖ以上の状態であり、上記
所定の書き込み状態とは、例えば、しきい値が２Ｖ以下
の状態である。

【００４７】図１に示すように、この実施形態の制御方
法では、一定の電圧Ｖgstepを増分として、ワード線に
ステップ状にパルスＰ₁,Ｐ₂,Ｐ₃,…,Ｐｎ−１,Ｐｎを印
加する。ここで、上記各パルスＰ₁〜Ｐｎのパルス幅ｔp
pを上記プログラム時間ｔpgmの２分の１(ｔpp＝ｔpgm／
２)に設定することによって、メモリセルアレイの各セ
ルの閾値のばらつきを抑制でき、この閾値分布の制御性
を向上でき、プログラム速度も向上できることを実験で
確認できた。

【００４８】また、この実施形態では、上記パルス幅ｔ
ppを、上記プログラム時間ｔpgmの２分の１に一義的に
設定するので、プログラムアルゴリズムのパルス幅設定
を容易化することができる。なお、上記パルス幅ｔppを
上記プログラム時間ｔpgmの２分の１以上にしてもよ
い。この場合、プログラム速度が減少するが、しきい値
のばらつきはより小さくなる。

【００４９】図３に、上記実施形態によるアルゴリズム
でプログラムした場合のメモリセル群の閾値分布を模式
的に示す。図３に、Ｅ部で示すように、消去状態のメモ
リセル群の閾値分布幅は、通常、ベリファイ動作を行っ
て揃えようとするメモリセル群の閾値分布幅より広い。

【００５０】このＥ部のように、消去状態のしきい値分
布を持つメモリセル群に、最初のプログラムパルスＰ₁
を印加すると、各メモリセルの書き込み特性の違いに起
因して、図３のＡ部に示すように、しきい値分布幅が上
記消去状態のメモリセル群のしきい値分布幅よりも大き
くなることもありえる。

【００５１】次に、このメモリセル群のしきい値分布幅
を狭めるために、ベリファイを行い、メモリセル群のし
きい値電圧を検証する。ここで、しきい値が２Ｖ以下に
なっており、所定の書き込み状態になっているメモリセ
ルのドレインはフローティング状態として、さらなる書
き込みを行わない。一方、しきい値が２Ｖ以上であり、
書き込みを行うべきメモリセルには、パルスＰ₁(−Ｖｇ
start)よりもＶｇstepだけ高い電圧である第２のプログ
ラムパルスＰ₂を印加し書き込みを行う。この結果、書
き込むべきメモリセルのしきい値分布幅は、図３に示す
Ｂ部のように狭くなる。

【００５２】同様に、図１に示すプログラムパルス波形
にしたがって、順次、ステップ状にＶｇstepずつ増加す
るプログラムパルスＰ₃,…と、ベリファイパルスＢＰと
を交互に、メモリセルに印加し、図３のＤ部に示すよう
に、書き込むべきメモリセルのしきい値が、全て所定の
電圧(図３では２Ｖ)以下になるまでこの動作を続ける。

【００５３】このように、メモリセル群の閾値の広い分
布幅を、目的とする狭い分布幅に揃えるには、しきい値
を確認するベリファイ動作が必要である。このベリファ
イ動作時のメモリセルの閾値分布のシフト量は、最大で
も、目的とするプログラム後のしきい値分布幅程度に抑
える必要がある。

【００５４】このベリファイ動作時のメモリセルのしき
い値のシフト量が大き過ぎると、図３に示す書き込み状
態のメモリセルのしきい値分布の下限値(ＶＰL)がさら
に下がるので、しきい値分布幅が広がってしまう。

【００５５】本出願人らによるシュミレーション実験で
は、プログラムパルスの電圧増分Ｖｇstepとこれによる
メモリセルのしきい値のシフト量はほぼ一致していた。
したがって、プログラムパルスの増加電圧Ｖｇstepを制
御することによって、目的とするメモリセルのしきい値
分布幅を制御することができる。

【００５６】図３に示すように、この実施形態では、第
２パルスＰ₂以降のパルスＰ₃…をメモリセルに印加した
とき、メモリセルの閾値は、その直前のパルスの電圧と
の差Ｖｇstepだけシフトする。したがって、図１の波形
に示すように、増分Ｖｇstepを一定にして、メモリセル
のプログラムを行うことによって、図３にＢ→Ｃ→Ｄで
示すように、第２パルスＰ₂以降のパルス毎のメモリセ
ルのしきい値のシフト量を一定にすることができる。こ
れによって、目的とするメモリセルの閾値の分布幅を達
成できる。

【００５７】上記実施形態の制御方法では、図１に示す
アルゴリズムプログラムパルス列において、各プログラ
ムパルスＰ₁,Ｐ₂…のパルス幅ｔppを一定値にしてい
る。ただし、このパルス幅ｔppを変化させることによっ
ても、第２パルスＰ₂以降のパルスＰ₃,…毎のメモリセ
ルのしきい値シフト量をほぼ一定にできる。この実施形
態では、プログラムパルス幅を一定に設定するから、プ
ログラムパルスを発生させる制御回路等が簡単な構成に
より実現可能となる。

【００５８】ただし、上記パルス幅ｔppを小さくし過ぎ
ると、上記実施形態のような階段状のパルス列の最終パ
ルスＰｎですべてのメモリセルのプログラムを終了でき
なくなる。その理由は、プログラムパルスの幅を狭くし
てパルス印加回数を増やすと、プログラムパルス印加後
に行うメモリセルのしきい値電圧を検証するためのベリ
ファイ回数も同様に増加して、ベリファイに要する時間
がプログラム時間の中で無視できなくなるからである。

【００５９】この第１実施形態のように、階段状のパル
ス列の最終パルスＰｎですべてのメモリセルのプログラ
ムを終了するのに必要なパルス幅ｔppは、その電圧(Ｖ
ｇend)のみでプログラムするのに必要なプログラム時間
ｔpgmの半分である。すなわち、 ｔpp＝ｔpgm／２ (式１) 次に、図４に、この実施形態の制御方法によって、プロ
グラムパルスのパルス幅を決定するためのアルゴリズム
を示す。

【００６０】まず、ステップＳ１に示すように、予め、
最も書き込み速度の遅いメモリセルに対して、ワード線
に印加する最終プログラム電圧Ｖｇendを求め、ビット
線電圧Ｖｄを求める。この最終プログラム電圧Ｖｇend
は、例えば、メモリセルのトンネル酸化膜の耐圧と信頼
性を考慮して設定する。次に、ステップＳ２に進み、最
も書き込み速度の遅いメモリセルに対して、プログラム
時間ｔpgmを求める。次に、ステップＳ３に進み、この
プログラム時間ｔpgmの２分の１の時間(ｔpgm／２)を、
パルス幅ｔppとする。そして、ステップＳ４で、最終パ
ルス幅を上記パルス幅ｔppに設定する。

【００６１】そして、この期間ｔppの間だけ、先の最終
プログラム電圧Ｖｇendをワード線に印加し、このとき
の書き込み状態のメモリセルのしきい値分布幅(ベリフ
ァイしない状態のメモリセルのしきい値分布に相当)を
求めておく。このしきい値の分布は、図３に符号Ａで示
す状態に相当する。

【００６２】このメモリセルのしきい値分布幅は、例え
ば、先述の読み出し動作のように、ワード線に所定の電
圧を印加し、このワード線ヘの印加電圧を変えながらド
レインとソース間に電流が流れるか否かを測定すること
で、求めることができる。

【００６３】この実施形態の制御方法では、図４に示す
アルゴリズムをまず実施し、プログラム対象とするメモ
リセル群のうち、最も書き込み速度の遅いメモリセルに
対して、ワード線に印加する最終プログラム電圧Ｖｇen
dとプログラム時間ｔpgmを求めることから、書き込むべ
きメモリセルの書き込みを確実に行うことができる。

【００６４】また、従来技術のように、最終プログラム
電圧がメモリセルの耐圧により制限を受け、所定の書き
込みができなかったり、プログラム時間が不必要に長く
なることもない。

【００６５】次に、図５,図６および図７に、この実施
形態の制御方法によって、プログラムパルス電圧を決定
するためのアルゴリズムを例示する。

【００６６】まず、図５に示すフローチャートを参照し
ながら、この第１実施形態を具体的な数値を用いて説明
する。ここでは、メモリセルの閾値が４Ｖ以上であると
きに消去状態とし、メモリセルの閾値が２Ｖ以下である
ときにプログラム状態とする。

【００６７】まず、ステップＳ１１で、メモリセルの制
御端子につながるワード線への印加電圧Ｖｇを−１２Ｖ
とし、ビット線(ドレイン)電圧としてＶｄ＝４Ｖを印加
する。

【００６８】このとき、メモリセルアレイ中で最も遅い
メモリセルが時間ｔpgm＝２(ミリ秒)でプログラムを終
了した場合、プログラムパルス幅ｔppを１ミリ秒に設定
する。

【００６９】次に、ステップＳ１２に進み、ベリファイ
を実施しない場合のメモリセルアレイ内の閾値分布幅Ｖ
Ｔrangeを求める。ここでは、図３に符号Ａで示すよう
に、この閾値分布幅ＶＴrangeを４Ｖとする。次に、ス
テップＳ１３に進み、ベリファイ後のメモリセルの目的
とする閾値分布幅ＶＴrange_-vを決める。ここでは、図
３に符号Ｄで示すように、目的とする閾値分布幅ＶＴra
nge_-vを０.５Ｖとする。

【００７０】次に、ステップＳ１４に進み、プログラム
パルスの増分Ｖｇstepを、−０.５Ｖ(−ＶＴrange_-v)に
設定する。

【００７１】次に、ステップＳ１５に進み、プログラム
パルス数Ｎpulseを、８(ＶＴrange/(Ｖｇstep)＝４÷
０.５)に設定する。

【００７２】次に、ステップＳ１６に進み、Ｖｇstart
＝Ｖｇend＋(８−１)・(０.５)として、Ｖｇstartを求
める。ここでは、Ｖｇendを−１２.０Ｖとしたので、Ｖ
ｇstartは−８.５Ｖである。

【００７３】すなわち、ステップＳ１７で、上記ワード
線に印加するプログラムパルス電圧の開始電圧を、Ｖｇ
(Ｐ₁)＝−８.５Ｖとし、ステップＳ１８で、このプログ
ラムパルス電圧の増分を−０.５Ｖに設定し、ステップ
Ｓ１９で、パルス数を８に設定する。

【００７４】これにより、プログラムパルス電圧は、順
に、Ｖｇ(Ｐ₁)＝−８.５Ｖ，Ｖｇ(Ｐ₂)＝−９.０Ｖ，Ｖ
ｇ(Ｐ₃)＝−９.５Ｖ，Ｖｇ(Ｐ₄)＝−１０.０Ｖ，Ｖｇ
(Ｐ₅)＝−１０.５Ｖ，Ｖｇ(Ｐ₆)＝−１１.０Ｖ，Ｖｇ
(Ｐ₇)＝−１１.５Ｖ，Ｖｇ(Ｐ₈)＝−１２.０Ｖとなる。

【００７５】そして、ドレイン電圧Ｖｄを４Ｖに設定
し、パルス幅ｔppを１ミリ秒に設定する。

【００７６】また、必要に応じて、このパルス列Ｐ₁〜
Ｐ₈の前部に、パルスを追加してもよい。例えば、１パ
ルスを追加する場合、図５のフローチャートに替えて、
図６のフローチャートを採用する。この図６のフローチ
ャートは、ステップＳ２５で、Ｎpulseを、(ＶＴrange/
Ｖｇstep)よりも１だけ増やした点だけが、前述の図５
のフローチャートと異なる。

【００７７】したがって、この図５のフローチャートに
よれば、パルス数が(８＋１)＝９である。すなわち、ワ
ード線に印加するプログラムパルス電圧は、順に、Ｖｇ
(Ｐ_A)＝−８.０Ｖ，Ｖｇ(Ｐ₁)＝−８.５Ｖ，Ｖｇ(Ｐ₂)
＝−９.０Ｖ，Ｖｇ(Ｐ₃)＝−９.５Ｖ，Ｖｇ(Ｐ₄)＝−１
０.０Ｖ，Ｖｇ(Ｐ₅)＝−１０.５Ｖ，Ｖｇ(Ｐ₆)＝−１
１.０Ｖ，Ｖｇ(Ｐ₇)＝−１１.５Ｖ，Ｖｇ(Ｐ₈)＝−１
２.０Ｖとなる。また、ドレイン電圧Ｖｄ＝４Ｖ，パル
ス幅ｔpp＝１ミリ秒となる。

【００７８】さらにまた、イレース状態からのメモリセ
ルの閾値分布のシフト量をできるだけ均一にしたけれ
ば、４パルス追加する。この場合、ワード線に印加する
プログラムパルス電圧を、順に、Ｖｇ(Ｐ_B1)＝−６.５
Ｖ，Ｖｇ(Ｐ_B2)＝−７.０Ｖ，Ｖｇ(Ｐ_B3)＝−７.５Ｖ，
Ｖｇ(Ｐ_B4)＝−８.０Ｖ，Ｖｇ(Ｐ₁)＝−８.５Ｖ，Ｖｇ
(Ｐ₂)＝−９.０Ｖ，Ｖｇ(Ｐ₃)＝−９.５Ｖ，Ｖｇ(Ｐ₄)
＝−１０.０Ｖ，Ｖｇ(Ｐ₅)＝−１０.５Ｖ，Ｖｇ(Ｐ₆)＝
−１１.０Ｖ，Ｖｇ(Ｐ₇)＝−１１.５Ｖ，Ｖｇ(Ｐ₈)＝−
１２.０Ｖとする。また、ドレイン電圧Ｖｄ＝４Ｖ，パ
ルス幅ｔpp＝１ミリ秒とする。

【００７９】このように、追加パルスを採用した場合に
は、プログラムパルスをより低いプログラムパルス電圧
から開始することとなるので、メモリセルのトンネル酸
化膜に印加される電界をより緩和でき、メモリセルの信
頼性を高めたい場合に有効である。

【００８０】なお、前述のプログラムパルスの具体例で
挙げた数値は、あくまでも一例であることは勿論であ
る。

【００８１】次に、図７に示すフローチャートを参照し
て、上記第１実施形態の不揮発性半導体メモリの制御方
法において、プログラムパルス電圧を決定するための３
例目のアルゴリズムを説明する。

【００８２】このフローチャートでは、まず、ステップ
Ｓ３１で、ビット線電圧をＶｄとする。

【００８３】次に、ステップＳ３２に進み、図３に符号
Ｄで例示するような所望のプログラム状態と図３に符号
Ｅで示すような所望の消去状態との間のメモリセルのし
きい値差ＶＴinhibit(２Ｖ)を決める。図３では、上記
所望のプログラム状態とは、しきい値電圧ＶＴがＶｐ
(＝２Ｖ)以下の状態であり、所望の消去状態とは、しき
い値電圧ＶＴがＶＥＬ(＝４Ｖ)以上の状態である。

【００８４】その後は、図５および図６に示したフロー
チャートと同様に、ステップＳ３３において、ベリファ
イを実施しない時の閾値分布幅ＶＴrangeを求め、次い
で、ステップＳ３４において、ベリファイ後の閾値分布
幅ＶＴrange_-Ｖを決定し、次に、ステップＳ３５におい
て、プログラムパルス間の電圧増分Ｖｇstepを、(−Ｖ
Ｔrange_-Ｖ)に決める。

【００８５】そして、ステップＳ３６に進み、プログラ
ムパルスの数Ｎpulseは、 Ｎpulse＝(ＶＴrange＋ＶＴinhibit)／Ｖｇstep …(式２) で求める。これは、メモリセルのしきい値を、図３に示
す消去状態のしきい値分布の上限Ｖ_EH＝６Ｖから書き込
み状態のしきい値分布の上限Ｖｐ＝２Ｖにすることに近
似するが、実際のＶＴrangeは、図３のＥ状態のしきい
値分布ではなくＡ状態でのしきい値分布である。

【００８６】次に、ステップＳ３７に進み、図１に示す
第１番目のプログラムパルスＰ₁の電圧Ｖｇstartを、 Ｖｇstat＝Ｖｇend＋(Ｎpulse−１)・Ｖｇstep …(式３) とする。

【００８７】次に、ステップＳ３８に進み、ワード線電
圧の開始電圧を上記(Ｖｇstart)に設定する。次に、ス
テップＳ３９に進み、ワード線電圧の変化分(増分)を、
上記Ｖｇstepに設定する。次に、ステップＳ４０に進
み、プログラムパルスのパルス数を、上記Ｎpulseに設
定する。

【００８８】図５,図６,図７に示した上述の３つのフロ
ーを見ても分かるように、 ワード線への最終パルス
電圧Ｖｇendと、所望の書き込み状態のしきい値分布幅
ＶＴrange_-Ｖを決め、 最も書き込み特性の遅いメモ
リセルのプログラム時間ｔpgmおよびベリファイを行わ
ない時での書き込み状態のしきい値分布幅ＶＴrangeを
求める。

【００８９】この,だけで、後は、パルス回数Ｎpul
seやワード線への最初のパルス電圧Ｖｇstartを一義的
に決めることができ、複雑な手順は不用である。これら
図５,図６,図７に示したフローを実施することで、書き
込み状態のメモリセルのしきい値分布幅をプログラムパ
ルス電圧の増加分Ｖｇstepで制御することができ、さら
に、書き込み状態のしきい値分布幅を狭く設定できる。
このことは、読み出し時の読み出しマージンの確保につ
ながり、読み出し誤りの発生を抑えることができる。こ
のことは、読み出しマージンが少なくなる多値しきい値
の場合に、特に有効になる。

【００９０】また、しきい値が２値の場合でも、メモリ
セルを低消費電力化するために、低電圧で駆動する場合
には、読み出し誤りの発生を抑える効果を発揮できる。

【００９１】〔第２の実施の形態〕次に、図８に、この
発明の不揮発性半導体メモリの制御方法の第２実施形態
によるプログラムアルゴリズムのプログラムパルス列の
波形を示す。このパルス列は、ワード線に印加する電圧
波形を表わしており、図１０および図１１に示されたメ
モリセルに適合した一例である。したがって、ワード線
電圧は負電圧になっている。また、図８に示す波形で
は、より詳細な説明のためにベリファイパルスＢＰも描
かれている。

【００９２】ベリファイを行ないながらプログラムを行
なったときのメモリセルの閾値分布は、前述の通り、少
なくとも上げ幅Ｖｇstepの大きさだけ幅を持つ。しか
し、実際には、回路マージン、あるいは、メモリセルの
特性のばらつきなどが原因で、この値(Ｖｇstep)よりも
大きくなる問題がある。この第２実施形態によるプログ
ラムアルゴリズムは、この問題を解決するものである。
すなわち、プログラム時間をほとんど増加させることな
く、上げ幅Ｖｇstepの大きさを小さくすることによっ
て、メモリセルのしきい値分布幅を更に狭くすることが
できる。

【００９３】本出願人によるシミュレーション実験によ
れば、プログラムパルス幅ｔ'ppとパルス間の変化分Ｖ
ｇ'stepとの間の比は、プログラムパルスのパルス幅の
総和ｔprgとベリファイしない場合のメモリセルの閾値
分幅ＶＴrangeとの比にほぼ等しくなることを確認でき
た。すなわち、 [Ｖｇ'step]／ｔ'pp＝ＶＴrange／ｔprg …(式４) である。なお、[Ｖｇ'step]は、Ｖｇ'stepの絶対値を表
す。ところで、この発明の第１の実施形態も同様に、 [Ｖｇstep]／ｔpp＝ＶＴrange／ｔprg …(式５) が成立する。[Ｖｇstep]は、Ｖｇstepの絶対値を表す。
したがって、 [Ｖｇ'step]／ｔ'pp＝[Ｖｇstep]／ｔpp …(式６) を満足すれば、最終パルスＰ_ENDまででプログラムが終
了する。ただし、最もプログラムの遅いメモリセルのプ
ログラムを終了させるために、最終パルスに限っては広
いパルス幅ｔpp(＞ｔ'pp)が必要に成る。しかし、プロ
グラムパルスが実際に印加されている時間の総和ｔprg
は、第１実施形態と変わることがなく一定である。

【００９４】そこで、(式６)の条件を満足しつつ、Ｖ
ｇ'stepの大きさをＶｇstepよりも小さく設定すること
で、(式４),(式５)を参照すれば分かるように、第１実
施形態と同じプログラム時間ｔprgで、より狭いメモリ
セルの閾値分布幅を得ることができる。これにより、メ
モリセルアレイの各セルの閾値のばらつきを抑制でき、
この閾値分布の制御性を向上でき、プログラム速度も向
上できる。

【００９５】〔第３の実施の形態〕次に、図９に、この
発明の第３実施形態の制御方法によるプログラムアルゴ
リズムのプログラムパルス列の模式図を示す。このプロ
グラムパルス列は、前述の第２実施形態による図８のプ
ログラムパルス列において、最終パルスＰ_ENDを、Ｐe1,
Ｐe2,…に分割したものである。この分割された最終パ
ルス列Ｐe1,Ｐe2,…は、最終電圧(−Ｖｇend)であり、
分割された各パルス幅の和は、ｔppに設定されている。
この最終電圧(−Ｖｇend)における各パルスＰe1,Ｐe2,
…のパルス幅は例えば、ｔ'ppに設定できる。ここで、
(ｔ'pp＋ｔ'pp＋…＋ｔ'pp)＝ｔpp である。この第３実
施形態によるプログラムアルゴリズムによれば、メモリ
セルの閾値分布を、第２実施形態に比べてさらに狭く制
御できる。

【００９６】また、この第３実施形態によれば、プログ
ラムパルス列全体にわたってパルス幅ｔ'ppが一定であ
るので、プログラムパルスを発生させる制御回路等を簡
単な構成にすることができる。しかも、最初のパルスか
ら最後のパルスまで、短いパルス幅ｔ'ppでメモリセル
のしきい値のシフト量を制御するので、メモリセルのし
きい値分布幅を、第２実施形態よりもさらに狭く制御す
ることができる。

【００９７】ところで、上記第２実施形態および第３実
施形態では、プログラムパルス幅ｔ'ppを細かく設定し
過ぎると、ベリファイ動作に要する時間が大きくなるこ
とに起因して、実際のプログラム時間が延びるという問
題が生じる。しかし、ベリファイに要する時間がプログ
ラムパルス幅ｔ'ppに比べて十分に短ければ、この実際
のプログラム時間の増加分は問題にならない。

【００９８】なお、上記第２,第３の実施形態において
も、第１実施形態と同様に、プログラムパルス列の前部
に、必要に応じて適当なパルスを追加することによっ
て、プログラム時にメモリセルのトンネル酸化膜に印加
される電界を緩和でき、メモリセルの信頼性を向上でき
る。

【００９９】

【発明の効果】以上より明らかなように、この発明の不
揮発性半導体メモリの制御方法は、漸次電圧の大きさが
増加する複数のプログラムパルスをメモリセルの制御端
子に入力し、最大電圧時のプログラムパルス(最終プロ
グラムパルス)のパルス幅の合計を、その最大電圧のみ
でメモリセルをプログラムするのに必要な時間の２分の
１以上にする。これにより、メモリセルアレイの各セル
の閾値のばらつきを抑制でき、この閾値分布の制御性を
向上でき、プログラム速度も向上できることを実験で確
認できた。

【０１００】また、一実施形態の不揮発性半導体メモリ
の制御方法は、プログラムパルスの電圧の大きさの上げ
幅とプログラムパルス幅との比を所定値(閾値分布幅と
プログラム所要時間との比)に保つ。これにより、プロ
グラム時間を不必要に増加させることなく、メモリセル
の閾値のシフト量を可能な範囲で自由に制御でき、した
がって、メモリセルのプログラム時の閾値の分布幅を可
能な範囲で自由に制御できる。

【０１０１】また、他の実施形態の不揮発性半導体メモ
リの制御方法において、上記パルス列とその前の追加プ
ログラムパルスでもって、メモリセルをプログラムする
ので、このプログラム時にメモリセルのトンネル酸化膜
に印加される電界を緩和することができ、メモリセルの
信頼性を向上できる。

【０１０２】また、一実施形態の不揮発性半導体メモリ
の制御方法は、上記追加プログラムパルスのパルス幅に
対する上記追加プログラムパルスのプログラム電圧の絶
対値の上げ幅の比を、上記パルス列のパルス幅に対する
上記パルス列のプログラムパルス毎のプログラム電圧の
絶対値の上げ幅の比に等しくする。この実施形態では、
追加プログラムパルスのパルス幅に対する上げ幅の比
を、パルス列のパルス幅に対する上げ幅の比に等しくす
るから、追加プログラムパルスを存在させても、プログ
ラム時間の増加を最小限に抑制できる。

【０１０３】また、他の実施形態は、プログラムパルス
の電圧の大きさの上げ幅とプログラムパルス幅との比
を、所定値((閾値分布幅＋遷移状態の閾値幅)：プログ
ラム所要時間)に保つ。これにより、プログラム時間を
不必要に増加させることなく、メモリセルの閾値のシフ
ト量を可能な範囲で自由に制御でき、したがって、メモ
リセルのプログラム時の閾値の分布幅を可能な範囲で自
由に制御できる。

【０１０４】また、一実施形態の不揮発性半導体メモリ
の制御方法は、上記パルス列の各プログラムパルスのパ
ルス幅を等しくするので、パルス発生回路の構成を簡単
にすることができる。

【０１０５】また、他の実施形態の不揮発性半導体メモ
リの制御方法は、上記パルス列の各プログラムパルスの
パルス幅を等しくするので、パルス発生回路の構成を簡
単にできる。

【０１０６】この発明に係るアルゴリズムにより浮遊ゲ
ートを有する不揮発性半導体メモリのメモリセルをプロ
グラムすることによって、プログラム時間を増大させる
ことなく、メモリセルの閾値分布をある範囲で自由に制
御できることができる。この発明は２値のみならず多値
の浮遊ゲートを有する不揮発性半導体メモリのメモリセ
ルをプログラムする時にも有効である。

【図面の簡単な説明】

【図１】 この発明の不揮発性半導体メモリの制御方法
の第１実施形態によるプログラムアルゴリズムのプログ
ラムパルス列の模式図である。

【図２】 図２(Ａ)は、メモリセルアレイのうちで最も
遅いメモリセルをプログラムするのに必要なプログラム
パルス波形の一例であり、図２(Ｂ)はプログラムパルス
のパルス幅を横軸に、閾値電圧を縦軸に取り、最も遅い
メモリセルの閾値曲線を描いた特性図である。

【図３】 消去状態における閾値分布からプログラム状
態における閾値分布へ移行する様子を示すベリファイ動
作の説明図である。

【図４】 この発明の第１実施形態によって、パルス幅
を決定するためのプログラムアルゴリズムを表すフロー
チャートである。

【図５】 上記第１実施形態によってプログラムパルス
の電圧を決定するための１例目のプログラムアルゴリズ
ムを表すフローチャートである。

【図６】 上記第１実施形態によってプログラムパルス
の電圧を決定するための２例目のプログラムアルゴリズ
ムを表すフローチャートである。

【図７】 上記第１実施形態によってプログラムパルス
の電圧を決定するための３例目のプログラムアルゴリズ
ムを表すフローチャートである。

【図８】 この発明の第２の実施形態によるプログラム
アルゴリズムのプログラムパルス列の模式図である。

【図９】 この発明の第３の実施形態によるプログラム
アルゴリズムのプログラムパルス列の模式図である。

【図１０】 この発明に関連する浮遊ゲートを有する不
揮発性半導体メモリの一例としてのメモリセルの断面構
成略図である。

【図１１】 この発明に関連する浮遊ゲートを有する不
揮発性半導体メモリのメモリセルアレイを部分的に示
し、書き込みデータの一例を部分的に示す模式図であ
る。

【図１２】 図１２(Ａ)は、従来のプログラムパルス列
の第１例を示す波形図であり、図１２(Ｂ)は、従来のプ
ログラムパルス列の第２例を示す波形図である。

【図１３】 図１３(Ａ)は従来のプログラムパルス列の
第３例を示す波形図であり、図１３(Ｂ)は従来のプログ
ラムパルス列の第４例を示す波形図であり、図１３(Ｃ)
は従来のプログラムパルス列の第５例を示す波形図であ
り、図１３(Ｄ)は従来のプログラムパルス列の第５例を
示す波形図である。

【符号の説明】

１…制御端子、２…浮遊ゲート、３…ドレイン、４…ソ
ース、５…基板、６…トンネル酸化膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山内 祥光 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD05 AE05 AE08

Claims (7)

【特許請求の範囲】
1. 【請求項１】 各プログラム電圧が漸次増加するか等し
   い大きさを有する複数のプログラムパルスからなるパル
   ス列を、単数または複数のメモリセルの制御端子に入力
   して、このメモリセルをプログラムする不揮発性半導体
   メモリの制御方法であって、 上記パルス列は、その最終プログラムパルスと同じプロ
   グラム電圧を有するプログラムパルスを単数もしくは複
   数だけ有し、 上記最終プログラムパルスと同じプログラム電圧を有す
   る単数もしくは複数のプログラムパルスのパルス幅の合
   計を、上記不揮発性半導体メモリを上記最終プログラム
   パルスのプログラム電圧のプログラムパルスのみでプロ
   グラムするのに必要な時間の２分の１以上の時間とする
   ことを特徴とする不揮発性半導体メモリの制御方法。
2. 【請求項２】 請求項１に記載の不揮発性半導体メモリ
   の制御方法において、 上記パルス列の最終プログラムパルスのプログラム電圧
   に達するまでの各プログラムパルスにおいて、 隣接する２つのプログラムパルス間のプログラム電圧の
   絶対値の上げ幅と、上記プログラムパルスのパルス幅と
   比を、 上記不揮発性半導体メモリのメモリセルの閾値の分布幅
   と、上記メモリセルをプログラムするのに必要な時間と
   の比に、等しくすることを特徴とする不揮発性半導体メ
   モリの制御方法。
3. 【請求項３】 請求項２に記載の不揮発性半導体メモリ
   の制御方法において、 上記パルス列よりも前に、 上記パルス列の最初のプログラムパルスの電圧に等しい
   か低い大きさを持つ単数もしくは複数の追加プログラム
   パルスを有し、この追加プログラムパルスのプログラム
   電圧の絶対値は漸次増加するか等しい大きさを有してい
   て、 上記追加プログラムパルスと上記パルス列を上記メモリ
   セルに入力して、このメモリセルをプログラムすること
   を特徴とする不揮発性半導体メモリの制御方法。
4. 【請求項４】 請求項３に記載の不揮発性半導体メモリ
   の制御方法において、 上記追加プログラムパルスのパルス幅に対する上記追加
   プログラムパルスのプログラム電圧の絶対値の上げ幅の
   比を、上記パルス列のパルス幅に対する上記パルス列の
   プログラムパルス毎のプログラム電圧の絶対値の上げ幅
   の比に等しくすることを特徴とする不揮発性半導体メモ
   リの制御方法。
5. 【請求項５】 請求項１に記載の不揮発性半導体メモリ
   の制御方法において、 上記パルス列の最終プログラム電圧に達するまでの各プ
   ログラムパルスにおいて、 上記プログラムパルス毎のプログラム電圧の絶対値の上
   げ幅と、そのプログラムパルスのパルス幅との比を、 上記メモリセルの閾値の分布幅と、プログラム状態に設
   定されたメモリセルの閾値とイレース状態に設定された
   メモリセルの閾値の間に挟まれたメモリセルの遷移状態
   の閾値の幅との和に対する上記不揮発性半導体メモリ内
   をプログラムするのに必要な時間の比に等しくすること
   を特徴とする不揮発性半導体メモリの制御方法。
6. 【請求項６】 請求項１に記載の不揮発性半導体メモリ
   の制御方法において、 上記パルス列の各プログラムパルスのパルス幅を等しく
   することを特徴とする不揮発性半導体メモリの制御方
   法。
7. 【請求項７】 請求項５に記載の不揮発性半導体メモリ
   の制御方法において、 上記パルス列の各プログラムパルスのパルス幅を等しく
   することを特徴とする不揮発性半導体メモリの制御方
   法。