KR100750443B1

KR100750443B1 - 불휘발성 반도체 기억 장치

Info

Publication number: KR100750443B1
Application number: KR1020010004522A
Authority: KR
Inventors: 사에끼순이찌; 구라따히데아끼; 고바야시나오끼
Original assignee: 가부시키가이샤 히타치세이사쿠쇼; 히다치디바이스 엔지니어링가부시키가이샤
Priority date: 2000-01-31
Filing date: 2001-01-31
Publication date: 2007-08-22
Also published as: TW488076B; US20020159295A1; JP4002710B2; US6414877B2; US20040165429A1; US6903975B2; US20010010646A1; US6724659B2; US20030095440A1; KR20010100779A; US6525968B2; JP2001216790A

Abstract

불휘발성 반도체 장치의 고속화 및 소비 전력의 저하를 도모하기 위한 유효한 데이터 기입·검증 방법을 제공한다.

소스와 드레인 간에 발생한 열 전자를 부유 게이트에 주입하여 데이터를 기입하고, 그 검증은 드레인에 인가한 전압이 유지되는지의 여부를 판정함으로써 행한다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 전기적 재기입 기능을 갖는 불휘발성 반도체 기억 장치에 관한 것으로, 특히, 열 전자 주입을 이용하여 기입한 데이터 정보를, 비트선의 전압을 검증함으로써 판정하여, 고속 재기입 동작을 실현한 불휘발성 반도체 기억 장치에 관한 것이다.

플래시 메모리는 휴대성과 내 충격성이 우수하고, 전기적으로 일괄 소거가 가능하므로, 최근, 휴대형 퍼스널 컴퓨터나 디지털 스틸 카메라 등의 소형 휴대 정보 기기의 파일로서 급속히 수요가 확대하고 있다. 그 시장의 확대에는, 저소비 전류에서의 고속 동작이 필수이다.

고속 동작을 실현하기 위해서는 병렬 동작이 필요하지만, 저소비 전류에서 또한 병렬 동작을 실현하기 위해서는, 각 동작 시의 전류량을 최소한으로 억제할 필요가 있다. 그 동작 방법으로서, Fowler-Nordheim (FN) 터널 현상을 이용한 기입 방법이 있다.

이 방법에서의 기입 동작을 도 12의 메모리 셀 단면도를 이용하여 설명한다. 도면 중 참조 번호 11은 제어 게이트, 참조 번호 12는 부유 게이트, 참조 번호 13은 소스, 참조 번호 14는 드레인, 참조 번호 15는 웰, 참조 번호 16은 기판이다. 이 기입 방법에서는 도 12의 (a)에 도시한 바와 같이, 예를 들면 기입 선택 메모리 셀의 소스(13)를 OPEN, 제어 게이트(11)를 17V, 드레인(14)을 0V로 하고, FN 터널 현상을 이용하여, 전자를 부유 게이트(12)에 주입함으로써 데이터의 기입을 행한다. 이 때, 기입 비선택의 메모리 셀에는 FN 터널 현상이 발생하지 않도록, 도 12의 (b)에 도시한 바와 같은 기입 비선택 전압, 예를 들면 5V를 드레인(14)에 인가한다.

이 FN 터널 현상을 이용한 기입 방법은, 기입 동작시에 있어서 각 메모리 셀에는 거의 전류가 흐르지 않기 때문에, 병렬 동작을 행하여 동시에 데이터를 기입하는 메모리 셀수를 증가시킴으로써, 고속 기입 동작을 실현하는 것이 가능해진다.

단, 기입 동작 뒤에는 반드시 기입 데이터의 검증을 행하는 소위 검증 동작이 필요하므로, 고속 동작을 실현하기 위해서는 이 검증 동작에도 병렬 동작이 필요하다. 이 검증 방법에는, 전류 감지 방식과 전압 감지 방식이 있다.

전류 감지 방식에서는 예를 들면 도 13의 (a)에 도시한 바와 같이, 메모리 셀의 소스선 SS에 0V, 비트선 BLL, BLR에 1V를 인가한다. 또한, 워드선 WL에 검증 전압을 인가하고, 이 때에 메모리 셀 M에 흐르는 전류 Im과 더미 메모리 셀 DM에 흐르는 전류 Iref를 전류 감지 회로(19)에서 비교한다.

한편, 전압 감지 방식에서는 예를 들면 도 13의 (b)에 도시한 바와 같이, 메모리 셀의 소스선 SS를 0V, 내부 전원 VRPCL을 3V, 제어 신호 RPCL을 1V + N형 MOS 트랜지스터의 임계치로 하고, 비트선 BLL에 1V를 인가한다. 그 후, 신호 RPCL을 0V로 하고, 또한 워드선 WL에 검증 전압을 인가하여 비트선 BLL의 전압 변화를 전압 감지 회로(21)에서 검출한다. 즉, 메모리 셀 M의 임계치가 검증 전압보다도 높고 전류가 흐르지 않으면, 비트선 BLL에 인가된 전압은 변화하지 않고서 기입 완료로 판정하고, 메모리 셀 M의 임계치가 검증 전압보다도 낮고 전류가 흐르면, 비트선 BLL에 인가된 전압은 0V로 저하하여 기입 미완료로 판정한다.

어느쪽의 검증 방법에 있어서도, 메모리 셀에는 전류가 흐르지만, 전압 감지 방식에서는 내부 전원 VRPCL에서의 전압 공급을, 신호 RPCL을 0V로 함으로써 차단하기 때문에, 저소비 전류에서의 동작이 가능해진다. 따라서, 병렬 동작에 의한 고속화를 도모하기 위해서는, 전압 감지 방식쪽이 유리하다고 할 수 있다.

이상의 점으로부터, FN 터널 현상을 이용한 기입 방법을 이용하여, 전압 감지 방식에 의한 검증을 행하는 것이, 저소비 전류에서의 고속 동작을 실현하기 위해서는 가장 좋은 방법이라고 생각되어 왔다.

그러나, FN 터널 현상을 이용한 기입 방법은, 저소비 전류에서의 동작이 가능한 반면 기입 동작이 느리기 때문에, 병렬 동작을 행하더라도 고속화에 한계가 생겨 버린다.

그래서, 본원 출원인은 기입 효율을 개선함으로써 저소비 전류에서의 동작이 가능하고, 또한 기입 동작이 빠른 새로운 메모리 셀로서, 평성11년 7월 14일에 특허 출원한 특원평11-200242에 기재되어 있는 셀을 제안했다.

이 새로운 메모리 셀에서의, 기입 동작의 개략을 도 14를 이용하여 간단히 설명한다. 도면 중 참조 번호 10은 제3 게이트 즉, 보조 게이트 AG, 참조 번호 11은 제어 게이트, 참조 번호 12는 부유 게이트, 참조 번호 13은 소스, 참조 번호 14는 드레인, 참조 번호 15는 웰, 참조 번호 16은 기판이다. 이 메모리 셀은, 제어 게이트(11)와 부유 게이트(12)를 갖는 종래의 메모리 셀 외에 도시한 바와 같이 제3 보조 게이트(10)를 갖고 있다.

기입 동작시에는, 도 14의 (a)에 도시한 바와 같이, 예를 들면 기입 선택 메모리 셀의 소스(13)를 0V, 보조 게이트(10)를 2V, 제어 게이트(11)를 12V, 드레인(14)을 5V로 하고, 소스(13)와 드레인(14) 사이의 채널 영역에 발생한 열 전자를 부유 게이트(12)에 주입함으로써 데이터의 기입을 행한다.

이 때, 기입 비선택의 메모리 셀에는 열 전자가 발생하지 않도록, 도 14의 (b)에 도시한 바와 같이 드레인(14)을 0V로 한다. 이 메모리 셀은, 상기한 바와 같이 보조 게이트(10)를 갖기 때문에, 기입 시에 부유 게이트(12)와 보조 게이트(10)의 경계부 아래의 채널에, 큰 가로 방향 및 세로 방향의 전계가 형성된다. 이에 따라, 열 전자의 발생 및 주입 효율이 증대하여, 종래의 메모리 셀보다도 채널 전류가 작음에도 불구하고, 고속의 기입이 가능해진다. 또, 더 상세히는 도 18 내지 21을 이용하여 뒤에 설명한다.

따라서, 이 특원평11-200242에 기재된 주입 효율이 우수한 메모리 셀을 이용하고, 전압 감지 방식의 검증 방법을 사용하면, 또 다른 고속 저소비 전력 동작을 기대할 수 있으므로, 본 발명자는 그 때문에 유효한 검증 방법을 여러가지 검토했다. 그러나, 이들 방법에도 여러가지 문제가 생겼다. 또, 이하의 문제점은 본 발명자에 의해서 처음으로 검토된 것이다.

상기한 바와 같이, 종래 방법인 FN 터널 현상을 이용한 기입 방법에서는, 기입 선택의 메모리 셀의 드레인에 0V, 기입 비선택의 메모리 셀의 드레인에 5V를 인가한다. 이것에 대하여, 열 전자 주입에 의한 기입 방법에서는, 기입 선택의 메모리 셀의 드레인에 5V, 기입 비선택의 메모리 셀의 드레인에 0V를 인가해야만 한다. 이 때문에, 열 전자 주입에 의한 기입 방법을 사용할 때에는 FN 터널 현상에 의한 기입 방법으로 이용하는 기입·검증 회로 동작을 그대로 적용할 수 없다. 다음에, 그것을 간단히 설명한다.

도 15를 이용하여, 본 발명자가 검토한 FN 터널 현상을 이용한 기입 및 검증 동작 방법의 개략을 설명한다. 도 15의 (a)에는 그 회로도, (b)에는 그 플로우차트를 도시한다.

처음에, 데이터의 기입을 행한다. 예를 들면, Y 게이트 MOSFET(31), Y 프리 게이트 MOSFET(32)를 통해, I/O선(I/OL)으로부터 노드 SLL에 기입 선택 데이터 0V 또는 기입 비선택 데이터 3.3V를 입력하고, 감지 래치 회로(33)의 전원 VSLP를 5V, VSLN을 0V로 하고, 기입 선택의 노드 SLL을 0V, 기입 비선택의 노드 SLL을 5V로 한다.

다음에, 내부 전원 VPCL을 3.3V, 신호 PCL을 3.3V + N형 MOS 트랜지스터의 임계치의 전압으로 한다. 이 동작에 의해, 노드 SLL이 0V로 되어 있는 기입 선택의 선택 비트선 BLL은 0V, 노드 SLL이 5V로 되어 있는 기입 비선택의 비선택 비트선 BLL은 3.3V가 된다. 여기서, 신호 TRL을 5V + N형 MOS 트랜지스터의 임계치의 전압으로 한다. 이 동작에 의해, 기입 선택의 선택 비트선 BLL은 0V, 기입 비선택의 비선택 비트선 BLL은 5V가 된다. 이 상태에서, 메모리 셀 M의 소스선 SS를 OPEN 상태로 하면서 동시에 워드선 WL을 17V로 한다. 이상의 동작에 의해, 기입 선택의 메모리 셀에만 FN 터널 현상이 발생하여, 데이터의 기입이 행해진다.

다음에, 검증 동작을 행한다. 메모리 셀 M의 소스선 SS를 0V로 하고, 내부 전원 VRPCL을 3.3V, 신호 RPCL을 1V + N형 MOS 트랜지스터의 임계치로 함으로써 메모리 셀의 비트선 BLL에 1V를 인가한다.

그 후, 신호 RPCL을 0V로 하면서 동시에 워드선 WL에 검증 전압을 인가한다. 이 동작에 의해, 메모리 셀 M의 임계치가 검증 전압보다도 높고 전류가 흐르지 않으면, 비트선 BLL의 전압은 1V로 유지되고, 메모리 셀 M의 임계치가 검증 전압보다도 낮고 전류가 흐르면, 0V로 저하한다.

그 후, 신호 TRL을 3.3V로 함으로써, 비트선 BLL의 데이터를 감지 래치 회로(33)의 출력 노드 SLL에 전송한다. 다음에, 감지 래치 회로(33)의 전원 VSLP를 3.3V, VSLN을 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL의 데이터를 3.3V와 0V로 증폭한다. 다음에, 이 상태에서 모든 메모리 셀 M이 기입을 완료하였는지를 검증한다.

노드 SLL이 전부 3.3V인 경우, 기입 동작은 종료한다. 1개라도 노드 SLL이 0V로 되어 있으면, 2회째의 기입 동작의 준비를 한다. 즉, 감지 래치 회로(33)의 전원 VSLP를 5V, VSLN을 0V로 함으로써, 상기한 감지 래치 회로(33)의 출력 노드 SLL의 전압 3.3V와 0V를, 5V와 0V로 증폭한다.

이 동작에 의해, 메모리 셀 M의 임계치가 검증 전압보다도 높고 기입이 충분한 경우에는 노드 SLL의 전압은 5V, 메모리 셀 M의 임계치가 검증 전압보다도 낮고 기입이 불충분한 경우에는 노드 SLL의 전압은 0V가 된다.

마지막으로, 이 상태에서 신호 TRL을 7V로 하면, 1회째의 기입으로 원하는 임계치까지 기입된 메모리 셀 M의 비트선 BLL에는 기입 비선택의 5V가 인가되고, 기입이 불충분하던 메모리 셀의 비트선 BLL에는 기입 선택의 0V가 인가된다.

이상이, FN 터널 현상을 이용한 기입 및 검증 동작의 개략이다.

한편, 특원평11-200242에서 제안한 바와 같은 열 전자 주입에 의한 기입 및 검증 동작 방법의 플로우차트의 일례를 도 16에 도시한다.

열 전자 주입에 의한 기입에서는 도 14로 설명한 바와 같이, 기입 선택의 메모리 셀 M의 드레인에 5V, 기입 비선택의 메모리 셀 M의 드레인에 0V를 인가해야만 한다. 즉, 기입 시에 인가되는 비트선 전압이, 상기 FN 터널 주입의 경우와는 반전하기 때문에, 상기 도 15의 (a)에 도시한 회로 동작을 그대로 적용할 수 없다.

본 발명의 목적은, 열 전자 주입에 의해서 기입 동작을 행하고 또한 전압 감지 방식에 의한 검증 방법을 가능하게 하고, 따라서 저소비 전류이고 또한 고속 동작이 가능한 불휘발성 반도체 기억 장치를 제공하는 것에 있다.

본 발명의 불휘발성 반도체 기억 장치는, 부유 게이트에의 열 전자 주입에 의해서 데이터의 기입을 행하고, 또한 기입 데이터의 검증을 행하기 위해서, 비트선에 인가한 전압이 메모리 셀의 임계치에 의해서 변화하는지의 여부를 검출하는 전압 감지 회로를 구비하는 것이다.

특히, 특원평11-200242에 기재된 바와 같은 제3 보조 게이트를 설치한 불휘발성 반도체 메모리에서는, 부유 게이트에의 열 전자의 주입에 의해서 데이터의 기입 동작을 행한 뒤에 그 데이터의 기입 상태를 검증할 때에, 이 제3 게이트도 유효하게 활용한 전압 감지 방식으로 함으로써 효율적으로 확실하게 검증하는 것이다.

예를 들면, 기입 데이터의 검증시에, 부유 게이트 상부의 제어 게이트에는 기입 시의 전압보다도 작은 검증 전압을 인가하고, 제3 게이트에는 기입 시의 전압보다도 큰 전압을 인가함으로써 효율적으로 확실하게 검증할 수가 있다.

또한, 본 발명의 대표적인 실시예에 따르면, 플립플롭형의 감지 래치 회로로 구성된 검증 회로의 출력 노드와 메모리 셀의 비트선과의 사이에 그 사이를 결합하는 MOSFET와 검증 회로에 의해서 검증한 데이터를 변환하여 비트선에 전송하기 위한 복수의 MOSFET로 이루어지는 변환 회로가 접속되어, 예를 들면, 검증한 데이터가 적어도 1회 반전되어, 기입이 불충분한 메모리 셀에 대하여 계속하여 기입 동작이 가능하도록 되어 있다.

이하, 본 발명의 실시예를 도면에 기초하여 설명한다. 또, 실시예를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 갖는 것에는 동일한 부호를 붙이고, 그 반복의 설명은 생략한다. 또한, 기입 및 검증 동작의 대상 비트선은 BLL로 하고, 기준측의 비트선을 BLR로 한다. 또, 타이밍 파형을 나타내는 도 2, 3, 5, 6, 9, 11에 있어서, 특히 수치가 기재되어 있지 않은 전압에 관해서는, 저전위측을 0V 고전위측을 3.3V로 한다. 또한, N형 MOS 트랜지스터의 임계치는 1V로 가정하여 설명한다. 또, 설명 중에서 사용하는 전압은 일례이고, 이것에 한정할 필요는 없다.

<제1 실시예>

먼저, 도 1과 2를 이용하여, 본 발명의 제1 실시예를 설명한다. 도 1은 도 14에서 설명한 메모리 셀 M에 대한 기입·검증 동작에 필요한 회로도이고, 도 2는 검증 동작의 타이밍 파형도이다.

우선, 모든 메모리 셀의 기입이 완료하였는지를 검증한 후, 이하의 기입·검증 동작을 행한다.

최초에, 타이밍 t0에서 내부 전원 VRSAL, VRSAR을 3.3V, VSLP, VSLN을 0.5V, 제어 신호 RSAL, RSAR을 1V + N형 MOS 트랜지스터의 임계치가 되는 1.5V, DDCL, DDCR을 3.3V로 한다. 이에 따라, 기입 선택과 비선택에 관계없이 감지 래치 회로(33)의 출력 노드 SLL, SLR을 0.5V, 비트선 BLL, BLR을 0V로 세트한다. 다음에, 타이밍 t1에서 제어 신호 RSAL, RSAR, DDCL, DDCR을 0V로 하여 감지 래치 회로(33)의 출력 노드 SLL, SLR과 비트선 BLL, BLR의 세트를 종료한다.

다음에, 타이밍 t2에서 MOSFET(31, 32, 37, 38)를 통해서, 즉, Y 게이트(YGL, YGR)와 Y 프리 게이트(YPGL, YPGR)에 전압을 인가하여(간략화를 위해 도 2에서는 생략), I/O선(I/OL과 I/OR)에서 각각 기입 선택의 노드 SLL에는 3.3V, 기입 선택의 기준 노드 SLR에는 0V, 기입 비선택의 노드 SLL에는 0V, 기입 비선택의 기준 노드 SLR에는 3.3V를 입력한다.

다음에, 타이밍 t3에서 내부 전원 VSLP, VSLN을 각각 3.3V와 0V로 하고, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 증폭한다. 이에 따라, 기입 선택의 노드 SLL은 3.3V, 기입 선택의 기준 노드 SLR은 0V, 기입 비선택의 노드 SLL은 0V, 기입 비선택의 기준 노드 SLR은 3.3V가 된다.

다음에, 타이밍 t4에서 내부 전원 VSLP, VSLN을 각각 5V와 0V로 하고, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 기입 동작에 대비하여 증폭한다. 이에 따라, 기입 선택의 노드 SLL은 5V, 기입 선택의 기준 노드 SLR은 0V, 기입 비선택의 노드 SLL은 0V, 기입 비선택의 기준 노드 SLR은 5V가 된다.

다음에, 타이밍 t5에서 보조 게이트 AG(즉, 도 14의 제3 게이트(10)에 상당한다)에 2V, 워드선 WL에 12V를 인가한다. 이 때, 제어 신호 TRL, TRR은 MOS가 충분히 온하여, 비트선 BLL에 기입 전압의 5V가 확실하게 인가되게 하는 전압, 예를 들면 7V로 한다. 이에 따라, 기입 선택의 비트선 BLL에는 5V, 기입 선택의 기준측의 비트선 BLR에는 0V, 기입 비선택의 비트선 BLL에는 0V, 기입 비선택의 기준측의 비트선 BLR에는 5V가 인가되어, 기입 선택의 메모리에만 데이터가 기입된다. 다음에, 타이밍 t6에서 보조 게이트 AG, 워드선 WL, 제어 신호 TRL, TRR을 0V 로 하여 기입을 종료한다.

다음에, 타이밍 t7에서 제어 신호 DDCL, DDCR을 3.3V 로 하여 비트선 BLL, BLR를 0V로 리세트한다. 또한, 이것과 동시에, 내부 전원 VSLP를 3.3V로 한다. 이에 따라, 기입 선택의 노드 SLL은 3.3V, 기입 선택의 기준 노드 SLR은 0V, 기입 비선택의 노드 SLL은 0V, 기입 비선택의 기준 노드 SLR은 3.3V가 된다. 다음에, 타이밍 t8에서 제어 신호 DDCL, DDCR을 0V로 하여, 비트선 BLL, BLR에의 0V의 공급을 차단한다.

다음에, 타이밍 t9∼t17 사이에서, 감지 래치 회로의 출력 노드 SLL의 데이터를 반전시킨다.

우선, 타이밍 t9에서 내부 전원 VRPCL, VRPCR을 3.3V, 제어 신호 RPCL, RPCR를 각각 1V + N형 MOS 트랜지스터의 임계치가 되는 2V와 0.5V + N형 MOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 기입 선택, 비선택에 관계없이 모든 비트선 BLL을 1V, 기준측의 비트선 BLR을 0.5V로 프리차지한다. 다음에, 타이밍 tl0에서 제어 신호 RPCL, RPCR을 0V로 하여, 프리차지 전압의 공급을 차단한다.

다음에, 타이밍 t11에서 제어 신호 PCL을 3.3V로 한다. 이 때, 내부 전원 VPCL은 0V이다. 이 때문에, 감지 래치 회로(33)의 출력 노드 SLL이 3.3V로 되어 있는 경우의 비트선 BLL만이 1V에서 0V로 변화한다. 이 때문에, 기입 선택의 비트선 BLL은 0V, 기입 비선택의 비트선 BLL은 1V가 된다. 이 때, 기준측의 비트선 BLR은 기입 선택, 비선택에 관계없이 0.5V가 유지된다. 다음에, 타이밍 t12에서 제어 신호 PCL을 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL과 비트선 BLL을 차단한다.

다음에, 타이밍 t13에서 내부 전원 VSLP, VSLN을 0.5V, 제어 신호 RSAL, RSAR을 0.5V + N형 MOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 감지 래치 회로(33)의 출력 노드 SLL, SLR은 기입 선택, 비선택에 관계없이 0.5V로 세트된다. 다음에, 타이밍 t14에서 제어 신호 RSAL, RSAR을 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR에의 0.5V의 공급을 차단한다.

다음에, 타이밍 t15에서 제어 신호 TRL, TRR을 3.3V로 하여, 비트선의 데이터를 감지 래치 회로(33)의 출력 노드에 전송한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드 SLL은 0V, 기입 선택의 기준 노드 SLR는 0.5V, 기입 비선택의 노드 SLL은 1V, 기입 비선택의 기준 노드 SLR는 0.5V가 된다. 다음에, 타이밍 t16에서 제어 신호 TRL, TRR을 0V로 하여, 비트선과 감지 래치 회로의 출력 노드를 차단한다.

다음에, 타이밍 t17에서 내부 전원 VSLP, VSLN을 각각 3.3V와 0V로 함으로써, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 증폭한다. 이에 따라, 기입 선택의 노드 SLL은 0V, 기입 선택의 기준 노드 SLR은 3.3V, 기입 비선택의 노드 SLL은 3.3V, 기입 비선택의 기준 노드 SLR은 0V가 된다. 또한, 이것과 동시에, 제어 신호 DDCL, DDCR을 3.3V로 하여, 비트선 BLL, BLR을 0V로 리세트한다.

이상 타이밍 t9∼t17까지의 동작에 의해, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 반전시킨다. 다음에, 타이밍 t18에서 제어 신호 DDCL, DDCR을 0V로 하여, 비트선 BLL, BLR에의 0V의 공급을 차단한다.

다음에, 타이밍 t19에서 제어 신호 RPCL, RPCR을 각각 1V + N형 MOS 트랜지스터의 임계치가 되는 2V와 0.5V + N형 MOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 기입 선택, 비선택에 관계없이 모든 비트선 BLL을 1V, 기준측의 비트선 BLR을 0.5V로 프리차지한다. 다음에, 타이밍 t20에서 제어 신호 RPCL, RPCR을 0V로 하여, 프리차지 전압의 공급을 차단한다.

다음에, 타이밍 t21에서 메모리 셀 M의 워드선 WL에 상기 기입 시의 전압 12V보다 작은 검증 전압(베리파이 전압) 예를 들면 1.5V, 보조 게이트 AG에 기입 시의 전압 2V보다도 큰 3.3V의 전압을 인가하여, 메모리 방전 동작을 행한다. 이 때, 메모리 셀 M의 비트선 BLL에는 1V의 전압이 프리차지되어 있기 때문에, 메모리 셀 M의 임계치가 검증 전압의 1.5V보다 높고, 기입이 충분한 상태이면 메모리 셀 M에는 전류가 흐르지 않는다. 이 때문에, 비트선 BLL의 전압은 1V가 유지된다. 한편, 메모리 셀 M의 임계치가 검증 전압의 1.5V보다 낮고, 기입이 불충분한 상태 이면 메모리 셀 M에는 전류가 흐른다. 이 때문에, 비트선 BLL의 전압은 0V로 방전된다. 이 때, 기준측의 비트선 BLR은 기입 선택, 비선택에 관계없이 0.5V가 유지된다. 다음에, 타이밍 t22에서 메모리 셀의 워드선 WL과 보조 게이트 AG를 0V로 하여, 메모리 방전을 종료한다.

다음에, 타이밍 t23에서 내부 전원 VPCL을 3.3V, 제어 신호 PCL을 1V + N형 MOS 트랜지스터의 임계치가 되는 2V로 한다. 이에 따라, 감지 래치 회로(33)의 출력 노드 SLL의 데이터가 3.3V로 되어 있는 경우의 비트선 BLL만이 0V에서 1V로 변화한다. 이 때문에, 기입 선택의 비트선 BLL은, 상기 메모리 방전의 결과가 그대로 유지되고, 기입 비선택의 비트선 BLL은 상기 메모리 방전의 결과에 관계없이 1V가 된다. 이 때, 기준측의 비트선 BLR은 기입 선택, 비선택에 관계없이 0.5V가 유지된다. 다음에, 타이밍 t24에서 내부 전원 VPCL과 제어 신호 PCL을 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL과 비트선 BLL을 차단한다.

다음에, 타이밍 t25에서 내부 전원 VSLP, VSLN을 0.5V, 제어 신호 RSAL, RSAR을 0.5V + N형 MOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 감지 래치 회로(33)의 출력 노드 SLL, SLR은 기입 선택, 비선택에 관계없이 0.5V로 세트된다. 다음에, 타이밍 t26에서 제어 신호 RSAL, RSAR을 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR에의 0.5V의 공급을 차단한다.

다음에, 타이밍 t27에서 제어 신호 TRL, TRR을 3.3V로 하여, 비트선의 데이터를 감지 래치 회로의 출력 노드에 전송한다. 이에 따라, 기입 선택의 감지 래치 회로의 출력 노드 SLL은, 상기 메모리 방전 동작의 결과, 비트선 BLL이 1V에 유지된 경우, 즉 기입이 충분하던 경우에는 1V, 비트선 BLL이 0V로 방전된 경우, 즉 기입이 불충분하던 경우에는 0V가 된다. 또한, 기입 비선택의 비트선 BLL은 메모리 방전의 결과에 관계없이 1V로 되어 있기 때문에, 기입 비선택의 감지 래치 회로(33)의 출력 노드 SLL은, 메모리 방전의 결과에 관계없이 1V가 된다. 또한, 기준측의 감지 래치 회로의 출력 노드 SLR은 기입 선택, 비선택에 관계없이 0.5V가 된다. 다음에, 타이밍 t28에서 제어 신호 TRL, TRR을 0V로 한다. 이에 따라, 비트선과 감지 래치 회로의 출력 노드를 차단한다.

다음에, 타이밍 t29에서 내부 전원 VSLP, VSLN을 각각 3.3V와 0V로 하여, 감지 래치 회로의 출력 노드 SLL, SLR의 데이터를 증폭한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 SLL이 3.3V, 기준 노드 SLR이 0V가 되고, 기입이 불충분하던 경우에는, SLL이 0V, 기준 노드 SLR이 3.3V가 된다. 또한, 기입 비선택의 감지 래치 회로(33)의 출력 노드는 상기 메모리 방전 동작의 결과에 관계없이, SLL이 3.3V, 기준 노드 SLR이 0V가 된다. 또한 이것과 동시에, 제어 신호 DDCL, DDCR을 3.3V로 하여, 비트선 BLL, BLR을 0V로 리세트한다. 다음에, 타이밍 t30에서 제어 신호 DDCL, DDCR을 0V로 하여, 비트선 BLL, BLR에의 0V의 공급을 차단한다.

다음에, 타이밍 t31∼t39까지의 동작에 의해, 감지 래치 회로(33)의 출력 노드 SLL의 데이터를 반전시킨다.

우선, 타이밍 t31에서 제어 신호 RPCL, RPCR을 각각 1V + N형 MOS 트랜지스터의 임계치가 되는 2V와 0.5V + N형 MOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 기입 선택, 비선택에 관계없이 모든 비트선 BLL을 1V, 기준측의 비트선 BLR을 0.5V로 프리차지한다. 다음에, 타이밍 t32에서 내부 전원 VRPCL, VRPCR과 제어 신호 RPCL, RPCR을 0V로 하여, 프리차지 전압의 공급을 차단한다.

다음에, 타이밍 t33에서 제어 신호 PCL을 3.3V로 한다. 이 때, 내부 전원 VPCL은 0V이다. 이 때문에, 감지 래치 회로(33)의 출력 노드 SLL이 3.3V로 되어 있는 경우의 비트선 BLL만이 1V에서 0V로 변화한다. 이 때문에, 기입 선택의 비트선 BLL은, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 0V, 기입이 불충분하던 경우에는 1V가 되고, 기입 비선택의 비트선 BLL은, 상기 메모리 방전 동작의 결과에 관계없이 0V가 된다. 또한, 기준측의 비트선 BLR은 기입 선택, 비선택에 관계없이 0.5V에 유지된다. 다음에, 타이밍 t34에서 제어 신호 PCL을 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL과 비트선 BLL을 차단한다.

다음에, 타이밍 t35에서 내부 전원 VSLP, VSLN을 0.5V, 제어 신호 RSAL, RSAR을 0.5V + N형 MOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 감지 래치 회로(33)의 출력 노드 SLL, SLR은 기입 선택, 비선택에 관계없이 0.5V로 세트된다. 다음에, 타이밍 t36에서 제어 신호 RSAL, RSAR을 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR에의 0.5V의 공급을 차단한다.

다음에, 타이밍 t37에서 제어 신호 TRL, TRR을 3.3V로 하여, 비트선의 데이터를 감지 래치 회로(33)의 출력 노드에 전송한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드 SLL은, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 0V, 기입이 불충분하던 경우에는 1V가 된다. 또한, 기입 비선택의 비트선 BLL은 메모리 방전의 결과에 관계없이 0V로 되어 있기 때문에, 기입 비선택의 감지 래치 회로(33)의 출력 노드 SLL은 메모리 방전의 결과에 관계없이 0V가 된다. 또한, 기준측의 감지 래치 회로의 출력 노드 SLR은 기입 선택, 비선택에 관계없이 0.5V가 된다. 다음에, 타이밍 t38에서 제어 신호 TRL, TRR을 0V로 한다. 이에 따라, 비트선과 감지 래치 회로(33)의 출력 노드를 차단한다.

다음에, 타이밍 t39에서 내부 전원 VSLP, VSLN을 각각 3.3V와 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 증폭한다. 이에 따라, 기입 선택의 감지 래치 회로의 출력 노드는, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 SLL이 0V, 기준 노드 SLR이 3.3V가 되고, 기입이 불충분하던 경우에는, SLL이 3.3V, 기준 노드 SLR이 0V가 된다. 또한, 기입 비선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과에 관계없이, SLL이 0V, 기준 노드 SLR이 3.3V가 된다. 더욱 이것과 동시에, 제어 신호 DDCL, DDCR을 3.3V로 하여, 비트선 BLL, BLR을 0V로 리세트한다.

이상 타이밍 t31∼t39까지의 동작에 의해, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 반전시킨다. 다음에, 타이밍 t40에서 제어 신호 DDCL, DDCR을 0V로 하여, 비트선 BLL, BLR에의 0V의 공급을 차단한다. 또한, 이것과 동시에, 내부 전원 VSLP, VSLN을 각각 5V와 0V로 하여, 감지 래치 회로의 출력 노드 SLL, SLR의 데이터를 기입 동작에 대비하여 증폭한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 SLL이 0V, 기준 노드 SLR이 5V가 되고, 기입이 불충분하던 경우에는, SLL이 5V, 기준 노드 SLR이 0V가 된다. 또한, 기입 비선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과에 관계없이, SLL이 0V, 기준 노드 SLR이 5V가 된다.

다음에, 타이밍 t41에서 보조 게이트 AG에 2V, 워드선 WL에 12V를 인가한다. 이 때, 제어 신호 TRL, TRR은 NMOS가 충분히 온하여, 비트선 BLL에 기입 전압의 5V가 확실하게 인가되게 하는 전압, 예를 들면 7V로 한다. 이에 따라, 기입 선택의 비트선은, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 BLL이 0V, 기준측의 BLR이 5V, 기입이 불충분하던 경우에는 BLL이 5V, 기준측의 비트선 BLR이 0V가 된다. 또한, 기입 비선택의 비트선은, 상기 메모리 방전 동작의 결과에 관계없이 BLL이 0V, 기준측의 비트선 BLR이 5V가 된다. 즉, 기입 선택의 메모리 셀에서, 최초의 기입 동작으로 기입이 불충분하던 메모리 셀의 비트선 BLL에만 5V의 전압이 인가되어, 재차 기입 동작이 행해진다. 다음에, 타이밍 t42에서 보조 게이트 AG, 워드선 WL, 제어 신호 TRL, TRR을 0V 로 하여 기입을 종료한다.

그 후, 모든 메모리 셀의 기입이 완료하였는지를 검증하여, 완료하고 있으면 기입·검증 동작을 종료하고, 완료하지 않으면 완료할 때까지 타이밍 t7∼t43까지의 동작을 반복한다.

이상이, 제1 실시예에 있어서의 기입·검증 동작이다. 본 실시예에서는 회로 변경을 하지 않고, 도 15의 (a)의 회로 구성을 그대로 사용할 수가 있다.

본 제1 실시예에서는, N형 MOSFET(22, 23)은 각각 감지 래치 회로, 즉 플립플롭형의 검증 회로(33)의 출력 노드(SLL, SLR에 상당)와 비트 라인(BLL, BLR)을 직렬로 결합하기 위한 일종의 스위치의 기능을 갖고 있다. 또한, 소스·드레인이 직렬로 접속된 N형 MOSFET(24 및 34) 및 N형 MOSFET(29 및 39)는 비트 라인 BLL과 내부 전원 VPCL 사이에, BLR과 내부 전원 VPCR 사이에 각각 접속되고, 또한 MOSFET(24 및 29)의 게이트는 각각 신호선 PCL, PCR에 접속되고, MOSFET(34 및 39)의 게이트는 각각 감지 래치 회로(플립플롭형의 검증 회로)(33)의 출력 노드 SLL, SLR에 접속되어 있고, 이들 트랜지스터군은 감지 래치 회로(33)에 의해서 검증한 데이터를 변환하여 비트선 BLL, BLR에 전송하기 위해서 유효하게 기능하고 있다.

또한, 감지 래치 회로(33) 이외의 부분을 전부 NMOS 트랜지스터로 구성할 수 있기 때문에, NMOS 트랜지스터와 PMOS 트랜지스터 사이의 웰 분리 영역을 작게 억제하는 수 있어, 레이아웃 면적의 축소화를 도모할 수 있다.

또한, 메모리 셀 M의 보조 게이트인 제3 게이트는 데이터 기입시만이 아니고 검증시에도 유효하게 활용되고, 특히, 검증시 쪽이 기입시보다도 큰 전압(절대치가 큰 전압)이 인가되어 효율적으로 확실하게 기입 상태를 검증할 수가 있다.

<제2 실시예>

다음에, 도 1과 3을 이용하여, 본 발명의 제2 실시예를 설명한다. 도 1은 상기한 바와 같이 기입·검증 동작에 필요한 회로도이고, 도 3은 검증 동작의 타이밍 파형도이다.

본 제2 실시예는, 메모리 셀 M으로서 도 14에서 설명한 열 전자 주입형의 셀을 이용하고, 상기 제1 실시예에서는 드레인측에서 기입 전압을 인가하고 있었던 것을, 소스측에서 인가하는 방법이다. 즉, 기입 선택의 메모리 셀 M에는 소스측에 기입 전압을 인가하고, 드레인측을 0V로 한다. 이 때, 기입 비선택의 메모리 셀에도 소스측에 기입 전압이 인가되기 때문에, 드레인측에 기입 전압과 동일 전위의 기입 저지 전압을 인가하여, 기입을 방지한다.

상세 동작은 생략하지만, 우선, 모든 메모리 셀의 기입이 완료하였는지를 검증한 후, 이하의 기입·검증 동작을 행한다.

최초에, 타이밍 t0에서 내부 전원 VRSAL, VRSAR을 3.3V, VSLP, VSLN을 0.5V, 제어 신호 RSAL, RSAR을 1V + N형 MOS 트랜지스터의 임계치가 되는 1.5V, DDCL, DDCR을 3.3V로 한다. 이에 따라, 기입 선택, 비선택에 관계없이 감지 래치 회로의 출력 노드 SLL, SLR을 0.5V, 비트선 BLL, BLR을 0V로 세트한다. 다음에, 타이밍 t1에서 제어 신호 RSAL, RSAR, DDCL, DDCR을 0V로 하여 감지 래치 회로의 출력 노드 SLL, SLR과 비트선 BLL, BLR의 세트를 종료한다.

다음에, 타이밍 t2에서 MOSFET(31, 32, 37, 38)을 통해서, 즉, Y 게이트(YGL, YGR), Y 프리 게이트(YPGL, YPGR)에 전압을 인가하여, I/O선(I/OL과 I/OR)에서 각각 기입 선택의 노드 SLL에는 0V, 기입 선택의 기준 노드 SLR에는 3.3V, 기입 비선택의 노드 SLL에는 3.3V, 기입 비선택의 기준 노드 SLR에는 0V를 입력한다.

다음에, 타이밍 t3에서 내부 전원 VSLP, VSLN을 각각 3.3V와 0V로 하고, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 증폭한다. 이에 따라, 기입 선택의 노드 SLL은 0V, 기입 선택의 기준 노드 SLR은 3.3V, 기입 비선택의 노드 SLL은 3.3V, 기입 비선택의 기준 노드 SLR은 0V가 된다.

다음에, 타이밍 t4에서 내부 전원 VSLP, VSLN을 각각 5V와 0V로 하여, 감지 래치 회로의 출력 노드 SLL, SLR의 데이터를 기입 동작에 대비하여 증폭한다. 이것에 의해서, 기입 선택의 노드 SLL은 0V, 기입 선택의 기준 노드 SLR은 5V, 기입 비선택의 노드 SLL은 5V, 기입 비선택의 기준 노드 SLR은 0V가 된다.

다음에, 타이밍 t5에서 보조 게이트 AG(즉, 도 14의 제3 게이트10)에 2V, 워드선 WL에 12V, 소스선 SS에 기입 전압 5V를 인가한다. 이 때, 제어 신호 TRL, TRR은 NMOS가 충분히 온하여, 비트선 BLL에 기입 저지 전압의 5V가 확실하게 인가되게 하는 전압, 예를 들면 7V로 한다. 이에 따라, 기입 선택의 비트선 BLL에는 0V, 기입 선택의 기준측의 비트선 BLR에는 5V, 기입 비선택의 비트선 BLL에는 5V, 기입 비선택의 기준측의 비트선 BLR에는 0V가 인가되고, 기입 선택의 메모리에만 데이터가 기입된다. 다음에, 타이밍 t6에서 보조 게이트 AG, 워드선 WL, 소스선 SS, 제어 신호 TRL, TRR을 0V로 하여 기입을 종료한다.

다음에, 타이밍 t7에서 제어 신호 DDCL, DDCR을 3.3V로 하여 비트선 BLL, BLR을 0V에 리세트한다. 또한, 이것과 동시에, 내부 전원 VSLP를 3.3V로 한다. 이에 따라, 기입 선택의 노드 SLL은 0V, 기입 선택의 기준 노드 SLR은 3.3V, 기입 비선택의 노드 SLL은 3.3V, 기입 비선택의 기준 노드 SLR은 0V가 된다. 다음에, 타이밍 t8에서 제어 신호 DDCL, DDCR을 0V로 하여, 비트선 BLL, BLR에의 0V의 공급을 차단한다.

다음에, 타이밍 t9에서 제어 신호 RPCL, RPCR을 각각 1V + N형 MOS 트랜지스터의 임계치가 되는 2V와 0.5V + N형 MOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 기입 선택, 비선택에 관계없이 모든 비트선 BLL을 1V, 기준측의 비트선 BLR을 0.5V에 프리차지한다. 다음에, 타이밍 t10에서 내부 전원 VRPCL, VRPCR과 제어 신호 RPCL, RPCR을 0V로 하여, 프리차지 전압의 공급을 차단한다.

다음에, 타이밍 t11에서 메모리 셀 M의 워드선 WL에 기입 시의 전압 12V보다도 작은 검증 전압(베리파이 전압), 예를 들면 1.5V, 보조 게이트 AG에 기입 시의 전압 2V보다도 큰 3.3V의 전압을 인가하여, 메모리 방전 동작을 행한다. 이 때, 메모리 셀의 비트선 BLL에는 1V의 전압이 프리차지되어 있기 때문에, 메모리 셀의 임계치가 검증 전압의 1.5V보다 높고, 기입이 충분한 상태이면 메모리 셀에는 전류가 흐르지 않는다. 이 때문에, 비트선 BLL의 전압은 1V가 유지된다. 한편, 메모리 셀의 임계치가 검증 전압의 1.5V보다 낮고, 기입이 불충분한 상태이면 메모리 셀에는 전류가 흐른다. 이 때문에, 비트선 BLL의 전압은 0V로 방전된다. 이 때, 기준측의 비트선 BLR은 기입 선택, 비선택에 관계없이 0.5V가 유지된다. 다음에, 타이밍 t12에서 메모리 셀의 워드선 WL과 보조 게이트 AG를 0V로 하여, 메모리 방전을 종료한다.

다음에, 타이밍 t13에서 내부 전원 VPCL을 3.3V, 제어 신호 PCL을 1V + N형 MOS 트랜지스터의 임계치가 되는 2V로 한다. 이에 따라, 감지 래치 회로(33)의 출력 노드 SLL의 데이터가 3.3V로 되어 있는 경우의 비트선 BLL만이 0V에서 1V로 변화한다. 이 때문에, 기입 선택의 비트선 BLL은, 상기 메모리 방전의 결과가 그대로 유지되고, 기입 비선택의 비트선 BLL은 상기 메모리 방전의 결과에 관계없이 1V가 된다. 이 때, 기준측의 비트선 BLR은 기입 선택, 비선택에 관계없이 0.5V가 유지된다. 다음에, 타이밍 t14에서 내부 전원 VPCL과 제어 신호 PCL을 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL과 비트선 BLL을 차단한다.

다음에, 타이밍 t15에서 내부 전원 VSLP, VSLN을 0.5V, 제어 신호 RSAL, RSAR을 0.5V+ NMOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 감지 래치 회로(33)의 출력 노드 SLL, SLR은 기입 선택, 비선택에 관계없이 0.5V로 세트된다. 다음에, 타이밍 t16에서 제어 신호 RSAL, RSAR을 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR에의 0.5V의 공급을 차단한다.

다음에, 타이밍 t17에서 제어 신호 TRL, TRR을 3.3V로 하여, 비트선의 데이터를 감지 래치 회로(33)의 출력 노드에 전송한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드 SLL은, 상기 메모리 방전 동작의 결과, 비트선 BLL이 1V에 유지된 경우, 즉 기입이 충분하던 경우에는 1V, 비트선 BLL이 0V로 방전된 경우, 즉 기입이 불충분하던 경우에는 0V가 된다. 또한, 기입 비선택의 비트선 BLL은 메모리 방전의 결과에 관계없이 1V로 되어 있기 때문에, 기입 비선택의 감지 래치 회로의 출력 노드 SLL은, 메모리 방전의 결과에 관계없이 1V가 된다.

또한, 기준측의 감지 래치 회로의 출력 노드 SLR은 기입 선택, 비선택에 관계없이 0.5V가 된다. 다음에, 타이밍 t18에서 제어 신호 TRL, TRR을 0V로 한다. 이에 따라, 비트선과 감지 래치 회로의 출력 노드를 차단한다.

다음에, 타이밍 t19에서 내부 전원 VSLP, VSLN을 각각 3.3V와 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 증폭한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 SLL이 3.3V, 기준 노드 SLR이 0V가 되고, 기입이 불충분하던 경우에는, SLL이 0V, 기준 노드 SLR이 3.3V가 된다. 또한, 기입 비선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과에 관계없이, SLL이 3.3V, 기준 노드 SLR이 0V가 된다. 또한 이것과 동시에, 제어 신호 DDCL, DDCR을 3.3V로 하여, 비트선 BLL, BLR을 0V로 리세트한다. 다음에, 타이밍 t20에서 제어 신호 DDCL, DDCR을 0V로 하여, 비트선 BLL, BLR에의 0V의 공급을 차단한다. 또한, 이것과 동시에, 내부 전원 VSLP, VSLN을 각각 5V와 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 기입 동작에 대비하여 증폭한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 SLL이 5V, 기준 노드 SLR이 0V가 되고, 기입이 불충분하던 경우에는, SLL이 0V, 기준 노드 SLR이 5V가 된다. 또한, 기입 비선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과에 관계없이, SLL이 5V, 기준 노드 SLR이 0V가 된다.

다음에, 타이밍 t21에서 보조 게이트 AG에 2V, 워드선 WL에 12V, 소스선 SS에 기입 전압 5V를 인가한다. 이 때, 제어 신호 TRL, TRR은 NMOS가 충분히 온하여, 비트선 BLL에 기입 저지 전압의 5V가 확실하게 인가되게 하는 전압, 예를 들면 7V로 한다. 이에 따라, 기입 선택의 비트선 BLL에는 0V, 기입 선택의 기준측의 비트선 BLR에는 5V, 기입 비선택의 비트선 BLL에 l5V, 기입 비선택의 기준측의 비트선 BLR에는 0V가 인가되어, 기입 선택의 메모리에만 데이터가 기입된다. 즉, 기입 선택의 메모리 셀 M에서, 최초의 기입 동작으로 기입이 불충분하던 메모리 셀 M의 비트선 BLL에만 0V의 전압이 인가되어, 재차 기입 동작이 행해진다. 다음에, 타이밍 t22에서 보조 게이트 AG, 워드선 WL, 소스선 SS, 제어 신호 TRL, TRR을 0V 로 하여 기입을 종료한다.

그 후, 모든 메모리 셀 M의 기입이 완료하였는지를 검증하여, 완료하고 있으면 기입·검증 동작을 종료하고, 완료하지 않으면 완료할 때까지 타이밍 t7∼t23까지의 동작을 반복한다.

이상이, 제2 실시예에 있어서의 기입·검증 동작이다. 본 실시예에서는 도 15의 (a)에 도시한 회로 구성의 주요부를 변경하지 않고, 그대로 사용할 수가 있다.

또한, 감지 래치 회로(33) 이외의 부분을 전부 NMOS 트랜지스터만으로 구성할 수 있기 때문에, NMOS 트랜지스터와 PMOS 트랜지스터 사이의 웰 분리 영역을 작게 억제할 수 있어, LSI를 구성하는 데에 있어서 레이아웃 면적의 축소화를 도모할 수 있다. 또한, 제1 실시예에 있어서 필요했던 감지 래치 회로(33)의 출력 노드 SLL의 데이터를 반전시키는 동작이 불필요하기 때문에, 한층 더 고속 동작이 가능해진다.

또한, 제1 실시예과 마찬가지로, 메모리 셀 M의 보조 게이트인 제3 게이트는 데이터 기입시만이 아니고 검증시에도 유효하게 활용되고, 특히, 검증시쪽이 기입시보다도 큰 전압(절대치가 큰 전압)이 인가되어 효율적으로 확실하게 기입 상태를 검증할 수가 있다.

<제3 실시예>

먼저, 도 4와 5를 이용하여, 본 발명의 제3 실시예를 설명한다. 도 4는 기입·검증 동작에 필요한 회로도이고, 도 5는 검증 동작의 타이밍 파형도이다.

본 실시예는, 메모리 셀 M으로서 도 14에서 설명한 열 전자 주입형의 셀을 이용하고, 도 1의 회로 구성의 일부에 P형 MOS 트랜지스터(35)를 사용하는 것이다. 상세 동작은 생략하지만, 우선, 모든 메모리 셀의 기입이 완료하였는지를 검증한 후, 이하의 기입·검증 동작을 행한다.

최초에, 타이밍 t0에서 내부 전원 VRSAL, VRSAR을 3.3V, VSLP, VSLN을 0.5V, 제어 신호 RSAL, RSAR을 1V + NMOS 트랜지스터의 임계치가 되는 1.5V, DDCL, DDCR을 3.3V로 한다. 이에 따라, 기입 선택, 비선택에 관계없이 감지 래치 회로(33)의 출력 노드 SLL, SLR을 0.5V, 비트선 BLL, BLR을 0V로 세트한다. 다음에, 타이밍 t1에서 제어 신호 RSAL, RSAR, DDCL, DDCR을 0V로 하여 감지 래치 회로(33)의 출력 노드 SLL, SLR과 비트선 BLL, BLR의 세트를 종료한다.

다음에, 타이밍 t2에서, 상기한 실시예와 마찬가지로, Y 게이트(YGL, YGR), Y 프리 게이트(YPGL, YPGR)를 통해, I/O선(I/OL과 I/OR)에서 각각 기입 선택의 노드 SLL에는 3.3V, 기입 선택의 기준 노드 SLR에는 0V, 기입 비선택의 노드 SLL에는 0V, 기입 비선택의 기준 노드 SLR에는 3.3V를 입력한다.

다음에, 타이밍 t3에서 내부 전원 VSLP, VSLN을 각각 3V와 0V로 하고, 감지 래치 회로의 출력 노드 SLL, SLR의 데이터를 증폭한다. 이에 따라, 기입 선택의 노드 SLL은 3.3V, 기입 선택의 기준 노드 SLR은 0V, 기입 비선택의 노드 SLL은 0V, 기입 비선택의 기준 노드 SLR은 3.3V가 된다.

다음에, 타이밍 t4에서 내부 전원 VSLP, VSLN을 각각 5V와 0V로 하여, 감지 래치 회로의 출력 노드 SLL, SLR의 데이터를 기입 동작에 대비하여 증폭한다. 이것에 의해서, 기입 선택의 노드 SLL은 5V, 기입 선택의 기준 노드 SLR은 0V, 기입 비선택의 노드 SLL은 0V, 기입 비선택의 기준 노드 SLR은 5V가 된다.

다음에, 타이밍 t5에서 메모리 셀의 보조 게이트 AG, 즉 도 14의 제3 게이트(10)에 2V, 워드선 WL에 12V를 인가한다. 이 때, 제어 신호 TRL, TRR은 NMOS가 충분히 온하여, 비트선 BLL에 기입 전압의 5V가 확실하게 인가되게 하는 전압, 예를 들면 7V로 한다. 이에 따라, 기입 선택의 비트선 BLL에는 5V, 기입 선택의 기준측의 비트선 BLR에는 0V, 기입 비선택의 비트선 BLL에는 0V, 기입 비선택의 기준측의 비트선 BLR에는 5V가 인가되어, 기입 선택의 메모리에만 데이터가 기입된다. 다음에, 타이밍 t6에서 보조 게이트 AG, 워드선 WL, 제어 신호 TRL, TRR을 0V로 하여 기입을 종료한다.

다음에, 타이밍 t7에서 제어 신호 DDCL, DDCR을 3.3V로 하여 비트선 BLL, BLR를 0V에 리세트한다. 또한, 이것과 동시에, 내부 전원 VSLP를 3.3V로 한다. 이에 따라, 기입 선택의 노드 SLL은 3.3V, 기입 선택의 기준 노드 SLR은 0V, 기입 비선택의 노드 SLL은 0V, 기입 비선택의 기준 노드 SLR은 3.3V가 된다. 다음에, 타이밍 t8에서 제어 신호 DDCL, DDCR을 0V로 하여, 비트선 BLL, BLR에의 0V의 공급을 차단한다.

다음에, 타이밍 t9에서 내부 전원 VRPCL, VRPCR을 3.3V, 제어 신호 RPCL, RPCR을 각각 1V + N형 MOS 트랜지스터의 임계치가 되는 2V와 0.5V + N형 MOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 기입 선택, 비선택에 관계없이 모든 비트선 BLL을 1V, 기준측의 비트선 BLR을 0.5V에 프리차지한다. 다음에, 타이밍 t10에서 내부 전원 VRPCL, VRPCR과 제어 신호 RPCL, RPCR을 0V로 하여, 프리차지 전압의 공급을 차단한다.

다음에, 타이밍 t11에서 메모리 셀의 워드선 WL에 기입 시의 전압 12V보다도 작은 검증 전압(베리파이 전압), 예를 들면 1.5V, 보조 게이트 AG에 기입 시의 전압 2V보다도 큰 3.3V의 전압을 인가하여, 메모리 방전 동작을 행한다. 이 때, 메모리 셀의 비트선 BLL에는 1V의 전압이 프리차지되어 있기 때문에, 메모리 셀의 임계치가 검증 전압의 1.5V보다 높고, 기입이 충분한 상태이면 메모리 셀에는 전류가 흐르지 않는다. 이 때문에, 비트선 BLL의 전압은 1V가 유지된다. 한편, 메모리 셀의 임계치가 검증 전압의 1.5V보다 낮고, 기입이 불충분한 상태이면 메모리 셀에는 전류가 흐른다. 이 때문에, 비트선 BLL의 전압은 0V로 방전된다. 이 때, 기준측의 비트선 BLR은 기입 선택, 비선택에 관계없이 0.5V가 유지된다. 다음에, 타이밍 t12에서 메모리 셀의 워드선 WL과 보조 게이트 AG를 0V로 하여, 메모리 방전을 종료한다.

다음에, 타이밍 t13에서 내부 전원 VPCL을 3.3V, 제어 신호 PCL을 1V + N형 MOS 트랜지스터의 임계치가 되는 2V로 한다. 이에 따라, 감지 래치 회로(33)의 출력 노드 SLL의 데이터가 0V로 되어 있는 경우의 비트선 BLL만이 0V에서 1V로 변화한다. 이 때문에, 기입 선택의 비트선 BLL은, 상기 메모리 방전의 결과가 그대로 유지되고, 기입 비선택의 비트선 BLL은 상기 메모리 방전의 결과에 관계없이 1V가 된다. 이 때, 기준측의 비트선 BLR은 기입 선택, 비선택에 관계없이 0.5V가 유지된다. 다음에, 타이밍 t14에서 제어 신호 PCL을 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL과 비트선 BLL을 차단한다.

다음에, 타이밍 t15에서 내부 전원 VSLP, VSLN을 0.5V, 제어 신호 RSAL, RSAR을 0.5V + N형 MOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 감지 래치 회로(33)의 출력 노드 SLL, SLR은 기입 선택, 비선택에 관계없이 0.5V로 세트된다. 다음에, 타이밍 t16에서 제어 신호 RSAL, RSAR을 0V로 하여, 감지 래치 회로의 출력 노드 SLL, SLR에의 0.5V의 공급을 차단한다.

다음에, 타이밍t17에서 제어 신호 TRL, TRR을 3.3V로 하여, 비트선의 데이터를 감지 래치 회로(33)의 출력 노드에 전송한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드 SLL은, 상기 메모리 방전 동작의 결과, 비트선 BLL이 1V에 유지된 경우, 즉 기입이 충분하던 경우에는 1V, 비트선 BLL이 0V에 방전된 경우, 즉 기입이 불충분하던 경우에는 0V가 된다. 또한, 기입 비선택의 비트선 BLL은 메모리 방전의 결과에 관계없이 1V로 되어 있기 때문에, 기입 비선택의 감지 래치 회로(33)의 출력 노드 SLL은, 메모리 방전의 결과에 관계없이 1V가 된다. 또한, 기준측의 감지 래치 회로의 출력 노드 SLR은 기입 선택, 비선택에 관계없이 0.5V가 된다. 다음에, 타이밍 t18에서 제어 신호 TRL, TRR을 0V로 한다. 이에 따라, 비트선과 감지 래치 회로의 출력 노드를 차단한다.

다음에, 타이밍 t19에서 내부 전원 VSLP, VSLN을 각각 3.3V와 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 증폭한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 SLL이 3.3V, 기준 노드 SLR이 0V가 되고, 기입이 불충분하던 경우에는, SLL이 0V, 기준 노드 SLR이 3.3V가 된다. 또한, 기입 비선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과에 관계없이, SLL이 3.3V, 기준 노드 SLR이 0V가 된다. 또한 이것과 동시에, 제어 신호 DDCL을 3.3V, RPCR을 0.5V + NMOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 기입 선택, 비선택에 관계없이 모든 비트선 BLL을 0V에 리세트하고, 기준측의 비트선 BLR을 0.5V로 프리차지한다. 다음에, 타이밍 t20에서 제어 신호 DDCL, RPCR을 0V로 하고, 비트선 BLL에의 0V와 기준측의 비트선 BLR에의 0.5V의 공급을 차단한다.

다음에, 타이밍 t21∼t27까지의 동작에 의해, 감지 래치 회로의 출력 노드 SLL의 데이터를 반전시킨다.

우선, 타이밍 t21에서 제어 신호 PCL을 1V + N형 MOS 트랜지스터의 임계치가 되는 2V로 한다. 이에 따라, 감지 래치 회로의 출력 노드 SLL의 데이터가 0V로 되어 있는 경우의 비트선 BLL만이 0V에서 1V로 변화한다. 이 때문에, 기입 선택의 비트선 BLL은, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 0V, 기입이 불충분하던 경우에는 1V가 되고, 기입 비선택의 비트선 BLL은, 상기 메모리 방전 동작의 결과에 관계없이 0V가 된다. 또한, 기준측의 비트선 BLR은 기입 선택, 비선택에 관계없이 0.5V에 유지된다. 다음에, 타이밍 t22에서 내부 전원 VPCL과 제어 신호 PCL을 0V로 하여, 감지 래치 회로의 출력 노드 SLL과 비트선 BLL을 차단한다.

다음에, 타이밍 t23에서 내부 전원 VSLP, VSLN을 0.5V, 제어 신호 RSAL, RSAR을 0.5V+ NMOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 감지 래치 회로(33)의 출력 노드 SLL, SLR은 기입 선택, 비선택에 관계없이 0.5V로 세트된다. 다음에, 타이밍 t24에서 제어 신호 RSAL, RSAR을 0V로 하여, 감지 래치 회로의 출력 노드 SLL, SLR에의 0.5V의 공급을 차단한다.

다음에, 타이밍 t25에서 제어 신호 TRL, TRR을 3.3V로 하여, 비트선의 데이터를 감지 래치 회로(33)의 출력 노드에 전송한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드 SLL은, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 0V, 기입이 불충분하던 경우에는 1V가 된다. 또한, 기입 비선택의 비트선 BLL은 메모리 방전의 결과에 관계없이 0V로 되어 있기 때문에, 기입 비선택의 감지 래치 회로(33)의 출력 노드 SLL은, 메모리 방전의 결과에 관계없이 0V가 된다. 또한, 기준측의 감지 래치 회로의 출력 노드 SLR은 기입 선택, 비선택에 관계없이 0.5V가 된다. 다음에, 타이밍 t26에서 제어 신호 TRL, TRR을 0V로 한다. 이에 따라, 비트선과 감지 래치 회로의 출력 노드를 차단한다.

다음에, 타이밍 t27에서 내부 전원 VSLP, VSLN을 각각 3.3V와 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 증폭한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 SLL이 0V, 기준 노드 SLR이 3.3V가 되고, 기입이 불충분하던 경우에는, SLL이 3.3V, 기준 노드 SLR이 0V가 된다. 또한, 기입 비선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과에 관계없이, SLL이 0V, 기준 노드 SLR이 3.3V가 된다. 또한 이것과 동시에, 제어 신호 DDCL, DDCR을 3.3V로 하여, 비트선 BLL, BLR을 0V로 리세트한다.

이상 타이밍 t21∼t27까지의 동작에 의해, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 반전시킨다.

다음에, 타이밍 t28에서 제어 신호 DDCL, DDCR을 0V로 하여, 비트선 BLL, BLR에의 0V의 공급을 차단한다. 또한, 이것과 동시에, 내부 전원 VSLP, VSLN을 각각 5V와 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 기입 동작에 대비하여 증폭한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 SLL이 0V, 기준 노드 SLR이 5V가 되고, 기입이 불충분하던 경우에는, SLL이 5V, 기준 노드 SLR이 0V가 된다. 또한, 기입 비선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과에 관계없이, SLL이 0V, 기준 노드 SLR이 5V가 된다.

다음에, 타이밍 t29에서 보조 게이트 AG에 2V, 워드선 WL에 12V를 인가한다. 이 때, 제어 신호 TRL, TRR은 NMOS가 충분히 온하여, 비트선 BLL에 기입 전압의 5V가 확실하게 인가되게 하는 전압, 예를 들면 7V로 한다. 이에 따라, 기입 선택의 비트선은, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 BLL이 0V, 기준측의 BLR가 5V, 기입이 불충분하던 경우에는 BLL이 5V, 기준측의 비트선 BLR이 0V가 된다. 또한, 기입 비선택의 비트선은, 상기 메모리 방전 동작의 결과에 관계없이 BLL이 0V, 기준측의 비트선 BLR이 5V가 된다. 즉, 기입 선택의 메모리 셀에서, 최초의 기입 동작으로 기입이 불충분하던 메모리 셀의 비트선 BLL에만 5V의 전압이 인가되어, 재차 기입 동작이 행해진다. 다음에, 타이밍 t30에서 보조 게이트 AG, 워드선 WL, 제어 신호 TRL, TRR을 0V로 하여 기입을 종료한다.

그 후, 모든 메모리 셀의 기입이 완료하였는지를 검증하여, 완료하고 있으면 기입·검증 동작을 종료하고, 완료하지 않으면 완료할 때까지 타이밍 t7∼t31까지의 동작을 반복한다.

이상이, 제3 실시예에 있어서의 기입·검증 동작이다.

본 제3 실시예에서는, N형 MOSFET(22, 23)은 각각 감지 래치 회로, 즉 플립플롭형의 검증 회로(33)의 출력 노드(SLL, SLR에 상당)와 비트 라인(BLL, BLR)을 직렬로 결합하기 위한 일종의 스위치의 기능을 갖고 있다. 또한, 소스·드레인이 직렬로 접속된 N형 MOSFET(24)와 P형 MOSFET(35) 및 N형 MOSFET(29)와 P형 MOSFET(36)은 비트 라인 BLL과 내부 전원 VPCL 사이에, BLR과 내부 전원 VPCR 사이에 각각 접속되고, 또한 MOSFET(24 및 29)의 게이트는 각각 신호선 PCL, PCR에 접속되고, MOSFET(35 및 36)의 게이트는 각각 감지 래치 회로(플립플롭형의 검증 회로)(33)의 출력 노드 SLL, SLR에 접속되어 있고, 이들 트랜지스터군은 감지 래치 회로(33)에 의해서 검증한 데이터를 변환하여 비트선 BLL, BLR에 전송하기 위해서 유효하게 기능하고 있다.

본 실시예에서는, 제1 실시예에 있어서 2회 필요하던 감지 래치 회로의 출력 노드 SLL 데이터를 반전시키는 동작이 1회로 끝나기 때문에, 고속 동작이 가능해진다.

또한, 제1 실시예 또는 제2 실시예와 마찬가지로, 메모리 셀 M의 보조 게이트인 제3 게이트는 데이터 기입시만이 아닌 검증시에도 유효하게 활용되고, 특히, 검증시쪽이 기입시보다도 큰 전압(절대치가 큰 전압)이 인가되어 효율적으로 확실하게 기입 상태를 검증할 수가 있다.

<제4 실시예>

다음에, 도 4와 6을 이용하여, 본 발명의 제4 실시예를 설명한다. 도 4는 상기한 바와 같이 기입·검증 동작에 필요한 회로도이고, 도 6은 검증 동작의 타이밍 파형도이다.

본 실시예에서는, 제3 실시예과 마찬가지의 회로를 이용하여, 기입 선택 데이터를 제3 실시예과는 반대인 0V, 기입 비선택 데이터를 3.3V로 했을 때의 동작 방법을 설명한다. 상세 동작은 생략하지만, 우선, 모든 메모리 셀의 기입이 완료하였는지를 검증한 후, 이하의 기입·검증 동작을 행한다.

최초에, 타이밍 t0에서 내부 전원 VRSAL, VRSAR을 3.3V, VSLP, VSLN을 0.5V, 제어 신호 RSAL, RSAR을 1V + N형 MOS 트랜지스터의 임계치가 되는 1.5V, DDCL, DDCR을 3.3V로 한다. 이에 따라, 기입 선택, 비선택에 관계없이 감지 래치 회로(33)의 출력 노드 SLL, SLR을 0.5V, 비트선 BLL, BLR을 0V로 세트한다. 다음에, 타이밍 t1에서 제어 신호 RSAL, RSAR, DDCL, DDCR을 0V로 하여 감지 래치 회로의 출력 노드 SLL, SLR과 비트선 BLL, BLR의 세트를 종료한다.

다음에, 타이밍 t2에서 상기와 마찬가지로 Y 게이트, Y 프리 게이트를 통해, I/O선(I/OL과 I/OR)에서 각각 기입 선택의 노드 SLL에는 0V, 기입 선택의 기준 노드 SLR에는 3.3V, 기입 비선택의 노드 SLL에는 3.3V, 기입 비선택의 기준 노드 SLR에는 0V를 입력한다.

다음에, 타이밍 t3에서 내부 전원 VSLP, VSLN을 각각 3.3V와 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 증폭한다. 이에 따라, 기입 선택의 노드 SLL은 0V, 기입 선택의 기준 노드 SLR은 3.3V, 기입 비선택의 노드 SLL은 3.3V, 기입 비선택의 기준 노드 SLR은 0V가 된다.

다음에, 타이밍 t4에서 내부 전원 VSLP, VSLN을 각각 5V와 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 기입 동작에 대비하여 증폭한다. 이에 따라, 기입 선택의 노드 SLL은 0V, 기입 선택의 기준 노드 SLR은 5V, 기입 비선택의 노드 SLL은 5V, 기입 비선택의 기준 노드 SLR은 0V가 된다.

다음에, 타이밍 t5에서 보조 게이트 AG에 2V, 워드선 WL에 12V를 인가한다. 이 때, 내부 전원 VPCL, VPCR을 기입 전압의 5V, 제어 신호 PCL, PCR을 NMOS가 충분히 온하여, 비트선 BLL에 기입 전압의 5V가 확실하게 인가되는 것 같은 전압, 예를 들면 7V로 한다. 이에 따라, 기입 선택의 비트선 BLL에는 5V, 기입 선택의 기준측의 비트선 BLR에는 0V, 기입 비선택의 비트선 BLL에는 0V, 기입 비선택의 기준측의 비트선 BLR에는 5V가 인가되어, 기입 선택의 메모리에만 데이터가 기입된다. 다음에, 타이밍 t6에서 보조 게이트 AG, 워드선 WL, 내부 전원 VPCL, VPCR, 제어 신호 PCL, PCR을 0V로 하여 기입을 종료한다.

다음에, 타이밍 t7에서 내부 전원 VRPCR을 3.3V, 제어 신호 DDCL을 3.3V, RPCR을 0.5V+ NMOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 기입 선택, 비선택에 관계없이 모든 비트선 BLL을 0V로 리세트하고, 기준측의 비트선 BLR을 0.5V로 프리차지한다. 또한, 이것과 동시에, 내부 전원 VSLP를 3.3V로 한다. 이에 따라, 기입 선택의 노드 SLL은 0V, 기입 선택의 기준 노드 SLR은 3.3V, 기입 비선택의 노드 SLL은 3.3V, 기입 비선택의 기준 노드 SLR은 0V가 된다. 다음에, 타이밍 t8에서 제어 신호 DDCL 및 RPCR을 0V로 하고, 비트선 BLL에의 0V와 기준측의 비트선 BLR에의 0.5V의 공급을 차단한다.

다음에, 타이밍 t9∼t15까지의 동작에 의해, 감지 래치 회로(33)의 출력 노드 SLL의 데이터를 반전시킨다.

우선, 타이밍 t9에서 내부 전원 VPCL를 3.3V, 제어 신호 PCL을 1V + N형 MOS 트랜지스터의 임계치가 되는 2V로 한다. 이에 따라, 감지 래치 회로(33)의 출력 노드 SLL의 데이터가 0V로 되어 있는 경우의 비트선 BLL만이 0V에서 1V로 변화한다. 이 때문에, 기입 선택의 비트선 BLL은 1V, 기입 비선택의 비트선 BLL은 0V가 된다. 또한, 기준측의 비트선 BLR은 기입 선택, 비선택에 관계없이 0.5V로 유지된다. 다음에, 타이밍 t10에서 제어 신호 PCL을 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL과 비트선 BLL을 차단한다.

다음에, 타이밍 t11에서 내부 전원 VSLP, VSLN을 0.5V, 제어 신호 RSAL, RSAR을 0.5V + N형 MOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 감지 래치 회로(33)의 출력 노드 SLL, SLR은 기입 선택, 비선택에 관계없이 0.5V로 세트된다. 다음에, 타이밍 t12에서 제어 신호 RSAL, RSAR을 0V로 하여, 감지 래치 회로의 출력 노드 SLL, SLR에의 0.5V의 공급을 차단한다.

다음에, 타이밍 t13에서 제어 신호 TRL, TRR을 3.3V로 하여, 비트선의 데이터를 감지 래치 회로(33)의 출력 노드에 전송한다. 이에 따라, 기입 선택의 감지 래치 회로의 출력 노드 SLL은 1V, 기입 선택의 기준 노드 SLR는 0.5V, 기입 비선택의 노드 SLL은 0V, 기입 비선택의 기준 노드 SLR은 0.5V가 된다. 다음에, 타이밍 t14에서 제어 신호 TRL, TRR을 0V로 하여, 비트선과 감지 래치 회로의 출력 노드를 차단한다.

다음에, 타이밍 t15에서 내부 전원 VSLP, VSLN을 각각 3.3V와 0V로 함으로써, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 증폭한다. 이에 따라, 기입 선택의 노드 SLL은 3.3V, 기입 선택의 기준 노드 SLR은 0V, 기입 비선택의 노드 SLL은 0V, 기입 비선택의 기준 노드 SLR은 3.3V가 된다. 또한, 이것과 동시에, 제어 신호 DDCL, DDCR을 3.3V로 하여, 비트선 BLL, BLR을 0V로 리세트한다.

이상 타이밍 t9∼t15까지의 동작에 의해, 감지 래치 회로의 출력 노드 SLL, SLR의 데이터를 반전시킨다. 다음에, 타이밍 t16에서 제어 신호 DDCL, DDCR을 0V로 하여, 비트선 BLL, BLR에의 0V의 공급을 차단한다.

다음에, 타이밍 t17에서 내부 전원 VRPCL을 3.3V, 제어 신호 RPCL, RPCR을 각각 1V + N형 MOS 트랜지스터의 임계치가 되는 2V와 0.5V + N형 MOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 기입 선택, 비선택에 관계없이 모든 비트선 BLL을 1V, 기준측의 비트선 BLR을 0.5V로 프리차지한다. 다음에, 타이밍 t18에서 내부 전원 VRPCL, VRPCR, 제어 신호 RPCL, RPCR을 0V로 하여, 프리차지 전압의 공급을 차단한다.

다음에, 타이밍 t19에서 메모리 셀의 워드선 WL에 기입 시의 전압12V보다도 작은 검증 전압(베리파이 전압), 예를 들면 1.5V, 보조 게이트 AG에 기입 시의 전압 2V보다도 큰 3.3V의 전압을 인가하여, 메모리 방전 동작을 행한다. 이 때, 메모리 셀의 비트선 BLL에는 1V의 전압이 프리차지되어 있기 때문에, 메모리 셀의 임계치가 검증 전압의 1.5V보다 높고, 기입이 충분한 상태이면 메모리 셀에는 전류가 흐르지 않는다. 이 때문에, 비트선 BLL의 전압은 1V가 유지된다. 한편, 메모리 셀의 임계치가 검증 전압의 1.5V보다 낮고, 기입이 불충분한 상태이면 메모리 셀에는 전류가 흐른다. 이 때문에, 비트선 BLL의 전압은 0V로 방전된다. 이 때, 기준측의 비트선 BLR은 기입 선택, 비선택에 관계없이 0.5V가 유지된다. 다음에, 타이밍 t20에서 메모리 셀의 워드선 WL과 보조 게이트 AG를 0V로 하여, 메모리 방전을 종료한다.

다음에, 타이밍 t21에서 제어 신호 PCL을 1V + N형 MOS 트랜지스터의 임계치가 되는 2V로 한다. 이에 따라, 감지 래치 회로(33)의 출력 노드 SLL의 데이터가 0V로 되어 있는 경우의 비트선 BLL만이 0V에서 1V로 변화한다. 이 때문에, 기입 선택의 비트선 BLL은, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 1V, 기입이 불충분하던 경우에는 0V가 되고, 기입 비선택의 비트선 BLL은, 상기 메모리 방전 동작의 결과에 관계없이 1V가 된다. 또한, 기준측의 비트선 BLR은 기입 선택, 비선택에 관계없이 0.5V로 유지된다. 다음에, 타이밍 t22에서 내부 전원 VPCL과 제어 신호 PCL을 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL과 비트선 BLL을 차단한다.

다음에, 타이밍 t23에서 내부 전원 VSLP, VSLN을 0.5V, 제어 신호 RSAL, RSAR을 0.5V + N형 MOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 감지 래치 회로(33)의 출력 노드 SLL, SLR은 기입 선택, 비선택에 관계없이 0.5V로 세트된다. 다음에, 타이밍 t24에서 제어 신호 RSAL, RSAR을 0V로 하여, 감지 래치 회로의 출력 노드 SLL, SLR에의 0.5V의 공급을 차단한다.

다음에, 타이밍 t25에서 제어 신호 TRL, TRR을 3.3V로 하여, 비트선의 데이터를 감지 래치 회로(33)의 출력 노드에 전송한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드 SLL은, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 1V, 기입이 불충분하던 경우에는 0V가 된다. 또한, 기입 비선택의 비트선 BLL은 메모리 방전의 결과에 관계없이 1V로 되어 있기 때문에, 기입 비선택의 감지 래치 회로(33)의 출력 노드 SLL은, 메모리 방전의 결과에 관계없이 1V가 된다. 또한, 기준측의 감지 래치 회로(33)의 출력 노드 SLR은 기입 선택, 비선택에 관계없이 0.5V가 된다. 다음에, 타이밍 t26에서 제어 신호 TRL, TRR을 0V로 한다. 이에 따라, 비트선과 감지 래치 회로(33)의 출력 노드를 차단한다.

다음에, 타이밍 t27에서 내부 전원 VSLP, VSLN을 각각 3.3V와 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 증폭한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 SLL이 3.3V, 기준 노드 SLR이 0V가 되고, 기입이 불충분하던 경우에는, SLL이 0V, 기준 노드 SLR이 3.3V가 된다. 또한, 기입 비선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과에 관계없이, SLL이 3.3V, 기준 노드 SLR이 0V가 된다. 또한 이것과 동시에, 제어 신호 DDCL, DDCR을 3.3V로 하여, 비트선 BLL, BLR을 0V로 리세트한다. 다음에, 타이밍 t28에서 제어 신호 DDCL, DDCR을 0V로 하여, 비트선 BLL, BLR에의 0V의 공급을 차단한다.

또한, 이것과 동시에, 내부 전원 VSLP, VSLN을 각각 5V와 0V로 하여, 감지 래치 회로의 출력 노드 SLL, SLR의 데이터를 기입 동작에 대비하여 증폭한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 SLL이 5V, 기준 노드 SLR이 0V가 되고, 기입이 불충분하던 경우에는, SLL이 0V, 기준 노드 SLR이 5V가 된다. 또한, 기입 비선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과에 관계없이, SLL이 5V, 기준 노드 SLR이 0V가 된다.

다음에, 타이밍 t29에서 보조 게이트 AG에 2V, 워드선 WL에 12V를 인가한다. 이 때, 내부 전원 VPCL, VPCR을 기입 전압의 5V, 제어 신호 PCL, PCR을 NMOS가 충분히 온하여, 비트선 BLL에 기입 전압의 5V가 확실하게 인가되게 하는 전압, 예를 들면 7V로 한다. 이에 따라, 기입 선택의 비트선은, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 BLL이 0V, 기준측의 BLR이 5V, 기입이 불충분하던 경우에는 BLL이 5V, 기준측의 비트선 BLR이 0V가 된다. 또한, 기입 비선택의 비트선은, 상기 메모리 방전 동작의 결과에 관계없이 BLL이 0V, 기준측의 비트선 BLR이 5V가 된다. 즉, 기입 선택의 메모리 셀에서, 최초의 기입 동작으로 기입이 불충분하던 메모리 셀의 비트선 BLL에만 5V의 전압이 인가되어, 재차 기입 동작이 행해진다. 다음에, 타이밍 t30에서 보조 게이트 AG, 워드선 WL, 내부 전원 VPCL, VPCR, 제어 신호 PCL, PCR을 0V로 하여 기입을 종료한다.

그 후, 모든 메모리 셀의 기입이 완료하였는지를 검증하여, 완료하고 있으면, 기입·검증 동작을 종료하고, 완료하지 않으면 완료할 때까지 타이밍 t7∼t31까지의 동작을 반복한다.

이상이, 제4 실시예에 있어서의 기입·검증 동작이다. 본 실시예에서는, 제1 실시예에 있어서 2회 필요했던 감지 래치 회로의 출력 노드 SLL의 데이터를 반전시키는 동작이 1회로 끝나기 때문에, 고속 동작이 가능해진다.

또한, 상기 각 실시예와 마찬가지로, 메모리 셀 M의 보조 게이트인 제3 게이트는 데이터 기입 시만이 아니고 검증시에도 유효하게 활용되어, 특히, 검증시쪽이 기입시보다도 큰 전압(절대치가 큰 전압)이 인가되어 효율적으로 확실하게 기입 상태를 검증할 수가 있다.

<제5 실시예>

도 7은, 제5 실시예에 있어서의 기입·검증 동작에 필요한 회로도이다. 이 회로는, 제3 실시예에서 도시한 도 4의 회로에서, 내부 전원 VPCL에 접속된 P형 MOS 트랜지스터(35)를 N형 MOS 트랜지스터(45)로 변경하고, 감지 래치 회로(33)의 출력 노드 SLL에 접속되어 있던 상기 N형 MOS 트랜지스터(45)의 게이트를 기준측의 노드 SLR에 접속했다. 또한, 마찬가지로 내부 전원 VPCR에 접속된 P형 MOS 트랜지스터(36)를 N형 MOS 트랜지스터(46)로 변경하고, 감지 래치 회로(33)의 출력 노드 SLR에 접속되어 있던 상기 N형 MOS 트랜지스터(46)의 게이트를 노드 SLL에 접속했다. 이에 따라, 제3 실시예에서 도시한 도 5와 완전히 마찬가지의 기입·검증 동작이 가능해진다. 따라서, 기입·검증 동작의 상세 설명은 생략한다.

본 제5 실시예에서는 상술된 바와 같이, 소스·드레인이 직렬로 접속된 N형 MOSFET(24 및 45) 및 N형 MOSFET(29 및 46)은 비트 라인 BLL과 내부 전원 VPCL과의 사이에, BLR과 내부 전원 VPCR의 사이에 각각 접속되고, 또한 MOSFET(24 및 29)의 게이트는 각각 신호선 PCL, PCR에 접속되어 있는 점은 도 1과 마찬가지이고, MOSFET(45 및 46)의 게이트는 각각 감지 래치 회로(플립플롭형의 검증 회로)(33)의 출력 노드 SLR, SLL에 접속되어 있는 점에서 다르지만, 이들 트랜지스터군은 도 1과 마찬가지로 감지 래치 회로(33)에 의해서 검증한 데이터를 변환하고 비트선 BLL, BLR에 전송하기 위해서 유효하게 기능하고 있다.

또한, 본 실시예에서는, 감지 래치 회로(33) 이외의 부분을 전부 NMOS 트랜지스터만으로 구성할 수 있기 때문에, NMOS 트랜지스터와 PMOS 트랜지스터 사이의 웰 분리 영역을 작게 억제할 수 있어, 레이아웃 면적의 축소화를 도모할 수 있다.

또한, 제1 실시예에 있어서 2회 필요했던 감지 래치 회로(33)의 출력 노드 SLL의 데이터를 반전시키는 동작이 1회로 끝나기 때문에, 고속 동작이 가능해진다.

<제6 실시예>

제6 실시예는 제5 실시예와 마찬가지의 회로를 이용하고, 기입 선택 데이터를 제5 실시예와는 반대인 0V, 기입 비선택 데이터를 3.3V로 했을 때의 동작 방법이다. 동작적으로는 제4 실시예에서 도시한 도 6과는 완전히 마찬가지의 기입·검증 동작이 가능해진다. 따라서, 기입·검증 동작의 상세 설명은 생략한다.

본 실시예에서는, 감지 래치 회로(33) 이외의 부분을 전부 NMOS 트랜지스터만으로 구성할 수 있기 때문에, NMOS 트랜지스터와 PMOS 트랜지스터 사이의 웰 분리 영역을 작게 억제할 수 있어, 레이아웃 면적의 축소화를 도모할 수 있다. 또한, 제1 실시예에 있어서 2회 필요했던 감지 래치 회로(33)의 출력 노드 SLL 데이터를 반전시키는 동작이 1회로 끝나기 때문에, 고속 동작이 가능해진다.

<제7 실시예>

다음에, 도 8과 9를 이용하여, 본 발명의 제7 실시예를 설명한다. 도 8은 기입·검증 동작에 필요한 회로도이고, 도 9는 검증 동작의 타이밍 파형도이다.

본 실시예는, 도 1에서 설명한 회로에 P형 MOS 트랜지스터(51, 53)와 N형 MOS 트랜지스터(52, 54)를 증설한 것이다. 상세 동작은 생략하지만, 우선, 모든 메모리 셀의 기입이 완료하였는지를 검증한 후, 이하의 기입·검증 동작을 행한다.

최초에, 타이밍 t0에서 내부 전원 VRSAL, VRSAR을 3.3V, VSLP, VSLN을 0.5V, 제어 신호 RSAL, RSAR을 1V + N형 MOS 트랜지스터의 임계치가 되는 1.5V, DDCL, DDCR을 3.3V로 한다. 이에 따라, 기입 선택, 비선택에 관계없이 감지 래치 회로(33)의 출력 노드 SLL, SLR을 0.5V, 비트선 BLL, BLR을 0V로 세트한다. 다음에, 타이밍 t1에서 제어 신호 RSAL, RSAR, DDCL, DDCR을 0V로 하여 감지 래치 회로(33)의 출력 노드 SLL, SLR과 비트선 BLL, BLR의 세트를 종료한다.

다음에, 타이밍 t2에서 Y 게이트(YGL, YGR), Y 프리 게이트(YPGL, YPGR)을 통해, I/O선(I/OL과 I/OR)에서 각각 기입 선택의 노드 SLL에는 0V, 기입 선택의 기준 노드 SLR에는 3.3V, 기입 비선택의 노드 SLL에는 3.3V, 기입 비선택의 기준 노드 SLR에는 0V를 입력한다.

다음에, 타이밍 t5에서 보조 게이트 AG에 2V, 워드선 WL에 12V를 인가한다. 이 때, 내부 전원 VPCL2, VPCR2를 기입 전압의 5V, 제어 신호 PCL2, PCR2를 NMOS가 충분히 온하여, 비트선 BLL에 기입 전압의 5V가 확실하게 인가되게 하는 전압, 예를 들면 7V로 한다. 이에 따라, 기입 선택의 비트선 BLL에는 5V, 기입 선택의 기준측의 비트선 BLR에는 0V, 기입 비선택의 비트선 BLL에는 0V, 기입 비선택의 기준측의 비트선 BLR에는 5V가 인가되어, 기입 선택의 메모리에만 데이터가 기입된다. 다음에, 타이밍 t6에서 보조 게이트 AG, 워드선 WL, 제어 신호 PCL2, PCR2를 0V로 하여 기입을 종료한다.

다음에, 타이밍 t7에서 제어 신호 DDCL, DDCR을 3.3V로 하여 비트선 BLL, BLR을 0V로 리세트한다. 또한, 이것과 동시에, 내부 전원 VSLP를 3.3V로 한다. 이에 따라, 기입 선택의 노드 SLL은 0V, 기입 선택의 기준 노드 SLR은 3.3V, 기입 비선택의 노드 SLL은 3.3V, 기입 비선택의 기준 노드 SLR은 0V가 된다. 다음에, 타이밍 t8에서 제어 신호 DDCL, DDCR을 0V로 하여, 비트선 BLL, BLR에의 0V의 공급을 차단한다.

다음에, 타이밍 t9에서 내부 전원 VRPCL, VRPCR을 3.3V, 제어 신호 RPCL, RPCR을 각각 1V+ N형 MOS 트랜지스터의 임계치가 되는 2V와 0.5V + N형 MOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 기입 선택, 비선택에 관계없이 모든 비트선 BLL을 1V, 기준측의 비트선 BLR을 0.5V로 프리차지한다. 다음에, 타이밍 tl0에서 내부 전원 VRPCL, VRPCR, 제어 신호 RPCL, RPCR을 0V로 하여, 프리차지 전압의 공급을 차단한다.

다음에, 타이밍 t11에서 메모리 셀 M의 워드선 WL에 기입 시의 전압 12V보다도 작은 검증 전압(베리파이 전압), 예를 들면 1.5V, 보조 게이트 AG에 기입 시의 전압보다 큰 3.3V의 전압을 인가하여, 메모리 방전 동작을 행한다. 이 때, 메모리 셀 M의 비트선 BLL에는 1V의 전압이 프리차지되어 있기 때문에, 메모리 셀의 임계치가 검증 전압의 1.5V보다 높고, 기입이 충분한 상태이면 메모리 셀에는 전류가 흐르지 않는다. 이 때문에, 비트선 BLL의 전압은 1V가 유지된다. 한편, 메모리 셀의 임계치가 검증 전압의 1.5V보다 낮고, 기입이 불충분한 상태이면 메모리 셀에는 전류가 흐른다. 이 때문에, 비트선 BLL의 전압은 0V로 방전된다. 이 때, 기준측의 비트선 BLR은 기입 선택, 비선택에 관계없이 0.5V가 유지된다. 다음에, 타이밍 t12에서 메모리 셀 M의 워드선 WL과 보조 게이트 AG를 0V로 하여, 메모리 방전을 종료한다.

다음에, 타이밍 t13에서 내부 전원 VPCL을 3.3V, 제어 신호 PCL을 1V + N형 MOS 트랜지스터의 임계치가 되는 2V로 한다. 이에 따라, 감지 래치 회로(33)의 출력 노드 SLL의 데이터가 3.3V로 되어 있는 경우의 비트선 BLL만이 0V에서 1V로 변화한다. 이 때문에, 기입 선택의 비트선 BLL은, 상기 메모리 방전의 결과가 그대로 유지되고, 기입 비선택의 비트선 BLL은 상기 메모리 방전의 결과에 관계없이 1V가 된다. 이 때, 기준측의 비트선 BLR은 기입 선택, 비선택에 관계없이 0.5V가 유지된다. 다음에, 타이밍 t14에서 내부 전원 VPCL과 제어 신호 PCL을 0V로 하여, 감지 래치 회로의 출력 노드 SLL과 비트선 BLL을 차단한다.

다음에, 타이밍 t15에서 내부 전원 VSLP, VSLN을 0.5V, 제어 신호 RSAL, RSAR을 0.5V+ N형 MOS 트랜지스터의 임계치가 되는 1.5V로 한다. 이에 따라, 감지 래치 회로(33)의 출력 노드 SLL, SLR은 기입 선택, 비선택에 관계없이 0.5V로 세트된다. 다음에, 타이밍 t16에서 제어 신호 RSAL, RSAR을 0V로 하여, 감지 래치 회로의 출력 노드 SLL, SLR에의 0.5V의 공급을 차단한다.

다음에, 타이밍 t17에서 제어 신호 TRL, TRR을 3.3V로 하여, 비트선의 데이터를 감지 래치 회로(33)의 출력 노드에 전송한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드 SLL은, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 1V, 기입이 불충분하던 경우에는 0V가 된다. 또한, 기입 비선택의 비트선 BLL은 메모리 방전의 결과에 관계없이 1V로 되어 있기 때문에, 기입 비선택의 감지 래치 회로(33)의 출력 노드 SLL은, 메모리 방전의 결과에 관계없이 1V가 된다. 또한, 기준측의 감지 래치 회로(33)의 출력 노드 SLR은 기입 선택, 비선택에 관계없이 0.5V가 된다. 다음에, 타이밍 t18에서 제어 신호 TRL, TRR을 0V로 한다. 이에 따라, 비트선과 감지 래치 회로의 출력 노드를 차단한다.

다음에, 타이밍 t19에서 내부 전원 VSLP, VSLN을 각각 3.3V와 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 증폭한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드는 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 SLL이 3.3V, 기준 노드 SLR이 0V가 되고, 기입이 불충분하던 경우에는, SLL이 0V, 기준 노드 SLR이 3.3V가 된다. 또한, 기입 비선택의 감지 래치 회로(33)의 출력 노드는 상기 메모리 방전 동작의 결과에 관계없이, SLL이 3.3V, 기준 노드 SLR이 0V가 된다. 또한 이것과 동시에, 제어 신호 DDCL, DDCR을 3.3V로 하여, 비트선 BLL, BLR을 0V로 리세트한다. 다음에, 타이밍 t20에서 제어 신호 DDCL, DDCR을 0V로 하여, 비트선 BLL, BLR에의 0V의 공급을 차단한다.

또한, 이것과 동시에, 내부 전원 VSLP, VSLN을 각각 5V와 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 기입 동작에 대비하여 증폭한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 SLL이 5V, 기준 노드 SLR이 0V가 되고, 기입이 불충분하던 경우에는, SLL이 0V, 기준 노드 SLR이 5V가 된다. 또한, 기입 비선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과에 관계없이, SLL이 5V, 기준 노드 SLR이 0V가 된다.

다음에, 타이밍 t21에서 보조 게이트 AG에 2V, 워드선 WL에 12V를 인가한다. 이 때, 제어 신호 PCL2, PCR2를 NMOS가 충분히 온하여, 비트선 BLL에 기입 전압의 5V가 확실하게 인가되게 하는 전압, 예를 들면 7V로 한다. 이에 따라, 기입 선택의 비트선은, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 BLL이 0V, 기준측의 BLR이 5V, 기입이 불충분하던 경우에는 BLL이 5V, 기준측의 비트선 BLR이 0V가 된다. 또한, 기입 비선택의 비트선은, 상기 메모리 방전 동작의 결과에 관계없이 BLL이 0V, 기준측의 비트선 BLR이 5V가 된다. 즉, 기입 선택의 메모리 셀에서, 최초의 기입 동작으로 기입이 불충분하던 메모리 셀의 비트선 BLL에만 5V의 전압이 인가되어, 재차 기입 동작이 행해진다. 다음에, 타이밍 t22에서 보조 게이트 AG, 워드선 WL, 제어 신호 PCL2, PCR2를 0V로 하여 기입을 종료한다.

그 후, 모든 메모리 셀의 기입이 완료하였는지를 검증하여, 완료하고 있으면 기입·검증 동작을 종료하고, 완료하지 않으면 완료할 때까지 타이밍 t7∼t23까지의 동작을 반복한다.

이상이, 제7 실시예에 있어서의 기입·검증 동작이다.

본 제7 실시예에서는 도 1에 추가하여, 소스·드레인이 직렬로 접속된 N형 MOSFET(52)와 P형 MOSFET(51) 및 N형 MOSFET(54)와 P형 MOSFET(53)은 비트 라인 BLL과 내부 전원 VPCL2의 사이에, BLR과 내부 전원 VPCR2의 사이에 각각 접속되고, 또한 MOSFET(52 및 54)의 게이트는 각각 신호선 PCL2, PCR2에 접속되고, MOSFET(51 및 53)의 게이트는 각각 감지 래치 회로(플립플롭형의 검증 회로)(33)의 출력 노드 SLL, SLR에 접속되어 있고, 상기한 바와 같이 이들 트랜지스터군은 감지 래치 회로(33)에 의해서 검증한 데이터를 변환하고 비트선 BLL, BLR에 전송하기 위해서 유효하게 기능하고 있다.

즉, 본 실시예에서는 제1 실시예에 있어서 필요하던 감지 래치 회로(33)의 출력 노드 SLL 데이터를 반전시키는 동작이 불필요하기 때문에, 고속 동작이 가능해진다.

<제8 실시예>

다음에, 도 10과 도 11을 이용하여, 본 발명의 제8 실시예를 설명한다. 도 10은 기입·검증 동작에 필요한 회로도이고, 도 11은 검증 동작의 타이밍 파형도이다.

본 실시예는, 도 1의 회로 구성에 있어서 소스를 내부 전원 VPCL, VPCR에 접속한 NM0S 트랜지스터(34, 39)에 상당하는 NMOS 트랜지스터(64, 69)의 게이트를, 감지 래치 회로(33)의 출력 노드 SLL, SLR이 아닌 비트선 BLL, BLR에 접속하고, 상기 NMOS 트랜지스터와 직렬로 접속하고 있었던 NMOS 트랜지스터(74, 79)의 소스를 비트선 BLL, BLR이 아닌 감지 래치 회로의 출력 노드 SLL, SLR에 접속하는 것이다.

상세 동작은 생략하지만, 우선, 모든 메모리 셀 M의 기입이 완료하였는지를 검증한 후, 이하의 기입·검증 동작을 행한다.

다음에, 타이밍 t2에서 상기와 마찬가지로 Y 게이트, Y 프리 게이트를 통해, I/O 선(I/OL과 I/OR)에서 각각 기입 선택의 노드 SLL에는 3.3V, 기입 선택의 기준 노드 SLR에는 0V, 기입 비선택의 노드 SLL에는 0V, 기입 비선택의 기준 노드 SLR에는 3.3V를 입력한다.

다음에, 타이밍 t3에서 내부 전원 VSLP, VSLN을 각각 3.3V와 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 증폭한다. 이에 따라, 기입 선택의 노드 SLL은 3.3V, 기입 선택의 기준 노드 SLR은 0V, 기입 비선택의 노드 SLL은 0V, 기입 비선택의 기준 노드 SLR은 3.3V가 된다.

다음에, 타이밍 t4에서 내부 전원 VSLP, VSLN을 각각 5V와 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 기입 동작에 대비하여 증폭한다. 이에 따라, 기입 선택의 노드 SLL은 5V, 기입 선택의 기준 노드 SLR은 0V, 기입 비선택의 노드 SLL은 0V, 기입 비선택의 기준 노드 SLR은 5V가 된다.

다음에, 타이밍 t5에서 보조 게이트 AG에 2V, 워드선 WL에 12V를 인가한다. 이 때, 제어 신호 TRL, TRR은 NMOS가 충분히 온하여, 비트선 BLL에 기입 전압의 5V가 확실하게 인가되게 하는 전압, 예를 들면 7V로 한다. 이에 따라, 기입 선택의 비트선 BLL에는 5V, 기입 선택의 기준측의 비트선 BLR에는 0V, 기입 비선택의 비트선 BLL에는 0V, 기입 비선택의 기준측의 비트선 BLR에는 5V가 인가되어, 기입 선택의 메모리에만 데이터가 기입된다. 다음에, 타이밍 t6에서 보조 게이트 AG, 워드선 WL, 제어 신호 TRL, TRR을 0V로 하여 기입을 종료한다.

다음에, 타이밍 t7에서 제어 신호 DDCL, DDCR을 3.3V로 하여 비트선 BLL, BLR을 0V로 리세트한다. 또한, 이것과 동시에, 내부 전원 VSLP를 3.3V로 한다. 이에 따라, 기입 선택의 노드 SLL은 3.3V, 기입 선택의 기준 노드 SLR은 0V, 기입 비선택의 노드 SLL은 0V, 기입 비선택의 기준 노드 SLR은 3.3V가 된다. 다음에, 타이밍 t8에서 제어 신호 DDCL, DDCR을 0V로 하여, 비트선 BLL, BLR에의 0V의 공급을 차단한다.

다음에, 타이밍 t9에서 제어 신호 TRL, TRR을 1V + N형 MOS 트랜지스터의 임계치가 되는 2V로 한다. 이에 따라, 기입 선택, 비선택에 관계없이 모든 비트선 BLL을 1V, 기준측의 비트선 BLR을 0.5V로 프리차지한다. 다음에, 타이밍 t10에서 제어 신호 TRL, TRR을 0V로 하여, 프리차지 전압의 공급을 차단한다.

다음에, 타이밍 tl1에서 메모리 셀 M의 워드선 WL에 기입 시의 전압 12V보다도 작은 검증 전압(베리파이 전압), 예를 들면 1.5V, 보조 게이트 AG에 기입 시에 인가한 전압보다도 고전압의 3.3V의 전압을 인가하여, 메모리 방전 동작을 행한다. 이 때, 메모리 셀의 기입 선택 비트선 BLL에는 1V의 전압이 프리차지되어 있기 때문에, 메모리 셀 M의 임계치가 검증 전압의 1.5V보다 높고, 기입이 충분한 상태이면 메모리 셀에는 전류가 흐르지 않는다. 이 때문에, 비트선 BLL의 전압은 1V가 유지된다. 한편, 메모리 셀 M의 임계치가 검증 전압의 1.5V보다 낮고, 기입이 불충분한 상태이면 메모리 셀에는 전류가 흐른다. 이 때문에, 비트선 BLL의 전압은 0V로 방전된다. 이 때, 기입 비선택 비트선 BLL은 0V로 되어 있기 때문에, 메모리 방전 동작은 발생하지 않고 0V가 유지된다. 또한, 기준측의 비트선 BLR은 기입 선택의 경우에는 0V, 기입 비선택의 경우에는 1V가 유지된다. 다음에, 타이밍 t12에서 메모리 셀의 워드선 WL과 보조 게이트 AG를 0V로 하여, 메모리 방전을 종료한다.

다음에, 타이밍 t13에서 제어 신호 PCL을 3.3V로 한다. 이 때, 내부 전원 VPCL은 0V이다. 이 때문에, 비트선 BLL이 1V로 되어 있는 경우의 감지 래치 회로의 출력 노드 SLL만이 3.3V에서 0V로 변화한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드 SLL은, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 SLL이 0V, 기준 노드 SLR이 3.3V가 되고, 기입이 불충분하던 경우에는, SLL이 3.3V, 기준 노드 SLR이 0V가 된다. 또한, 기입 비선택의 감지 래치 회로의 출력 노드는 상기 메모리 방전 동작의 결과에 관계없이, SLL이 0V, 기준 노드 SLR이 3.3V가 된다. 다음에, 타이밍 t14에서 제어 신호 PCL을 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL과 비트선 BLL을 차단한다.

다음에, 타이밍 t15에서 제어 신호 DDCL, DDCR을 3.3V로 하여, 비트선 BLL, BLR을 0V로 리세트한다. 또한, 이것과 동시에, 내부 전원 VSLP, VSLN을 각각 5V와 0V로 하여, 감지 래치 회로(33)의 출력 노드 SLL, SLR의 데이터를 기입 동작에 대비하여 증폭한다. 이에 따라, 기입 선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 SLL이 0V, 기준 노드 SLR이 5V가 되고, 기입이 불충분하던 경우에는, SLL이 5V, 기준 노드 SLR이 0V가 된다. 또한, 기입 비선택의 감지 래치 회로(33)의 출력 노드는, 상기 메모리 방전 동작의 결과에 관계없이, SLL이 0V, 기준 노드 SLR이 5V가 된다. 다음에, 타이밍 t16에서 제어 신호 DDCL, DDCR을 0V로 하여, 비트선 BLL, BLR에의 0V의 공급을 차단한다.

다음에, 타이밍 t17에서 보조 게이트 AG에 2V, 워드선 WL에 12V를 인가한다. 이 때, 제어 신호 TRL, TRR은 NMOS가 충분히 온하여, 비트선 BLL에 기입 전압의 5V가 확실하게 인가되게 하는 전압, 예를 들면 7V로 한다. 이에 따라, 기입 선택의 비트선은, 상기 메모리 방전 동작의 결과, 기입이 충분하던 경우에는 BLL이 0V, 기준측의 BLR이 5V, 기입이 불충분하던 경우에는 BLL이 5V, 기준측의 비트선 BLR이 0V가 된다. 또한, 기입 비선택의 비트선은, 상기 메모리 방전 동작의 결과에 관계없이 BLL이 0V, 기준측의 비트선 BLR이 5V가 된다. 즉, 기입 선택의 메모리 셀에서, 최초의 기입 동작으로 기입이 불충분하던 메모리 셀의 비트선 BLL에만 5V의 전압이 인가되어, 재차 기입 동작이 행해진다. 다음에, 타이밍 t18에서 보조 게이트 AG, 워드선 WL, 제어 신호 TRL, TRR을 0V로 하여 기입을 종료한다.

그 후, 모든 메모리 셀의 기입이 완료하였는지를 검증하여, 완료하고 있으면 기입·검증 동작을 종료하고, 완료하지 않으면 완료할 때까지 타이밍 t7∼t19까지의 동작을 반복한다.

이상이, 제8 실시예에 있어서의 기입·검증 동작이다.

본 제8 실시예에서는, N형 MOSFET(22, 23)는 각각 감지 래치 회로 즉, 플립플롭형의 검증 회로(33)의 출력 노드(SLL, SLR에 상당)와 비트 라인(BLL, BLR)을 직렬로 결합하기 위한 일종의 스위치의 기능을 갖고 있다. 또한, 소스·드레인이 직렬로 접속된 N형 MOSFET(74 및 64)와 N형 MOSFET(79 및 69)는 감지 래치 회로(33)의 출력 노드 SLL과 내부 전원 VPCL의 사이에, SLR과 내부 전원 VPCR의 사이에 각각 접속되고, 또한 MOSFET(64 및 79)의 게이트는 각각 신호선 PCL, PCR에 접속되고, MOSFET(64)와 (69)의 게이트는 각각 비트선 BLL, BLR에 접속되어 있고, 이들 트랜지스터군은 상술한 바와 같이 감지 래치 회로(33)에 의해서 검증한 데이터를 변환하여 비트선 BLL, BLR에 전송하기 위해서 유효하게 기능하고 있다.

본 실시예에서는, 감지 래치 회로 이외의 부분을 전부 NMOS 트랜지스터만으로 구성할 수 있기 때문에, NMOS 트랜지스터와 PMOS 트랜지스터 사이의 웰 분리 영역을 작게 억제할 수 있어, 레이아웃 면적의 축소화를 도모할 수 있다. 또한, 제1 실시예에 있어서 필요하던 감지 래치 회로의 출력 노드 SLL 데이터를 반전시키는 동작이 불필요하기 때문에, 고속 동작이 가능해진다.

본 발명자에 의해서 이루어진 발명을, 상기 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 2치 메모리뿐만이 아니라, 4치 이상의 다중값 메모리에도 대응 가능하다.

도 17의 (a)에 2치 메모리의 경우의 임계치 분포를 도시한다. 종축에 메모리의 임계치, 횡축에 비트수를 도시한다. 2치 메모리에서는 이 도 17의 (a)에 도시한 바와 같이, 메모리 셀의 임계치가 어떤 값보다 높은가 낮은가의 2개의 상태로 분할되고, 2치 데이터를 갖는다. 따라서, 검증을 행하는 경우에는, 상술한 바와 같이, 비트선에 예를 들면 1V의 전압을 인가하고, 워드선에 VWV의 검증 전압을 인가함으로써, 기입 데이터의 상태를 검출한다. 즉, 메모리 셀의 임계치가 검증 전압 VWV보다도 높고, 전류가 흐르지 않으면, 비트선에 인가된 1V는 변화하지 않이 기입 완료로 판정하고, 메모리 셀의 임계치가 검증 전압 VWV보다도 낮고 전류가 흐르면, 비트선에 인가된 전압 1V는 0V로 저하하여 기입 미완료라고 판정한다.

이것에 대하여, 예를 들면, 4치 메모리에서는 도 17의 (b)에 도시한 바와 같이, 메모리 셀의 임계치는 4개의 상태로 분할되고, 4치 데이터를 갖는다. 이러한 다중값 메모리의 검증에서는, 검증 전압을 가변하여 기입 데이터의 상태를 검출한다. 그것 이외의 기본적인 동작은 2치 메모리와 마찬가지이다. 즉, 예를 들면 최초에 검증 전압 VWV1로 기입 데이터의 상태를 검출하고, 그 후 검증 전압 VWV2로 기입 데이터의 상태를 검출하고, 마지막으로 검증 전압 VWV3으로 기입 데이터의 상태를 검출하면 좋다. 이상의 방법에 의해, 본 발명은 2치 메모리뿐만이 아니라, 다중값 메모리에도 대응가능해진다.

다음에, 본 발명의 여러가지 실시예에서 이용한 제3 게이트(보조 게이트)를 갖는 반도체 메모리에 관해서 설명한다. 세부 사항은 전술한 바와 같은 특원평11-200242의 도면 및 명세서를 참조하기 바란다.

도 18은, 이 메모리 셀이 여러개 종횡으로 1매의 반도체 기판 표면에 배치된 매트 구성의 부분 평면도이고, 도 19의 (a) (b) (c)는 각각 도 18의 A-A, B-B, C-C 라인에서의 단면도이다. 또, 이들 도면은 특원평11-200242의 도 1, 도 16에 상당한다.

N형 Si 반도체 기판(100)의 주 표면에 P형의 웰(101)이 형성되고, 그 웰 표면에 한 방향을 따라서 복수의 N형 반도체 영역(105)(소스, 드레인 영역이 되고, 비트선의 일부를 구성함)이 형성되고, 이 주표면 상에 SiO₂ 등의 제1 절연막(102)을 통해 부유 게이트(103b) 및 제3 게이트(보조 게이트)(107a)가 형성되고, 부유 게이트(103b) 상에는 제2 절연막(110a)를 통해 제어 게이트(111a)가 형성되어 있다. 복수의 제3 게이트(107a)는 N형 반도체 영역(105)의 상기한 방향을 따라서 연장하고, 또한 복수의 제어 게이트(111a)는 그것과는 직교하는 방향으로 연장하여 워드선을 구성하고 있다. 또, 도면 중 (106a, 108a)는 절연막이고, 제3 게이트를 부유 게이트(103b)나 제어 게이트(111a)에서 절연 분리하고 있다. 참조 번호 109b는 폴리실리콘층이고 부유 게이트(l03b)의 표면적을 증대하여 메모리 셀의 커플링비를 증대시키고 있다. 또한, 제3 게이트(107a)를 유효하게 일을 시키기 위해서 부유 게이트(103b)와 제3 게이트(107a)와의 하부에 N형 반도체 영역(205)이 이들을 걸치도록 배치되어 있다.

도 20은 그것에 의하여 형성된 메모리 셀 매트릭스 어레이의 구성을 도시한 주요부 회로도이고, 특원평11-200242의 도 18에 상당한다. 도면 중 Dn-2∼Dn+2는 소스/드레인이 되는 N형 반도체 영역이고 비트선의 일부를 구성하고, WL0∼WLm은 제어 게이트에 접속된 워드선이고, 소스선 또는 데이터선(비트선)을 선택하는 선택 MOSFET(STMOS)로 구성되어 있다. 또, 데이터 기입 동작이나 소거 동작에 대해서는 간략화를 위해 설명을 생략한다.

도 21은 이러한 메모리 어레이로 집적 회로를 구성한 불휘발성 반도체 기억 장치의 주요부 회로도이고, 특원평11-200242의 도 47에 상당한다. 이 장치는 메모리 셀 어레이(80), 보조 게이트 디코더(40), 블록 디코더(50), 서브 디코더(60), 게이트 디코더(20), 선택 트랜지스터 회로(70), 및 감지 회로(30)를 갖고 있다. 워드 디코더는 고속화를 도모하기 위해서 블록 디코더(50), 서브 디코더(60) 및 게이트 디코더(20)와 같이 계층화되어 있다. 이 장치의 동작의 상세는 생략한다.

도 22는 이러한 불휘발성 반도체 기억 장치의 대략적인 전체 블록도이고, 도 21과 정합하여 간단히 각 요소 블록의 기능을 설명한다.

AG.DEC는 제3 게이트, 즉 보조 게이트(AG)의 디코더 회로에서 도 21의 (40)에 상당하는 회로이다. X.DEC는 X 디코더 회로에서 도 21의 참조 번호 20, 50, 60에 상당하는 회로이다.

메모리 매트는 복수의 블록으로 분할되고, 블록 디코더 회로(50)에 의해서 복수의 블록 중에서 하나의 블록을 선택하여, 게이트 디코더 회로(20)에 의해서 1 블록 내의 1 워드선을 선택한다. 이것은, 비선택 메모리 셀의 드레인에 전압이 걸리는 것에 의해 발생하는 디스터브(disturb)를 완화하기 위함이다. 비선택 메모리 셀에서는, 선택 트랜지스터가 오프가 되어 드레인 전압이 인가되지 않는다.

서브 디코더 회로(60)은 워드선의 구동 능력을 올리기 위한 것이다. 메모리 매트가 커지면, 워드선 길이가 길게 되어, 워드선의 구동 능력이 저하한다. 그래서, 워드선을 분할하여, 각 워드선마다 회로 규모가 작은 서브 디코더(즉, 드라이버) 회로를 설치하여 워드선의 구동 능력을 올리는 것이 바람직하다.

YSL은, 본 발명의 여러가지 실시예에서 설명한 회로도에서 메모리 셀 M을 제외한 부분에 모든 메모리 셀이 기입되었는지의 여부를 판정하는 회로(즉, ALL 판정 회로)를 더한 것에 상당하는 회로이다.

YDL은, 기입 데이터를 유지하는 회로이고, 회로 구성은 거의 YSL과 동일하다. 특히, 다중값 메모리의 경우에는 여러개 필요하고, 예를 들면, 4치 메모리의 경우에는 YDL은 1 비트선에 대하여 2개 필요하게 된다.

Y.DEC는 Y 디코더 회로이고, 이 Y 디코더에서의 신호는 YSL, YDL 내의 Y 게이트, Y 프리 게이트(예를 들면, 도 1의 YGL, YPGL)에 접속된다.

이상의 점으로부터 이해되는 바와 같이, 본 발명에 의해 고속이고 소비 전력이 적고 검증 정밀도가 높은 불휘발성 반도체 기억 장치 및 그것을 포함하는 전자 회로 시스템을 실현할 수 있다. 예를 들면, 본 발명은 불휘발성 반도체 기억 소자를 갖는 메모리 셀 어레이부를 구비한 원 칩 마이크로 컴퓨터(반도체 장치)에 적용하여도 좋다.

또, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않은 범위에서 변경 가능한 것은 물론이다.

부기하여 이상 상세히 본 발명을 설명했지만, 하기 사항도 본 발명에 포함된다.

(1) 반도체 기판의 주면에 형성된 제1 도전형의 웰, 상기 웰 내에 제1 방향으로 연장하여 형성된 제2 반도체 영역 소스/드레인 확산층 영역, 상기 반도체 기판 상에 제1 절연막을 통해 형성된 제1 게이트, 및 상기 제1 게이트 상에 제2 절연막을 통해 형성된 제2 게이트로 이루어지는 메모리 셀과, 상기 제2 게이트에 접속된 워드선을 구동하는 워드선 제어 회로와, N 비트의 기입 데이터를 유지하는 것이 가능한 기입 데이터 유지 회로와, 상기 제2 반도체 영역 소스/드레인 확산층 영역의 드레인에 접속된 비트선에 기입 전압을 인가하기 위한 기입 전압 발생 회로와, 상기 기입 데이터를 검증하기 위한 판정 회로를 갖고, 상기 메모리 셀로의 데이터의 기입은, 상기 제2 게이트와 상기 제2 반도체 영역의 드레인에 각각 독립한 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 소스에 0V를 인가했을 때에 드레인 근방의 채널부에서 발생한 열 전자를 상기 제1 게이트에 주입하여, 상기 메모리 셀의 임계치를 높게 함으로써 행하고, 상기 기입 데이터의 검증은, 상기 제2 게이트에 검증 전압을 인가하고, 상기 제2 반도체 영역의 드레인에 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 소스에 0V를 인가하여, 상기 메모리 셀의 임계치의 고저에 대응하여, 상기 제2 반도체 영역의 드레인에 인가한 플러스의 전압이 유지되는지 또는 0V가 되는지를, 상기 판정 회로에 의해서 검증하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.

(2) 상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 상기 검증 회로에 의해서 검증한 데이터를 변환하여 상기 비트선에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고, 상기 기입과 상기 검증의 일련의 동작에 있어서, 검증한 데이터를 적어도 1회는 반전시키는 것을 특징으로 하는 상기 (1) 기재의 불휘발성 반도체 기억 장치.

(3) 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 MOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 비트선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 제2 신호선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 게이트는 상기 플립플롭형의 검증 회로의 제1 출력 노드 혹은 제2 출력 노드에 접속되어 있는 것을 특징으로 하는 상기 (2) 기재의 불휘발성 반도체 기억 장치.

(4) 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 P형 MOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 비트선에 접속되고, 상기 P형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 제2 신호선에 접속되고, 상기 P형 MOS 트랜지스터의 게이트는 상기 플립플롭형의 검증 회로의 출력 노드에 접속되어 있는 것을 특징으로 하는 상기 (2) 기재의 불휘발성 반도체 기억 장치.

(5) 상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 상기 검증 회로에 의해서 검증한 데이터를 변환하여 상기 비트선에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고, 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 MOS 트랜지스터로 이루어지는 MOS 트랜지스터군 2와, 직렬로 접속된 제4 N형 MOS 트랜지스터와 P형 MOS 트랜지스터로 이루어지는 MOS 트랜지스터군 3으로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스와 상기 제4 N형 MOS 트랜지스터의 소스는 상기 비트선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 제1 내부 전원에 접속되고, 상기 P형 MOS 트랜지스터의 소스는 제2 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 제2 신호선에 접속되고, 상기 제4 N형 MOS 트랜지스터의 게이트는 제3 신호선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 게이트와 상기 P형 MOS 트랜지스터의 게이트는, 상기 플립플롭형의 검증 회로의 출력 노드에 접속되어 있는 것을 특징으로 하는 상기 (1) 기재의 불휘발성 반도체 기억 장치.

(6) 상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 비트선의 데이터를 변환하여 상기 플립플롭형의 검증 회로에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고, 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 MOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 플립플롭형의 검증 회로의 출력 노드에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 상기 비트선에 접속되어 있는 것을 특징으로 하는 상기 (1) 기재의 불휘발성 반도체 기억 장치.

(7) 반도체 기판의 주면에 형성된 제1 도전형의 웰, 상기 웰 내에 제1 방향으로 연장하여 형성된 제2 반도체 영역 소스/드레인 확산층 영역, 상기 반도체 기판 상에 제1 절연막을 통해 형성된 제1 게이트, 및 상기 제1 게이트 상에 제2 절연막을 통해 형성된 제2 게이트로 이루어지는 메모리 셀과, 상기 제2 게이트에 접속된 워드선을 구동하는 워드선 제어 회로와, N 비트의 기입 데이터를 유지하는 것이 가능한 기입 데이터 유지 회로와, 상기 제2 반도체 영역 소스/드레인 확산층 영역의 드레인에 접속된 비트선에 기입 저지 전압을 인가하기 위한 기입 저지 전압 발생 회로와, 상기 기입 데이터를 검증하기 위한 판정 회로를 갖고, 상기 메모리 셀로의 데이터의 기입은, 상기 제2 게이트와 상기 제2 반도체 영역의 소스에 각각 독립한 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 드레인에 0V를 인가했을 때에 소스 근방의 채널부에서 발생한 열 전자를 상기 제1 게이트에 주입하여, 상기 메모리 셀의 임계치를 높게 함으로써 행하고, 상기 기입 데이터의 검증은, 상기 제2 게이트에 검증 전압을 인가하고, 상기 제2 반도체 영역의 드레인에 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 소스에 0V를 인가하여, 상기 메모리 셀의 임계치의 고저에 대응하여, 상기 제2 반도체 영역의 드레인에 인가한 플러스의 전압이 유지되는지 또는 0V가 되는지를, 상기 판정 회로에 의해서 검증하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.

(8) 상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 상기 검증 회로에 의해서 검증한 데이터를 변환하여 상기 비트선에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고, 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 MOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 비트선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 제2 신호선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 게이트는 상기 플립플롭형의 검증 회로의 출력 노드에 접속되어 있는 것을 특징으로 하는 상기 (7) 기재의 불휘발성 반도체 기억 장치.

(9) 반도체 기판의 주면에 형성된 제1 도전형의 웰, 상기 웰 내에 제1 방향으로 연장하여 형성된 제2 반도체 영역 소스/드레인 확산층 영역, 상기 반도체 기판 상에 제1 절연막을 통해 형성된 제1 게이트, 상기 제1 게이트 상에 제2 절연막을 통해 형성된 제2 게이트, 및 상기 제1 게이트와 제3 절연막을 통해 형성된 제3 게이트를 갖고, 상기 제3 게이트가 상기 제1 방향으로 연장하여 형성되고, 상기 제1 게이트의 간극에 매립하여 형성되어 있는 메모리 셀과, 상기 제2 게이트에 접속된 워드선을 구동하는 워드선 제어 회로와, 상기 제3 게이트를 구동하는 보조 게이트 제어 회로와, N 비트의 기입 데이터를 유지하는 것이 가능한 기입 데이터 유지 회로와, 상기 제2 반도체 영역 소스/드레인 확산층 영역의 드레인에 접속된 비트선에 기입 전압을 인가하기 위한 기입 전압 발생 회로와, 상기 기입 데이터를 검증하기 위한 판정 회로를 갖고, 상기 메모리 셀로의 데이터의 기입은, 상기 제2 게이트와 상기 제2 반도체 영역의 드레인에 각각 독립한 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 소스에 0V를 인가했을 때에 드레인 근방의 채널부에서 발생한 열 전자를 상기 제1 게이트에 주입하여, 상기 메모리 셀의 임계치를 높게 함으로써 행하고, 상기 기입 데이터의 검증은, 상기 제2 게이트에 검증 전압을 인가하고, 상기 제2 반도체 영역의 드레인에 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 소스에 0V를 인가하여, 상기 메모리 셀의 임계치의 고저에 대응하여, 상기 제2 반도체 영역의 드레인에 인가한 플러스의 전압이 유지되는지 또는 0V가 되는지를, 상기 판정 회로에 의해서 검증하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.

(10) 상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 상기 검증 회로에 의해서 검증한 데이터를 변환하여 상기 비트선에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고, 상기 기입과 상기 검증의 일련의 동작에 있어서, 검증한 데이터를 적어도 1회는 반전시키는 것을 특징으로 하는 (9) 기재의 불휘발성 반도체 기억 장치.

(11) 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 MOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 비트선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 제2 신호선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 게이트는 상기 플립플롭형의 검증 회로의 제1 출력 노드 또는 제2 출력 노드에 접속되어 있는 것을 특징으로 하는 상기 (10) 기재의 불휘발성 반도체 기억 장치.

(12) 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 P형 MOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 비트선에 접속되고, 상기 P형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 제2 신호선에 접속되고, 상기 P형 MOS 트랜지스터의 게이트는 상기 플립플롭형의 검증 회로의 출력 노드에 접속되어 있는 것을 특징으로 하는 상기 (10) 기재의 불휘발성 반도체 기억 장치.

(13) 상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 상기 검증 회로에 의해서 검증한 데이터를 변환하여 상기 비트선에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고, 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 MOS 트랜지스터로 이루어지는 MOS 트랜지스터군 2와, 직렬로 접속된 제4 N형 MOS 트랜지스터와 P형 MOS 트랜지스터로 이루어지는 MOS 트랜지스터군 3으로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스와 상기 제4 N형 MOS 트랜지스터의 소스는 상기 비트선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 제1 내부 전원에 접속되고, 상기 P형 MOS 트랜지스터의 소스는 제2 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 제2 신호선에 접속되고, 상기 제4 N형 MOS 트랜지스터의 게이트는 제3 신호선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 게이트와 상기 P형 MOS 트랜지스터의 게이트는, 상기 플립플롭형의 검증 회로의 출력 노드에 접속되어 있는 것을 특징으로 하는 상기 (9) 기재의 불휘발성 반도체 기억 장치.

(14) 상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 비트선의 데이터를 변환하여 상기 플립플롭형의 검증 회로에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고, 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 MOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 플립플롭형의 검증 회로의 출력 노드에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 상기 비트선에 접속되어 있는 것을 특징으로 하는 상기 (9) 기재의 불휘발성 반도체 기억 장치.

(15) 반도체 기판의 주면에 형성된 제1 도전형의 웰, 상기 웰 내에 제1 방향으로 연장하여 형성된 제2 반도체 영역 소스/드레인 확산층 영역, 상기 반도체 기판 상에 제1 절연막을 통해 형성된 제1 게이트, 상기 제1 게이트 상에 제2 절연막을 통해 형성된 제2 게이트, 및 상기 제1 게이트와 제3 절연막을 통해 형성된 제3 게이트를 갖고, 상기 제3 게이트가 상기 제1 방향으로 연장하여 형성되고, 상기 제1 게이트의 간극에 매립하여 형성되어 있는 메모리 셀과, 상기 제2 게이트에 접속된 워드선을 구동하는 워드선 제어 회로와, 상기 제3 게이트를 구동하는 보조 게이트 제어 회로와, N 비트의 기입 데이터를 유지하는 것이 가능한 기입 데이터 유지 회로와, 상기 제2 반도체 영역 소스/드레인 확산층 영역의 드레인에 접속된 비트선에 기입 저지 전압을 인가하기 위한 기입 저지 전압 발생 회로와, 상기 기입 데이터를 검증하기 위한 판정 회로를 갖고, 상기 메모리 셀로의 데이터의 기입은, 상기 제2 게이트와 상기 제2 반도체 영역의 소스에 각각 독립한 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 드레인에 0V를 인가했을 때에 소스 근방의 채널부에서 발생한 열 전자를 상기 제1 게이트에 주입하여, 상기 메모리 셀의 임계치를 높게 함으로써 행하고, 상기 기입 데이터의 검증은, 상기 제2 게이트에 검증 전압을 인가하고, 상기 제2 반도체 영역의 드레인에 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 소스에 0V를 인가하여, 상기 메모리 셀의 임계치의 고저에 대응하여, 상기 제2 반도체 영역의 드레인에 인가한 플러스의 전압이 유지되는지 또는 0V가 되는지를, 상기 판정 회로에 의해서 검증하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.

(16) 상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 상기 검증 회로에 의해서 검증한 데이터를 변환하여 상기 비트선에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고, 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 HOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 비트선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 제2 신호선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 게이트는 상기 플립플롭형의 검증 회로의 출력 노드에 접속되어 있는 것을 특징으로 하는 상기 (15) 기재의 불휘발성 반도체 기억 장치.

본원에서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과는 이하와 같다.

불휘발성 반도체 기억 장치의 저소비 전류에서의 동작이 가능하다.

불휘발성 반도체 기억 장치의 고속 동작이 가능하다.

도 1은 본 발명의 제1 실시예 및 제2 실시예인 기입·검증 동작의 회로도.

도 2는 본 발명의 제1 실시예인 검증 동작의 타이밍 파형도.

도 3은 본 발명의 제2 실시예인 검증 동작의 타이밍 파형도.

도 4는 본 발명의 제3 실시예 및 제4 실시예인 기입·검증 동작의 회로도.

도 5는 본 발명의 제3 실시예 및 제5 실시예인 검증 동작의 타이밍 파형도.

도 6은 본 발명의 제4 실시예 및 제6 실시예인 검증 동작의 타이밍 파형도.

도 7은 본 발명의 제5 실시예 및 제6 실시예인 기입·검증 동작의 회로도.

도 8은 본 발명의 제7 실시예인 기입·검증 동작의 회로도.

도 9는 본 발명의 제7 실시예인 검증 동작의 타이밍 파형도.

도 10은 본 발명의 제8 실시예인 기입·검증 동작의 회로도.

도 11은 본 발명의 제8 실시예인 검증 동작의 타이밍 파형도.

도 12는 FN 터널에 의한 기입 동작을 설명하기 위한 메모리 셀의 주요부 단면도.

도 13은 기입 데이터 검증 방법을 설명하기 위한 개략 회로도.

도 14는 열 전자 주입에 의한 기입 동작을 도시한 메모리 셀 주요부 단면도.

도 15는 FN 터널에 의한 기입·검증 동작을 설명하기 위한 회로도 및 플로우차트도.

도 16은 열 전자 주입에 의한 기입·검증 동작을 설명하기 위한 플로우차트도.

도 17은 다중값 메모리의 동작을 설명하기 위한 개략 특성도.

도 18은 메모리 매트 주요부의 평면도.

도 19는 메모리 매트 주요부의 단면도.

도 20은 메모리 매트 주요부의 회로도.

도 21은 메모리 매트 주요부의 회로도.

도 22는 불휘발성 반도체 기억 장치의 주요부 블록도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 보조 게이트(제3 게이트)

11 : 제어 게이트

l2 : 부유 게이트

13 : 반도체 영역(소스 영역)

14 : 반도체 영역(드레인 영역)

15 : 반도체 웰

16 : 반도체 기판

19 : 전류 감지 회로

21 : 전압 감지 회로

33 : 감지 래치 회로(플립플롭형의 검증 회로)

20 : 게이트 디코더 회로

30 : 감지 회로

40 : 보조 게이트의 디코더 회로

50 : 블록 디코더 회로

60 : 서브 디코더 회로

70 : 선택 트랜지스터 회로

AG : 보조 게이트선

WL : 워드선

BLL, BLR : 비트선

SS : 소스선

VRPCL, VRPCR, VPCL, VPCR, VPCL2, VPCR2, VRSAL, VRSAR, VSLP, VSLN : 내부 전원

RPCL, RPCR, PCL, PCR, PCL2, PCR2, RSAL, RSAR, DDCL, DDCR, TRL, TRR : 제어 신호

SLL, SLR : 감지 래치 회로의 출력 노드

I/OL, I/OR : I/O선

YGL, YGR : Y 게이트 신호

YPGL, YPGR : Y 프리 게이트 신호

t0∼t43 : 타이밍

Claims

삭제
제1 도전형의 제1 반도체 영역 표면에 이격하여 설치된 제2 도전형의 제2 및 제3 반도체 영역과,

상기 제2 반도체 영역과 제3 반도체 영역 사이의 상기 제1 반도체 영역 표면 상부에 제1 절연막을 개재하여 설치된 부유 게이트 전극과,

상기 부유 게이트 전극 상에 제2 절연막을 개재하여 설치된 제어 게이트 전극과,

상기 부유 게이트 전극으로 덮인 상기 제1 반도체 영역 표면부와 상기 제1 또는 제2 반도체 영역 사이의 상기 제1 반도체 영역 표면 상부에 제3 절연막을 개재하여 설치된 제3 게이트 전극

을 포함하며,

상기 제어 게이트 전극, 상기 제3 게이트 전극 및 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 전압을 인가하여, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이의 상기 제1 반도체 영역 표면에 발생시킨 열 전자를 상기 부유 게이트 전극에 주입함으로써 데이터의 기입 동작을 행하고,

상기 기입 데이터의 검증은, 상기 제어 게이트 전극 및 상기 제3 게이트 전극에 전압을 인가해서, 상기 부유 게이트 전극의 전위의 고저에 대응하여 상기 제1 반도체 영역 또는 상기 제2 반도체 영역에 인가한 전압이 유지되는지의 여부를 판정함으로써 행하고,

상기 기입 데이터의 검증은, 상기 제어 게이트 전극에 상기 기입 시의 전압보다 작은 검증 전압을 인가하고, 상기 제3 게이트 전극에 상기 기입 시의 전압보다 큰 전압을 인가함으로써 행하는 불휘발성 반도체 기억 장치.
반도체 기판의 주면에 형성된 제1 도전형의 반도체 웰과, 상기 웰 내에 제1 방향으로 연장하여 형성된 제2 도전형의 제1 반도체 영역 및 제2 반도체 영역과, 상기 제1 및 제2 반도체 영역 사이의 상기 웰의 표면 상에 제1 절연막을 개재하여 형성된 제1 게이트 및 제3 게이트와, 상기 제1 게이트 상에 제2 절연막을 개재하여 형성된 제2 게이트를 갖고, 상기 제3 게이트는 상기 제1 게이트 및 제2 게이트로부터 분리되어 상기 제1 방향으로 연장하여 형성되고, 상기 제3 게이트는 상기 제1 방향과는 직교하는 방향으로 연장하여 형성되어 있는 메모리 셀과,

상기 제2 게이트로 구성되는 워드선을 구동하는 워드선 제어 회로와,

상기 제3 게이트를 구동하는 보조 게이트 제어 회로와,

N 비트의 기입 데이터를 유지하는 것이 가능한 기입 데이터 유지 회로와,

상기 제2 반도체 영역으로 구성되는 비트선에 기입 전압을 인가하기 위한 기입 전압 발생 회로와,

상기 메모리 셀에의 기입 데이터를 검증하기 위한 판정 회로

를 포함하며,

상기 메모리 셀에의 데이터의 기입은, 상기 제2 게이트, 제3 게이트, 상기 제1 반도체 영역 및 상기 제2 반도체 영역에 전압을 인가해서, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이의 상기 제1 절연막 아래의 채널부에 발생시킨 열 전자를 상기 제1 게이트에 주입하여 상기 메모리 셀의 임계치를 높게 함으로써 행하고,

상기 메모리 셀에의 기입 데이터의 검증은, 상기 제2 게이트, 제3 게이트 및 상기 제2 반도체 영역에 전압을 인가해서, 상기 메모리 셀의 임계치의 고저에 대응하여 상기 제2 반도체 영역에 인가한 전압이 유지되는지의 여부를 상기 판정 회로에 의해서 검증하는 불휘발성 반도체 기억 장치.
제3항에 있어서,

상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로의 출력 노드와 상기 비트선 사이에 그 사이를 결합하는 절연 게이트형 트랜지스터와, 상기 검증 회로에 의해서 검증한 데이터를 변환하여 상기 비트선에 전송하기 위한 복수의 절연 게이트형 트랜지스터군으로 이루어지는 회로를 갖고,

상기 기입과 상기 검증의 일련의 동작에서 검증한 데이터를 적어도 1회는 반전시키는 불휘발성 반도체 기억 장치.
반도체 기판의 주면에 형성된 제1 도전형의 웰과, 상기 웰 내에 제1 방향으로 연장하여 형성된 소스/드레인 반도체층 영역과, 상기 반도체 기판 상에 제1 절연막을 개재하여 형성된 제1 게이트와, 상기 제1 게이트 상에 제2 절연막을 개재하여 형성된 제2 게이트로 이루어지는 메모리 셀과,

상기 제2 게이트에 접속된 워드선을 구동하는 워드선 제어 회로와,

N 비트의 기입 데이터를 유지하는 것이 가능한 기입 데이터 유지 회로와,

상기 소스/드레인 반도체층 영역의 드레인에 접속된 비트선에 기입 전압을 인가하기 위한 기입 전압 발생 회로와,

상기 기입 데이터를 검증하기 위한 판정 회로

를 포함하고,

상기 메모리 셀에의 데이터의 기입은, 상기 제2 게이트와 상기 제2 반도체 영역의 드레인에 각각 독립된 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 소스에 O V를 인가했을 때에 드레인 근방의 채널부에서 발생한 열 전자를 상기 제1 게이트에 주입하여, 상기 메모리 셀의 임계치를 높게 함으로써 행하고,

상기 기입 데이터의 검증은, 상기 제2 게이트에 검증 전압을 인가하고, 상기 제2 반도체 영역의 드레인에 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 소스에 0 V를 인가해서, 상기 메모리 셀의 임계치의 고저에 대응하여, 상기 제2 반도체 영역의 드레인에 인가한 플러스의 전압이 유지되는지 0 V가 되는지를, 상기 판정 회로에 의해서 검증하는 불휘발성 반도체 기억 장치.
제5항에 있어서,

상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 상기 검증 회로에 의해서 검증한 데이터를 변환하여 상기 비트선에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고,

상기 기입과 상기 검증의 일련의 동작에서, 검증한 데이터를 적어도 1회는 반전시키는 불휘발성 반도체 기억 장치.
제6항에 있어서,

상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 MOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 비트선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 제2 신호선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 게이트는 상기 플립플롭형의 검증 회로의 제1 출력 노드 또는 제2 출력 노드에 접속되는 불휘발성 반도체 기억 장치.
제6항에 있어서,

상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 P형 MOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 비트선에 접속되고, 상기 P형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 제2 신호선에 접속되고, 상기 P형 MOS 트랜지스터의 게이트는 상기 플립플롭형의 검증 회로의 출력 노드에 접속되는 불휘발성 반도체 기억 장치.
제5항에 있어서,

상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 상기 검증 회로에 의해서 검증한 데이터를 변환하여 상기 비트선에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고, 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 MOS 트랜지스터로 이루어지는 MOS 트랜지스터군 2와, 직렬로 접속된 제4 N형 MOS 트랜지스터와 P형 MOS 트랜지스터로 이루어지는 MOS 트랜지스터군 3으로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스와 상기 제4 N형 MOS 트랜지스터의 소스는 상기 비트선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 제1 내부 전원에 접속되고, 상기 P형 MOS 트랜지스터의 소스는 제2 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 제2 신호선에 접속되고, 상기 제4 N형 MOS 트랜지스터의 게이트는 제3 신호선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 게이트와 상기 P형 MOS 트랜지스터의 게이트는, 상기 플립플롭형의 검증 회로의 출력 노드에 접속되는 불휘발성 반도체 기억 장치.
제5항에 있어서,

상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 비트선의 데이터를 변환하여 상기 플립플롭형의 검증 회로에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고, 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 MOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 플립플롭형의 검증 회로의 출력 노드에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 상기 비트선에 접속되는 불휘발성 반도체 기억 장치.
제5항에 있어서,

상기 소스/드레인 반도체층 영역은 확산층 영역인 불휘발성 반도체 기억 장치.
반도체 기판의 주면에 형성된 제1 도전형의 웰과, 상기 웰 내에 제1 방향으로 연장하여 형성된 소스/드레인 반도체층 영역과, 상기 반도체 기판 상에 제1 절연막을 개재하여 형성된 제1 게이트와, 상기 제1 게이트 상에 제2 절연막을 개재하여 형성된 제2 게이트로 이루어지는 메모리 셀과,

상기 제2 게이트에 접속된 워드선을 구동하는 워드선 제어 회로와, N 비트의 기입 데이터를 유지하는 것이 가능한 기입 데이터 유지 회로와,

상기 소스/드레인 반도체층 영역의 드레인에 접속된 비트선에 기입 저지 전압을 인가하기 위한 기입 저지 전압 발생 회로와,

상기 기입 데이터를 검증하기 위한 판정 회로

를 포함하고,

상기 메모리 셀에의 데이터의 기입은, 상기 제2 게이트와 상기 제2 반도체 영역의 소스에 각각 독립된 플러스 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 드레인에 O V를 인가했을 때에 소스 근방의 채널부에서 발생한 열 전자를 상기 제1 게이트에 주입하여, 상기 메모리 셀의 임계치를 높게 함으로써 행하고,

상기 기입 데이터의 검증은, 상기 제2 게이트에 검증 전압을 인가하고, 상기 제2 반도체 영역의 드레인에 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 소스에 0 V를 인가해서, 상기 메모리 셀의 임계치의 고저에 대응하여, 상기 제2 반도체 영역의 드레인에 인가한 플러스의 전압이 유지되는지 O V로 되는지를, 상기 판정 회로에 의해 검증하는 불휘발성 반도체 기억 장치.
제12항에 있어서,

상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 상기 검증 회로에 의해서 검증한 데이터를 변환하여 상기 비트선에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고, 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 MOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 비트선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 제2 신호선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 게이트는 상기 플립플롭형의 검증 회로의 출력 노드에 접속되는 불휘발성 반도체 기억 장치.
제12항에 있어서,

상기 소스/드레인 반도체층 영역은 확산층 영역인 불휘발성 반도체 기억 장치.
반도체 기판의 주면에 형성된 제1 도전형의 웰과, 상기 웰 내에 제1 방향으로 연장하여 형성된 소스/드레인 반도체층 영역과, 상기 반도체 기판 상에 제1 절연막을 개재하여 형성된 제1 게이트와, 상기 제1 게이트 상에 제2 절연막을 개재하여 형성된 제2 게이트와, 상기 제1 게이트와 제3 절연막을 개재하여 형성된 제3 게이트를 갖고, 상기 제3 게이트가 상기 제1 방향으로 연장하여 형성되고, 상기 제1 게이트의 간극에 매립하여 형성되어 있는 메모리 셀과,

상기 제2 게이트에 접속된 워드선을 구동하는 워드선 제어 회로와,

상기 제3 게이트를 구동하는 보조 게이트 제어 회로와,

N 비트의 기입 데이터를 유지하는 것이 가능한 기입 데이터 유지 회로와,

상기 소스/드레인 반도체층 영역의 드레인에 접속된 비트선에 기입 전압을 인가하기 위한 기입 전압 발생 회로와,

상기 기입 데이터를 검증하기 위한 판정 회로

를 포함하고,

상기 메모리 셀에의 데이터의 기입은, 상기 제2 게이트와 상기 제2 반도체 영역의 드레인에 각각 독립된 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 소스에 0 V를 인가했을 때에 드레인 근방의 채널부에서 발생한 열 전자를 상기 제1 게이트에 주입하여, 상기 메모리 셀의 임계치를 높게 함으로써 행하고,

상기 기입 데이터의 검증은, 상기 제2 게이트에 검증 전압을 인가하고, 상기 제2 반도체 영역의 드레인에 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 소스에 0 V를 인가해서, 상기 메모리 셀의 임계치의 고저에 대응하여, 상기 제2 반도체 영역의 드레인에 인가한 플러스의 전압이 유지되는지 0 V로 되는지를, 상기 판정 회로에 의해서 검증하는 불휘발성 반도체 기억 장치.
제15항에 있어서,

상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 상기 검증 회로에 의해서 검증한 데이터를 변환하여 상기 비트선에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고, 상기 기입과 상기 검증의 일련의 동작에서, 검증한 데이터를 적어도 1회는 반전시키는 불휘발성 반도체 기억 장치.
제16항에 있어서,

상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 MOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 비트선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 제2 신호선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 게이트는 상기 플립플롭형의 검증 회로의 제1 출력 노드 또는 제2 출력 노드에 접속되는 불휘발성 반도체 기억 장치.
제16항에 있어서,

상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 P형 MOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 비트선에 접속되고, 상기 P형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 제2 신호선에 접속되고, 상기 P형 MOS 트랜지스터의 게이트는 상기 플립플롭형의 검증 회로의 출력 노드에 접속되는 불휘발성 반도체 기억 장치.
제15항에 있어서,

상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 상기 검증 회로에 의해서 검증한 데이터를 변환하여 상기 비트선에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고, 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 MOS 트랜지스터로 이루어지는 MOS 트랜지스터군 2와, 직렬로 접속된 제4 N형 MOS 트랜지스터와 P형 MOS 트랜지스터로 이루어지는 MOS 트랜지스터군 3으로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스와 상기 제4 N형 MOS 트랜지스터의 소스는 상기 비트선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 제1 내부 전원에 접속되고, 상기 P형 MOS 트랜지스터의 소스는 제2 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 제2 신호선에 접속되고, 상기 제4 N형 MOS 트랜지스터의 게이트는 제3 신호선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 게이트와 상기 P형 MOS 트랜지스터의 게이트는, 상기 플립플롭형의 검증 회로의 출력 노드에 접속되는 불휘발성 반도체 기억 장치.
제15항에 있어서,

상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 비트선의 데이터를 변환하여 상기 플립플롭형의 검증 회로에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고, 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 MOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 플립플롭형의 검증 회로의 출력 노드에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 상기 비트선에 접속되는 불휘발성 반도체 기억 장치.
제15항에 있어서,

상기 소스/드레인 반도체층 영역은 확산층 영역인 불휘발성 반도체 기억 장치.
반도체 기판의 주면에 형성된 제1 도전형의 웰과, 상기 웰 내에 제1 방향으로 연장하여 형성된 소스/드레인 반도체층 영역과, 상기 반도체 기판 상에 제1 절연막을 개재하여 형성된 제1 게이트와, 상기 제1 게이트 상에 제2 절연막을 개재하여 형성된 제2 게이트와, 상기 제1 게이트와 제3 절연막을 개재하여 형성된 제3 게이트를 갖고, 상기 제3 게이트가 상기 제1 방향으로 연장하여 형성되고, 상기 제1 게이트의 간극에 매립하여 형성되어 있는 메모리 셀과,

상기 제2 게이트에 접속된 워드선을 구동하는 워드선 제어 회로와,

상기 제3 게이트를 구동하는 보조 게이트 제어 회로와,

N 비트의 기입 데이터를 유지하는 것이 가능한 기입 데이터 유지 회로와,

상기 소스/드레인 반도체층 영역의 드레인에 접속된 비트선에 기입 저지 전압을 인가하기 위한 기입 저지 전압 발생 회로와,

상기 기입 데이터를 검증하기 위한 판정 회로

를 포함하고,

상기 메모리 셀에의 데이터의 기입은, 상기 제2 게이트와 상기 제2 반도체 영역의 소스에 각각 독립된 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 드레인에 0 V를 인가했을 때에 소스 근방의 채널부에서 발생한 열 전자를 상기 제1 게이트에 주입하여, 상기 메모리 셀의 임계치를 높게 함으로써 행하고,

상기 기입 데이터의 검증은, 상기 제2 게이트에 검증 전압을 인가하고, 상기 제2 반도체 영역의 드레인에 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 소스에 0 V를 인가해서, 상기 메모리 셀의 임계치의 고저에 대응하여, 상기 제2 반도체 영역의 드레인에 인가한 플러스의 전압이 유지되는지 O V로 되는지를, 상기 판정 회로에 의해서 검증하는 불휘발성 반도체 기억 장치.
제22항에 있어서,

상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 상기 검증 회로에 의해서 검증한 데이터를 변환하여 상기 비트선에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고, 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 MOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 비트선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 제2 신호선에 접속되고, 상기 제3 N형 MOS 트랜지스터의 게이트는 상기 플립플롭형의 검증 회로의 출력 노드에 접속되는 불휘발성 반도체 기억 장치.
제22항에 있어서,

상기 소스/드레인 반도체층 영역은 확산층 영역인 불휘발성 반도체 기억 장치.
메모리 셀의 소스 영역과 드레인 영역 사이에 발생시킨 열 전자를 상기 소스 영역과 상기 드레인 영역 사이의 반도체 표면의 상방에 설치된 부유 게이트에 주입하여 데이터의 기입 동작을 행하고, 상기 기입 데이터의 검증은 상기 메모리 셀의 임계치의 고저에 대응하여 상기 드레인 영역에 인가한 전압이 유지되는지 여부를 판정함으로써 행하는 불휘발성 반도체 기억 장치.
반도체 기판의 주면에 형성된 제1 도전형의 웰과, 상기 웰 내에 제1 방향으로 연장하여 형성된 제2 반도체 영역 소스/드레인 확산층 영역과, 상기 반도체 기판 상에 제1 절연막을 개재하여 형성된 제1 게이트와, 상기 제1 게이트 상에 제2 절연막을 개재하여 형성된 제2 게이트로 이루어지는 메모리 셀과,

상기 제2 게이트에 접속된 워드선을 구동하는 워드선 제어 회로와,

기입 데이터를 유지하는 것이 가능한 기입 데이터 유지 회로와,

상기 제2 반도체 영역 소스/드레인 확산층 영역의 드레인에 접속된 비트선에 기입 전압을 인가하기 위한 기입 전압 발생 회로와,

상기 기입 데이터를 검증하기 위한 판정 회로

를 포함하고,

상기 메모리 셀에의 데이터의 기입은, 상기 제2 게이트와 상기 제2 반도체 영역의 드레인에 각각 독립된 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 소스에 0 V를 인가했을 때에 드레인 근방의 채널부에서 발생한 열 전자를 상기 제1 게이트에 주입하여, 상기 메모리 셀의 임계치를 높게 함으로써 행하고,

상기 기입 데이터의 검증은, 상기 제2 게이트에 검증 전압을 인가하고, 상기 제2 반도체 영역의 드레인에 플러스의 전압을 인가하고, 상기 제1 도전형의 웰과 상기 제2 반도체 영역의 소스에 0 V를 인가해서, 상기 메모리 셀의 임계치의 레벨에 대응하여, 상기 제2 반도체 영역의 드레인에 인가한 플러스의 전압이 유지되는지 0 V로 감소하는지를, 상기 판정 회로에 의해서 검증하고,

상기 판정 회로는, 플립플롭형의 검증 회로와, 상기 검증 회로와 상기 비트선을 직렬로 접속하기 위한 제1 MOS 트랜지스터와, 비트선의 데이터를 변환하여 상기 플립플롭형의 검증 회로에 전송하기 위한 복수의 MOS 트랜지스터군 1로 구성되고, 상기 제1 MOS 트랜지스터는 N형 MOS 트랜지스터로 구성되고, 상기 MOS 트랜지스터군 1은, 직렬로 접속된 제2 N형 MOS 트랜지스터와 제3 N형 MOS 트랜지스터로 구성되고, 상기 제1 MOS 트랜지스터의 게이트는 제1 신호선에 접속되고, 상기 제2 N형 MOS 트랜지스터의 소스는 상기 플립플롭형의 검증 회로의 출력 노드에 접속되고, 상기 제3 N형 MOS 트랜지스터의 소스는 내부 전원에 접속되고, 상기 제2 N형 MOS 트랜지스터의 게이트는 상기 비트선에 접속되는 불휘발성 반도체 기억 장치.