JP2001217145A

JP2001217145A - 薄膜積層コンデンサおよび基板

Info

Publication number: JP2001217145A
Application number: JP2000027384A
Authority: JP
Inventors: Shigeo Atsunushi; 成生厚主
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2000-01-31
Filing date: 2000-01-31
Publication date: 2001-08-10

Abstract

(57)【要約】【課題】歩留りを向上できるとともに、低インピーダン
スを達成できる薄膜積層コンデンサおよび基板を提供す
る。【解決手段】複数の誘電体層３および複数の電極層２を
交互に積層してなる薄膜積層コンデンサであって、誘電
体層３の厚みを２００ｎｍ以下とし、電極層２の厚みを
誘電体層３の厚みの２／３以下とするとともに、電極層
２が、０℃における比抵抗が３×１０^-8Ωｍ以下の金属
元素を主成分とするものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜積層コンデンサ
に関し、例えば、高速動作する電気回路に配設され、高
周波ノイズのバイパス用、または電源電圧の変動防止用
に用られる、低インピーダンスの薄膜積層コンデンサお
よび基板に関するものである。

【０００２】

【従来技術】近年においては、電子機器の小型化、高機
能化に伴い、電子機器内に設置される電子部品にも小型
化、薄型化、高周波対応などの要求が強くなってきてい
る。特に大量の情報を高速に処理する必要のあるコンピ
ュータの高速デジタル回路では、パーソナルコンピュー
タレベルにおいても、ＣＰＵチップ内のクロック周波数
は１００ＭＨｚから数百ＭＨｚ、チップ間バスのクロッ
ク周波数も６６ＭＨｚから１００ＭＨｚと高速化が顕著
である。

【０００３】また、ＬＳＩの集積度が高まりチップ内の
素子数の増大につれ、消費電力を抑えるために電源電圧
は低下の傾向にある。これらＩＣ回路の高速化、高密度
化、低電圧化に伴い、コンデンサ等の受動部品も小型大
容量化と併せて、高周波もしくは高速パルスに対して優
れた特性を示すことが必須になってきている。

【０００４】ＩＣ回路の高速動作に伴う諸問題は各素子
の小型化よりも一層深刻な問題である。このうち、コン
デンサの役割である高周波ノイズの除去機能において特
に重要となるのは、論理回路の切り替えが同時に発生し
たときに生ずる電源電圧の瞬間的な低下を、コンデンサ
に蓄積されたエネルギーを瞬時に供給することにより低
減する機能である。このような機能を有するコンデンサ
がいわゆるデカップリングコンデンサである。

【０００５】デカップリングコンデンサに要求される性
能は、クロック周波数よりも速い負荷部の電流変動に応
じて、いかにすばやく電流を供給できるかにある。従っ
て、１００ＭＨｚから１ＧＨｚにおける周波数領域に対
してコンデンサとして確実に機能しなければならない。

【０００６】そのため、周波数の増加とともに増大する
コンデンサ素子のインダクタンス成分によるインピーダ
ンスを低減すべく、コンデンサの電極構造を工夫するこ
とが行われている。

【０００７】

【発明が解決しようとする課題】しかしながら、コンデ
ンサ素子のインピーダンスは、静電容量成分、抵抗成分
及びインダクタンス成分の重ねあわせにより決定され
る。したがって、インピーダンスを低くするためには、
インダクタンス成分の低減だけでは不充分であり、容量
成分は大きく、抵抗成分は小さくする必要がある。

【０００８】容量成分を大きくするには、（１）誘電体
層を薄層化する、（２）電極面積を大きくする、（３）
高い比誘電率を有する誘電体を用いるという方法があ
る。（１）の誘電体層の薄層化には限界があり、現状の
生産時の歩留り等を考慮すると誘電体厚みは１００ｎｍ
程度が下限と考えられる。また、（２）では、誘電体層
が単層型では電極面積を大きくすることは素子の小型化
に反する。小型化を維持しつつ電極面積を大きくする手
段として積層化がある。さらに、（３）の高い比誘電率
を有する誘電体として、化学式ＡＢＯ₃で示されるペロ
ブスカイト型酸化物が知られており、数多く研究されて
いる。

【０００９】通常、これらのうち（３）の高誘電率膜の
形成に主眼が置かれており、例えば、特開平７−１６９
６４８号公報では、ペロブスカイト型酸化物の高誘電率
という特性を最大に引き出すため、（１００）面に優先
配向した誘電体膜を形成する方法が開示されている。し
かしながら、この方法ではプラズマＣＶＤ法を採用し特
殊な材料を原料に用いる必要がある。

【００１０】また、一般的に低温で比誘電率が４００以
上の誘電体薄膜を形成することは難しく、例えば、特開
平７−１７７１３号公報では、（Ｂａ，Ｓｒ）ＴｉＯ₃
で示されるペロブスカイト型酸化物の組成比を限定する
ことにより得られる比誘電率５００以上の高誘電率薄膜
について開示されているが、この場合も基板温度は６５
０℃であり、形成温度が高い。形成手法として用いられ
ているイオンビームスパッタ法は、一般的には、誘電体
膜の組成制御は行いやすいが、成膜速度が遅いため（１
ｎｍ／ｍｉｎ．程度）、生産性に乏しいという欠点があ
る。

【００１１】他の方法として、例えば、特開平３−８０
５６２号公報や特開平７−１７６７０４号公報では、５
００℃以下の基板温度で形成した後、６００℃以上の温
度で熱処理を施すことにより、高誘電率誘電体膜を得る
方法が開示されているが、誘電体形成後ごとに熱処理を
行う必要があり、積層数が増加すると工程数が増え、コ
スト増となる。また、６００℃以上の熱処理工程が増え
ると、既に形成された電極層や誘電体層にダメージが生
じ、素子の信頼性に問題が生じる。

【００１２】このように（３）の高誘電率膜の形成に
は、特殊な材料を原料に用いたり、形成温度を高くする
必要があり、生産性や素子の信頼性の点で問題となり易
い。

【００１３】一方、抵抗成分を小さくする方法として
は、積層化による並列化が一般的であり、この効果によ
り、数百層の電極層で構成される積層セラミックコンデ
ンサの抵抗成分は小さくなっている。積層化は、大容量
化に合致するものの、成膜速度の遅い（１０ｎｍ／ｍｉ
ｎ．程度）薄膜誘電体層を数百層形成するには、作製時
間が長期化し、コスト増となる。

【００１４】また、電極層を厚くすることにより、抵抗
成分を小さくすることができるが、誘電体層の厚みより
電極層の厚みが厚くなると、電極層の角部における誘電
体層による被覆性が悪くなり、電極層間の短絡が発生し
やすくなる。

【００１５】本発明は、歩留りを向上できるとともに、
低インピーダンスを達成できる薄膜積層コンデンサおよ
び基板を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明の薄膜積層コンデ
ンサは、複数の誘電体層および複数の電極層を交互に積
層してなる薄膜積層コンデンサであって、前記誘電体層
の厚みを２００ｎｍ以下とし、前記電極層の厚みを前記
誘電体層の厚みの２／３以下とするとともに、前記電極
層が、０℃における比抵抗が２×１０^-8Ωｍ以下の金属
元素を主成分とするものである。本発明の薄膜積層コン
デンサは１００ｐＨ以下の低インダクタンスであること
が望ましい。

【００１７】本発明の薄膜積層コンデンサでは、誘電体
厚みを２００ｎｍ以下にすることにより、所望の容量を
得るための積層数を減らすことができ、積層数が減少し
た分、歩留りを向上することができる。また、電極層
を、０℃における比抵抗が２×１０^-8Ωｍ以下の金属元
素を主成分として構成し、かつ積層化したので、コンデ
ンサ素子の抵抗成分を小さくすることができ、これによ
り、薄膜積層コンデンサのインピーダンスを低下させる
ことができる。さらに、電極層の厚みを誘電体層の厚み
の２／３以下にすることにより、電極層の角部における
誘電体層による被覆性を向上でき、電極層間の短絡がな
くなり、歩留りを向上することができる。これにより、
製造コストを低減でき、歩留りを向上できるとともに、
大容量化、低抵抗化を達成でき、低インピーダンスを達
成できる。

【００１８】また、電極層はＡｕを主成分とすることが
望ましい。Ａｕを主成分とする電極材料は、０℃におけ
る比抵抗を３×１０^-8Ωｍ以下とすることができるた
め、コンデンサ素子の抵抗成分を小さくすることができ
る。

【００１９】さらに、電極層および誘電体層が４００℃
以下で形成されることが望ましい。このように低温で電
極層、誘電体層を形成できるため、例えば、メタルマス
ク法を用いたスパッタリング法を採用した場合でも歩留
りを高くでき、安価に製造することができる。

【００２０】本発明の基板は、上記したような薄膜積層
コンデンサを基体の表面および／または内部に設けたも
のである。これにより、基板に、例えば、高周波ノイズ
の除去機能を付与することができる。

【００２１】

【発明の実施の形態】本発明の薄膜積層コンデンサとし
ては、例えば、図１に示すような薄膜積層コンデンサの
構造がある。図１（ａ）は断面図を示し、図１（ｂ）は
図１（ａ）の平面図を示す。

【００２２】この薄膜積層コンデンサは、支持基板１上
に複数の電極層２ａ、２ｂと複数の誘電体層３とが交互
に積層され、誘電体層３は異なる極性の電極層２ａ、２
ｂ間を絶縁できるように形成されている。尚、図１
（ａ）では理解を助けるため誘電体層３に斜線を付して
表した。最上層の電極層２ｂを形成した後、同じ極性の
電極層２ａ、２ｂ同士を接続する端子電極層４が形成さ
れ、さらに端子電極層４の表面の一部が露出するように
ビアホールを形成した保護膜６が薄膜積層コンデンサ全
体を覆うような形で被覆されている。

【００２３】尚、理解しやすくするため、端子電極層４
は図１（ａ）において格子状に斜線を付し、保護膜６
は、図１（ａ）および図１（ｂ）において破線で示し
た。また、外部との接続に用いるはんだバンプ５が露出
した端子電極層４の表面に形成されている。はんだバン
プ５は、図１（ａ）および図１（ｂ）において○と●で
示した。○と●とははんだバンプ５の極性が異なること
を示す。

【００２４】そして、本発明の薄膜積層コンデンサで
は、電極層２が、０℃における比抵抗が３×１０^-8Ωｍ
以下の金属元素を主成分として構成されている。０℃に
おける比抵抗が３×１０^-8Ωｍより大きい金属元素が主
成分であると、コンデンサ素子の抵抗成分を示す等価直
列抵抗が高くなり、薄膜積層コンデンサのインピーダン
スが高くなるからである。

【００２５】０℃における比抵抗が３×１０−８Ωｍ以
下の金属元素としては、Ａｕ、Ａｇ、Ｃｕ、Ａｌ等があ
る。電極層としては、特には、耐酸化性に優れるという
理由から、比抵抗が２．０５×１０^-8ΩｍのＡｕからな
ることが望ましい。望ましい材料としてＡｕを例示した
が、本質的には電極層の比抵抗が３×１０^-8Ωｍ以下で
あれば同程度の特性を示す。即ち、Ａｕより比抵抗の低
いＡｇやＣｕ、ならびにＡｕより若干高いＡｌなども酸
化せず形成することができれば、同等の特性を示すと考
えられる。

【００２６】誘電体層３としては、例えば、（Ｂａ，Ｓ
ｒ）ＴｉＯ₃、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃で表されるもので
あるが、このような誘電体材料は、４００℃以下でスパ
ッタリング法により形成したとしても誘電率が２００以
上と大きく、しかも、誘電体層が４００℃以下で形成で
きるため、メタルマスクの歪みがなく、メタルマスク法
を採用できるので、安定したパターン解像度を得ること
ができる。

【００２７】誘電体層３は、上述した材料に限定される
ものではなく、特殊な設備、原材料を用いることなく、
形成温度４００℃以下で比誘電率２００程度が得られる
誘電体であれば良い。形成方法としては、スパッタリン
グ法において、高速成膜が可能であるマグネトロンスパ
ッタ法や三極または四極式のスパッタ法が望ましい。

【００２８】また、誘電体層３の厚みは２００ｎｍ以下
とされている。これは、例えば、比誘電率が２３０の場
合、単位面積当たり１０ｎＦ／ｍｍ²以上の容量を得る
ことができ、例えば０．３３μＦは電極面積が３ｍｍ²
の大きさで、１１層積層することにより作製することが
でき、比誘電率が２００程度の誘電体膜は低温でも作製
し易いからである。

【００２９】一方、誘電体層３の厚みを２００ｎｍより
大きくすると、誘電体層３の成膜時間が増加し、さらに
所望容量を得るのに積層数を増加させる必要が生じるの
で、生産性が悪くなる。例えば、前述の例において、誘
電体層３の厚みを３００ｎｍで比誘電率２３０とする
と、０．３３μＦは電極面積が３ｍｍ２の大きさで１
７層積層する必要があり、歩留りが変わらないものとし
て約２．３倍の作製時間を要する。誘電体層３の厚み
は、薄いほど得られる容量は高くなる傾向にあるが、薄
いほど電極層２ａ、２ｂ間の短絡（ショート）が発生し
易くなるという理由から１００〜２００ｎｍが望まし
い。

【００３０】さらに、電極層２の厚みは誘電体層３の厚
みの２／３以下とされている。電極層２ａ、２ｂ間は、
絶縁を確保する必要があるが、電極層２の厚みを誘電体
層３の厚みの２／３以下とすることにより、電極層２の
角部における誘電体層３の被覆性が良くなるので、電極
層２ａ、２ｂ間の短絡がなくなり、歩留りを向上でき
る。逆に、電極層２の厚みが誘電体層３の厚みの２／３
よりも大きい場合には、電極層２の角部における誘電体
層３の被覆性が悪くなり、電極層２ａ、２ｂ間の短絡が
発生し易くなるからである。

【００３１】本発明で用いられる支持基板１としては、
アルミナ、ガラス、サファイア、ＭｇＯ単結晶、ＳｒＴ
ｉＯ₃単結晶、ＳｉＯ₂被覆シリコンなどが望ましい。特
に、薄膜との反応性が小さく、安価で強度が大きいとい
う観点から、アルミナやガラスなどが望ましい。

【００３２】本発明の薄膜積層コンデンサでは、誘電体
層の厚みを２００ｎｍ以下にすることにより、所望の容
量を得るための積層数を減らすことができ、積層数が減
少した分だけ歩留りを向上することができる。また、電
極層を０℃における比抵抗が３×１０^-8Ωｍ以下の金属
元素を主成分として構成し、かつ積層化したので、コン
デンサ素子の抵抗成分を小さくすることができ、これに
より、薄膜積層コンデンサのインピーダンスを低下させ
ることができる。さらに、電極層の厚みを誘電体層の厚
みの２／３以下にすることにより、誘電体層の被覆性が
向上するので、電極間の短絡がなくなり、歩留りを向上
することができる。

【００３３】

【実施例】電極層、端子電極および誘電体層の形成は全
て高周波マグネトロンスパッタ法を用いた。スパッタ用
ガスとしてプロセスチャンバー内にＡｒガスを導入し、
真空排気により圧力は６．７Ｐａに維持した。

【００３４】プロセスチャンバー内には基板ホルダーと
３個のターゲットホルダーが設置され、３種類のターゲ
ット材料からのスパッタが可能である。スパッタ時には
成膜する材料種のターゲット位置に基板ホルダーを移動
させ、基板−ターゲット間距離は６０ｍｍに固定した。

【００３５】基板ホルダーとターゲット間には外部の高
周波電源により１３．５６ＭＨｚの高周波電圧を印可
し、ターゲット背面に設置された永久磁石により形成さ
れたマグネトロン磁界により、ターゲット近傍に高密度
のプラズマを生成させてターゲット表面のスパッタを行
った。

【００３６】高周波電圧の印可は３個のターゲットに独
立に可能である。基板ホルダーはヒータによる加熱機構
を有しており、スパッタ成膜中の支持基板の温度は一定
となるよう制御した。

【００３７】また、基板ホルダーに設置された支持基板
のターゲット側には厚さ０．１５ｍｍの金属マスクが４
種類設置でき、成膜パターンに応じて必要なマスクが支
持基板の成膜面にセットできる構造とした。スパッタ時
の支持基板の温度は全て４００℃とした。

【００３８】厚さ０．２５ｍｍのアルミナ焼結体からな
る支持基板上に、図２（ａ）に示す電極層２ａが得られ
るマスクパターンをセットし、Ａｕターゲットのスパッ
タにより第１電極層２ａを形成し、続いて（Ｂａ_0.5Ｓ
ｒ_0.5）ＴｉＯ₃焼結体ターゲットのスパッタにより、図
２（ｂ）に示す誘電体層３が得られるマスクパターンを
セットし、誘電体層３を形成した。誘電体層３の形成時
にはスパッタ用ガスとしてＯ２ガスをＡｒ：Ｏ₂＝
８：２となるように導入した。

【００３９】次に図２（ｃ）に示す電極層２ｂが得られ
るマスクパターンをセットし、Ａｕターゲットのスパッ
タにより第２電極層２ｂを形成した。この後、誘電体層
３と電極層２を交互に積層し、１１層の誘電体層３と１
２層の電極層２の積層体を得た。尚、奇数層の第１電極
層２ａは図２（ａ）に示すパターン形状で、偶数層の第
２電極層２ｂは図２（ｃ）で示すパターン形状で形成し
た。最後に図２（ｄ）に示す端子電極層４が得られるマ
スクパターンで端子電極層４を形成し、第１電極層２ａ
同士及び第２電極層２ｂ同士を接続した。

【００４０】この後、プロセスチェンバーから取り出
し、光感光性樹脂を用い、端子電極層４の形成位置にビ
アホールを有する保護膜６を形成し、そのビアホール内
に、はんだペーストをスクリーン印刷し、リフロー処理
を施すことにより、直径０．１ｍｍのはんだバンプ５を
形成し、図１に示したような薄膜積層コンデンサを作製
した。

【００４１】得られた薄膜積層コンデンサをＸ線回折で
分析すると、（Ｂａ，Ｓｒ）ＴｉＯ ₃誘電体膜はピーク
強度が小さいが、（１１０）面に主ピークを有する結晶
膜であった。

【００４２】作製した薄膜積層コンデンサの１ＭＨｚか
ら１．８ＧＨｚでのインピーダンス特性（容量Ｃ、等価
直列抵抗ＥＳＲ、インダクタンスＬ）を、インピーダン
スアナライザー（ヒュウレットパッカード社製ＨＰ４２
９１Ａ）とマイクロ波プローブ（ピコプローブ社製）を
用いて測定した。結果を図３に示し、得られた特性値の
平均値、並びに測定数１０００個に対して電極層間の短
絡が発生しなかった個数を歩留りとして表１の試料Ｎ
ｏ．１に記載した。

【００４３】評価後のＳＥＭによる破断面観察から、電
極厚みは１００ｎｍ、誘電体厚みは２００ｎｍであるこ
とがわかった。

【００４４】他の実施例として、誘電体ターゲットをＰ
ｂ（Ｚｒ_0.5Ｔｉ_0.5）Ｏ₃焼結体ターゲットに変更した
試料Ｎｏ．２、実施例１の誘電体厚みを１５０ｎｍと薄
くし、積層数を８層とした試料Ｎｏ．３を、各変更点以
外は上記と同様の方法、同様の仕様で作製し、その結果
も表１に示した。

【００４５】比較例として、誘電体層の厚みを３００ｎ
ｍと厚くした試料Ｎｏ．４、５、電極層の厚みを誘電体
層の厚みと同じ厚みにした試料Ｎｏ．６、電極材を、０
℃における比抵抗が９．８×１０^-8ΩｍのＰｔにした試
料Ｎｏ．７を、各変更点以外は上記と同様の方法、同様
の仕様で作製し、その結果を表１に示した。

【００４６】

【表１】

【００４７】表１より、本発明の試料Ｎｏ．１〜３は、
いずれも容量の平均値が０．３３μＦ、等価直列抵抗Ｅ
ＳＲの平均値が３０ｍΩ以下と所望の特性が得られ、歩
留りも５０％以上を確保することができた。試料Ｎｏ．
３は、積層数が減った分歩留りが向上している。従っ
て、本発明の薄膜積層コンデンサでは、低インピーダン
スのコンデンサとして要求される特性、容量０．３μＦ
以上、等価直列抵抗が３０ｍΩ以下、インピーダンス４
０ｐＨ以下の特性を満足することが判る。

【００４８】これに対して、誘電体層の厚みを３００ｎ
ｍと厚くした場合（試料Ｎｏ．４、５）、積層数を１１
層とすると（試料Ｎｏ．４）所望の容量が得られず、所
望の容量を得るために層数を１７層に増やすと（試料Ｎ
ｏ．５）、歩留りが低下する上、作製時間も２倍以上要
し、生産性が悪化することが判る。

【００４９】また、電極層の厚みを誘電体層の厚みと同
じにした場合（試料Ｎｏ．６）、作製した薄膜積層コン
デンサの特性は良好なものが得られるが、電極間の短絡
が多発し、歩留まりが１０％程度になり生産性が低くな
ることが判る。

【００５０】電極層を比抵抗の高い、Ｐｔに変更した場
合（試料Ｎｏ．７）、等価直列抵抗が３０ｍΩ以上とな
り、所望の特性が得られないことが判る。図３にインピ
ーダンス特性を示す。

【００５１】

【発明の効果】以上詳述したように、本発明の薄膜積層
コンデンサは、誘電体厚みを２００ｎｍ以下にすること
により、所望の容量を得るための積層数を減らすことが
でき、積層数が減少した分、歩留りを向上することがで
きる。また、電極層を、０℃における比抵抗が３×１０
^-8Ωｍ以下の金属元素を主成分として構成し、かつ積層
化したので、コンデンサ素子の抵抗成分を小さくするこ
とができ、これにより、薄膜積層コンデンサのインピー
ダンスを低下させることができる。さらに、電極層の厚
みを誘電体層の厚みの２／３以下にすることにより、電
極層の角部における誘電体層による被覆性を向上でき、
電極層間の短絡がなくなり、歩留りを向上することがで
きる。これにより、製造コストを低減でき、歩留りを向
上できるとともに、大容量化、低抵抗化を達成でき、低
インピーダンスを達成できる。

【図面の簡単な説明】

【図１】本発明の薄膜積層コンデンサを示し、図１
（ａ）は断面図であり、図１（ｂ）は平面図であり、
（ａ）は（ｂ）のＡ−Ａ線に沿った断面図である。

【図２】図１の電極層、誘電体層、端子電極層の平面図
を示すもので、（ａ）は奇数層の第１電極層、（ｂ）は
誘電体層、（ｃ）は偶数層の第２電極層、（ｄ）は端子
電極層を示す平面図である。

【図３】本発明の試料Ｎｏ．１と比較例の試料Ｎｏ．７
の薄膜積層コンデンサのインピーダンス特性を示す図で
ある。

【符号の説明】

２・・・電極層３・・・誘電体層４・・・端子電極層５・・・はんだバンプ６・・・保護膜

Claims

【特許請求の範囲】

【請求項１】複数の誘電体層および複数の電極層を交互
に積層してなる薄膜積層コンデンサであって、前記誘電
体層の厚みを２００ｎｍ以下とし、前記電極層の厚みを
前記誘電体層の厚みの２／３以下とするとともに、前記
電極層が、０℃における比抵抗が３×１０^-8Ωｍ以下の
金属元素を主成分とすることを特徴とする薄膜積層コン
デンサ。
【請求項２】電極層がＡｕを主成分とすることを特徴と
する請求項１記載の薄膜積層コンデンサ。
【請求項３】電極層および誘電体層が４００℃以下で形
成されていることを特徴とする請求項１または２記載の
薄膜積層コンデンサ。
【請求項４】電極層および誘電体層がスパッタリング法
により形成されていることを特徴とする請求項１乃至３
のうちいずれか記載の薄膜積層コンデンサ。
【請求項５】請求項１乃至４のうちいずれかに記載の薄
膜積層コンデンサを、基体の表面および／または内部に
設けてなることを特徴とする基板。