JP2001210593A - 多結晶シリコン膜の形成方法及び半導体装置 - Google Patents
多結晶シリコン膜の形成方法及び半導体装置Info
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Abstract
(57)【要約】
【課題】 シリコン単結晶粒の粒径を小さくすることが
できる多結晶シリコン膜の形成方法を提供すること。 【解決手段】 多結晶シリコン膜２０４を形成する工程
を第１の多結晶シリコン膜２０４ａの成長工程と第２の
多結晶シリコン膜２０４ｂの成長工程とに分け、シリコ
ン単結晶粒の成長を抑えたことを特徴とする。
できる多結晶シリコン膜の形成方法を提供すること。 【解決手段】 多結晶シリコン膜２０４を形成する工程
を第１の多結晶シリコン膜２０４ａの成長工程と第２の
多結晶シリコン膜２０４ｂの成長工程とに分け、シリコ
ン単結晶粒の成長を抑えたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は多結晶シリコン膜の
形成方法に関し、より詳細には、多結晶シリコン膜表面
におけるシリコン単結晶の粒径を小さくするのに有用な
技術に関する。
形成方法に関し、より詳細には、多結晶シリコン膜表面
におけるシリコン単結晶の粒径を小さくするのに有用な
技術に関する。
【０００２】
【従来の技術】従来、ＣＣＤ（電荷結合素子）やＬＳＩ
等の半導体装置の配線材料として、多結晶シリコンが多
用されている。ＣＣＤでは水平及び垂直電荷転送電極と
して、また、ＬＳＩではＭＯＳトランジスタのゲート電
極として多結晶シリコン膜が用いられている。
等の半導体装置の配線材料として、多結晶シリコンが多
用されている。ＣＣＤでは水平及び垂直電荷転送電極と
して、また、ＬＳＩではＭＯＳトランジスタのゲート電
極として多結晶シリコン膜が用いられている。
【０００３】このような従来例に係る多結晶シリコン膜
の形成方法について、ＭＯＳトランジスタのゲート電極
を形成する場合を例にして説明する。図６（ａ）〜
（ｄ）、及び図７（ａ）〜（ｂ）は、従来例に係る多結
晶シリコン膜の形成方法について示す断面図である。ま
ず最初に、図６（ａ）に示すように、表面に熱酸化膜１
０２が形成されたｐ型シリコン基板１０１を用意する。
の形成方法について、ＭＯＳトランジスタのゲート電極
を形成する場合を例にして説明する。図６（ａ）〜
（ｄ）、及び図７（ａ）〜（ｂ）は、従来例に係る多結
晶シリコン膜の形成方法について示す断面図である。ま
ず最初に、図６（ａ）に示すように、表面に熱酸化膜１
０２が形成されたｐ型シリコン基板１０１を用意する。
【０００４】次いで、図６（ｂ）に示すように、膜厚が
４０００Åである多結晶シリコン膜１０３を熱酸化膜１
０２上に形成する。この多結晶シリコン膜１０３は、Ｓ
ｉＨ 4 を含む反応ガスを用いて、減圧ＣＶＤ法（減圧化
学的気相成長法）により形成される。続いて、図６
（ｃ）に示すように、多結晶シリコン膜１０３にＰ（リ
ン）を拡散させる。これは、多結晶シリコン膜１０３の
電気抵抗を小さくし、所望の電気的特性を得るために行
われるものである。
４０００Åである多結晶シリコン膜１０３を熱酸化膜１
０２上に形成する。この多結晶シリコン膜１０３は、Ｓ
ｉＨ 4 を含む反応ガスを用いて、減圧ＣＶＤ法（減圧化
学的気相成長法）により形成される。続いて、図６
（ｃ）に示すように、多結晶シリコン膜１０３にＰ（リ
ン）を拡散させる。これは、多結晶シリコン膜１０３の
電気抵抗を小さくし、所望の電気的特性を得るために行
われるものである。
【０００５】この拡散は、ｐ型シリコン基板１０１を８
００℃〜１０００℃に加熱した状態でＰ（リン）を含む
反応ガス中に多結晶シリコン膜１０３の表面を曝すこと
により行われる。次に、図６（ｄ）に示すように、多結
晶シリコン膜１０３上にフォトレジスト１０４を塗布す
る。
００℃〜１０００℃に加熱した状態でＰ（リン）を含む
反応ガス中に多結晶シリコン膜１０３の表面を曝すこと
により行われる。次に、図６（ｄ）に示すように、多結
晶シリコン膜１０３上にフォトレジスト１０４を塗布す
る。
【０００６】続いて、図７（ａ）に示すように、フォト
レジスト１０４をパターニングする。これは、フォトレ
ジスト１０４を露光、現像し、所望でない部分に形成さ
れているフォトレジスト１０４を除去することにより行
われる。これにより、フォトレジスト１０４が除去され
た部分に多結晶シリコン膜１０３の表面が露出するよう
になる。
レジスト１０４をパターニングする。これは、フォトレ
ジスト１０４を露光、現像し、所望でない部分に形成さ
れているフォトレジスト１０４を除去することにより行
われる。これにより、フォトレジスト１０４が除去され
た部分に多結晶シリコン膜１０３の表面が露出するよう
になる。
【０００７】次いで、図７（ｂ）に示すように、フォト
レジスト１０４をエッチングマスクにし、多結晶シリコ
ン膜１０３を異方的にエッチングする。これは、反応性
イオンエッチング（ＲＩＥ）等により行われるものであ
る。これにより、エッチングで除去されずに残った多結
晶シリコン膜１０３がゲート電極１０３ａとなる。そし
て、ゲート電極１０３ａが形成されていない部分の熱酸
化膜１０２の表面が露出する。なお、このエッチングが
終了後、フォトレジスト１０４は除去される。
レジスト１０４をエッチングマスクにし、多結晶シリコ
ン膜１０３を異方的にエッチングする。これは、反応性
イオンエッチング（ＲＩＥ）等により行われるものであ
る。これにより、エッチングで除去されずに残った多結
晶シリコン膜１０３がゲート電極１０３ａとなる。そし
て、ゲート電極１０３ａが形成されていない部分の熱酸
化膜１０２の表面が露出する。なお、このエッチングが
終了後、フォトレジスト１０４は除去される。
【０００８】次に、図７（ｃ）に示すように、表面全体
をウエットエッチング液に曝し、表面が露出している部
分の熱酸化膜１０２を除去する。これにより、ゲート電
極１０３ａの下のみに熱酸化膜１０２が残ることにな
る。以上により、ｐ型シリコン基板１０１上に、多結晶
シリコンから成るＭＯＳトランジスタのゲート電極１０
３ａが熱酸化膜１０２を介して形成されたことになる。
この後は、イオン注入工程や拡散工程により、ソース領
域及びドレイン領域が形成される。
をウエットエッチング液に曝し、表面が露出している部
分の熱酸化膜１０２を除去する。これにより、ゲート電
極１０３ａの下のみに熱酸化膜１０２が残ることにな
る。以上により、ｐ型シリコン基板１０１上に、多結晶
シリコンから成るＭＯＳトランジスタのゲート電極１０
３ａが熱酸化膜１０２を介して形成されたことになる。
この後は、イオン注入工程や拡散工程により、ソース領
域及びドレイン領域が形成される。
【０００９】
【発明が解決しようとする課題】ところで、多結晶シリ
コンは、シリコンの単結晶粒が集合して成るものである
から、多結晶シリコン膜１０３の表面にはこの単結晶粒
に起因する凹凸が形成される。これについて、図８
（ａ）及び（ｂ）を参照しながら説明する。図８（ａ）
は、図６（ｂ）におけるＡ部の拡大断面図である。図８
（ａ）に示されるように、多結晶シリコン膜１０３の表
面には、シリコンの単結晶粒に起因する凹凸が形成され
ている。本願発明者が行った調査結果によると、この凹
凸の高さｈ１（図８（ａ）参照）は、多結晶シリコン膜
１０３の膜厚Ｈ（図６（ｂ）参照）の約１／１０程度で
あることが分かった。従って、上の例では多結晶シリコ
ン膜１０３の膜厚が４０００Åであるので、表面の凹凸
の高さは約４００Åとなる。
コンは、シリコンの単結晶粒が集合して成るものである
から、多結晶シリコン膜１０３の表面にはこの単結晶粒
に起因する凹凸が形成される。これについて、図８
（ａ）及び（ｂ）を参照しながら説明する。図８（ａ）
は、図６（ｂ）におけるＡ部の拡大断面図である。図８
（ａ）に示されるように、多結晶シリコン膜１０３の表
面には、シリコンの単結晶粒に起因する凹凸が形成され
ている。本願発明者が行った調査結果によると、この凹
凸の高さｈ１（図８（ａ）参照）は、多結晶シリコン膜
１０３の膜厚Ｈ（図６（ｂ）参照）の約１／１０程度で
あることが分かった。従って、上の例では多結晶シリコ
ン膜１０３の膜厚が４０００Åであるので、表面の凹凸
の高さは約４００Åとなる。
【００１０】また、図８（ｂ）は、図６（ｃ）における
Ａ部の拡大断面図であり、これはＰ（リン）を拡散した
後の図６（ｂ）のＡ部に対応するものである。図８
（ｂ）に示されるように、Ｐ（リン）を拡散した後の多
結晶シリコン膜１０３の表面は、拡散する前（図８
（ａ）参照）に比べ、表面の凹凸が更に大きくなってい
る。これは、Ｐ（リン）を拡散する際にｐ型シリコン基
板１０１を加熱するので、このときに膜中のシリコン単
結晶粒が成長するためであると考えられる。
Ａ部の拡大断面図であり、これはＰ（リン）を拡散した
後の図６（ｂ）のＡ部に対応するものである。図８
（ｂ）に示されるように、Ｐ（リン）を拡散した後の多
結晶シリコン膜１０３の表面は、拡散する前（図８
（ａ）参照）に比べ、表面の凹凸が更に大きくなってい
る。これは、Ｐ（リン）を拡散する際にｐ型シリコン基
板１０１を加熱するので、このときに膜中のシリコン単
結晶粒が成長するためであると考えられる。
【００１１】しかしながら、このように表面に凹凸が形
成されていると、多結晶シリコン膜１０３が所望の電気
的特性を示さないようになってしまう。更に、凹凸のあ
る多結晶シリコン膜１０３上にフォトレジスト１０４を
塗布（図６（ｄ）参照）すると、該フォトレジスト１０
４の膜厚が場所により異なってしまう。そのため、フォ
トレジスト１０４のパターニング（図７（ａ）参照）の
精度が悪くなり、ひいてはゲート電極１０３ａを所望の
加工精度で形成することができなくなってしまう。
成されていると、多結晶シリコン膜１０３が所望の電気
的特性を示さないようになってしまう。更に、凹凸のあ
る多結晶シリコン膜１０３上にフォトレジスト１０４を
塗布（図６（ｄ）参照）すると、該フォトレジスト１０
４の膜厚が場所により異なってしまう。そのため、フォ
トレジスト１０４のパターニング（図７（ａ）参照）の
精度が悪くなり、ひいてはゲート電極１０３ａを所望の
加工精度で形成することができなくなってしまう。
【００１２】本発明は係る従来例の問題点に鑑みて創作
されたものであり、シリコン単結晶粒の粒径を小さくす
ることができる多結晶シリコン膜の形成方法を提供する
ことを目的とするものである。
されたものであり、シリコン単結晶粒の粒径を小さくす
ることができる多結晶シリコン膜の形成方法を提供する
ことを目的とするものである。
【００１３】
【課題を解決するための手段】上記した課題は、第１の
発明である、多結晶シリコン膜の形成方法において、前
記多結晶シリコン膜を複数の成長工程に分けて形成し、
シリコン単結晶粒の成長を抑えたことを特徴とする多結
晶シリコン膜の形成方法によって解決する。または、第
２の発明である、前記成長工程は、該成長工程で形成し
た多結晶シリコン膜の表面を酸素を含む雰囲気に曝す工
程を含むことを特徴とする第１の発明に記載の多結晶シ
リコン膜の形成方法によって解決する。
発明である、多結晶シリコン膜の形成方法において、前
記多結晶シリコン膜を複数の成長工程に分けて形成し、
シリコン単結晶粒の成長を抑えたことを特徴とする多結
晶シリコン膜の形成方法によって解決する。または、第
２の発明である、前記成長工程は、該成長工程で形成し
た多結晶シリコン膜の表面を酸素を含む雰囲気に曝す工
程を含むことを特徴とする第１の発明に記載の多結晶シ
リコン膜の形成方法によって解決する。
【００１４】または、第３の発明である、前記成長工程
は、減圧化学的気相成長法で行われることを特徴とする
第１の発明又は第２の発明に記載の多結晶シリコン膜の
形成方法によって解決する。または、第４の発明であ
る、前記多結晶シリコン膜の膜厚は、１００Å以上１０
０００Å以下であることを特徴とする第１の発明から第
３の発明のいずれか一に記載の多結晶シリコン膜の形成
方法によって解決する。
は、減圧化学的気相成長法で行われることを特徴とする
第１の発明又は第２の発明に記載の多結晶シリコン膜の
形成方法によって解決する。または、第４の発明であ
る、前記多結晶シリコン膜の膜厚は、１００Å以上１０
０００Å以下であることを特徴とする第１の発明から第
３の発明のいずれか一に記載の多結晶シリコン膜の形成
方法によって解決する。
【００１５】または、第５の発明である、第１の発明か
ら第４の発明のいずれか一に記載の多結晶シリコン膜の
形成方法により形成された多結晶シリコン膜を備えた半
導体装置によって解決する。次に、本発明の作用につい
て説明する。本発明に係る多結晶シリコン膜の形成方法
によれば、多結晶シリコン膜を複数の成長工程に分けて
形成する。すなわち、最初の成長工程において多結晶シ
リコン膜を形成後、該多結晶シリコン上にそれとは別の
多結晶シリコン膜を次の成長工程において形成する。
ら第４の発明のいずれか一に記載の多結晶シリコン膜の
形成方法により形成された多結晶シリコン膜を備えた半
導体装置によって解決する。次に、本発明の作用につい
て説明する。本発明に係る多結晶シリコン膜の形成方法
によれば、多結晶シリコン膜を複数の成長工程に分けて
形成する。すなわち、最初の成長工程において多結晶シ
リコン膜を形成後、該多結晶シリコン上にそれとは別の
多結晶シリコン膜を次の成長工程において形成する。
【００１６】このとき、先に形成した多結晶シリコン膜
の中のシリコン単結晶粒の成長は、最初の成長工程が終
了した際に停止する。そして、次の成長工程では、最初
の成長工程で形成されたのとは別のシリコン単結晶粒が
新たに成長する。換言すると、これらの多結晶シリコン
膜の膜中では、粒径が大きくならないうちにシリコン単
結晶粒の成長がとまり、それとは別のシリコン単結晶粒
が新たに成長する。
の中のシリコン単結晶粒の成長は、最初の成長工程が終
了した際に停止する。そして、次の成長工程では、最初
の成長工程で形成されたのとは別のシリコン単結晶粒が
新たに成長する。換言すると、これらの多結晶シリコン
膜の膜中では、粒径が大きくならないうちにシリコン単
結晶粒の成長がとまり、それとは別のシリコン単結晶粒
が新たに成長する。
【００１７】新たに成長したシリコン単結晶粒は、単層
の多結晶シリコン膜を形成する場合に比べ、その粒径が
小さくなる。これは、単層の多結晶シリコン膜を形成す
る場合は単一の成長工程においてシリコン単結晶粒が成
長するのに対し、今の場合はそれよりも短い成長工程で
シリコン単結晶粒が成長し、その成長が抑えられるため
である。
の多結晶シリコン膜を形成する場合に比べ、その粒径が
小さくなる。これは、単層の多結晶シリコン膜を形成す
る場合は単一の成長工程においてシリコン単結晶粒が成
長するのに対し、今の場合はそれよりも短い成長工程で
シリコン単結晶粒が成長し、その成長が抑えられるため
である。
【００１８】そのため、単層の多結晶シリコン膜を形成
する場合に比べ、シリコン単結晶粒の粒径が小さくな
り、シリコン単結晶粒に起因する膜表面の凹凸が小さく
なる。
する場合に比べ、シリコン単結晶粒の粒径が小さくな
り、シリコン単結晶粒に起因する膜表面の凹凸が小さく
なる。
【００１９】
【発明の実施の形態】（１）本発明の概略についての説
明 本願発明者は、本発明に到る経緯の中で次のような仮定
を行った。すなわち、多結晶シリコン膜が形成される過
程では、該多結晶シリコン膜の膜中にシリコン単結晶粒
の「核」となるべきものが存在し、この「核」を中心に
してシリコン単結晶粒が形成されるのではないかと考え
た。これによると、多結晶シリコン膜の膜厚を大きくす
る程、膜中のシリコン単結晶粒も「核」を中心にして大
きく成長するので、該シリコン単結晶粒に起因する多結
晶シリコン膜表面の凹凸も大きくなることになる。
明 本願発明者は、本発明に到る経緯の中で次のような仮定
を行った。すなわち、多結晶シリコン膜が形成される過
程では、該多結晶シリコン膜の膜中にシリコン単結晶粒
の「核」となるべきものが存在し、この「核」を中心に
してシリコン単結晶粒が形成されるのではないかと考え
た。これによると、多結晶シリコン膜の膜厚を大きくす
る程、膜中のシリコン単結晶粒も「核」を中心にして大
きく成長するので、該シリコン単結晶粒に起因する多結
晶シリコン膜表面の凹凸も大きくなることになる。
【００２０】この点に鑑み、本願発明者は、膜厚が厚く
ならないうちに多結晶シリコン膜の成膜を止めて膜中の
シリコン単結晶粒の成長を抑えることにより、多結晶シ
リコン膜表面の凹凸も小さくすることができるという点
を見出した。更に本願発明者は、多結晶シリコン膜の膜
厚を所望に大きくしたい場合は、上のようにして形成し
た多結晶シリコン膜を何層か積層することにより、所望
の膜厚の多結晶シリコン膜を形成する方法を発明した。
この方法について、以下の実施形態において詳細に説明
する。
ならないうちに多結晶シリコン膜の成膜を止めて膜中の
シリコン単結晶粒の成長を抑えることにより、多結晶シ
リコン膜表面の凹凸も小さくすることができるという点
を見出した。更に本願発明者は、多結晶シリコン膜の膜
厚を所望に大きくしたい場合は、上のようにして形成し
た多結晶シリコン膜を何層か積層することにより、所望
の膜厚の多結晶シリコン膜を形成する方法を発明した。
この方法について、以下の実施形態において詳細に説明
する。
【００２１】（２）本発明の実施の形態に係る多結晶シ
リコン膜の形成方法についての説明 図１（ａ）〜（ｄ）、及び図２（ａ）〜（ｃ）は、本発
明の実施の形態に係る多結晶シリコン膜の形成方法につ
いて説明する断面図である。本実施形態では、ＭＯＳト
ランジスタのゲート電極を形成する場合を例にして、本
発明に係る多結晶シリコン膜の形成方法について説明す
る。
リコン膜の形成方法についての説明 図１（ａ）〜（ｄ）、及び図２（ａ）〜（ｃ）は、本発
明の実施の形態に係る多結晶シリコン膜の形成方法につ
いて説明する断面図である。本実施形態では、ＭＯＳト
ランジスタのゲート電極を形成する場合を例にして、本
発明に係る多結晶シリコン膜の形成方法について説明す
る。
【００２２】まず最初に、図１（ａ）に示すように、表
面に熱酸化膜２０２が形成されたｐ型シリコン基板２０
１を用意する。このｐ型シリコン基板２０１と熱酸化膜
２０２とで被形成体２０３が構成される。次に、図１
（ｂ）に示すように、熱酸化膜２０２上に第１の多結晶
シリコン膜２０４ａを形成し、その後、該多結晶シリコ
ン膜２０４ａ上に第２の多結晶シリコン膜２０４ｂを形
成する。そして、これら第１の多結晶シリコン膜２０４
ａと第２の多結晶シリコン膜２０４ｂとにより、多結晶
シリコン膜２０４が構成される。換言すると、多結晶シ
リコン膜２０４は２つの成長工程に分けて形成されたも
のであり、最初の成長工程では第１の多結晶シリコン膜
２０４ａを成長させ、次の成長工程では第２の多結晶シ
リコン膜２０４ｂが成長させられる。
面に熱酸化膜２０２が形成されたｐ型シリコン基板２０
１を用意する。このｐ型シリコン基板２０１と熱酸化膜
２０２とで被形成体２０３が構成される。次に、図１
（ｂ）に示すように、熱酸化膜２０２上に第１の多結晶
シリコン膜２０４ａを形成し、その後、該多結晶シリコ
ン膜２０４ａ上に第２の多結晶シリコン膜２０４ｂを形
成する。そして、これら第１の多結晶シリコン膜２０４
ａと第２の多結晶シリコン膜２０４ｂとにより、多結晶
シリコン膜２０４が構成される。換言すると、多結晶シ
リコン膜２０４は２つの成長工程に分けて形成されたも
のであり、最初の成長工程では第１の多結晶シリコン膜
２０４ａを成長させ、次の成長工程では第２の多結晶シ
リコン膜２０４ｂが成長させられる。
【００２３】ここで、第１の多結晶シリコン膜２０４ａ
の膜厚は１０００Åであり、第２の多結晶シリコン膜２
０４ｂの膜厚は３０００Åである。従って、被形成体２
０３上に膜厚が４０００Å（＝１０００Å＋３０００
Å）の多結晶シリコン膜２０４が形成されることにな
る。なお、これに代えて、第１の多結晶シリコン膜２０
４ａの膜厚を３０００Åにし、第２の多結晶シリコン膜
２０４ｂの膜厚を１０００Åにして多結晶シリコン膜２
０４の膜厚を４０００Åにしても、以下で説明するのと
同様の作用、効果を奏することができる。
の膜厚は１０００Åであり、第２の多結晶シリコン膜２
０４ｂの膜厚は３０００Åである。従って、被形成体２
０３上に膜厚が４０００Å（＝１０００Å＋３０００
Å）の多結晶シリコン膜２０４が形成されることにな
る。なお、これに代えて、第１の多結晶シリコン膜２０
４ａの膜厚を３０００Åにし、第２の多結晶シリコン膜
２０４ｂの膜厚を１０００Åにして多結晶シリコン膜２
０４の膜厚を４０００Åにしても、以下で説明するのと
同様の作用、効果を奏することができる。
【００２４】このように第１の多結晶シリコン膜２０４
ａと第２の多結晶シリコン膜２０４ｂとを積層する際の
成膜シーケンスについて、表１及び図４を参照して説明
する。表１は、第１の多結晶シリコン膜２０４ａと第２
の多結晶シリコン膜２０４ｂを形成する際の成膜条件を
示すものである。そして、図４は、これらの多結晶シリ
コン膜を形成する成膜シーケンスを示すフローチャート
である。
ａと第２の多結晶シリコン膜２０４ｂとを積層する際の
成膜シーケンスについて、表１及び図４を参照して説明
する。表１は、第１の多結晶シリコン膜２０４ａと第２
の多結晶シリコン膜２０４ｂを形成する際の成膜条件を
示すものである。そして、図４は、これらの多結晶シリ
コン膜を形成する成膜シーケンスを示すフローチャート
である。
【００２５】
【表１】
【００２６】まず最初のステップＳ１（図４参照）で
は、第１の多結晶シリコン膜２０４ａを熱酸化膜２０２
上に形成する。これは、表１に示される条件に従い、減
圧ＣＶＤ法（減圧化学的気相成長法）により形成され
る。次のステップＳ２では、ＳｉＨ4 のチャンバ（図示
せず）への供給を停止する。
は、第１の多結晶シリコン膜２０４ａを熱酸化膜２０２
上に形成する。これは、表１に示される条件に従い、減
圧ＣＶＤ法（減圧化学的気相成長法）により形成され
る。次のステップＳ２では、ＳｉＨ4 のチャンバ（図示
せず）への供給を停止する。
【００２７】次いで、ステップＳ３に移行し、チャンバ
内を窒素ガスなどの不活性ガスでパージする。次に、ス
テップＳ４に移行し、第１の多結晶シリコン膜２０４ａ
の表面を酸素を含む雰囲気に曝す。そして所定の時間が
経過した後、ステップＳ５に移行し、表１に示される成
膜条件で第２の多結晶シリコン膜２０４ｂを第１の多結
晶シリコン膜２０４ａ上に形成する。なお、第２の多結
晶シリコン膜２０４ｂは、第１の多結晶シリコン膜２０
４ａと同様に減圧ＣＶＤ法により形成される。
内を窒素ガスなどの不活性ガスでパージする。次に、ス
テップＳ４に移行し、第１の多結晶シリコン膜２０４ａ
の表面を酸素を含む雰囲気に曝す。そして所定の時間が
経過した後、ステップＳ５に移行し、表１に示される成
膜条件で第２の多結晶シリコン膜２０４ｂを第１の多結
晶シリコン膜２０４ａ上に形成する。なお、第２の多結
晶シリコン膜２０４ｂは、第１の多結晶シリコン膜２０
４ａと同様に減圧ＣＶＤ法により形成される。
【００２８】以上により、第１の多結晶シリコン膜２０
４ａと第２の多結晶シリコン膜２０４ｂとを積層して成
る多結晶シリコン膜２０４が被形成体２０３上に積層さ
れた。なお、これらの多結晶シリコン膜（２０４ａ、２
０４ｂ）の膜厚は、表１に示される条件の下で成膜時間
を調整することにより、所望の厚さにすることができ
る。本実施形態においては、第１の多結晶シリコン膜２
０４ａ（膜厚１０００Å）の成膜時間は約１１分であ
り、第２の多結晶シリコン膜２０４ｂ（膜厚３０００
Å）のそれは約３３分である。また、このようにして形
成された第２の多結晶シリコン膜２０４ｂの表面の凹凸
の様子については後述する。
４ａと第２の多結晶シリコン膜２０４ｂとを積層して成
る多結晶シリコン膜２０４が被形成体２０３上に積層さ
れた。なお、これらの多結晶シリコン膜（２０４ａ、２
０４ｂ）の膜厚は、表１に示される条件の下で成膜時間
を調整することにより、所望の厚さにすることができ
る。本実施形態においては、第１の多結晶シリコン膜２
０４ａ（膜厚１０００Å）の成膜時間は約１１分であ
り、第２の多結晶シリコン膜２０４ｂ（膜厚３０００
Å）のそれは約３３分である。また、このようにして形
成された第２の多結晶シリコン膜２０４ｂの表面の凹凸
の様子については後述する。
【００２９】再び図１を参照し、多結晶シリコン膜２０
４の形成後に行われる工程について説明する。上のよう
にして多結晶シリコン膜２０４を形成した後、図１
（ｃ）に示すように、この多結晶シリコン膜２０４にＰ
（リン）を拡散する。この拡散は、多結晶シリコン膜２
０４の電気抵抗を小さくし、所望の電気的特性を得るた
めに行われるものである。そして、これはｐ型シリコン
基板２０１を８００℃〜１０００℃に加熱した状態でＰ
（リン）を含む反応ガス中に第２の多結晶シリコン膜２
０４ｂの表面を曝すことにより行われる。
４の形成後に行われる工程について説明する。上のよう
にして多結晶シリコン膜２０４を形成した後、図１
（ｃ）に示すように、この多結晶シリコン膜２０４にＰ
（リン）を拡散する。この拡散は、多結晶シリコン膜２
０４の電気抵抗を小さくし、所望の電気的特性を得るた
めに行われるものである。そして、これはｐ型シリコン
基板２０１を８００℃〜１０００℃に加熱した状態でＰ
（リン）を含む反応ガス中に第２の多結晶シリコン膜２
０４ｂの表面を曝すことにより行われる。
【００３０】次いで、図１（ｄ）に示すように、第２の
多結晶シリコン膜２０４ｂ上にフォトレジスト２０５を
塗布する。次に、図２（ａ）に示すように、フォトレジ
スト２０５をパターニングする。このパターニングは、
フォトレジスト２０５を露光、現像し、ゲート電極とな
らない部分に形成されているフォトレジスト２０５を除
去することにより行われる。
多結晶シリコン膜２０４ｂ上にフォトレジスト２０５を
塗布する。次に、図２（ａ）に示すように、フォトレジ
スト２０５をパターニングする。このパターニングは、
フォトレジスト２０５を露光、現像し、ゲート電極とな
らない部分に形成されているフォトレジスト２０５を除
去することにより行われる。
【００３１】続いて、図２（ｂ）に示すように、除去さ
れずに残っているフォトレジスト２０５をエッチングマ
スクにし、その下に形成されている第１の多結晶シリコ
ン膜２０４ａと第２の多結晶シリコン膜２０４ｂとをエ
ッチングして除去する。このエッチングは、反応性イオ
ンエッチング（ＲＩＥ）等により行われるものである。
そして、このエッチングの後に、エッチングマスクとし
て用いたフォトレジストを除去する。これにより、熱酸
化膜２０２上にゲート電極２０６が形成されたことにな
る。
れずに残っているフォトレジスト２０５をエッチングマ
スクにし、その下に形成されている第１の多結晶シリコ
ン膜２０４ａと第２の多結晶シリコン膜２０４ｂとをエ
ッチングして除去する。このエッチングは、反応性イオ
ンエッチング（ＲＩＥ）等により行われるものである。
そして、このエッチングの後に、エッチングマスクとし
て用いたフォトレジストを除去する。これにより、熱酸
化膜２０２上にゲート電極２０６が形成されたことにな
る。
【００３２】次いで、図２（ｃ）に示すように、表面全
体をウエットエッチング液に曝す。このとき、先に形成
されたゲート電極２０６がエッチングマスクとして機能
するので、該ゲート電極２０６の下に形成されている熱
酸化膜２０２のみが残り、その他の部分に形成されてい
る熱酸化膜２０２が除去される。以上により、ｐ型シリ
コン基板２０１上に、多結晶シリコンから成るＭＯＳト
ランジスタのゲート電極２０６が熱酸化膜２０２を介し
て形成された。この後は、イオン注入工程や拡散工程に
より、ソース領域及びドレイン領域がｐ型シリコン基板
２０１に形成される。
体をウエットエッチング液に曝す。このとき、先に形成
されたゲート電極２０６がエッチングマスクとして機能
するので、該ゲート電極２０６の下に形成されている熱
酸化膜２０２のみが残り、その他の部分に形成されてい
る熱酸化膜２０２が除去される。以上により、ｐ型シリ
コン基板２０１上に、多結晶シリコンから成るＭＯＳト
ランジスタのゲート電極２０６が熱酸化膜２０２を介し
て形成された。この後は、イオン注入工程や拡散工程に
より、ソース領域及びドレイン領域がｐ型シリコン基板
２０１に形成される。
【００３３】ここで、図１（ｂ）に示される工程で形成
された第２の多結晶シリコン膜２０４ｂの表面の凹凸の
様子について、図３を参照しながら説明する。図３は、
図１（ｂ）のＡ部の拡大断面図である。図３に示される
ように、第２の多結晶シリコン膜２０４ｂの表面には、
膜中に形成されたシリコン単結晶粒に起因する凹凸が形
成されている。図中に示されるｈ２は、この凹凸の高さ
を表すものである。本願発明者は、このｈ２が、多結晶
シリコン膜２０４の膜厚Ｈ（図１（ｂ）参照）の概略１
／１００になることを確かめた。従って、膜厚が４００
０Åである本実施形態の場合、ｈ２は約４０Åとなる。
この結果は、凹凸の高さｈ１（図８（ａ）参照）が多結
晶シリコン膜１０３の膜厚Ｈ（図６（ｂ）参照）の１／
１０である従来例と比較して、格段に小さい値となって
いる。
された第２の多結晶シリコン膜２０４ｂの表面の凹凸の
様子について、図３を参照しながら説明する。図３は、
図１（ｂ）のＡ部の拡大断面図である。図３に示される
ように、第２の多結晶シリコン膜２０４ｂの表面には、
膜中に形成されたシリコン単結晶粒に起因する凹凸が形
成されている。図中に示されるｈ２は、この凹凸の高さ
を表すものである。本願発明者は、このｈ２が、多結晶
シリコン膜２０４の膜厚Ｈ（図１（ｂ）参照）の概略１
／１００になることを確かめた。従って、膜厚が４００
０Åである本実施形態の場合、ｈ２は約４０Åとなる。
この結果は、凹凸の高さｈ１（図８（ａ）参照）が多結
晶シリコン膜１０３の膜厚Ｈ（図６（ｂ）参照）の１／
１０である従来例と比較して、格段に小さい値となって
いる。
【００３４】この理由は以下のように考えられる。すな
わち、第１の多結晶シリコン膜２０４ａを形成後、該多
結晶シリコン膜２０４ａの表面を酸素を含む雰囲気に曝
したため（図４、ステップＳ４参照）、膜中のシリコン
単結晶粒の成長がこの段階で停止する。そして、この後
に形成される第２の多結晶シリコン膜２０４ｂの膜中で
は、第１の多結晶シリコン膜中におけるのとは別の
「核」を中心にしてシリコン単結晶粒の成長が始まる。
従って、多結晶シリコン膜を積層しない場合と比較し
て、「核」を中心にしたシリコン単結晶粒の成長が十分
に行われないため、該シリコン単結晶粒の粒径が小さく
なり、表面の凹凸も小さくなる。
わち、第１の多結晶シリコン膜２０４ａを形成後、該多
結晶シリコン膜２０４ａの表面を酸素を含む雰囲気に曝
したため（図４、ステップＳ４参照）、膜中のシリコン
単結晶粒の成長がこの段階で停止する。そして、この後
に形成される第２の多結晶シリコン膜２０４ｂの膜中で
は、第１の多結晶シリコン膜中におけるのとは別の
「核」を中心にしてシリコン単結晶粒の成長が始まる。
従って、多結晶シリコン膜を積層しない場合と比較し
て、「核」を中心にしたシリコン単結晶粒の成長が十分
に行われないため、該シリコン単結晶粒の粒径が小さく
なり、表面の凹凸も小さくなる。
【００３５】更に、本願発明者は、多結晶シリコン膜２
０４にＰ（リン）を拡散後（図１（ｃ）に示される工程
の後）も、第２の多結晶シリコン膜２０４ｂの表面の凹
凸が大きくならないことを発見した。この理由は不明で
あるが、Ｐ（リン）を拡散後に表面の凹凸が大きくなる
従来例と比較して、ゲート電極２０６（図２（ｃ）参
照）の電気的特性が向上することが期待される。また、
第２の多結晶シリコン膜２０４ｂの表面の凹凸が従来に
比べて小さいので、膜厚が均一になるようにフォトレジ
スト２０５を塗布（図１（ｄ）参照）でき、フォトレジ
スト２０５のパターニング（図２（ａ）参照）を従来に
比べて精度良く行うことができる。そのため、エッチン
グマスクとしてフォトレジスト２０５を用いて形成され
るゲート電極２０６の加工精度も従来に比べて向上させ
ることができる。
０４にＰ（リン）を拡散後（図１（ｃ）に示される工程
の後）も、第２の多結晶シリコン膜２０４ｂの表面の凹
凸が大きくならないことを発見した。この理由は不明で
あるが、Ｐ（リン）を拡散後に表面の凹凸が大きくなる
従来例と比較して、ゲート電極２０６（図２（ｃ）参
照）の電気的特性が向上することが期待される。また、
第２の多結晶シリコン膜２０４ｂの表面の凹凸が従来に
比べて小さいので、膜厚が均一になるようにフォトレジ
スト２０５を塗布（図１（ｄ）参照）でき、フォトレジ
スト２０５のパターニング（図２（ａ）参照）を従来に
比べて精度良く行うことができる。そのため、エッチン
グマスクとしてフォトレジスト２０５を用いて形成され
るゲート電極２０６の加工精度も従来に比べて向上させ
ることができる。
【００３６】なお、本実施形態では、多結晶シリコン膜
２０４は２つの成長工程に分けて形成され、２層の多結
晶シリコン膜（２０４ａ、２０４ｂ）により構成され
た。しかしながら、本発明はこれに限られるものではな
く、図５に示すように、３つの成長工程に分けて多結晶
シリコン膜２０４を形成しても良い。すなわち、第２の
多結晶シリコン膜２０４ｂ上に第３の多結晶シリコン膜
２０４ｃを形成し、第１〜第３の多結晶シリコン膜によ
り、多結晶シリコン膜２０４を構成しても良い。
２０４は２つの成長工程に分けて形成され、２層の多結
晶シリコン膜（２０４ａ、２０４ｂ）により構成され
た。しかしながら、本発明はこれに限られるものではな
く、図５に示すように、３つの成長工程に分けて多結晶
シリコン膜２０４を形成しても良い。すなわち、第２の
多結晶シリコン膜２０４ｂ上に第３の多結晶シリコン膜
２０４ｃを形成し、第１〜第３の多結晶シリコン膜によ
り、多結晶シリコン膜２０４を構成しても良い。
【００３７】この場合の膜厚は、第１の多結晶シリコン
膜２０４ａが１０００Å、第２の多結晶シリコン膜２０
４ｂが２０００Å、第３の多結晶シリコン膜２０４ｃが
１０００Åであり、多結晶シリコン膜２０４の膜厚は４
０００Åとなる。そして、これらの多結晶シリコン膜
（２０４ａ、２０４ｂ、２０４ｃ）は、表１に示される
成膜条件に従って減圧ＣＶＤ法により形成される。
膜２０４ａが１０００Å、第２の多結晶シリコン膜２０
４ｂが２０００Å、第３の多結晶シリコン膜２０４ｃが
１０００Åであり、多結晶シリコン膜２０４の膜厚は４
０００Åとなる。そして、これらの多結晶シリコン膜
（２０４ａ、２０４ｂ、２０４ｃ）は、表１に示される
成膜条件に従って減圧ＣＶＤ法により形成される。
【００３８】また、第２の多結晶シリコン膜２０４ｂ
は、成膜後にその表面が酸素を含む雰囲気に曝される。
その後、所定の時間が経過した後に、第２の多結晶シリ
コン膜２０４ｂ上に第３の多結晶シリコン膜２０４ｃが
形成される。先に説明した第２の多結晶シリコン膜と同
様に、このようにして形成された第３の多結晶シリコン
膜２０４ｃの表面の凹凸は、従来に比べて小さいものと
なる。
は、成膜後にその表面が酸素を含む雰囲気に曝される。
その後、所定の時間が経過した後に、第２の多結晶シリ
コン膜２０４ｂ上に第３の多結晶シリコン膜２０４ｃが
形成される。先に説明した第２の多結晶シリコン膜と同
様に、このようにして形成された第３の多結晶シリコン
膜２０４ｃの表面の凹凸は、従来に比べて小さいものと
なる。
【００３９】なお、本実施形態では、多結晶シリコン膜
２０４の膜厚が４０００Åの場合について説明したが、
多結晶シリコン膜２０４の膜厚はこれに限られるもので
はない。例えば、多結晶シリコン膜２０４の膜厚を約１
００〜１００００Åとしても上で説明したのと同様の作
用、及び効果を奏することができる。更に、本実施形態
ではＭＯＳトランジスタのゲート電極を形成する場合を
例にし、本発明に係る多結晶シリコン膜の形成方法につ
いて説明したが、本発明はＭＯＳトランジスタのゲート
電極にのみ限定されるものではない。例えば、ＣＣＤの
水平及び垂直電荷転送電極にも適用することができる。
２０４の膜厚が４０００Åの場合について説明したが、
多結晶シリコン膜２０４の膜厚はこれに限られるもので
はない。例えば、多結晶シリコン膜２０４の膜厚を約１
００〜１００００Åとしても上で説明したのと同様の作
用、及び効果を奏することができる。更に、本実施形態
ではＭＯＳトランジスタのゲート電極を形成する場合を
例にし、本発明に係る多結晶シリコン膜の形成方法につ
いて説明したが、本発明はＭＯＳトランジスタのゲート
電極にのみ限定されるものではない。例えば、ＣＣＤの
水平及び垂直電荷転送電極にも適用することができる。
【００４０】
【発明の効果】以上説明したように、本発明に係る多結
晶シリコン膜の形成方法によれば、多結晶シリコン膜を
複数の成長工程に分けて形成した。これにより、膜中の
シリコン単結晶粒の成長が抑えられ、該シリコン単結晶
粒に起因する膜表面の凹凸を従来にくらべて小さくする
ことができる。
晶シリコン膜の形成方法によれば、多結晶シリコン膜を
複数の成長工程に分けて形成した。これにより、膜中の
シリコン単結晶粒の成長が抑えられ、該シリコン単結晶
粒に起因する膜表面の凹凸を従来にくらべて小さくする
ことができる。
【図１】本発明の実施の形態に係る多結晶シリコン膜の
形成方法について説明する断面図（その１）である。
形成方法について説明する断面図（その１）である。
【図２】本発明の実施の形態に係る多結晶シリコン膜の
形成方法について説明する断面図（その２）である。
形成方法について説明する断面図（その２）である。
【図３】図１（ｂ）のＡ部の拡大断面図である。
【図４】本発明の実施の形態に係る多結晶シリコン膜の
形成方法の成膜シーケンスを示すフローチャートであ
る。
形成方法の成膜シーケンスを示すフローチャートであ
る。
【図５】本発明の実施の形態に係る多結晶シリコン膜の
形成方法の他の例について示す断面図である。
形成方法の他の例について示す断面図である。
【図６】従来例に係る多結晶シリコン膜の形成方法につ
いて示す断面図（その１）である。
いて示す断面図（その１）である。
【図７】従来例に係る多結晶シリコン膜の形成方法につ
いて示す断面図（その２）である。
いて示す断面図（その２）である。
【図８】図８（ａ）は図６（ｂ）のＡ部の拡大断面図で
あり、図８（ｂ）は図６（ｃ）のＡ部の拡大断面図であ
る。
あり、図８（ｂ）は図６（ｃ）のＡ部の拡大断面図であ
る。
１０１、２０１・・・・・・・ｐ型シリコン基板、 １０２、２０２・・・・・・・熱酸化膜、 １０３、２０４・・・・・・・多結晶シリコン膜、 １０３ａ、２０６・・・・・・ゲート電極、 １０４、２０５・・・・・・・フォトレジスト、 ２０３・・・・・・・・・・・被形成体、 ２０４ａ・・・・・・・・・・第１の多結晶シリコン
膜、 ２０４ｂ・・・・・・・・・・第２の多結晶シリコン
膜、 ２０４ｃ・・・・・・・・・・第３の多結晶シリコン
膜。
膜、 ２０４ｂ・・・・・・・・・・第２の多結晶シリコン
膜、 ２０４ｃ・・・・・・・・・・第３の多結晶シリコン
膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 (72)発明者 斎藤 牧 宮城県黒川郡大和町松坂平１丁目６番地 富士フイルムマイクロデバイス株式会社内 Ｆターム(参考） 4K030 AA06 BA29 BB03 DA08 LA11 4M104 AA01 BB01 BB37 CC05 DD21 DD43 DD55 DD65 FF13 GG09 GG17 HH12 4M118 AA10 DA20 5F040 DA04 DA15 DC01 EC01 EC02 EC04 EC06 ED03 FB04 FC21 5F045 AA06 AB03 AC01 AD09 AE19 BB18 DA52
Claims (5)
- 【請求項１】 多結晶シリコン膜の形成方法において、 前記多結晶シリコン膜を複数の成長工程に分けて形成
し、シリコン単結晶粒の成長を抑えたことを特徴とする
多結晶シリコン膜の形成方法。 - 【請求項２】 前記成長工程は、該成長工程で形成した
多結晶シリコン膜の表面を酸素を含む雰囲気に曝す工程
を含むことを特徴とする請求項１に記載の多結晶シリコ
ン膜の形成方法。 - 【請求項３】 前記成長工程は、減圧化学的気相成長法
で行われることを特徴とする請求項１又は請求項２に記
載の多結晶シリコン膜の形成方法。 - 【請求項４】 前記多結晶シリコン膜の膜厚は、１００
Å以上１００００Å以下であることを特徴とする請求項
１から請求項３のいずれか一に記載の多結晶シリコン膜
の形成方法。 - 【請求項５】 請求項１から請求項４のいずれか一に記
載の多結晶シリコン膜の形成方法により形成された多結
晶シリコン膜を備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014322A JP2001210593A (ja) | 2000-01-24 | 2000-01-24 | 多結晶シリコン膜の形成方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014322A JP2001210593A (ja) | 2000-01-24 | 2000-01-24 | 多結晶シリコン膜の形成方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001210593A true JP2001210593A (ja) | 2001-08-03 |
Family
ID=18541796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000014322A Withdrawn JP2001210593A (ja) | 2000-01-24 | 2000-01-24 | 多結晶シリコン膜の形成方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001210593A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005026657A (ja) * | 2003-06-30 | 2005-01-27 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| US7358197B2 (en) * | 2003-10-23 | 2008-04-15 | United Microelectronics Corp. | Method for avoiding polysilicon film over etch abnormal |
| US9356110B2 (en) | 2013-02-26 | 2016-05-31 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| WO2021149380A1 (ja) * | 2020-01-24 | 2021-07-29 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置及び撮像装置の製造方法、電子機器 |
-
2000
- 2000-01-24 JP JP2000014322A patent/JP2001210593A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005026657A (ja) * | 2003-06-30 | 2005-01-27 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| US7358197B2 (en) * | 2003-10-23 | 2008-04-15 | United Microelectronics Corp. | Method for avoiding polysilicon film over etch abnormal |
| US9356110B2 (en) | 2013-02-26 | 2016-05-31 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| WO2021149380A1 (ja) * | 2020-01-24 | 2021-07-29 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置及び撮像装置の製造方法、電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070403 |