JP2001209589A - プロセッサバス上のメモリ診断方法 - Google Patents
プロセッサバス上のメモリ診断方法Info
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Abstract
(57)【要約】
【課題】 本発明はプロセッサバス上のメモリ診断方法
に関し、試験時間の短縮を図ることができるプロセッサ
バス上のメモリ診断方法を提供することを目的としてい
る。 【解決手段】 チェックデータ部分のリード・ライト試
験の方法であって、メモリ試験のライト時に、チェック
データ部分にはデータ部のある特定部分と同じデータを
同時にライトするように構成する。
に関し、試験時間の短縮を図ることができるプロセッサ
バス上のメモリ診断方法を提供することを目的としてい
る。 【解決手段】 チェックデータ部分のリード・ライト試
験の方法であって、メモリ試験のライト時に、チェック
データ部分にはデータ部のある特定部分と同じデータを
同時にライトするように構成する。
Description
【0001】
【発明の属する技術分野】本発明はプロセッサバス上の
メモリ診断方法に関し、更に詳しくはプロセッサバス上
のリード・ライト可能なメモリのメモリ診断方法に関す
る。
メモリ診断方法に関し、更に詳しくはプロセッサバス上
のリード・ライト可能なメモリのメモリ診断方法に関す
る。
【0002】
【従来の技術】従来、プロセッサバス上のメモリにおい
て、回路的に付与されるチェックデータ部分のリード・
ライト試験の方法は、データ部分とチェックデータ部分
をバス上で切り換えることにより、診断を別々に行って
いる。
て、回路的に付与されるチェックデータ部分のリード・
ライト試験の方法は、データ部分とチェックデータ部分
をバス上で切り換えることにより、診断を別々に行って
いる。
【0003】図8は従来システムの構成例を示すブロッ
ク図である。図において、BはMPUバス、1は該MP
UバスBに接続されるMPU、2はD00〜D31まで
の32ビットのデータを受けて、ライト(書き込み)信
号でアクティブになるゲートバッファで、その出力は2
方に分岐している。3は一方の分岐のデータD00〜D
31を受けてチェックデータを付与するチェックデータ
付与回路、4は他方の分岐のデータD00〜D31及び
チェックデータ付与回路3の出力データを受け、ライト
信号によりアクティブになるゲートバッファである。チ
ェックデータ付与回路3の出力としては、例えばD32
〜D39までの8ビットデータが用いられる。
ク図である。図において、BはMPUバス、1は該MP
UバスBに接続されるMPU、2はD00〜D31まで
の32ビットのデータを受けて、ライト(書き込み)信
号でアクティブになるゲートバッファで、その出力は2
方に分岐している。3は一方の分岐のデータD00〜D
31を受けてチェックデータを付与するチェックデータ
付与回路、4は他方の分岐のデータD00〜D31及び
チェックデータ付与回路3の出力データを受け、ライト
信号によりアクティブになるゲートバッファである。チ
ェックデータ付与回路3の出力としては、例えばD32
〜D39までの8ビットデータが用いられる。
【0004】5はゲートバッファ4の出力を受け、通常
動作時と診断時とで信号の切り換えを行なうセレクタで
ある。該セレクタ5は通常は“0”が選択され、試験時
には“1”が選択される。“0”が選択された時にはD
00〜D31が選択され、“1”が選択された時(診断
時)にはD32〜D39が選択される。
動作時と診断時とで信号の切り換えを行なうセレクタで
ある。該セレクタ5は通常は“0”が選択され、試験時
には“1”が選択される。“0”が選択された時にはD
00〜D31が選択され、“1”が選択された時(診断
時)にはD32〜D39が選択される。
【0005】6は、セレクタ5の出力を受けてリード
(読み出し)信号によりアクティブになるゲートバッフ
ァで、その出力は2方に分岐している。9は一方の分岐
をリード信号によりアクティブにして通過させるゲート
バッファで、その出力はMPU1に接続されている。2
0は、他方の分岐を受けて、チェックデータの検出を行
なう検出回路部である。該検出回路部20において、7
は読み出されたD00〜D31までのデータを受けてチ
ェックデータを付与するチェックデータ付与回路、8は
該チェックデータ付与回路7の出力であるD32〜D3
9の8ビットデータを一方の入力に、メモリに記憶され
ていたチェックデータD32〜D39の8ビットデータ
を他方の入力に受けて照合する照合部である。
(読み出し)信号によりアクティブになるゲートバッフ
ァで、その出力は2方に分岐している。9は一方の分岐
をリード信号によりアクティブにして通過させるゲート
バッファで、その出力はMPU1に接続されている。2
0は、他方の分岐を受けて、チェックデータの検出を行
なう検出回路部である。該検出回路部20において、7
は読み出されたD00〜D31までのデータを受けてチ
ェックデータを付与するチェックデータ付与回路、8は
該チェックデータ付与回路7の出力であるD32〜D3
9の8ビットデータを一方の入力に、メモリに記憶され
ていたチェックデータD32〜D39の8ビットデータ
を他方の入力に受けて照合する照合部である。
【0006】10は、セレクタ5と接続され、D00〜
D31までの32ビットのデータを記憶するデータメモ
リ、11はセレクタ5と接続され、D32〜D39まで
のチェックデータを記憶するチェックデータメモリであ
る。このように構成された回路の動作を説明すれば、以
下の通りである。
D31までの32ビットのデータを記憶するデータメモ
リ、11はセレクタ5と接続され、D32〜D39まで
のチェックデータを記憶するチェックデータメモリであ
る。このように構成された回路の動作を説明すれば、以
下の通りである。
【0007】(通常動作)この時のセレクタは、“0”
に設定される。ライト時、MPU1から出力されたデー
タD00〜D31はゲートバッファ2を通過してセレク
タ5に入る。一方、チェックデータ付与回路3は、入力
データD00〜D31に対するチェックデータ8ビット
D32〜D39を生成し、その出力はセレクタ5に入
る。この結果、データメモリ10には、データD00〜
D31が記憶され、チェックデータメモリ11には、チ
ェックデータD32〜D39が記憶される。
に設定される。ライト時、MPU1から出力されたデー
タD00〜D31はゲートバッファ2を通過してセレク
タ5に入る。一方、チェックデータ付与回路3は、入力
データD00〜D31に対するチェックデータ8ビット
D32〜D39を生成し、その出力はセレクタ5に入
る。この結果、データメモリ10には、データD00〜
D31が記憶され、チェックデータメモリ11には、チ
ェックデータD32〜D39が記憶される。
【0008】リード時、データメモリ10から読み出さ
れたデータD00〜D31はセレクタ5に入る。一方、
チェックデータメモリ11から読み出されたデータD3
2〜D39もセレクタ5に入る。読み出されたデータD
00〜D31は、ゲートバッファ9を介してMPU1に
入る。
れたデータD00〜D31はセレクタ5に入る。一方、
チェックデータメモリ11から読み出されたデータD3
2〜D39もセレクタ5に入る。読み出されたデータD
00〜D31は、ゲートバッファ9を介してMPU1に
入る。
【0009】一方、チェックデータ付与回路7は、入力
された読み出しデータD00〜D31を受けてチェック
データD32〜D39を生成する。このチェックデータ
8ビットは照合部8の一方の入力に入る。チェックデー
タメモリ11から読み出されたチェックデータD32〜
D39は、照合部8の他方の入力に入る。照合部8は、
これら双方のデータを比較照合して、データの正常性を
チェックする。双方のデータが一致した時には、読み出
されたデータは正常であり、双方のデータが不一致の場
合には読み出されたデータは異常である。この照合結
果、MPU1に通知される。
された読み出しデータD00〜D31を受けてチェック
データD32〜D39を生成する。このチェックデータ
8ビットは照合部8の一方の入力に入る。チェックデー
タメモリ11から読み出されたチェックデータD32〜
D39は、照合部8の他方の入力に入る。照合部8は、
これら双方のデータを比較照合して、データの正常性を
チェックする。双方のデータが一致した時には、読み出
されたデータは正常であり、双方のデータが不一致の場
合には読み出されたデータは異常である。この照合結
果、MPU1に通知される。
【0010】(チェック時の動作)先ず、データメモリ
10のリード・ライト試験を行なう。この時、MPU1
はセレクタ5を通常(=“0”)に設定し、データメモ
リ10のリード・ライト試験を行なう。即ち、MPU1
はチェックデータD00〜D31を出力する。この出力
データは、ゲートバッファ2とゲートバッファ4を介し
てセレクタ5に入り、セレクタ5から読み出されてデー
タメモリ10に入り書き込まれる。次に、データメモリ
10から読み出されたデータD00〜D31は、セレク
タ5を介してゲートバッファ6に入り、該ゲートバッフ
ァ6からゲートバッファ9を介してMPU1に与えられ
る。MPU1は出力したデータと入力したデータとを比
較してその正常性をチェックする。この時、検出回路部
20のチェック結果はマスクされる。
10のリード・ライト試験を行なう。この時、MPU1
はセレクタ5を通常(=“0”)に設定し、データメモ
リ10のリード・ライト試験を行なう。即ち、MPU1
はチェックデータD00〜D31を出力する。この出力
データは、ゲートバッファ2とゲートバッファ4を介し
てセレクタ5に入り、セレクタ5から読み出されてデー
タメモリ10に入り書き込まれる。次に、データメモリ
10から読み出されたデータD00〜D31は、セレク
タ5を介してゲートバッファ6に入り、該ゲートバッフ
ァ6からゲートバッファ9を介してMPU1に与えられ
る。MPU1は出力したデータと入力したデータとを比
較してその正常性をチェックする。この時、検出回路部
20のチェック結果はマスクされる。
【0011】次に、チェックデータメモリ11のリード
・ライト試験を行なう。この時、MPU1は、セレクタ
5を診断側(=“1”)に設定する。そして、データバ
スのD00〜D08を、チェック用データに割り当てて
出力する。ゲートバッファ2からゲートバッファ4を通
過したチェックデータは、セレクタ5を介してチェック
データメモリ11に書き込まれる。この時、D00のデ
ータがD32に対応し、D01のデータがD33に対応
する。以下、同様に対応し、最後にデータD07のデー
タがD39に対応する。つまり、もとのデータのD00
〜D07がチェックデータメモリのD32〜D39に書
き込まれる。
・ライト試験を行なう。この時、MPU1は、セレクタ
5を診断側(=“1”)に設定する。そして、データバ
スのD00〜D08を、チェック用データに割り当てて
出力する。ゲートバッファ2からゲートバッファ4を通
過したチェックデータは、セレクタ5を介してチェック
データメモリ11に書き込まれる。この時、D00のデ
ータがD32に対応し、D01のデータがD33に対応
する。以下、同様に対応し、最後にデータD07のデー
タがD39に対応する。つまり、もとのデータのD00
〜D07がチェックデータメモリのD32〜D39に書
き込まれる。
【0012】次に、チェックデータメモリ11のデータ
が読み出されて、セレクタ5を介してゲートバッファ6
に入る。ゲートバッファ6から出力されたデータは、ゲ
ートバッファ9を介してMPU1に入る。MPU1は、
出力したデータと入力したデータとを比較してその正常
性をチェックする。この時、検出回路20のチェック結
果はマスクされる。
が読み出されて、セレクタ5を介してゲートバッファ6
に入る。ゲートバッファ6から出力されたデータは、ゲ
ートバッファ9を介してMPU1に入る。MPU1は、
出力したデータと入力したデータとを比較してその正常
性をチェックする。この時、検出回路20のチェック結
果はマスクされる。
【0013】図9は従来システムの他の構成例を示すブ
ロック図である。図において、1はMPU、B1は32
ビットのデータバス、B2は32ビットのアドレスバス
である。30は、これらデータバスB1及びアドレスバ
スB2と接続され、メモリを制御するメモリ制御部であ
る。該メモリ制御部30内には、メモリチップを選択す
るメモリ選択部31が設けられている。
ロック図である。図において、1はMPU、B1は32
ビットのデータバス、B2は32ビットのアドレスバス
である。30は、これらデータバスB1及びアドレスバ
スB2と接続され、メモリを制御するメモリ制御部であ
る。該メモリ制御部30内には、メモリチップを選択す
るメモリ選択部31が設けられている。
【0014】12は複数(n個)のメモリであり、#1
〜#nまで設けられている。そして、これら複数のメモ
リによりアドレス空間を構成している。メモリ制御部3
0からは、32本の信号線とn本のチップセレクト線が
出力される。チップセレクト線は、1本ずつ各メモリ1
2に入る。データ線は、各メモリ12に共通に接続され
ている。このように構成された回路のチェック動作を説
明すれば、以下の通りである。
〜#nまで設けられている。そして、これら複数のメモ
リによりアドレス空間を構成している。メモリ制御部3
0からは、32本の信号線とn本のチップセレクト線が
出力される。チップセレクト線は、1本ずつ各メモリ1
2に入る。データ線は、各メモリ12に共通に接続され
ている。このように構成された回路のチェック動作を説
明すれば、以下の通りである。
【0015】先ず、メモリ選択部31が#1のメモリ1
2に対してチップセレクト信号を出力する。この結果、
#の1のメモリ12のみアクティブになり、MPU1は
32ビットのデータを出力する。そして、この32ビッ
トのデータは、#1のメモリ12に書き込まれる。次
に、MPU1は#の1のメモリ12から書き込んだデー
タを読み出し、出力したデータとの照合を行なう。次
に、MPU1は、#2のメモリ12に対して32ビット
のデータを書き込む。そして、#2のメモリ12から書
き込んだデータを読み出し、出力データとの照合を行な
う。このようにして、各メモリ12毎にメモリ12の正
常性のチェックが行われる。
2に対してチップセレクト信号を出力する。この結果、
#の1のメモリ12のみアクティブになり、MPU1は
32ビットのデータを出力する。そして、この32ビッ
トのデータは、#1のメモリ12に書き込まれる。次
に、MPU1は#の1のメモリ12から書き込んだデー
タを読み出し、出力したデータとの照合を行なう。次
に、MPU1は、#2のメモリ12に対して32ビット
のデータを書き込む。そして、#2のメモリ12から書
き込んだデータを読み出し、出力データとの照合を行な
う。このようにして、各メモリ12毎にメモリ12の正
常性のチェックが行われる。
【0016】
【発明が解決しようとする課題】前述した従来の技術の
場合、データ部とチェックデータ部のリード・ライト試
験を別々に行なうため、試験時間がかかるという問題が
ある。また、メモリ自体の試験を行なう場合にも、各メ
モリ毎に試験を行なう結果、試験時間がかかるという問
題がある。
場合、データ部とチェックデータ部のリード・ライト試
験を別々に行なうため、試験時間がかかるという問題が
ある。また、メモリ自体の試験を行なう場合にも、各メ
モリ毎に試験を行なう結果、試験時間がかかるという問
題がある。
【0017】本発明はこのような課題に鑑みてなされた
ものであって、試験時間の短縮を図ることができるプロ
セッサバス上のメモリ診断方法を提供することを目的と
している。
ものであって、試験時間の短縮を図ることができるプロ
セッサバス上のメモリ診断方法を提供することを目的と
している。
【0018】
【課題を解決するための手段】(1)図1は第1の発明
の原理ブロック図である。図8と同一のものは、同一の
符号を付して示す。図において、BはMPUバス、13
はMPUバスBに接続されるI/O装置、14は同じく
MPUバスBに接続されるその他のメモリである。1は
MPUバスBに接続されるI/O装置13及びメモリ1
4等の各種制御を行なうMPUである。
の原理ブロック図である。図8と同一のものは、同一の
符号を付して示す。図において、BはMPUバス、13
はMPUバスBに接続されるI/O装置、14は同じく
MPUバスBに接続されるその他のメモリである。1は
MPUバスBに接続されるI/O装置13及びメモリ1
4等の各種制御を行なうMPUである。
【0019】40は、MPUバスBと接続されるメモリ
制御部で、データメモリ10とチェックデータメモリ1
1を制御する。41はデータメモリ10及びチェックデ
ータメモリ11のデータをチェックするデータチェック
部で、メモリ制御部40内に設けられる。ここで、MP
Uバスを32ビットバスとすると、MPUバス側は32
本の信号線よりなり、メモリ側はデータ32ビットとチ
ェックビット8ビットの合計40本の信号線よりなる。
制御部で、データメモリ10とチェックデータメモリ1
1を制御する。41はデータメモリ10及びチェックデ
ータメモリ11のデータをチェックするデータチェック
部で、メモリ制御部40内に設けられる。ここで、MP
Uバスを32ビットバスとすると、MPUバス側は32
本の信号線よりなり、メモリ側はデータ32ビットとチ
ェックビット8ビットの合計40本の信号線よりなる。
【0020】データチェック部41は、MPUバスBか
らのライト時には、32ビットのデータ部に8ビットの
チェックデータを付与し、データメモリ10とチェック
データメモリ11の各々にライトする。
らのライト時には、32ビットのデータ部に8ビットの
チェックデータを付与し、データメモリ10とチェック
データメモリ11の各々にライトする。
【0021】また、データチェック部41は、MPUバ
スBからのリード時には、データメモリ10からリード
したデータをMPU1に返送すると共に、データメモリ
10からリードしたデータと、チェックデータメモリ1
1からリードした値を比較照合し、その結果をMPU1
に返送する。
スBからのリード時には、データメモリ10からリード
したデータをMPU1に返送すると共に、データメモリ
10からリードしたデータと、チェックデータメモリ1
1からリードした値を比較照合し、その結果をMPU1
に返送する。
【0022】このように構成すれば、通常のデータメモ
リ10とチェックデータメモリ11にそれぞれ通常のデ
ータとチェックデータを同時にライトすることができ
る。
リ10とチェックデータメモリ11にそれぞれ通常のデ
ータとチェックデータを同時にライトすることができ
る。
【0023】(2)請求項2記載の発明は、チェックデ
ータ部分のリード・ライト試験の方法であって、メモリ
試験のリード時に、チェックデータ部分にライトしたの
と同じ特定部分のデータを照合することを特徴とする。
ータ部分のリード・ライト試験の方法であって、メモリ
試験のリード時に、チェックデータ部分にライトしたの
と同じ特定部分のデータを照合することを特徴とする。
【0024】このように構成すれば、チェックデータメ
モリに書き込まれたデータを読み出し、ライトした特定
部分のデータと照合することにより、チェックデータメ
モリの正常性をチェックすることができる。
モリに書き込まれたデータを読み出し、ライトした特定
部分のデータと照合することにより、チェックデータメ
モリの正常性をチェックすることができる。
【0025】(3)図2は第2の発明の原理ブロック図
である。図9と同一のものは、同一の符号を付して示
す。図において、1はMPU、B1はMPU1と接続さ
れるデータバス、B2はMPU1と接続されるアドレス
バス、30はこれらバスと接続されるメモリ制御部であ
る。13はバスB1、B2と接続されるI/O装置、1
4はバスB1、B2と接続されるメモリである。
である。図9と同一のものは、同一の符号を付して示
す。図において、1はMPU、B1はMPU1と接続さ
れるデータバス、B2はMPU1と接続されるアドレス
バス、30はこれらバスと接続されるメモリ制御部であ
る。13はバスB1、B2と接続されるI/O装置、1
4はバスB1、B2と接続されるメモリである。
【0026】12はメモリ制御部30と接続されるメモ
リで、#1〜#nまでのn個設けられている。メモリ制
御部30において、31はメモリを選択するメモリ選択
部で、その出力はメモリの数n本存在する。32はデー
タを制御するデータ制御部で、その出力は、32ビット
×n本存在する。
リで、#1〜#nまでのn個設けられている。メモリ制
御部30において、31はメモリを選択するメモリ選択
部で、その出力はメモリの数n本存在する。32はデー
タを制御するデータ制御部で、その出力は、32ビット
×n本存在する。
【0027】このように構成された回路においては、M
PU1からの出力データは、メモリ選択部31により#
1〜#nまでのメモリが選択され、同じデータが同時に
書き込まれる。
PU1からの出力データは、メモリ選択部31により#
1〜#nまでのメモリが選択され、同じデータが同時に
書き込まれる。
【0028】このように構成すれば、複数のメモリデバ
イスに対して同時に同一データをライトし、試験時間の
短縮を図ることができる。
イスに対して同時に同一データをライトし、試験時間の
短縮を図ることができる。
【0029】(4)請求項4記載の発明は、メモリデバ
イスのリード・ライト試験の方法であって、データのリ
ード時に、複数のメモリデバイスから同時にデータを読
み出し、データを照合することを特徴とする。
イスのリード・ライト試験の方法であって、データのリ
ード時に、複数のメモリデバイスから同時にデータを読
み出し、データを照合することを特徴とする。
【0030】このように構成すれば、複数のメモリデバ
イスから同時にデータを読み出し、データ照合を行な
い、メモリデバイスの正常性をチェックすることができ
る。
イスから同時にデータを読み出し、データ照合を行な
い、メモリデバイスの正常性をチェックすることができ
る。
【0031】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。
施の形態例を詳細に説明する。
【0032】本発明は、通常のデータリード・ライト時
には、メモリライト時にチェックデータを演算してメモ
リにライトするチェックデータ付与回路部分と、メモリ
リード時に読み出したデータから演算したチェックデー
タと、実際にメモリのチェックデータメモリから読み出
したチェックデータを照合し、そのデータの正常性を判
定する検出回路部分を、メモリ試験時には無効にする。
その代わりに、メモリ試験のライト時には、チェックデ
ータ部には、データ部のある特定部分と同じデータを回
路的に同時にライトする。また、リード時には、チェッ
クデータ部とライトしたのと同じ特定部分のデータを回
路的に照合することにより、データ部とチェックデータ
部の正常性を同時に確認するものである。
には、メモリライト時にチェックデータを演算してメモ
リにライトするチェックデータ付与回路部分と、メモリ
リード時に読み出したデータから演算したチェックデー
タと、実際にメモリのチェックデータメモリから読み出
したチェックデータを照合し、そのデータの正常性を判
定する検出回路部分を、メモリ試験時には無効にする。
その代わりに、メモリ試験のライト時には、チェックデ
ータ部には、データ部のある特定部分と同じデータを回
路的に同時にライトする。また、リード時には、チェッ
クデータ部とライトしたのと同じ特定部分のデータを回
路的に照合することにより、データ部とチェックデータ
部の正常性を同時に確認するものである。
【0033】図3は本発明の第1の実施の形態例を示す
ブロック図である。図1と同一のものは、同一の符号を
付して示す。この構成は、32ビットのMPUバス(マ
イクロプロセッサバス)Bと、これに接続されるI/O
装置13及びメモリ14等の各種制御を行なうMPU1
と、同じくMPUバスBに接続され、データ格納用メモ
リ(データメモリ)10と、チェックデータ格納用メモ
リ(チェックデータメモリ)11を制御するメモリ制御
部40からなる。メモリ制御部40には、データチェッ
ク部41が設けられている。
ブロック図である。図1と同一のものは、同一の符号を
付して示す。この構成は、32ビットのMPUバス(マ
イクロプロセッサバス)Bと、これに接続されるI/O
装置13及びメモリ14等の各種制御を行なうMPU1
と、同じくMPUバスBに接続され、データ格納用メモ
リ(データメモリ)10と、チェックデータ格納用メモ
リ(チェックデータメモリ)11を制御するメモリ制御
部40からなる。メモリ制御部40には、データチェッ
ク部41が設けられている。
【0034】データチェック部41は、MPUバスBか
らのライト時には、32ビットのデータ部に8ビットの
チェックデータを付与し、データメモリ10とチェック
データメモリ11にそれぞれライトする。また、データ
チェック部41は、MPUバスBからのリード時には、
データメモリ10からリードしたデータをMPU1に返
送すると共に、データメモリ10からリードしたデータ
と、チェックデータメモリ11からリードしたデータを
比較照合し、その結果をMPU1に返送する。
らのライト時には、32ビットのデータ部に8ビットの
チェックデータを付与し、データメモリ10とチェック
データメモリ11にそれぞれライトする。また、データ
チェック部41は、MPUバスBからのリード時には、
データメモリ10からリードしたデータをMPU1に返
送すると共に、データメモリ10からリードしたデータ
と、チェックデータメモリ11からリードしたデータを
比較照合し、その結果をMPU1に返送する。
【0035】図4は本発明の第1の実施の形態例のメモ
リ試験のライト時の詳細構成を示すブロック図である。
図1、図8と同一のものは、同一の符号を付して示す。
図において、2はMPU1からの出力データD00〜D
31を受けるゲートバッファ、4は該ゲートバッファ2
の出力を受けるゲートバッファ、3は出力データD00
〜D31を受けてチェックデータを生成するチェックデ
ータ付与回路、42はその0入力に、チェックデータ付
与回路3の出力D32〜D39を受け、その1入力に出
力データのD24〜D31を受ける第1のセレクタであ
る。該セレクタ42は、0入力時のデータをセレクトす
る時が通常動作、1入力時のデータをセレクトする時が
診断時動作を示す。
リ試験のライト時の詳細構成を示すブロック図である。
図1、図8と同一のものは、同一の符号を付して示す。
図において、2はMPU1からの出力データD00〜D
31を受けるゲートバッファ、4は該ゲートバッファ2
の出力を受けるゲートバッファ、3は出力データD00
〜D31を受けてチェックデータを生成するチェックデ
ータ付与回路、42はその0入力に、チェックデータ付
与回路3の出力D32〜D39を受け、その1入力に出
力データのD24〜D31を受ける第1のセレクタであ
る。該セレクタ42は、0入力時のデータをセレクトす
る時が通常動作、1入力時のデータをセレクトする時が
診断時動作を示す。
【0036】6はメモリからの読み出しデータを受ける
ゲートバッファ、9は該ゲートバッファ6の出力を受け
るゲートバッファで、その出力はMPUバスBに接続さ
れている。20は読み出しデータを受ける検出回路部
で、チェックデータ付与回路7と、照合部8より構成さ
れている。チェックデータ付与回路7は、D00〜D3
1までのデータを受けて8ビットのチェックデータD3
2〜D39を出力する。照合部8は、チェックデータ付
与回路7の出力と、読み出しデータからのD32〜D3
9を照合する。
ゲートバッファ、9は該ゲートバッファ6の出力を受け
るゲートバッファで、その出力はMPUバスBに接続さ
れている。20は読み出しデータを受ける検出回路部
で、チェックデータ付与回路7と、照合部8より構成さ
れている。チェックデータ付与回路7は、D00〜D3
1までのデータを受けて8ビットのチェックデータD3
2〜D39を出力する。照合部8は、チェックデータ付
与回路7の出力と、読み出しデータからのD32〜D3
9を照合する。
【0037】43は読み出しデータのD24〜D31
と、チェックデータのD32〜D39を照合するデータ
照合部、44は該データ照合部43の出力を1入力側
に、読み出しデータのD24〜D31を0入力側に受け
る第2のセレクタである。該セレクタ44は、8ビット
のデータD24〜D31を出力してゲートバッファ9を
介してMPU1に通知する。
と、チェックデータのD32〜D39を照合するデータ
照合部、44は該データ照合部43の出力を1入力側
に、読み出しデータのD24〜D31を0入力側に受け
る第2のセレクタである。該セレクタ44は、8ビット
のデータD24〜D31を出力してゲートバッファ9を
介してMPU1に通知する。
【0038】10は、通常のデータを記憶するデータメ
モリ、11はチェックデータを記憶するチェックデータ
メモリである。データメモリ10のビット数はD00〜
D31までの32ビット、チェックデータメモリ11の
ビット数はD32〜D39までの8ビットである。従っ
て、ゲートバッファ4の出力はD00〜D39までの4
0ビットとなる。このように構成された回路の動作を説
明すれば、以下の通りである。
モリ、11はチェックデータを記憶するチェックデータ
メモリである。データメモリ10のビット数はD00〜
D31までの32ビット、チェックデータメモリ11の
ビット数はD32〜D39までの8ビットである。従っ
て、ゲートバッファ4の出力はD00〜D39までの4
0ビットとなる。このように構成された回路の動作を説
明すれば、以下の通りである。
【0039】MPU1は、データメモリ10のリード・
ライト試験のデータライト時、セレクタ42を診断側
(=“1”)をセレクトする。この結果、セレクタ42
におけるデータとチェックデータの対応関係は、以下の
ようになる。
ライト試験のデータライト時、セレクタ42を診断側
(=“1”)をセレクトする。この結果、セレクタ42
におけるデータとチェックデータの対応関係は、以下の
ようになる。
【0040】D24=D32 D25=D33 D26=D34 D27=D35 D28=D36 D29=D37 D30=D38 D31=D39 つまり、データ部のD24をチェックデータメモリ11
のD32に書き込み、データ部のD25をチェックデー
タメモリ11のD33に書き込み、データ部のD26を
チェックデータメモリ11のD34に書き込み、データ
部のD27をチェックデータメモリ11のD35に書き
込み、データ部のD28をチェックデータメモリ11の
D36に書き込み、データ部のD29をチェックデータ
メモリ11のD37に書き込み、データ部のD30をチ
ェックデータメモリ11のD38に書き込み、データ部
のD31をチェックデータメモリ11のD39に書き込
む。この結果、データとチェックデータがそれぞれデー
タメモリ10、チェックデータメモリ11に同時に書き
込まれる。この時、チェックデータ付与回路3は無効と
なる。
のD32に書き込み、データ部のD25をチェックデー
タメモリ11のD33に書き込み、データ部のD26を
チェックデータメモリ11のD34に書き込み、データ
部のD27をチェックデータメモリ11のD35に書き
込み、データ部のD28をチェックデータメモリ11の
D36に書き込み、データ部のD29をチェックデータ
メモリ11のD37に書き込み、データ部のD30をチ
ェックデータメモリ11のD38に書き込み、データ部
のD31をチェックデータメモリ11のD39に書き込
む。この結果、データとチェックデータがそれぞれデー
タメモリ10、チェックデータメモリ11に同時に書き
込まれる。この時、チェックデータ付与回路3は無効と
なる。
【0041】図5は第1の実施の形態例のメモリ試験の
リード時の詳細構成を示すブロック図である。図4と同
一のものは、同一の符号を付して示す。MPU1からデ
ータメモリ10のリード・ライト試験のデータリード
時、セレクタ44はセレクタ診断側(=“1”)とな
る。この時、データ照合部43は、データメモリ10か
ら読み出したデータの内のD24〜D31のデータと、
チェックデータメモリ11から読み出したデータD32
〜D39とを比較照合する。
リード時の詳細構成を示すブロック図である。図4と同
一のものは、同一の符号を付して示す。MPU1からデ
ータメモリ10のリード・ライト試験のデータリード
時、セレクタ44はセレクタ診断側(=“1”)とな
る。この時、データ照合部43は、データメモリ10か
ら読み出したデータの内のD24〜D31のデータと、
チェックデータメモリ11から読み出したデータD32
〜D39とを比較照合する。
【0042】データ照合部43は、以下のような照合動
作を行なう。
作を行なう。
【0043】D24=正常データかつD32は正常デー
タ→D24は正常データ D25=正常データかつD33は正常データ→D25は
正常データ D26=正常データかつD34は正常データ→D26は
正常データ D27=正常データかつD35は正常データ→D27は
正常データ D28=正常データかつD36は正常データ→D28は
正常データ D29=正常データかつD37は正常データ→D29は
正常データ D30=正常データかつD38は正常データ→D30は
正常データ D31=正常データかつD39は正常データ→D31は
正常データ セレクタ44は“1”側に設定されているため、データ
照合部43の出力であるD24〜D31の8ビットデー
タを出力する。この8ビットデータは、ゲートバッファ
9で、D00〜D23とD24〜D31とが結合されて
32ビットのデータとなり、MPU1に通知される。こ
のように、データメモリ10のデータリードと同時にチ
ェックデータメモリ11も同時にリードし、正常性を確
認することが可能となる。また、リード・ライト試験
時、検出回路部20内のチェックデータ付与回路7と照
合部8の動作は無効となる。
タ→D24は正常データ D25=正常データかつD33は正常データ→D25は
正常データ D26=正常データかつD34は正常データ→D26は
正常データ D27=正常データかつD35は正常データ→D27は
正常データ D28=正常データかつD36は正常データ→D28は
正常データ D29=正常データかつD37は正常データ→D29は
正常データ D30=正常データかつD38は正常データ→D30は
正常データ D31=正常データかつD39は正常データ→D31は
正常データ セレクタ44は“1”側に設定されているため、データ
照合部43の出力であるD24〜D31の8ビットデー
タを出力する。この8ビットデータは、ゲートバッファ
9で、D00〜D23とD24〜D31とが結合されて
32ビットのデータとなり、MPU1に通知される。こ
のように、データメモリ10のデータリードと同時にチ
ェックデータメモリ11も同時にリードし、正常性を確
認することが可能となる。また、リード・ライト試験
時、検出回路部20内のチェックデータ付与回路7と照
合部8の動作は無効となる。
【0044】以上、説明したように、第1の実施の形態
例によれば、通常のデータメモリ10とチェックデータ
メモリ11にそれぞれ通常のデータとチェックデータを
同時にライトすることができる。
例によれば、通常のデータメモリ10とチェックデータ
メモリ11にそれぞれ通常のデータとチェックデータを
同時にライトすることができる。
【0045】また、チェックデータメモリ11に書き込
まれたデータを読み出し、ライトした特定部分のデータ
と照合することにより、チェックデータメモリ11の正
常性をチェックすることができる。
まれたデータを読み出し、ライトした特定部分のデータ
と照合することにより、チェックデータメモリ11の正
常性をチェックすることができる。
【0046】図6は本発明の第2の実施の形態例を示す
ブロック図である。図2と同一のものは、同一の符号を
付して示す。図において、1はMPU、B1はデータバ
ス、B2はアドレスバスでMPU1と接続される。30
はこれらバスと接続されるメモリ制御部で、アドレス3
2ビットを受けてメモリ選択信号を出力するメモリ選択
部31と、データ32ビットを受けてデータの送出及び
照合を行なうデータ制御部32より構成されている。
ブロック図である。図2と同一のものは、同一の符号を
付して示す。図において、1はMPU、B1はデータバ
ス、B2はアドレスバスでMPU1と接続される。30
はこれらバスと接続されるメモリ制御部で、アドレス3
2ビットを受けてメモリ選択信号を出力するメモリ選択
部31と、データ32ビットを受けてデータの送出及び
照合を行なうデータ制御部32より構成されている。
【0047】12は複数設けられたメモリで#1〜#n
までn個設けられている。メモリ制御部31は、これら
メモリ12に対してチップセレクト信号を各メモリ12
に1本ずつ与え、データ制御部32は各メモリ12に対
してデータ32ビットを与える。このように構成された
回路の動作を説明すれば、以下の通りである。
までn個設けられている。メモリ制御部31は、これら
メモリ12に対してチップセレクト信号を各メモリ12
に1本ずつ与え、データ制御部32は各メモリ12に対
してデータ32ビットを与える。このように構成された
回路の動作を説明すれば、以下の通りである。
【0048】先ず、メモリライト時の動作について説明
する。通常のメモリ・ライト時には、MPU1から指定
されたアドレスに対して、メモリ選択部31からメモリ
選択信号がメモリ#1〜メモリ#nまで1本送出され
る。これによって、選択されたメモリに対してデータの
ライトが行われる。
する。通常のメモリ・ライト時には、MPU1から指定
されたアドレスに対して、メモリ選択部31からメモリ
選択信号がメモリ#1〜メモリ#nまで1本送出され
る。これによって、選択されたメモリに対してデータの
ライトが行われる。
【0049】メモリ診断のライト時には、メモリ選択部
31よりメモリ選択信号がメモリ#1〜メモリ#nまで
同時に送出される。また、データ制御部32からは、メ
モリ#1とメモリ#2とメモリ#nに対して同一のデー
タが送出され、一斉にライトが行われる。
31よりメモリ選択信号がメモリ#1〜メモリ#nまで
同時に送出される。また、データ制御部32からは、メ
モリ#1とメモリ#2とメモリ#nに対して同一のデー
タが送出され、一斉にライトが行われる。
【0050】この実施の形態例によれば、複数のメモリ
デバイスに対して同時に同一データをライトし、試験時
間の短縮を図ることができる。
デバイスに対して同時に同一データをライトし、試験時
間の短縮を図ることができる。
【0051】次に、メモリリード時の動作について説明
する。通常のメモリ・リード時には、MPU1から指定
されたアドレスに対して、メモリ選択部31からメモリ
選択信号が、メモリ#1、又はメモリ#2、又はメモリ
#nに対して1本送出される。これによって、選択され
たメモリからリードが行われる。
する。通常のメモリ・リード時には、MPU1から指定
されたアドレスに対して、メモリ選択部31からメモリ
選択信号が、メモリ#1、又はメモリ#2、又はメモリ
#nに対して1本送出される。これによって、選択され
たメモリからリードが行われる。
【0052】メモリ診断のリード時には、メモリ選択部
31よりメモリ選択信号がメモリ#1〜メモリ#nまで
に対して同時に送出される。これによって、データ制御
部32に対して、メモリ#1〜メモリ#nからデータが
一斉に返送される。
31よりメモリ選択信号がメモリ#1〜メモリ#nまで
に対して同時に送出される。これによって、データ制御
部32に対して、メモリ#1〜メモリ#nからデータが
一斉に返送される。
【0053】n個のメモリ12により一斉にリードされ
たデータは、データ制御部32において、メモリライト
データと照合される。つまり、メモリ#1のデータ=メ
モリ#2のデータ=メモリ#nのデータが正常の場合に
は、正常と判定することによりn個のメモリを同時にリ
ードし、その正常性を確認することが可能となる。
たデータは、データ制御部32において、メモリライト
データと照合される。つまり、メモリ#1のデータ=メ
モリ#2のデータ=メモリ#nのデータが正常の場合に
は、正常と判定することによりn個のメモリを同時にリ
ードし、その正常性を確認することが可能となる。
【0054】この実施の形態例によれば、複数のメモリ
デバイスから同時にデータを読み出し、データ照合を行
ない、メモリデバイスの正常性をチェックすることがで
きる。
デバイスから同時にデータを読み出し、データ照合を行
ない、メモリデバイスの正常性をチェックすることがで
きる。
【0055】図7は本発明の詳細構成例を示すブロック
図である。図5と同一のものは、同一の符号を付して示
す。この実施の形態例は、32ビット幅のデータ(D0
0〜D31)に対して、8ビット(D32〜D39)の
チェックデータを有する場合を示す。
図である。図5と同一のものは、同一の符号を付して示
す。この実施の形態例は、32ビット幅のデータ(D0
0〜D31)に対して、8ビット(D32〜D39)の
チェックデータを有する場合を示す。
【0056】通常時のデータライト動作 MPU1から32ビット幅のデータ(D00〜D31)
をデータメモリ10に、任意のデータをライトする場
合、D00〜D31はゲートバッファ2とゲートバッフ
ァ4をそのまま通過し、データメモリ10にライトされ
る。
をデータメモリ10に、任意のデータをライトする場
合、D00〜D31はゲートバッファ2とゲートバッフ
ァ4をそのまま通過し、データメモリ10にライトされ
る。
【0057】この時、セレクタ42は、“0”(通常
時)が選択され、ゲートバッファ2を通過したデータD
00〜D31は、チェックデータ付与回路3にて、D3
2〜D39のチェックデータを演算生成される。生成さ
れたチェックデータは、セレクタ42とゲートバッファ
4を通過し、チェックデータメモリ11にライトされ
る。
時)が選択され、ゲートバッファ2を通過したデータD
00〜D31は、チェックデータ付与回路3にて、D3
2〜D39のチェックデータを演算生成される。生成さ
れたチェックデータは、セレクタ42とゲートバッファ
4を通過し、チェックデータメモリ11にライトされ
る。
【0058】通常時のデータリード動作 MPU1が、32ビット幅のデータD00〜D31をデ
ータメモリ10からリードする場合、データメモリ10
からリードされたデータD00〜D31は、ゲートバッ
ファ6とゲートバッファ9をそのまま通過し、MPU1
に読み込まれる。
ータメモリ10からリードする場合、データメモリ10
からリードされたデータD00〜D31は、ゲートバッ
ファ6とゲートバッファ9をそのまま通過し、MPU1
に読み込まれる。
【0059】この時、ゲートバッファ6を通過したデー
タD00〜D31は、チェックデータ付与回路7でD3
2〜D39を演算生成される。更に、生成されたチェッ
クデータは、データ照合部8にて、ゲートバッファ6を
通過したチェックデータD32〜D39と比較照合さ
れ、正常性を判定される。この時、判定異常であれば、
照合部8よりMPU1に対してNGが通知される。
タD00〜D31は、チェックデータ付与回路7でD3
2〜D39を演算生成される。更に、生成されたチェッ
クデータは、データ照合部8にて、ゲートバッファ6を
通過したチェックデータD32〜D39と比較照合さ
れ、正常性を判定される。この時、判定異常であれば、
照合部8よりMPU1に対してNGが通知される。
【0060】診断時のデータライト動作 MPU1が、32ビット幅の任意のデータD00〜D3
1をデータメモリ10にライトする場合、D00〜D3
1は、ゲートバッファ2とゲートバッファ4をそのまま
通過し、データメモリ10にライトされる。この時、セ
レクタ42は、“1”(診断)を選択され、ゲートバッ
ファ2を通過したデータD24〜D31は、そのままセ
レクタ42とゲートバッファ4を通過し、チェックデー
タメモリ11にライトされる。
1をデータメモリ10にライトする場合、D00〜D3
1は、ゲートバッファ2とゲートバッファ4をそのまま
通過し、データメモリ10にライトされる。この時、セ
レクタ42は、“1”(診断)を選択され、ゲートバッ
ファ2を通過したデータD24〜D31は、そのままセ
レクタ42とゲートバッファ4を通過し、チェックデー
タメモリ11にライトされる。
【0061】この場合において、セレクタ42を通過
時、以下のような割り振り処理がなされれる。
時、以下のような割り振り処理がなされれる。
【0062】D24=D32 D25=D33 D26=D34 D27=D35 D28=D36 D29=D37 D30=D38 D31はD39 診断時のデータリード動作 MPU1が、32ビット幅のデータD00〜D31をデ
ータメモリ10からリードする場合、データメモリ10
からリードされたデータD00〜D31は、ゲートバッ
ファ6とゲートとセレクタ44とバッファ9をそのまま
通過し、MPU1に読み込まれる。
ータメモリ10からリードする場合、データメモリ10
からリードされたデータD00〜D31は、ゲートバッ
ファ6とゲートとセレクタ44とバッファ9をそのまま
通過し、MPU1に読み込まれる。
【0063】この時、セレクタ44は、“0”(通常)
を選択される。MPU1が32ビット幅のデータD00
〜D31をデータメモリ10からリードする場合、デー
タメモリ10からリードされたデータD24〜D31
は、ゲートバッファ6とセレクタ44とゲートバッファ
9をそのまま通過し、MPU1に読み込まれる。
を選択される。MPU1が32ビット幅のデータD00
〜D31をデータメモリ10からリードする場合、デー
タメモリ10からリードされたデータD24〜D31
は、ゲートバッファ6とセレクタ44とゲートバッファ
9をそのまま通過し、MPU1に読み込まれる。
【0064】セレクタ44が“1”(診断)を選択され
た時、ゲートバッファ6を通過したデータD32〜D3
9は、データ照合部43で、同じくゲートバッファ6を
通過したデータD24〜D31と照合される。
た時、ゲートバッファ6を通過したデータD32〜D3
9は、データ照合部43で、同じくゲートバッファ6を
通過したデータD24〜D31と照合される。
【0065】データ照合部43は、以下のような処理を
行なう。
行なう。
【0066】D24=D32=正常データ→D24=正
常データ D25=D33=正常データ→D25=正常データ D26=D34=正常データ→D26=正常データ D27=D35=正常データ→D27=正常データ D28=D36=正常データ→D28=正常データ D29=D37=正常データ→D29=正常データ D30=D38=正常データ→D30=正常データ D31=D39=正常データ→D31は正常データ 上述の実施の形態例では、通常データがD00〜D31
の32ビット、チェックデータがD32〜D39の8ビ
ットの場合について説明したが、本発明はこれに限るも
のではなく、通常データ、チェックデータ共に任意のビ
ット数のデータを用いることができる。
常データ D25=D33=正常データ→D25=正常データ D26=D34=正常データ→D26=正常データ D27=D35=正常データ→D27=正常データ D28=D36=正常データ→D28=正常データ D29=D37=正常データ→D29=正常データ D30=D38=正常データ→D30=正常データ D31=D39=正常データ→D31は正常データ 上述の実施の形態例では、通常データがD00〜D31
の32ビット、チェックデータがD32〜D39の8ビ
ットの場合について説明したが、本発明はこれに限るも
のではなく、通常データ、チェックデータ共に任意のビ
ット数のデータを用いることができる。
【0067】
【発明の効果】以上説明したように、本発明によれば、
以下の効果が得られる。
以下の効果が得られる。
【0068】(1)請求項1の発明によれば、メモリ試
験のライト時に、チェックデータ部分にはデータ部のあ
る特定部分と同じデータを同時にライトすることによ
り、通常のデータメモリ10とチェックデータメモリ1
1にそれぞれ通常のデータとチェックデータを同時にラ
イトすることができる。
験のライト時に、チェックデータ部分にはデータ部のあ
る特定部分と同じデータを同時にライトすることによ
り、通常のデータメモリ10とチェックデータメモリ1
1にそれぞれ通常のデータとチェックデータを同時にラ
イトすることができる。
【0069】(2)請求項2記載の発明によれば、チェ
ックデータ部分にライトしたのと同じ特定部分のデータ
を照合することにより、チェックデータメモリに書き込
まれたデータを読み出し、ライトした特定部分のデータ
と照合することで、チェックデータメモリの正常性をチ
ェックすることができる。
ックデータ部分にライトしたのと同じ特定部分のデータ
を照合することにより、チェックデータメモリに書き込
まれたデータを読み出し、ライトした特定部分のデータ
と照合することで、チェックデータメモリの正常性をチ
ェックすることができる。
【0070】(3)請求項3記載の発明によれば、デー
タのライト時に、複数のメモリデバイスに対して同時に
同一データをライトすることにより、複数のメモリデバ
イスに対して同時に同一データをライトし、試験時間の
短縮を図ることができる。
タのライト時に、複数のメモリデバイスに対して同時に
同一データをライトすることにより、複数のメモリデバ
イスに対して同時に同一データをライトし、試験時間の
短縮を図ることができる。
【0071】(4)請求項4記載の発明によれば、デー
タのリード時に、複数のメモリデバイスから同時にデー
タを読み出し、データを照合することにより、複数のメ
モリデバイスから同時にデータを読み出し、データ照合
を行ない、メモリデバイスの正常性をチェックすること
ができる。
タのリード時に、複数のメモリデバイスから同時にデー
タを読み出し、データを照合することにより、複数のメ
モリデバイスから同時にデータを読み出し、データ照合
を行ない、メモリデバイスの正常性をチェックすること
ができる。
【0072】このように、本発明によれば、試験時間の
短縮を図ることができるプロセッサバス上のメモリ診断
方法を提供することができる。
短縮を図ることができるプロセッサバス上のメモリ診断
方法を提供することができる。
【図1】第1の発明の原理ブロック図である。
【図2】第2の発明の原理ブロック図である。
【図3】本発明の第1の実施の形態例を示すブロック図
である。
である。
【図4】第1の実施の形態例のメモリ試験のライト時の
詳細構成を示すブロック図である。
詳細構成を示すブロック図である。
【図5】第1の実施の形態例のメモリ試験のリード時の
詳細構成を示す図である。
詳細構成を示す図である。
【図6】本発明の第2の実施の形態例を示すブロック図
である。
である。
【図7】本発明の詳細構成例を示すブロック図である。
【図8】従来システムの構成例を示すブロック図であ
る。
る。
【図9】従来システムの他の構成例を示すブロック図で
ある。
ある。
1 MPU 10 データメモリ 11 チェックデータメモリ 13 I/O装置 14 メモリ 40 メモリ制御部 41 データチェック部 B MPUバス
Claims (4)
- 【請求項1】 チェックデータ部分のリード・ライト試
験の方法であって、 メモリ試験のライト時に、チェックデータ部分にはデー
タ部のある特定部分と同じデータを同時にライトするこ
とを特徴とするプロセッサバス上のメモリ診断方法。 - 【請求項2】 チェックデータ部分のリード・ライト試
験の方法であって、 メモリ試験のリード時に、チェックデータ部分にライト
したのと同じ特定部分のデータを照合することを特徴と
する請求項1記載のプロセッサバス上のメモリ診断方
法。 - 【請求項3】 メモリデバイスのリード・ライト試験の
方法であって、 データのライト時に、複数のメモリデバイスに対して同
時に同一データをライトすることを特徴とするプロセッ
サバス上のメモリ診断方法。 - 【請求項4】 メモリデバイスのリード・ライト試験の
方法であって、 データのリード時に、複数のメモリデバイスから同時に
データを読み出し、データを照合することを特徴とする
請求項3記載のプロセッサバス上のメモリ診断方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000016532A JP2001209589A (ja) | 2000-01-26 | 2000-01-26 | プロセッサバス上のメモリ診断方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000016532A JP2001209589A (ja) | 2000-01-26 | 2000-01-26 | プロセッサバス上のメモリ診断方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001209589A true JP2001209589A (ja) | 2001-08-03 |
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ID=18543654
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---|---|---|---|
JP2000016532A Withdrawn JP2001209589A (ja) | 2000-01-26 | 2000-01-26 | プロセッサバス上のメモリ診断方法 |
Country Status (1)
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---|---|
JP (1) | JP2001209589A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012003644A (ja) * | 2010-06-21 | 2012-01-05 | Fujitsu Ltd | メモリエラー箇所検出装置、及びメモリエラー箇所検出方法。 |
-
2000
- 2000-01-26 JP JP2000016532A patent/JP2001209589A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012003644A (ja) * | 2010-06-21 | 2012-01-05 | Fujitsu Ltd | メモリエラー箇所検出装置、及びメモリエラー箇所検出方法。 |
US8738976B2 (en) | 2010-06-21 | 2014-05-27 | Fujitsu Limited | Memory error detecting apparatus and method |
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Legal Events
Date | Code | Title | Description |
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A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070403 |