JP2001177183A - 半導体レーザの製造方法 - Google Patents
半導体レーザの製造方法Info
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- JP2001177183A JP2001177183A JP35803699A JP35803699A JP2001177183A JP 2001177183 A JP2001177183 A JP 2001177183A JP 35803699 A JP35803699 A JP 35803699A JP 35803699 A JP35803699 A JP 35803699A JP 2001177183 A JP2001177183 A JP 2001177183A
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Abstract
(57)【要約】
【課題】 選択成長埋め込み型半導体レーザのプロセス
工程の簡略化、簡便化を図り、歩留まりの高い半導体レ
ーザの製造方法を提供する。 【解決手段】 n型GaAs基板１上に、n型クラッド層2、I
nGaAsを含むSCH層3、p型クラッド層4、GaAs層5、AlGaAs
層6を順次選択成長し、次に、該DH選択成長に用いたSiO
2マスク7を除去した後、メサ頂上部に形成された該AlGa
As層6を水蒸気酸化法により酸化させる。この酸化AlGaA
s層8を用いて、埋め込み成長層9を形成する。
工程の簡略化、簡便化を図り、歩留まりの高い半導体レ
ーザの製造方法を提供する。 【解決手段】 n型GaAs基板１上に、n型クラッド層2、I
nGaAsを含むSCH層3、p型クラッド層4、GaAs層5、AlGaAs
層6を順次選択成長し、次に、該DH選択成長に用いたSiO
2マスク7を除去した後、メサ頂上部に形成された該AlGa
As層6を水蒸気酸化法により酸化させる。この酸化AlGaA
s層8を用いて、埋め込み成長層9を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体レーザ及び
その製造方法に関し、特に、光通信用及び光情報処理用
光源として有用な0.7〜1.0μm波長帯の高出力半導体レ
ーザの製造方法に関するものである。
その製造方法に関し、特に、光通信用及び光情報処理用
光源として有用な0.7〜1.0μm波長帯の高出力半導体レ
ーザの製造方法に関するものである。
【０００２】
【従来の技術】GaAs基板上に形成されたInGaAs歪量子井
戸層を用いた0.7〜1.0μm帯半導体レーザは、高効率で
優れた温度特性を有するため、ファイバアンプ励起用、
固体レーザ励起用、及び、空間光伝送用の高出力光源と
して、大きな市場が見込まれている。従来のInGaAs/GaA
s高出力半導体レーザとしては、例えば図9に示す構造の
ものが報告されている（IEEE Photonics Technology Le
tters, Vol.2, p.540, 1990）。
戸層を用いた0.7〜1.0μm帯半導体レーザは、高効率で
優れた温度特性を有するため、ファイバアンプ励起用、
固体レーザ励起用、及び、空間光伝送用の高出力光源と
して、大きな市場が見込まれている。従来のInGaAs/GaA
s高出力半導体レーザとしては、例えば図9に示す構造の
ものが報告されている（IEEE Photonics Technology Le
tters, Vol.2, p.540, 1990）。
【０００３】この構造の素子を製作するには、平坦なn
型GaAs基板1上に、n-Al0.5Ga0.5Asクラッド層39、In0.2
Ga0.8As/AlGaAs-SCH活性層40、p-Al0.5Ga0.5Asクラッド
層41及びp+-GaAsキャップ層42を順次成長させる。その
後、ウエットエッチング法により、p-Al0.5Ga0.5Asクラ
ッド層41の途中まで選択的に除去してリッジ構造を形成
する。全面にSiO2膜43を形成した後、リッジ構造上のSi
O2膜を除去し、ｐ側電極32を形成する。また、基板裏面
にｎ側電極33を形成する。
型GaAs基板1上に、n-Al0.5Ga0.5Asクラッド層39、In0.2
Ga0.8As/AlGaAs-SCH活性層40、p-Al0.5Ga0.5Asクラッド
層41及びp+-GaAsキャップ層42を順次成長させる。その
後、ウエットエッチング法により、p-Al0.5Ga0.5Asクラ
ッド層41の途中まで選択的に除去してリッジ構造を形成
する。全面にSiO2膜43を形成した後、リッジ構造上のSi
O2膜を除去し、ｐ側電極32を形成する。また、基板裏面
にｎ側電極33を形成する。
【０００４】このように構成された半導体レーザでは、
In0.2Ga0.8As活性層にはGaAs基板との格子定数差に起因
した圧縮応力が加わっており、このためホールの有効質
量が減少し、低しきい値な発振特性が得られる。加え
て、光及び電流はリッジ構造により有効に閉じこめられ
ているため、高効率な発振特性が得られる。図９に示す
構造を用いることで、発振閾値13 mA、最大出力240 mW
の特性が実現されている。
In0.2Ga0.8As活性層にはGaAs基板との格子定数差に起因
した圧縮応力が加わっており、このためホールの有効質
量が減少し、低しきい値な発振特性が得られる。加え
て、光及び電流はリッジ構造により有効に閉じこめられ
ているため、高効率な発振特性が得られる。図９に示す
構造を用いることで、発振閾値13 mA、最大出力240 mW
の特性が実現されている。
【０００５】上述した従来例におけるリッジ構造の素子
では、歪活性層が素子内全面に配置されている。従っ
て、ミスフィット転位が導入されやすく、且つ、生成さ
れた転位は活性層内を増殖しやすいので、発光部に達し
て素子の急速劣化を招く。これにより、高信頼な特性を
得ることが困難となる。さらに、リッジ型構造を形成す
る際、半導体エッチングを用いているため、リッジ幅及
びその高さの再現性が十分ではなく、このため発振特性
及び横モードの安定性に影響を与えるという問題があ
る。
では、歪活性層が素子内全面に配置されている。従っ
て、ミスフィット転位が導入されやすく、且つ、生成さ
れた転位は活性層内を増殖しやすいので、発光部に達し
て素子の急速劣化を招く。これにより、高信頼な特性を
得ることが困難となる。さらに、リッジ型構造を形成す
る際、半導体エッチングを用いているため、リッジ幅及
びその高さの再現性が十分ではなく、このため発振特性
及び横モードの安定性に影響を与えるという問題があ
る。
【０００６】上記課題点を克服する素子構造として、選
択成長を用いた埋め込み型半導体レーザが挙げられる
（例えば、IEEE Photonics Technology Letters vol.8,
p.179, 1996に記載）。この素子構造では、歪活性層
は、選択成長により形成されるダブルへテロ(DH)構造内
のみに限定することが出来る。この素子構造は、1.3〜
1.5μm帯光通信用InGaAsP半導体レーザの代表的な構造
であるが、高活性なAlを含む0.7〜1.0μm帯半導体レー
ザにおいては、実験報告例はほとんどない。但し、AlGa
As系材料の選択成長埋め込み型半導体レーザは、特開平
9-23039号に開示されている。
択成長を用いた埋め込み型半導体レーザが挙げられる
（例えば、IEEE Photonics Technology Letters vol.8,
p.179, 1996に記載）。この素子構造では、歪活性層
は、選択成長により形成されるダブルへテロ(DH)構造内
のみに限定することが出来る。この素子構造は、1.3〜
1.5μm帯光通信用InGaAsP半導体レーザの代表的な構造
であるが、高活性なAlを含む0.7〜1.0μm帯半導体レー
ザにおいては、実験報告例はほとんどない。但し、AlGa
As系材料の選択成長埋め込み型半導体レーザは、特開平
9-23039号に開示されている。
【０００７】
【発明が解決しようとする課題】上記選択成長による埋
め込み型半導体レーザ構造を、0.7〜1.0μm帯半導体レ
ーザとして実現する際の問題点を解決することが本発明
の目的であり、製造方法においては、まず、DH構造上に
選択成長用マスクを形成して、DH構造の両側に電流ブロ
ック層を選択成長する必要がある。この選択成長用マス
クを形成するためには、従来、SiO2膜を全面に堆積さ
せ、フォトリソグラフィ工程により該SiO2膜をマスク形
状に加工し、その後、半導体エッチングによりDHメサ形
状を形成する、あるいは、選択成長によりDHメサ形状を
作製後、SiO2堆積と厳密なフォトリソグラフィ工程によ
り該DHメサ頂部にのみSiO2膜を残しマスクする必要があ
り、現状、どちらの工程も多数の工数が不可避である。
また、これらの複雑な工程は、歩留まりの低下をもたら
すことになる。
め込み型半導体レーザ構造を、0.7〜1.0μm帯半導体レ
ーザとして実現する際の問題点を解決することが本発明
の目的であり、製造方法においては、まず、DH構造上に
選択成長用マスクを形成して、DH構造の両側に電流ブロ
ック層を選択成長する必要がある。この選択成長用マス
クを形成するためには、従来、SiO2膜を全面に堆積さ
せ、フォトリソグラフィ工程により該SiO2膜をマスク形
状に加工し、その後、半導体エッチングによりDHメサ形
状を形成する、あるいは、選択成長によりDHメサ形状を
作製後、SiO2堆積と厳密なフォトリソグラフィ工程によ
り該DHメサ頂部にのみSiO2膜を残しマスクする必要があ
り、現状、どちらの工程も多数の工数が不可避である。
また、これらの複雑な工程は、歩留まりの低下をもたら
すことになる。
【０００８】また、前記電流ブロック層の選択成長にお
いて、0.7〜1.0μm帯半導体レーザの電流ブロック層
は、高活性なAlを含むAlGaAs層で形成されるため、DH構
造上のマスクにも多結晶が析出して、選択成長が困難で
あるといった問題があった。
いて、0.7〜1.0μm帯半導体レーザの電流ブロック層
は、高活性なAlを含むAlGaAs層で形成されるため、DH構
造上のマスクにも多結晶が析出して、選択成長が困難で
あるといった問題があった。
【０００９】本発明は上記事情に鑑みてなされたもので
あり、埋め込み成長層を形成するにあたり、n型GaAs基
板上に、n型クラッド層、InGaAsを含むSCH層、p型クラ
ッド層、GaAs層、AlGaAs層を順次選択成長し、DH選択成
長に用いたSiO2マスクを除去した後、メサ頂上部に形成
された該AlGaAs層を水蒸気酸化法により酸化させ、この
酸化AlGaAs層を用いて、埋め込み成長層を形成すること
により、簡単な製造プロセスで低コスト化をはかった半
導体レーザの製造方法を提供することを目的とする。
あり、埋め込み成長層を形成するにあたり、n型GaAs基
板上に、n型クラッド層、InGaAsを含むSCH層、p型クラ
ッド層、GaAs層、AlGaAs層を順次選択成長し、DH選択成
長に用いたSiO2マスクを除去した後、メサ頂上部に形成
された該AlGaAs層を水蒸気酸化法により酸化させ、この
酸化AlGaAs層を用いて、埋め込み成長層を形成すること
により、簡単な製造プロセスで低コスト化をはかった半
導体レーザの製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に請求項１に記載の半導体レーザの製造方法は、GaAs基
板上に、AlxGayIn1-x-yAs量子井戸層（但し、0≦x＜1,
0＜y, 1-x-y＜1）を含む活性層と、該活性層を挟むよう
にクラッド層を配した、ダブルへテロ(DH)構造を選択成
長させ、次に該DH構造を埋め込む光半導体素子の製造方
法において、その埋め込み工程が、(1)該DH構造の最上
部に形成されたAluGa1-uAsを酸化させる工程と、(2)そ
の酸化させたAluGa1-uAs層（但し、0＜u≦1）をマスク
として、選択的な埋め込み成長を行う工程とを含むこと
とした。
に請求項１に記載の半導体レーザの製造方法は、GaAs基
板上に、AlxGayIn1-x-yAs量子井戸層（但し、0≦x＜1,
0＜y, 1-x-y＜1）を含む活性層と、該活性層を挟むよう
にクラッド層を配した、ダブルへテロ(DH)構造を選択成
長させ、次に該DH構造を埋め込む光半導体素子の製造方
法において、その埋め込み工程が、(1)該DH構造の最上
部に形成されたAluGa1-uAsを酸化させる工程と、(2)そ
の酸化させたAluGa1-uAs層（但し、0＜u≦1）をマスク
として、選択的な埋め込み成長を行う工程とを含むこと
とした。
【００１１】例えば、図１に示すように、DH構造は、n
型GaAs基板１上に、ｎ型クラッド層2、InGaAsを含むSCH
層3、ｐ型クラッド層4、GaAs層5、AlGaAs層6を順次成長
して形成される。次に、DH選択成長に用いたSiO2マスク
7を除去し、メサ頂上部に配置されたAluGa1-uAs（但
し、0<u≦1）層6を水蒸気酸化法により酸化させる(図１
(b))。この酸化AlGaAs層8を用いて、埋め込み成長層9を
形成する（図1(c)）。このことにより、従来のBH成長工
程における、SiO2堆積工程、及び、フォトレジスト工程
での目合わせ及びエッチング等を省略することができ、
プロセス工程の大幅な短縮が可能となる
型GaAs基板１上に、ｎ型クラッド層2、InGaAsを含むSCH
層3、ｐ型クラッド層4、GaAs層5、AlGaAs層6を順次成長
して形成される。次に、DH選択成長に用いたSiO2マスク
7を除去し、メサ頂上部に配置されたAluGa1-uAs（但
し、0<u≦1）層6を水蒸気酸化法により酸化させる(図１
(b))。この酸化AlGaAs層8を用いて、埋め込み成長層9を
形成する（図1(c)）。このことにより、従来のBH成長工
程における、SiO2堆積工程、及び、フォトレジスト工程
での目合わせ及びエッチング等を省略することができ、
プロセス工程の大幅な短縮が可能となる
【００１２】また、請求項２に記載の半導体レーザの製
造方法は、請求項１に記載の同方法において、前記埋め
込み工程において、前記(1)及び(2)の工程に続いて、
(3)前記酸化AlGaAsマスク上に堆積した多結晶を除去す
る工程と、(4)前記酸化AlGaAsマスクを除去する工程
と、(5)p型クラッド層を成長させる工程とが付加される
こととした。
造方法は、請求項１に記載の同方法において、前記埋め
込み工程において、前記(1)及び(2)の工程に続いて、
(3)前記酸化AlGaAsマスク上に堆積した多結晶を除去す
る工程と、(4)前記酸化AlGaAsマスクを除去する工程
と、(5)p型クラッド層を成長させる工程とが付加される
こととした。
【００１３】電流ブロック層の成長工程において、例え
ば図２に示すように、電流ブロック層がAlGaAsである場
合、マスク上へ多結晶10が析出する（図2(a)）。そこ
で、該多結晶10のみをウエットエッチングで除去する
(図2(b))。次に、酸化AlGaAsマスク8を除去して、ｐ型
クラッド層11を成長し、埋め込み半導体レーザ構造を完
成する(図2(c))。このことにより、従来、多結晶がマス
ク上へ析出した場合、プロセス不良で素子化が不可能で
あったが、多結晶の性質、特に結晶粒界が多数存在する
ことに注目することにより、HCl系エッチャントによっ
て多結晶のみを容易に除去可能となる。
ば図２に示すように、電流ブロック層がAlGaAsである場
合、マスク上へ多結晶10が析出する（図2(a)）。そこ
で、該多結晶10のみをウエットエッチングで除去する
(図2(b))。次に、酸化AlGaAsマスク8を除去して、ｐ型
クラッド層11を成長し、埋め込み半導体レーザ構造を完
成する(図2(c))。このことにより、従来、多結晶がマス
ク上へ析出した場合、プロセス不良で素子化が不可能で
あったが、多結晶の性質、特に結晶粒界が多数存在する
ことに注目することにより、HCl系エッチャントによっ
て多結晶のみを容易に除去可能となる。
【００１４】更に、請求項３に記載の半導体レーザの製
造方法は、請求項１に記載の同方法において、前記DH構
造の最上部に形成されたAluGa1-uAsのAl組成が、0.5≦u
≦1であることとした。
造方法は、請求項１に記載の同方法において、前記DH構
造の最上部に形成されたAluGa1-uAsのAl組成が、0.5≦u
≦1であることとした。
【００１５】例えば図３に示すように、電流ブロック層
としてAlGaAs層を用いた場合は、高活性なAlを含む材料
であるため、DHメサ頂部に形成されたマスク上に多結晶
１０が析出する（図3(a)）。しかしながら、このマスク
が酸化AluGa1-uAsで形成され、且つ、そのAl組成uが
（0.5≦u≦１）である場合（図３(b)の12に対応）に
は、このマスク表面のダングリングボンドの終端が強ま
り、多結晶析出のための生成核を与えないことが明らか
になる。このことにより、AlGaAs電流ブロック層の選択
成長においても、酸化マスク上への多結晶析出を抑制す
ることが可能となり、選択性の高い埋込成長が可能とな
る（図3(b)）。
としてAlGaAs層を用いた場合は、高活性なAlを含む材料
であるため、DHメサ頂部に形成されたマスク上に多結晶
１０が析出する（図3(a)）。しかしながら、このマスク
が酸化AluGa1-uAsで形成され、且つ、そのAl組成uが
（0.5≦u≦１）である場合（図３(b)の12に対応）に
は、このマスク表面のダングリングボンドの終端が強ま
り、多結晶析出のための生成核を与えないことが明らか
になる。このことにより、AlGaAs電流ブロック層の選択
成長においても、酸化マスク上への多結晶析出を抑制す
ることが可能となり、選択性の高い埋込成長が可能とな
る（図3(b)）。
【００１６】請求項４に記載の半導体レーザの製造方法
は、請求項１に記載の同方法において、前記クラッド層
を、AlzGa1-zAsまたは(AlwGa1-w)0.5In0.5P（但し、0<z
<0.5、0≦ｗ＜1）またはGavIn1-vAsqP1-q（但し、0≦v
≦1、0≦q≦1）により形成することとした。
は、請求項１に記載の同方法において、前記クラッド層
を、AlzGa1-zAsまたは(AlwGa1-w)0.5In0.5P（但し、0<z
<0.5、0≦ｗ＜1）またはGavIn1-vAsqP1-q（但し、0≦v
≦1、0≦q≦1）により形成することとした。
【００１７】上記したDH構造は、SCH活性層をｎ及びｐ
型クラッド層で挟むDH構造であり、各クラッド層はキャ
リア閉じこめのためにSCH活性層より大きな禁制帯幅が
必須である。そのクラッド層の組成として、GaAs基板に
格子整合するAlzGa1-zAs層、あるいは、(AlwGa1-w)0.5I
n0.5P層、またはGavIn1-vAsqP1-qが挙げられるが、AlGa
As層及びAlGaInP層においてそのAl組成が高すぎる場
合、DH頂部に形成したAlGaAs層を水蒸気酸化させてマス
クを形成する工程で、該クラッド層もメサ側面から酸化
されることになる。この酸化速度はAl組成に大きく依存
し、該クラッド層のAl組成を下げることで、上記クラッ
ド層の酸化を回避することが出来る。具体的なAl組成と
しては、（0<z<0.5）あるいは（0≦ｗ＜1）が有用であ
る。これらの組成のクラッド層を用いることにより、水
蒸気酸化工程において該クラッド層が酸化されることな
く、且つ、SCH活性層へのキャリアの閉じこめ効果を十
分に得ることが出来る。
型クラッド層で挟むDH構造であり、各クラッド層はキャ
リア閉じこめのためにSCH活性層より大きな禁制帯幅が
必須である。そのクラッド層の組成として、GaAs基板に
格子整合するAlzGa1-zAs層、あるいは、(AlwGa1-w)0.5I
n0.5P層、またはGavIn1-vAsqP1-qが挙げられるが、AlGa
As層及びAlGaInP層においてそのAl組成が高すぎる場
合、DH頂部に形成したAlGaAs層を水蒸気酸化させてマス
クを形成する工程で、該クラッド層もメサ側面から酸化
されることになる。この酸化速度はAl組成に大きく依存
し、該クラッド層のAl組成を下げることで、上記クラッ
ド層の酸化を回避することが出来る。具体的なAl組成と
しては、（0<z<0.5）あるいは（0≦ｗ＜1）が有用であ
る。これらの組成のクラッド層を用いることにより、水
蒸気酸化工程において該クラッド層が酸化されることな
く、且つ、SCH活性層へのキャリアの閉じこめ効果を十
分に得ることが出来る。
【００１８】また、請求項５に記載の半導体レーザの製
造方法は、請求項１に記載の同方法において、前記第
(2)の工程は、更に、(a)酸化AlGaAs層をマスクとして、
p型埋め込み層、n型埋め込み層、及び、p型埋め込み層
を形成するサブ工程と、(b)前記酸化マスクを除去し全
面にｐ型クラッド層を形成するサブ工程とを含むことと
した。
造方法は、請求項１に記載の同方法において、前記第
(2)の工程は、更に、(a)酸化AlGaAs層をマスクとして、
p型埋め込み層、n型埋め込み層、及び、p型埋め込み層
を形成するサブ工程と、(b)前記酸化マスクを除去し全
面にｐ型クラッド層を形成するサブ工程とを含むことと
した。
【００１９】このことにより、例えば、図５に示すよう
に、GaAs基板上にDHメサ構造を選択成長で形成し（図５
(a)）、このメサ頂部に形成されたAlGaAs層6を酸化させ
て酸化AlGaAs層８を形成し、それをマスクとして、ｐ型
埋め込み層14、ｎ型埋め込み層15、及び、ｐ型埋め込み
層16からなる電流ブロック層をDHメサ側面に選択成長さ
せる（図５(b)）。その後、該酸化マスクとしてのAlGaA
s層８を除去し、ｐ型クラッド層17を全面に形成して、
埋め込み型レーザ構造を得ることができる（図５
(c)）。以上説明のように本発明によれば、簡単な製造
プロセスにより、半導体レーザ素子の低コスト化を実現
できる。
に、GaAs基板上にDHメサ構造を選択成長で形成し（図５
(a)）、このメサ頂部に形成されたAlGaAs層6を酸化させ
て酸化AlGaAs層８を形成し、それをマスクとして、ｐ型
埋め込み層14、ｎ型埋め込み層15、及び、ｐ型埋め込み
層16からなる電流ブロック層をDHメサ側面に選択成長さ
せる（図５(b)）。その後、該酸化マスクとしてのAlGaA
s層８を除去し、ｐ型クラッド層17を全面に形成して、
埋め込み型レーザ構造を得ることができる（図５
(c)）。以上説明のように本発明によれば、簡単な製造
プロセスにより、半導体レーザ素子の低コスト化を実現
できる。
【００２０】
【発明の実施の形態】以下、図面を使用して本発明実施
形態について詳細に説明するが、最初に各請求項に対応
させながら、製造プロセスならびにデバイス構造につい
て図面を使用して説明する。図１は、請求項１に対応し
て作製された埋め込み型半導体レーザの電流ブロック層
の成長工程を説明するために引用した半導体レーザ素子
の断面図である。選択成長で形成されたDH構造を図１
(a)に示す。このDH構造は、n型GaAs基板１上に、ｎ型ク
ラッド層2、InGaAsを含むSCH層3、ｐ型クラッド層4、Ga
As層5、AlGaAs層6を順次成長して形成される。次に、DH
選択成長に用いたSiO2マスク7を除去し、メサ頂上部に
配置されたAluGa1-uAs（但し、0<u≦1）層6を水蒸気酸
化法により酸化させる(図1(b))。この酸化AlGaAs層8を
用いて、埋め込み成長層9を形成する（図1(c)）。
形態について詳細に説明するが、最初に各請求項に対応
させながら、製造プロセスならびにデバイス構造につい
て図面を使用して説明する。図１は、請求項１に対応し
て作製された埋め込み型半導体レーザの電流ブロック層
の成長工程を説明するために引用した半導体レーザ素子
の断面図である。選択成長で形成されたDH構造を図１
(a)に示す。このDH構造は、n型GaAs基板１上に、ｎ型ク
ラッド層2、InGaAsを含むSCH層3、ｐ型クラッド層4、Ga
As層5、AlGaAs層6を順次成長して形成される。次に、DH
選択成長に用いたSiO2マスク7を除去し、メサ頂上部に
配置されたAluGa1-uAs（但し、0<u≦1）層6を水蒸気酸
化法により酸化させる(図1(b))。この酸化AlGaAs層8を
用いて、埋め込み成長層9を形成する（図1(c)）。
【００２１】上記製造工程からなる製造方法により、特
開平9-23039号に開示された従来のBH成長工程におけ
る、SiO2堆積工程、及び、フォトレジスト工程での目合
わせ及びエッチング等を省略することができ、プロセス
工程の大幅な短縮が可能となる。さらに、メサ頂部のみ
にSiO2マスクを形成する従来のプロセスでは、そのフォ
トリソグラフィ工程及びエッチング工程のマージンが小
さく、歩留まりを低下させる要因になっていたが、上記
製造工程によりこの問題も解消することが出来る。
開平9-23039号に開示された従来のBH成長工程におけ
る、SiO2堆積工程、及び、フォトレジスト工程での目合
わせ及びエッチング等を省略することができ、プロセス
工程の大幅な短縮が可能となる。さらに、メサ頂部のみ
にSiO2マスクを形成する従来のプロセスでは、そのフォ
トリソグラフィ工程及びエッチング工程のマージンが小
さく、歩留まりを低下させる要因になっていたが、上記
製造工程によりこの問題も解消することが出来る。
【００２２】図２は、請求項２に対応して作製された埋
め込み型半導体レーザの、ｐ型クラッド層成長工程を説
明するために引用した断面図である。図１の電流ブロッ
ク層の成長工程において、該電流ブロック層がAlGaAsで
ある場合、マスク上へ多結晶10が析出する（図2(a)）。
そこで、該多結晶10のみをウエットエッチングで除去す
る(図2(b))。次に、酸化AlGaAsマスク8を除去して、ｐ
型クラッド層11を成長し、埋め込み半導体レーザ構造を
完成する。このことにより、従来、多結晶がマスク上へ
析出した場合、プロセス不良で素子化が不可能であった
が、多結晶の性質、特に結晶粒界が多数存在することに
注目することにより、HCl系エッチャントによって多結
晶のみを容易に除去可能であることが明らかになった。
め込み型半導体レーザの、ｐ型クラッド層成長工程を説
明するために引用した断面図である。図１の電流ブロッ
ク層の成長工程において、該電流ブロック層がAlGaAsで
ある場合、マスク上へ多結晶10が析出する（図2(a)）。
そこで、該多結晶10のみをウエットエッチングで除去す
る(図2(b))。次に、酸化AlGaAsマスク8を除去して、ｐ
型クラッド層11を成長し、埋め込み半導体レーザ構造を
完成する。このことにより、従来、多結晶がマスク上へ
析出した場合、プロセス不良で素子化が不可能であった
が、多結晶の性質、特に結晶粒界が多数存在することに
注目することにより、HCl系エッチャントによって多結
晶のみを容易に除去可能であることが明らかになった。
【００２３】図３は、請求項３に対応して形成された埋
め込み型半導体レーザの、電流ブロック層形成工程を説
明するために引用した断面図である。上述したように、
電流ブロック層としてAlGaAs層を用いた場合は、高活性
なAlを含む材料であるため、DHメサ頂部に形成されたマ
スク上にポリ結晶が析出する（図3(a)）。しかしなが
ら、このマスクが酸化AluGa1-uAsで形成され、且つ、そ
のAl組成uが（0.5≦u≦1.0）である場合（図３(b)の12
に対応）には、このマスク表面のダングリングボンドの
終端が強まり、多結晶析出のための生成核を与えないこ
とが明らかになった。これにより、AlGaAs電流ブロック
層の選択成長においても、酸化マスク上への多結晶析出
を抑制することが可能となり、選択性の高い埋込成長が
可能となる（図3(b)）。
め込み型半導体レーザの、電流ブロック層形成工程を説
明するために引用した断面図である。上述したように、
電流ブロック層としてAlGaAs層を用いた場合は、高活性
なAlを含む材料であるため、DHメサ頂部に形成されたマ
スク上にポリ結晶が析出する（図3(a)）。しかしなが
ら、このマスクが酸化AluGa1-uAsで形成され、且つ、そ
のAl組成uが（0.5≦u≦1.0）である場合（図３(b)の12
に対応）には、このマスク表面のダングリングボンドの
終端が強まり、多結晶析出のための生成核を与えないこ
とが明らかになった。これにより、AlGaAs電流ブロック
層の選択成長においても、酸化マスク上への多結晶析出
を抑制することが可能となり、選択性の高い埋込成長が
可能となる（図3(b)）。
【００２４】図４は、請求項４に対応して作製された埋
め込み型半導体レーザの構造を説明するために引用した
断面図である。上記したDH構造は、SCH活性層をｎ及び
ｐ型クラッド層で挟むDH構造であり、各クラッド層はキ
ャリア閉じこめのためにSCH活性層より大きな禁制帯幅
が必須である。そのクラッド層の組成として、GaAs基板
に格子整合するAlzGa1-zAs層、あるいは、(AlwGa1-w)
0.5In0.5P層、またはGavIn1-vAsqP1-qが挙げられるが、
AlGaAs層及びAlGaInP層においてそのAl組成が高すぎる
場合、DH頂部に形成したAlGaAs層を水蒸気酸化させてマ
スクを形成する工程で、該クラッド層もメサ側面から酸
化されることになる。この酸化速度はAl組成に大きく依
存し、該クラッド層のAl組成を下げることで、上記クラ
ッド層の酸化を回避することが出来る。具体的なAl組成
としては、（0<z<0.5）あるいは（0≦ｗ＜1）が有用で
ある。これらの組成のクラッド層13を用いることによ
り、水蒸気酸化工程において該クラッド層が酸化される
ことなく、且つ、SCH活性層へのキャリアの閉じこめ効
果を十分に得ることが出来る。
め込み型半導体レーザの構造を説明するために引用した
断面図である。上記したDH構造は、SCH活性層をｎ及び
ｐ型クラッド層で挟むDH構造であり、各クラッド層はキ
ャリア閉じこめのためにSCH活性層より大きな禁制帯幅
が必須である。そのクラッド層の組成として、GaAs基板
に格子整合するAlzGa1-zAs層、あるいは、(AlwGa1-w)
0.5In0.5P層、またはGavIn1-vAsqP1-qが挙げられるが、
AlGaAs層及びAlGaInP層においてそのAl組成が高すぎる
場合、DH頂部に形成したAlGaAs層を水蒸気酸化させてマ
スクを形成する工程で、該クラッド層もメサ側面から酸
化されることになる。この酸化速度はAl組成に大きく依
存し、該クラッド層のAl組成を下げることで、上記クラ
ッド層の酸化を回避することが出来る。具体的なAl組成
としては、（0<z<0.5）あるいは（0≦ｗ＜1）が有用で
ある。これらの組成のクラッド層13を用いることによ
り、水蒸気酸化工程において該クラッド層が酸化される
ことなく、且つ、SCH活性層へのキャリアの閉じこめ効
果を十分に得ることが出来る。
【００２５】図５は、請求項５に対応して作製された埋
め込み型半導体レーザの構造を説明するために引用した
断面図である。上述したように、GaAs基板上にDHメサ構
造を選択成長で形成し（図５(a)）、このメサ頂部に形
成されたAlGaAs層6を酸化させて酸化AlGaAs層８を形成
し、それをマスクとして、ｐ型埋め込み層14、ｎ型埋め
込み層15、及び、ｐ型埋め込み層16からなる電流ブロッ
ク層をDHメサ側面に選択成長させる（図５(b)）。その
後、該酸化マスクを除去し、ｐ型クラッド層17を全面に
形成して、埋め込み型レーザ構造を得ることができる
（図５(c)）。
め込み型半導体レーザの構造を説明するために引用した
断面図である。上述したように、GaAs基板上にDHメサ構
造を選択成長で形成し（図５(a)）、このメサ頂部に形
成されたAlGaAs層6を酸化させて酸化AlGaAs層８を形成
し、それをマスクとして、ｐ型埋め込み層14、ｎ型埋め
込み層15、及び、ｐ型埋め込み層16からなる電流ブロッ
ク層をDHメサ側面に選択成長させる（図５(b)）。その
後、該酸化マスクを除去し、ｐ型クラッド層17を全面に
形成して、埋め込み型レーザ構造を得ることができる
（図５(c)）。
【００２６】以下、図６乃至図８を使用して本発明実施
形態の製造プロセスについて詳細に説明する。図６は、
本発明の半導体レーザの製造方法を用いて作製した半導
体レーザの一実施形態を示す図である。以下、図６を用
いてその製造方法について詳細に説明する。まず、GaAs
(100)just基板18上に、有機金属気相成長(MOVPE)法を用
いて、n-Al 0.3Ga0.7Asクラッド層19（Si-dope：1 x 10
17 cm-3）を1 μm成長する。その上に、熱CVD法によりS
iO2膜を120 nm形成して、フォトレジスト工程とエッチ
ング工程によって、[011]方向に相対する二対のストラ
イプマスクを形成する。
形態の製造プロセスについて詳細に説明する。図６は、
本発明の半導体レーザの製造方法を用いて作製した半導
体レーザの一実施形態を示す図である。以下、図６を用
いてその製造方法について詳細に説明する。まず、GaAs
(100)just基板18上に、有機金属気相成長(MOVPE)法を用
いて、n-Al 0.3Ga0.7Asクラッド層19（Si-dope：1 x 10
17 cm-3）を1 μm成長する。その上に、熱CVD法によりS
iO2膜を120 nm形成して、フォトレジスト工程とエッチ
ング工程によって、[011]方向に相対する二対のストラ
イプマスクを形成する。
【００２７】そして、この選択成長用のマスクを利用し
て、その開口部にDH構造を成長する。DH構造は、n-GaAs
ガイド層20（Si-dope：1 x 1017 cm-3）を0.2 μm、n-A
l0.3Ga0.7Asキャリアブロック層21 (Si-dope：1 x 1018
cm-3）を20 nm、n-GaAsガイド層22（Si-dope：1 x 10
17 cm-3）を50 nm、In0.2Ga0.8As-QW活性層23、p-GaAs
ガイド層24（Zn-dope：1 x 1017 cm-3）を50 nm、ｐ-Al
0.3Ga0.7Asキャリアブロック層25 (Zn-dope：1 x 1018
cm-3）を20 nm、ｐ-GaAsガイド層26（Zn-dope：1x 1017
cm-3）を0.2 μm、そしてAl0.5Ga0.5As トップ層0.1
μmからなる。
て、その開口部にDH構造を成長する。DH構造は、n-GaAs
ガイド層20（Si-dope：1 x 1017 cm-3）を0.2 μm、n-A
l0.3Ga0.7Asキャリアブロック層21 (Si-dope：1 x 1018
cm-3）を20 nm、n-GaAsガイド層22（Si-dope：1 x 10
17 cm-3）を50 nm、In0.2Ga0.8As-QW活性層23、p-GaAs
ガイド層24（Zn-dope：1 x 1017 cm-3）を50 nm、ｐ-Al
0.3Ga0.7Asキャリアブロック層25 (Zn-dope：1 x 1018
cm-3）を20 nm、ｐ-GaAsガイド層26（Zn-dope：1x 1017
cm-3）を0.2 μm、そしてAl0.5Ga0.5As トップ層0.1
μmからなる。
【００２８】次に、マスクとして用いたSiO2層を除去し
た後、ウエハを水蒸気酸化炉に導入して、DHメサ頂上部
のAl0.5Ga0.5As層を酸化させる。そして、この酸化層を
埋め込み選択成長のマスクとして用いて、下記の電流ブ
ロック層を形成する。この電流ブロック層は、ｐ-Al0.2
Ga0.8As（Zn-dope：5 x 1017 cm-3）27を0.5 μm、n-Al
0.2Ga0.8As（Si-dope：1 x 1018 cm-3）28を0.7 μm、
ｐ-Al0.2Ga0.8As（Zn-dope：5 x 1017 cm-3）29を0.1
μmからなる。
た後、ウエハを水蒸気酸化炉に導入して、DHメサ頂上部
のAl0.5Ga0.5As層を酸化させる。そして、この酸化層を
埋め込み選択成長のマスクとして用いて、下記の電流ブ
ロック層を形成する。この電流ブロック層は、ｐ-Al0.2
Ga0.8As（Zn-dope：5 x 1017 cm-3）27を0.5 μm、n-Al
0.2Ga0.8As（Si-dope：1 x 1018 cm-3）28を0.7 μm、
ｐ-Al0.2Ga0.8As（Zn-dope：5 x 1017 cm-3）29を0.1
μmからなる。
【００２９】この埋込成長において、DH構造頂部の酸化
AlGaAsマスク上に、多結晶が析出するので、これを希塩
酸により除去する。このとき、単結晶からなるDH構造や
電流ブロック層はエッチングされず、該多結晶のみエッ
チングすることができる。次に、DH頂部の酸化AlGaAsマ
スクをバッファードフッ酸で除去し、ｐ型クラッド層で
あるｐ-Al0.3Ga0.7As（Zn-dope：1 x 1018 cm-3）30を1
μm、ｐ-GaAs（Zn-dope：1 x 1019 cm-3）31を0.1 μm
成長する。その後、ｐ側電極32とn側電極33をスパッタ
法により形成して、図６に示す半導体レーザ素子を完成
させる。
AlGaAsマスク上に、多結晶が析出するので、これを希塩
酸により除去する。このとき、単結晶からなるDH構造や
電流ブロック層はエッチングされず、該多結晶のみエッ
チングすることができる。次に、DH頂部の酸化AlGaAsマ
スクをバッファードフッ酸で除去し、ｐ型クラッド層で
あるｐ-Al0.3Ga0.7As（Zn-dope：1 x 1018 cm-3）30を1
μm、ｐ-GaAs（Zn-dope：1 x 1019 cm-3）31を0.1 μm
成長する。その後、ｐ側電極32とn側電極33をスパッタ
法により形成して、図６に示す半導体レーザ素子を完成
させる。
【００３０】図７は、本発明の半導体レーザの製造方法
を用いて作製した半導体レーザの他の実施形態を示す図
である。図７を用いてその製造方法について詳細に説明
する。まず、GaAs(100)just基板18上に、有機金属気相
成長(MOVPE)法を用いて、n-Al0. 3Ga0.7Asクラッド層19
（Si-dope：1 x 1017cm-3）を1 μm成長する。その上
に、熱CVD法によりSiO2膜を120 nm形成して、フォトレ
ジスト工程とエッチング工程によって、[011]方向に相
対する二対のストライプマスクを形成する。
を用いて作製した半導体レーザの他の実施形態を示す図
である。図７を用いてその製造方法について詳細に説明
する。まず、GaAs(100)just基板18上に、有機金属気相
成長(MOVPE)法を用いて、n-Al0. 3Ga0.7Asクラッド層19
（Si-dope：1 x 1017cm-3）を1 μm成長する。その上
に、熱CVD法によりSiO2膜を120 nm形成して、フォトレ
ジスト工程とエッチング工程によって、[011]方向に相
対する二対のストライプマスクを形成する。
【００３１】そして、この選択成長用のマスクを利用し
て、その開口部にDH構造を成長する。DH構造は、n-GaAs
ガイド層20（Si-dope：1 x 1017 cm-3）を0.2 μm、n-A
l0.3Ga0.7Asキャリアブロック層21 (Si-dope：1 x 1018
cm-3）を20 nm、n-GaAsガイド層22（Si-dope：1 x 10
17 cm-3）を50 nm、In0.2Ga0.8As-QW活性層23、p-GaAs
ガイド層24（Zn-dope：1 x 1017 cm-3）を50 nm、ｐ-Al
0.3Ga0.7Asキャリアブロック層25 (Zn-dope：1 x 1018
cm-3）を20 nm、ｐ-GaAsガイド層26（Zn-dope：1x 1017
cm-3）を0.2 μm、そしてAl0.8Ga0.2As トップ層0.1
μmからなる。次に、マスクとして用いたSiO2層を除去
した後、ウエハを水蒸気酸化炉に導入して、DHメサ頂上
部のAl0.8Ga0.2As層を酸化させる。
て、その開口部にDH構造を成長する。DH構造は、n-GaAs
ガイド層20（Si-dope：1 x 1017 cm-3）を0.2 μm、n-A
l0.3Ga0.7Asキャリアブロック層21 (Si-dope：1 x 1018
cm-3）を20 nm、n-GaAsガイド層22（Si-dope：1 x 10
17 cm-3）を50 nm、In0.2Ga0.8As-QW活性層23、p-GaAs
ガイド層24（Zn-dope：1 x 1017 cm-3）を50 nm、ｐ-Al
0.3Ga0.7Asキャリアブロック層25 (Zn-dope：1 x 1018
cm-3）を20 nm、ｐ-GaAsガイド層26（Zn-dope：1x 1017
cm-3）を0.2 μm、そしてAl0.8Ga0.2As トップ層0.1
μmからなる。次に、マスクとして用いたSiO2層を除去
した後、ウエハを水蒸気酸化炉に導入して、DHメサ頂上
部のAl0.8Ga0.2As層を酸化させる。
【００３２】次に、この酸化層を埋め込み選択成長のマ
スクとして用いて、下記の電流ブロック層を形成する。
該電流ブロック層は、ｐ-Al0.2Ga0.8As（Zn-dope：5 x
1017cm-3）27を0.5 μm、n-Al0.2Ga0.8As（Si-dope：1
x 1018 cm-3）28を0.7 μm、ｐ-Al0.2Ga0.8As（Zn-dop
e：5 x 1017 cm-3）29を0.1 μmからなる。この埋込成
長において、DH構造頂部の酸化AlGaAsマスクのAl組成が
高いために、そのダングリングボンドの終端が強固であ
り、ポリ結晶析出を回避することができる。次に、DH頂
部の酸化AlGaAsマスクをバッファードフッ酸で除去し、
ｐ型クラッド層であるｐ-Al0.3Ga0.7As（Zn-dope：1 x
1018 cm-3）30を1 μm、ｐ-GaAs（Zn-dope：1 x 1019 c
m-3）31を0.1μm成長する。その後、ｐ側電極32とn側電
極33をスパッタ法により形成して、図７に示す半導体レ
ーザ素子を完成する。
スクとして用いて、下記の電流ブロック層を形成する。
該電流ブロック層は、ｐ-Al0.2Ga0.8As（Zn-dope：5 x
1017cm-3）27を0.5 μm、n-Al0.2Ga0.8As（Si-dope：1
x 1018 cm-3）28を0.7 μm、ｐ-Al0.2Ga0.8As（Zn-dop
e：5 x 1017 cm-3）29を0.1 μmからなる。この埋込成
長において、DH構造頂部の酸化AlGaAsマスクのAl組成が
高いために、そのダングリングボンドの終端が強固であ
り、ポリ結晶析出を回避することができる。次に、DH頂
部の酸化AlGaAsマスクをバッファードフッ酸で除去し、
ｐ型クラッド層であるｐ-Al0.3Ga0.7As（Zn-dope：1 x
1018 cm-3）30を1 μm、ｐ-GaAs（Zn-dope：1 x 1019 c
m-3）31を0.1μm成長する。その後、ｐ側電極32とn側電
極33をスパッタ法により形成して、図７に示す半導体レ
ーザ素子を完成する。
【００３３】図８は、本発明の半導体レーザの製造方法
を用いて作製した半導体レーザの更に他の実施形態を示
す図である。図８を用いてその製造工程について詳細に
説明する。まず、GaAs(100)just基板18上に、有機金属
気相成長(MOVPE)法を用いて、n-Al 0.3Ga0.7Asクラッド
層19（Si-dope：1 x 1017 cm-3）を1 μm成長する。そ
の上に、熱CVD法によりSiO2膜を120 nm形成して、フォ
トレジスト工程とエッチング工程によって、[011]方向
に相対する二対のストライプマスクを形成する。そし
て、この選択成長用のマスクを利用して、その開口部に
DH構造を成長する。DH構造は、n-Al0.2Ga0.8Asクラッド
層34（Si-dope：1 x 1017 cm-3）を0.2 μm、n-GaAsガ
イド層35（Si-dope：1 x 1017 cm-3）を50 nm、In0.2Ga
0.8As-QW活性層23、p-GaAsガイド36（Zn-dope：1 x 10
17 cm-3）を50 nm、ｐ-Al0.2Ga0.8Asクラッド層37 (Zn-
dope：1 x 1018 cm-3）を0.2μｍ、そしてAl0.8Ga0.2As
トップ層0.1 μmからなる。
を用いて作製した半導体レーザの更に他の実施形態を示
す図である。図８を用いてその製造工程について詳細に
説明する。まず、GaAs(100)just基板18上に、有機金属
気相成長(MOVPE)法を用いて、n-Al 0.3Ga0.7Asクラッド
層19（Si-dope：1 x 1017 cm-3）を1 μm成長する。そ
の上に、熱CVD法によりSiO2膜を120 nm形成して、フォ
トレジスト工程とエッチング工程によって、[011]方向
に相対する二対のストライプマスクを形成する。そし
て、この選択成長用のマスクを利用して、その開口部に
DH構造を成長する。DH構造は、n-Al0.2Ga0.8Asクラッド
層34（Si-dope：1 x 1017 cm-3）を0.2 μm、n-GaAsガ
イド層35（Si-dope：1 x 1017 cm-3）を50 nm、In0.2Ga
0.8As-QW活性層23、p-GaAsガイド36（Zn-dope：1 x 10
17 cm-3）を50 nm、ｐ-Al0.2Ga0.8Asクラッド層37 (Zn-
dope：1 x 1018 cm-3）を0.2μｍ、そしてAl0.8Ga0.2As
トップ層0.1 μmからなる。
【００３４】次に、マスクとして用いたSiO2層を除去し
た後、ウエハを水蒸気酸化炉に導入して、DHメサ頂上部
のAl0.8Ga0.2As層を酸化させる。次に、この酸化層を埋
め込み選択成長のマスクとして用いて、下記の電流ブロ
ック層を形成する。この電流ブロック層は、ｐ-Al0.2Ga
0.8As（Zn-dope：5 x 1017 cm-3）27を0.5 μm、n-Al
0.2Ga0.8As（Si-dope：1 x 1018 cm-3）28を0.7 μm、
ｐ-Al0.2Ga0.8As（Zn-dope：5 x 1017 cm-3）29を0.1
μmからなる。この埋込成長において、DH構造頂部の酸
化AlGaAsマスクのAl組成が高いために、そのダングリン
グボンドの終端が強固であり、多結晶析出を回避するこ
とができる。
た後、ウエハを水蒸気酸化炉に導入して、DHメサ頂上部
のAl0.8Ga0.2As層を酸化させる。次に、この酸化層を埋
め込み選択成長のマスクとして用いて、下記の電流ブロ
ック層を形成する。この電流ブロック層は、ｐ-Al0.2Ga
0.8As（Zn-dope：5 x 1017 cm-3）27を0.5 μm、n-Al
0.2Ga0.8As（Si-dope：1 x 1018 cm-3）28を0.7 μm、
ｐ-Al0.2Ga0.8As（Zn-dope：5 x 1017 cm-3）29を0.1
μmからなる。この埋込成長において、DH構造頂部の酸
化AlGaAsマスクのAl組成が高いために、そのダングリン
グボンドの終端が強固であり、多結晶析出を回避するこ
とができる。
【００３５】次に、DH頂部の酸化AlGaAsマスクをバッフ
ァードフッ酸で除去し、ｐ−クラッド層であるｐ-Al0.3
Ga0.7As（Zn-dope：1 x 1018 cm-3）30を1 μm、ｐ-GaA
s（Zn-dope：1 x 1019 cm-3）31を0.1 μm成長する。そ
の後、p側電極32とn側電極33をスパッタ法により形成し
て、図８に示すレーザ素子を完成する。
ァードフッ酸で除去し、ｐ−クラッド層であるｐ-Al0.3
Ga0.7As（Zn-dope：1 x 1018 cm-3）30を1 μm、ｐ-GaA
s（Zn-dope：1 x 1019 cm-3）31を0.1 μm成長する。そ
の後、p側電極32とn側電極33をスパッタ法により形成し
て、図８に示すレーザ素子を完成する。
【００３６】以上説明のように本発明は、選択成長埋め
込み型半導体レーザのプロセス工程の簡略化、簡便化を
図り、歩留まりの高い半導体レーザの製造方法を提供す
るために、n型GaAs基板１上に、n型クラッド層2、InGaA
sを含むSCH層3、p型クラッド層4、GaAs層5、AlGaAs層6
を順次選択成長し、次に、該DH選択成長に用いたSiO2マ
スク7を除去した後、メサ頂上部に形成された該AlGaAs
層6を水蒸気酸化法により酸化させるものであり、この
酸化AlGaAs層8を用いて、埋め込み成長層9を形成するも
のである。
込み型半導体レーザのプロセス工程の簡略化、簡便化を
図り、歩留まりの高い半導体レーザの製造方法を提供す
るために、n型GaAs基板１上に、n型クラッド層2、InGaA
sを含むSCH層3、p型クラッド層4、GaAs層5、AlGaAs層6
を順次選択成長し、次に、該DH選択成長に用いたSiO2マ
スク7を除去した後、メサ頂上部に形成された該AlGaAs
層6を水蒸気酸化法により酸化させるものであり、この
酸化AlGaAs層8を用いて、埋め込み成長層9を形成するも
のである。
【００３７】
【発明の効果】以上説明のように本発明の半導体レーザ
の製造方法によれば、簡便な製造プロセスにより半導体
レーザ素子の低コスト化を実現することができ、更に、
以下に列挙する効果が得られる。
の製造方法によれば、簡便な製造プロセスにより半導体
レーザ素子の低コスト化を実現することができ、更に、
以下に列挙する効果が得られる。
【００３８】(1)特開平9-23039号に開示された従来のBH
成長工程における、SiO2堆積工程、及び、フォトレジス
ト工程での目合わせ及びエッチング等を省略することが
でき、プロセス工程の大幅な短縮が可能となる。さら
に、メサ頂部のみにSiO2マスクを形成する従来のプロセ
スでは、そのフォトリソグラフィ工程及びエッチング工
程のマージンが小さく、歩留まりを低下させる要因にな
っていたが、本発明によりこの問題も解消することが出
来る。 (2)従来、多結晶がマスク上へ析出した場合、プロセス
不良で素子化が不可能であったが、多結晶の性質、特に
結晶粒界が多数存在することに注目することにより、HC
l系エッチャントによって多結晶のみを容易に除去可能
であることが明らかになった。
成長工程における、SiO2堆積工程、及び、フォトレジス
ト工程での目合わせ及びエッチング等を省略することが
でき、プロセス工程の大幅な短縮が可能となる。さら
に、メサ頂部のみにSiO2マスクを形成する従来のプロセ
スでは、そのフォトリソグラフィ工程及びエッチング工
程のマージンが小さく、歩留まりを低下させる要因にな
っていたが、本発明によりこの問題も解消することが出
来る。 (2)従来、多結晶がマスク上へ析出した場合、プロセス
不良で素子化が不可能であったが、多結晶の性質、特に
結晶粒界が多数存在することに注目することにより、HC
l系エッチャントによって多結晶のみを容易に除去可能
であることが明らかになった。
【００３９】(3)マスクが酸化AluGa1-uAsで形成され、
且つ、そのAl組成uが（0.5≦u≦1.0）である場合には、
このマスク表面のダングリングボンドの終端が強まり、
多結晶析出のための生成核を与えないことが明らかにな
り、このことにより、AlGaAs電流ブロック層の選択成長
においても、酸化マスク上への多結晶析出を抑制するこ
とが可能となり、選択性の高い埋込成長が可能となる。 (4)酸化速度はAl組成に大きく依存し、該クラッド層のA
l組成を下げることで、上記クラッド層の酸化を回避す
ることが出来る。具体的なAl組成としては、（0<z<0.
5）あるいは（0≦ｗ＜1）が有用である。これらの組成
のクラッド層13を用いることにより、水蒸気酸化工程に
おいて該クラッド層が酸化されることなく、且つ、SCH
活性層へのキャリアの閉じこめ効果を十分に得ることが
出来る。
且つ、そのAl組成uが（0.5≦u≦1.0）である場合には、
このマスク表面のダングリングボンドの終端が強まり、
多結晶析出のための生成核を与えないことが明らかにな
り、このことにより、AlGaAs電流ブロック層の選択成長
においても、酸化マスク上への多結晶析出を抑制するこ
とが可能となり、選択性の高い埋込成長が可能となる。 (4)酸化速度はAl組成に大きく依存し、該クラッド層のA
l組成を下げることで、上記クラッド層の酸化を回避す
ることが出来る。具体的なAl組成としては、（0<z<0.
5）あるいは（0≦ｗ＜1）が有用である。これらの組成
のクラッド層13を用いることにより、水蒸気酸化工程に
おいて該クラッド層が酸化されることなく、且つ、SCH
活性層へのキャリアの閉じこめ効果を十分に得ることが
出来る。
【図１】 本発明の請求項１に対応してその製造プロセ
スを説明するために引用した図である。
スを説明するために引用した図である。
【図２】 本発明の請求項２に対応して、その製造プロ
セスを説明するために引用した図である。
セスを説明するために引用した図である。
【図３】 本発明の請求項３に対応してその製造プロセ
スを説明するために引用した図である。
スを説明するために引用した図である。
【図４】 本発明の請求項４に対応してその製造プロセ
スを説明するために引用した図である。
スを説明するために引用した図である。
【図５】 本発明の請求項５に対応してその製造プロセ
スを説明するために引用した図である。
スを説明するために引用した図である。
【図６】 本発明の一実施形態について、そのデバイス
構造を説明するために引用した図である。
構造を説明するために引用した図である。
【図７】 本発明の他の実施形態について、そのデバイ
ス構造を説明するために引用した図である。
ス構造を説明するために引用した図である。
【図８】 本発明の更に他の実施形態について、そのデ
バイス構造を説明するために引用した図である。
バイス構造を説明するために引用した図である。
【図９】 従来例を説明するために引用した半導体レー
ザ素子の断面構造を示す図である。
ザ素子の断面構造を示す図である。
1…ｎ型GaAs基板、2…ｎ型クラッド層、3…InGaAsを含
むSCH層、4… ｐ型クラッド層、5… GaAs層、6… AlGaA
s層、7… SiO2マスク、8… 酸化AlGaAs層、9…埋め込み
成長層、10… 多結晶、11… ｐ型クラッド層、12… 酸
化AluGa1-uAs層（0.5≦u≦1.0）、13…クラッド層、14
… ｐ型埋め込み層、15… ｎ型埋め込み層、16…ｐ型埋
め込み層、17…ｐ型クラッド層、18… GaAs(100)基板、
19… n-Al0.3Ga0.7Asクラッド層、20… n-GaAsガイド
層、21…n-Al0.3Ga0.7Asキャリアブロック層、22…n-Ga
Asガイド層、23…In0.2Ga0.8As-QW活性層、24…p-GaAs
ガイド層、25… p-Al0.3Ga0.7Asキャリアブロック層、2
6… p-GaAsガイド層、27…p-Al0.2Ga0.8As層、28… n-A
l0.2Ga0.8As層、29…p-Al0.2Ga0.8As層、30… p-Al0.3G
a0.7As層、31… p-GaAs層、32… ｐ側電極、33… ｎ側
電極、34… n-Al0.2Ga0.8Asクラッド層、35… n-GaAsガ
イド層、36… p-GaAsガイド層、37… p-Al0. 2Ga0.8Asク
ラッド層、39… n- Al0.5Ga0.5Asクラッド層、40… In
0.2Ga0.8As/AlGaAs-SCH活性層、41… p- Al0.5Ga0.5As
クラッド層、42… p+-GaAsキャップ層、43… SiO2膜
むSCH層、4… ｐ型クラッド層、5… GaAs層、6… AlGaA
s層、7… SiO2マスク、8… 酸化AlGaAs層、9…埋め込み
成長層、10… 多結晶、11… ｐ型クラッド層、12… 酸
化AluGa1-uAs層（0.5≦u≦1.0）、13…クラッド層、14
… ｐ型埋め込み層、15… ｎ型埋め込み層、16…ｐ型埋
め込み層、17…ｐ型クラッド層、18… GaAs(100)基板、
19… n-Al0.3Ga0.7Asクラッド層、20… n-GaAsガイド
層、21…n-Al0.3Ga0.7Asキャリアブロック層、22…n-Ga
Asガイド層、23…In0.2Ga0.8As-QW活性層、24…p-GaAs
ガイド層、25… p-Al0.3Ga0.7Asキャリアブロック層、2
6… p-GaAsガイド層、27…p-Al0.2Ga0.8As層、28… n-A
l0.2Ga0.8As層、29…p-Al0.2Ga0.8As層、30… p-Al0.3G
a0.7As層、31… p-GaAs層、32… ｐ側電極、33… ｎ側
電極、34… n-Al0.2Ga0.8Asクラッド層、35… n-GaAsガ
イド層、36… p-GaAsガイド層、37… p-Al0. 2Ga0.8Asク
ラッド層、39… n- Al0.5Ga0.5Asクラッド層、40… In
0.2Ga0.8As/AlGaAs-SCH活性層、41… p- Al0.5Ga0.5As
クラッド層、42… p+-GaAsキャップ層、43… SiO2膜
Claims (5)
- 【請求項１】 GaAs基板上に、AlxGayIn1-x-yAs量子井
戸層（但し、0≦x＜1, 0＜y, 1-x-y＜1）を含む活性層
と、該活性層を挟むようにクラッド層を配した、ダブル
へテロ構造を選択成長させ、次に前記ダブルヘテロ構造
を埋め込む光半導体素子の製造方法において、 その埋め込み工程が、(1)前記ダブルヘテロ構造の最上
部に形成されたAluGa1-uAsを酸化させる工程と、(2)そ
の酸化させたAluGa1-uAs層（但し、0＜u≦1）をマスク
として、選択的な埋め込み成長を行う工程と、を含むこ
とを特徴とする半導体レーザの製造方法。 - 【請求項２】 前記埋め込み工程において、前記(1)及
び(2)の工程に続いて、(3)前記酸化AlGaAsマスク上に堆
積した多結晶を除去する工程と、(4)前記酸化AlGaAsマ
スクを除去する工程と、(5)p型クラッド層を成長させる
工程と、が付加されることを特徴とする請求項１記載の
半導体レーザの製造方法。 - 【請求項３】 前記ダブルヘテロ構造の最上部に形成さ
れたAluGa1-uAsのAl組成が、0.5≦u≦1であることを特
徴とする請求項１に記載の半導体レーザの製造方法。 - 【請求項４】 前記クラッド層を、AlzGa1-zAsまたは(A
lwGa1-w)0.5In0.5P（但し、0<z<0.5、0≦ｗ＜1）または
GavIn1-vAsqP1-q（但し、0≦v≦1、0≦q≦1）により形
成することを特徴とする請求項１記載の半導体レーザの
製造方法。 - 【請求項５】 前記第(2)の工程は、更に、(a)酸化AlGa
As層をマスクとして、p型埋め込み層、n型埋め込み層、
及び、p型埋め込み層を形成するサブ工程と、(b)前記酸
化マスクを除去し全面にｐ型クラッド層を形成するサブ
工程と、を含むことを特徴とする請求項１に記載の半導
体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35803699A JP2001177183A (ja) | 1999-12-16 | 1999-12-16 | 半導体レーザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35803699A JP2001177183A (ja) | 1999-12-16 | 1999-12-16 | 半導体レーザの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001177183A true JP2001177183A (ja) | 2001-06-29 |
Family
ID=18457215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35803699A Pending JP2001177183A (ja) | 1999-12-16 | 1999-12-16 | 半導体レーザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001177183A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086903A (ja) * | 2001-09-07 | 2003-03-20 | Sony Corp | 半導体発光素子およびその製造方法 |
| JP2008277867A (ja) * | 2008-08-19 | 2008-11-13 | Sony Corp | 半導体発光素子の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0923039A (ja) * | 1995-07-06 | 1997-01-21 | Nec Corp | 半導体レーザの製造方法 |
| JPH09129969A (ja) * | 1995-10-27 | 1997-05-16 | Nec Corp | 半導体レーザ |
| JPH1075009A (ja) * | 1996-08-30 | 1998-03-17 | Nec Corp | 光半導体装置とその製造方法 |
| JPH10215023A (ja) * | 1996-11-29 | 1998-08-11 | Victor Co Of Japan Ltd | 内部電流狭窄型半導体レ−ザ素子の製造方法 |
-
1999
- 1999-12-16 JP JP35803699A patent/JP2001177183A/ja active Pending
Patent Citations (4)
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| JP2008277867A (ja) * | 2008-08-19 | 2008-11-13 | Sony Corp | 半導体発光素子の製造方法 |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
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