JP2001176823A - Method for manufacturing nitride semiconductor chip - Google Patents

Method for manufacturing nitride semiconductor chip

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JP2001176823A
JP2001176823A JP35855799A JP35855799A JP2001176823A JP 2001176823 A JP2001176823 A JP 2001176823A JP 35855799 A JP35855799 A JP 35855799A JP 35855799 A JP35855799 A JP 35855799A JP 2001176823 A JP2001176823 A JP 2001176823A
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nitride semiconductor
substrate
split groove
split
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JP35855799A
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Japanese (ja)
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Teruyoshi Takakura
輝芳 高倉
Yuzo Tsuda
有三 津田
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Sharp Corp
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Abstract

PROBLEM TO BE SOLVED: To obtain a method for obtaining a nitride semiconductor chip with superior light emission performance, without spoiling the crystallinity of a nitride semiconductor and cutting a wafer into a desirable shape to desirable size in good yield, by preventing a cut surface and an interface from cracking or chipping, when a nitride semiconductor wafer which has its substrate made of a nitride semiconductor and includes an active layer emitting light is divided into chips. SOLUTION: This method for obtaining a semiconductor chip from a wafer includes on the nitride semiconductor substrate the nitride semiconductor layer in a multilayered structure with an active layer sandwiched between a p-type layer and an n-type layer through crystal growth. Furthermore, the method has a stage for forming an (A)-th split groove on the crystal growth surface of the wafer, and a stage for forming a split groove narrower than the (A)-th split groove. A semiconductor chip division is carried out by using the different kinds of split grooves. Especially, the nitride semiconductor substrate is doped with chlorine to facilitate chip division.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、高歩留まりで窒化
物半導体チップをウエハーから分割する製造方法に関す
る。
The present invention relates to a method for dividing a nitride semiconductor chip from a wafer with a high yield.

【0002】[0002]

【従来の技術】従来、窒化物半導体は発光素子やハイパ
ワ−デバイスとして、利用または研究されている。例え
ば、発光素子の場合、その構成する組成を調整すること
により、技術的には青色から橙色までの幅の広い発光素
子として利用することができる。近年、その特性を利用
して、青色発光ダイオ−ドや緑色発光ダイオ−ドの実用
化がなされ、また、窒化物半導体レ−ザ素子として青紫
色半導体レ−ザが開発されてきている。こうした窒化物
半導体発光素子または窒化物半導体電子デバイス素子
は、主にサファイア基板上に作製されている。近年、窒
化物半導体レ−ザ素子等に関しては、発振寿命の観点か
ら、窒化物半導体基板上に作製する傾向にある。また、
窒化物半導体基板を用いた場合には、窒化物半導体基板
の裏面に電極を取ることができ、絶縁基板を用いたもの
に比べて、電極の面積を減らすることで、1つのチップ
の占有する面積を小さくすることができるので、1枚の
ウエハーからのチップの取れ数を増やすことができる。
2. Description of the Related Art Conventionally, nitride semiconductors have been used or studied as light emitting devices or high power devices. For example, in the case of a light-emitting element, it can be used as a light-emitting element having a wide range from blue to orange by adjusting the composition of the light-emitting element. In recent years, a blue light emitting diode or a green light emitting diode has been put to practical use utilizing its characteristics, and a blue-violet semiconductor laser has been developed as a nitride semiconductor laser element. Such a nitride semiconductor light emitting device or a nitride semiconductor electronic device device is mainly manufactured on a sapphire substrate. In recent years, there has been a tendency for nitride semiconductor laser devices and the like to be manufactured on a nitride semiconductor substrate from the viewpoint of oscillation life. Also,
When a nitride semiconductor substrate is used, an electrode can be formed on the back surface of the nitride semiconductor substrate, and one chip is occupied by reducing the area of the electrode as compared with the case using an insulating substrate. Since the area can be reduced, the number of chips to be taken from one wafer can be increased.

【0003】[0003]

【発明が解決しようとする課題】しかしながら、窒化物
半導体基板上に窒化物半導体発光素子を成長する構成
は、近年始まったばかりであり、産業上、如何にして窒
化物半導体基板上に成長した窒化物半導体素子をチップ
分割するかが課題であった。なぜならば、窒化物半導体
基板は非常に硬いため、へき開方向以外では非常に割れ
にくく、割れたとしても切断面上にクラックやチッピン
グが発生しやすく、綺麗にチップ分割できなかったため
である。
However, a structure for growing a nitride semiconductor light emitting device on a nitride semiconductor substrate has only recently begun, and industrially, how to grow a nitride semiconductor light emitting device on a nitride semiconductor substrate has been improved. The issue was how to divide the semiconductor element into chips. This is because the nitride semiconductor substrate is very hard, so that it is very hard to be broken except in the cleavage direction, and even if it is broken, cracks and chippings are apt to be generated on the cut surface, so that it was not possible to divide the chip neatly.

【0004】特開平11−4048号公報では、窒化物
半導体基板上部に活性層を含む窒化物半導体層を積層す
ると、窒化物半導体層と窒化物半導体基板のへき開面を
一致させることができるので、窒化物半導体基板のへき
開面であるM面{11−00}で容易に切断することが
できることを紹介している。ここで、窒化物半導体のへ
き開面であるM面は、(0001)基板に対して3種存
在し、同様に前記へき開面を得るためのへき開方向(<
11−20>方向)も3種ある。
In Japanese Patent Application Laid-Open No. H11-4048, when a nitride semiconductor layer including an active layer is laminated on a nitride semiconductor substrate, the cleavage planes of the nitride semiconductor layer and the nitride semiconductor substrate can be matched with each other. It introduces that it can be easily cut at the M-plane {11-00}, which is the cleavage plane of the nitride semiconductor substrate. Here, there are three types of M-planes, which are cleavage planes of the nitride semiconductor, with respect to the (0001) substrate, and similarly, the cleavage direction (<
11-20> direction).

【0005】ところが、へき開方向ではない<1−10
0>方向に沿って、通常の方法でチップ分割すると、ス
クライバ−もしくはダイサ−の、刃の押し合って方によ
って、30度ずれた方向(<11−20>方向)に割れ
てしまうことがしばしばあった。
However, it is not the cleavage direction <1-10
When the chip is divided along the 0> direction by a normal method, the chip is often broken in a direction shifted by 30 degrees (<11-20> direction) depending on how the scriber or dicer presses the blade. there were.

【0006】また、通常の方法で、へき開方向の<11
−20>方向に沿ってチップ分割しても、スクライバ−
もしくはダイサ−の、刃の接触応力のかけ方によって、
意図する方向とは異なる60度ずれた方向にへき開され
てしまうことがあった。
[0006] In addition, in the usual way, <11
-20> Even if the chip is divided along the direction,
Or, depending on how to apply the contact stress of the blade of the dicer,
Cleavage was sometimes performed in a direction shifted by 60 degrees different from the intended direction.

【0007】上記<11−20>方向のへき開性は、チ
ップ分割する上で非常に有効な方向ではあるが、上記へ
き開方向はC面内で3種あり、互いのへき開方向が90
度で直交していないために、チップ分割の際の、刃の接
触応力のかけ方(向き)によってチップ分割の形状が左
右されていた。このことから、単に、通常のチップ分割
方法で、窒化物半導体基板上に成長した窒化物半導体素
子を、所望のチップ形状に、歩留まり良く分割すること
ができなかった。
Although the cleavage in the <11-20> direction is a very effective direction for dividing the chip, there are three types of cleavage in the C plane, and the cleavage direction is 90.
Since they are not perpendicular to each other in degree, the shape of the chip division was influenced by the manner (direction) of applying the contact stress of the blade at the time of chip division. For this reason, the nitride semiconductor element grown on the nitride semiconductor substrate cannot be simply divided into a desired chip shape with a high yield by the ordinary chip dividing method.

【0008】[0008]

【課題を解決するための手段】本発明の窒化物半導体チ
ップの製造方法は、窒化物半導体基板上に、p型層とn
型層によって挟まれた活性層を有する多層構造からなる
窒化物半導体層を結晶成長させたウエハーから窒化物半
導体チップを製造する方法において、第Aの割り溝を前
記ウエハーの結晶成長面に形成する工程と、前記第Aの
割り溝に対応する位置で、かつ、前記第Aの割り溝幅よ
りも狭い割り溝を形成する工程とを具備し、前記割り溝
に沿って、半導体チップ分割することを特徴とする。
According to a method of manufacturing a nitride semiconductor chip of the present invention, a p-type layer and an n-type layer are formed on a nitride semiconductor substrate.
In a method of manufacturing a nitride semiconductor chip from a wafer on which a nitride semiconductor layer having a multilayer structure having an active layer sandwiched by mold layers is crystal-grown, an A-th groove is formed on a crystal growth surface of the wafer. And a step of forming a split groove at a position corresponding to the A-th split groove and smaller than the A-th split groove width, and dividing the semiconductor chip along the split groove. It is characterized by.

【0009】本発明の窒化物半導体チップの製造方法
は、前記狭い割り溝を形成する工程が、前記第Aの割り
溝と一致する位置で、前記ウエハーの基板面に第Bの割
り溝を形成する工程であることを特徴とする。
In the method of manufacturing a nitride semiconductor chip according to the present invention, the step of forming the narrow split groove includes forming a B-th split groove on the substrate surface of the wafer at a position coinciding with the A-th split groove. The process is characterized in that

【0010】このことにより、成長膜も基板も同系の窒
化物半導体であることから、同一のへき開特性を有し、
また、第Bの割り溝によって割れた割れ線が、最短切断
距離で割れるためには、狭い第Bの割り溝底部から第A
の割り溝の底部の何処かに到達するしかなく、意図せぬ
方向にへき開されることを防止し、所望のチップ形状に
切断することができるためである。つまり割り溝の幅が
異なる理由は、割り溝幅の狭い第Bの割り溝から割れた
割れ線が、割り溝幅の広い第Aの割り溝に到達すると
き、前記割れ線が第Bの割り溝直上から外れて斜め方向
に割れたとしても、第Aの割り溝幅が広いために、前記
斜めに割れた割れ線が第Aの割り溝底部に到達すること
ができる。この様にして、チップ形状の不良率を減らす
ことができる。
As a result, since the grown film and the substrate are nitride semiconductors of the same type, they have the same cleavage characteristics,
Also, in order for the cracked line broken by the B-th split groove to break at the shortest cutting distance, the A-th split line must be cut from the bottom of the narrow B-th split groove.
This is because it has no choice but to reach somewhere at the bottom of the split groove, preventing cleavage in an unintended direction and cutting into a desired chip shape. In other words, the reason why the widths of the split grooves are different is that when a cracked line split from the B-th split groove having a small split groove width reaches the A-th split groove having a large split groove width, the split line becomes the B-th split groove. Even if it splits off from just above the groove and splits obliquely, the diagonally split crack line can reach the bottom of the A-th split groove because the A-th split groove width is wide. In this way, the defective rate of the chip shape can be reduced.

【0011】また、溝幅の広い第Aの割り溝を窒化物半
導体面と反対側(結晶成長面側)に形成するのは、窒化
物半導体面の面積を広くするためである。このことによ
り、n電極面積も大きくすることができ、発光層で発光
した光を、n電極を構成している金属で反射させ、透光
性p電極からの光取り出し効率を上げることができる。
また、マウントの際の放熱性にも優れる。
The reason why the A-th groove having a large groove width is formed on the side opposite to the nitride semiconductor surface (the crystal growth surface side) is to increase the area of the nitride semiconductor surface. As a result, the area of the n-electrode can be increased, and the light emitted from the light-emitting layer can be reflected by the metal constituting the n-electrode, and the light extraction efficiency from the translucent p-electrode can be increased.
Also, the heat dissipation during mounting is excellent.

【0012】本発明の窒化物半導体チップの製造方法
は、前記狭い割り溝を形成する工程が、前記第Aの割り
溝と一致する位置で、前記第Aの割り溝底部中に第Cの
割り溝を形成する工程であることを特徴とする。このこ
とにより、成長膜も基板も同系の窒化物半導体であるこ
とから、同一のへき開特性を有し、第Cの割り溝を第A
の割り溝底部のほぼ中央線に沿って形成することによ
り、第Cの割り溝によって割れた割れ線が、第Aの割り
溝によって局部的に薄くなった部分に沿って割れるた
め、意図せぬ方向にへき開されることを防止し、所望の
チップ形状に切断することができるためである。
In the method of manufacturing a nitride semiconductor chip according to the present invention, the step of forming the narrow split groove may include forming a C-shaped split groove at a position coincident with the A-th split groove in the bottom of the A-th split groove. The process is characterized by forming a groove. As a result, since both the grown film and the substrate are nitride semiconductors of the same type, they have the same cleavage characteristics, and the
Is formed almost along the center line of the bottom of the split groove, the crack line split by the C-th split groove is broken along the portion locally thinned by the A-th split groove. This is because cleavage in the direction can be prevented, and the chip can be cut into a desired chip shape.

【0013】本発明の窒化物半導体チップの製造方法
は、前記第Aの溝を結晶成長面側から活性層位置よりも
深く形成することを特徴とする。このことにより、チッ
プ分割の際に、チッピングやクラッキングが発生したと
しても、前記発光層を損傷することがなく、素子不良の
発生率を低減することができる。
The method of manufacturing a nitride semiconductor chip according to the present invention is characterized in that the A-shaped groove is formed deeper than the active layer position from the crystal growth surface side. Thus, even if chipping or cracking occurs during chip division, the light emitting layer is not damaged and the incidence of element failure can be reduced.

【0014】本発明の窒化物半導体チップの製造方法
は、前記第Aの溝の底部あるいは、前記ウエハーのエッ
ジ部に、一対の欠け溝を形成することを特徴とする。
In the method for manufacturing a nitride semiconductor chip according to the present invention, a pair of notches are formed at the bottom of the A-th groove or at the edge of the wafer.

【0015】本発明の窒化物半導体チップの製造方法
は、前記窒化物半導体基板は、少なくとも塩素を含有し
ていることを特徴とする。
In the method for manufacturing a nitride semiconductor chip according to the present invention, the nitride semiconductor substrate contains at least chlorine.

【0016】本発明の窒化物半導体チップの製造方法
は、前記含有する塩素濃度は、1×1014/cm3であ
ることを特徴とする。このことにより、少なくとも1×
1014/cm3以上の塩素濃度をド−ピングすることに
よって、全く塩素をド−ピングしていない窒化物半導体
基板に比べて、容易に基板を分割することができた。
In the method of manufacturing a nitride semiconductor chip according to the present invention, the concentration of the chlorine contained is 1 × 10 14 / cm 3 . This allows at least 1 ×
By ping, completely de chlorine - - 10 14 / cm 3 or more chlorine concentration de could be compared to the ping and non nitride semiconductor substrate, easily divide the substrate.

【0017】また、HVPE法にて種基板(例えば、サ
ファイア基板)上に塩素ド−ピングを行った厚膜の窒化
物半導体膜(例えば、300μm)を形成したところ、
同じ種基板上に塩素を全くド−ピングしていない同じ厚
膜の窒化物半導体膜と比べて、基板と厚膜との熱膨張係
数差によって生じる反りの量が小さかった。理由につい
ては、定かではないが、窒化物半導体基板を構成してい
るIII族原子とV族原子との間の結合力を塩素によっ
て弱められているのではないかと考えられる。素子チッ
プの総膜厚は、殆どが基板で占められているため、素子
分割を容易にする塩素ド−ピングは非常に有効である。
Further, when a thick nitride semiconductor film (for example, 300 μm) is formed on a seed substrate (for example, sapphire substrate) by chlorine doping by HVPE,
The amount of warpage caused by the difference in thermal expansion coefficient between the substrate and the thick film was smaller than that of the same thick nitride semiconductor film in which no chlorine was doped on the same seed substrate. Although the reason is not clear, it is considered that the bonding force between the group III atom and the group V atom constituting the nitride semiconductor substrate is weakened by chlorine. Since most of the total film thickness of the element chip is occupied by the substrate, chlorine doping for facilitating element division is very effective.

【0018】塩素を含有する窒化物半導体基板もしくは
塩素を含有した窒化物半導体厚膜は、塩素を全く含有し
ていない窒化物半導体基板若しくは窒化物半導体厚膜と
比べて分割が容易であるため、切断距離が200μm以
下から分割することができる。
Since a nitride semiconductor substrate containing chlorine or a nitride semiconductor thick film containing chlorine is easier to divide than a nitride semiconductor substrate or a nitride semiconductor thick film containing no chlorine, The cutting distance can be divided from 200 μm or less.

【0019】本発明の窒化物半導体チップの製造方法
は、前記割り溝の方向が窒化物半導体の、<11−20
>方向、<1−100>方向、<0001>方向、<0
−111>方向、<01−10>方向から57.6°の
方向、のいずれかであることを特徴とする。
In the method for manufacturing a nitride semiconductor chip according to the present invention, the direction of the dividing groove may be a nitride semiconductor.
> Direction, <1-100> direction, <0001> direction, <0
−111> direction or a direction of 57.6 ° from the <01-10> direction.

【0020】本発明の窒化物半導体チップの製造方法
は、前記窒化物半導体チップの形状が長方形であり、前
記長方形の長辺をL、短辺をSとすると、L=<11−
20>方向でS=<1−100>方向、L=<0001
>方向でS=<2−1−10>方向、L=<01−10
>方向でS=<2−1−10>方向、L=<0001>
方向でS=<01−10>方向、のいずれかであること
を特徴とする。上記組み合わせを具備することによっ
て、チップ分割の容易な方向を長辺として多く割り溝形
成し、逆に、チップ分割の困難な方向を短辺として少な
く溝形成することができる。このことにより、チップ分
割によって発生する形状不良を抑制することができる。
In the method for manufacturing a nitride semiconductor chip according to the present invention, if the shape of the nitride semiconductor chip is a rectangle and the long side of the rectangle is L and the short side is S, L = <11−
20> direction, S = <1-100> direction, L = <0001
> Direction, S = <2-1-10> direction, L = <01-10>
> Direction, S = <2-1-10> direction, L = <0001>
The direction is one of S = <01-10> directions. By providing the above combination, it is possible to form a large number of grooves with the direction in which chip division is easy as the long side, and conversely, it is possible to form the grooves with the direction in which chip division is difficult as the short side. As a result, it is possible to suppress shape defects caused by chip division.

【0021】本発明の窒化物半導体チップの製造方法
は、前記窒化物半導体チップの長辺と短辺との比(L/
S)が1.01以上4以下であることを特徴とする。こ
のことにより、てこの原理から、効率良く割り溝に力を
加えることができ、チップ分割を容易にすることができ
る。 特に、短辺・長辺の方向を選択する技術と組み合
わせることによって、チップ分割の困難な短辺側に、上
記てこの原理で効率良く割り溝に力を加えることがで
き、チップ分割を容易にすることができる。
According to the method of manufacturing a nitride semiconductor chip of the present invention, the ratio (L /
S) is 1.01 or more and 4 or less. This makes it possible to efficiently apply a force to the split groove based on the principle of leverage, thereby facilitating chip division. In particular, by combining with the technique of selecting the direction of the short side and the long side, it is possible to efficiently apply the force to the split groove by the leverage principle on the short side where the chip division is difficult, thereby facilitating the chip division. can do.

【0022】本発明の窒化物半導体チップの製造方法
は、前記窒化物半導体基板が、GaN基板であることを
特徴とする。
In the method for manufacturing a nitride semiconductor chip according to the present invention, the nitride semiconductor substrate is a GaN substrate.

【0023】[0023]

【発明の実施の形態】一般に、窒化物半導体の結晶成長
を行う方法としては、有機金属気相成長法(以下、MO
VCD法)、分子線エピキシ−法(以下、MBE法)、
ハイドライド気相成長法(以下、HVPE法)で行うの
が通例であり、どの結晶成長方法を用いても良い。以下
に、基板としてGaN基板を用い、成長方法としてMO
CVD法を用いて製造した窒化物半導体発光ダイオ−ド
および窒化物半導体レ−ザダイオ−ドの例について記述
する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Generally, as a method for growing a nitride semiconductor crystal, a metal organic chemical vapor deposition (hereinafter referred to as MO) method is used.
VCD method), molecular beam epitaxy method (hereinafter, MBE method),
Usually, it is performed by a hydride vapor phase epitaxy method (hereinafter, HVPE method), and any crystal growth method may be used. In the following, a GaN substrate is used as a substrate and MO is used as a growth method.
Examples of a nitride semiconductor light emitting diode and a nitride semiconductor laser diode manufactured by using the CVD method will be described.

【0024】基板としては、窒化物半導体で構成されて
いる基板であれば良く、AlxGayInzN(x+y+
z=1)基板であっても良い。また、AlxGayInz
N(x+y+z=1)基板の、窒素元素の内、約10%
程度以下(ただし、六方晶系であること)が、P,A
s,Sbの他の元素に置換されていてもよい。特に、窒
化物半導体レ−ザの場合、垂直横モ−ドの単峰化のため
に、クラッド層よりも屈折率の低い層が該クラッド層の
外側に接している必要があり、AlGaN基板を用いる
のが最良である。
[0024] The substrate may be a substrate which is composed of a nitride semiconductor, Al x Ga y In z N (x + y +
z = 1) It may be a substrate. Moreover, Al x Ga y In z
About 10% of nitrogen element of N (x + y + z = 1) substrate
Less than or equal to (but hexagonal)
It may be replaced with another element of s and Sb. In particular, in the case of a nitride semiconductor laser, a layer having a lower refractive index than the cladding layer needs to be in contact with the outside of the cladding layer in order to make the vertical and horizontal modes have a single peak. It is best used.

【0025】また、以下の実施例では、窒化物半導体の
C面基板について記載しているが、A面基板、R面基
板、M面基板を用いても良い。しかしながら、本発明に
よるチップ分割の効果が最も観られたのは、C面基板で
あった。また、完全なC面基板ではなくとも、C面から
2度以下のオフ角度を有する基板であれば同一の効果が
得られた。前記オフ角度は、A面基板、R面基板、M面
基板についても同様であった。
In the following embodiments, a C-plane substrate of a nitride semiconductor is described, but an A-plane substrate, an R-plane substrate, and an M-plane substrate may be used. However, the effect of the chip division according to the present invention was most observed on the C-plane substrate. Further, even if the substrate is not a perfect C-plane substrate, the same effect can be obtained if the substrate has an off angle of 2 degrees or less from the C-plane. The off angle was the same for the A-plane substrate, the R-plane substrate, and the M-plane substrate.

【0026】(実施の形態1)本実施の形態1では、窒
化物半導体発光ダイオ−ド素子の製造方法とチップ分割
について説明する。
(Embodiment 1) In Embodiment 1, a method of manufacturing a nitride semiconductor light emitting diode element and chip division will be described.

【0027】図1は、C面(0001)n型GaN基板
100、n型GaNバッファ層101、n型Alx1Ga
1-x1Nクラッド層102、活性層103、 p型Alx2
Ga1 -x2Nクラッド層104、p型GaNコンタクト層
105、n型電極106、p型電極107、第Aの割り
溝108、第Bの割り溝109から構成されている。
FIG. 1 shows a C-plane (0001) n-type GaN substrate 100, an n-type GaN buffer layer 101, and an n-type Al x1 Ga
1-x1 N cladding layer 102, active layer 103, p-type Al x2
It comprises a Ga 1 -x2 N cladding layer 104, a p-type GaN contact layer 105, an n-type electrode 106, a p-type electrode 107, an A-th split groove 108, and a B-th split groove 109.

【0028】以下に図1の窒化物半導体発光ダイオ−ド
の製造方法について説明する。まず、HVPE法で種基
板(例えば、サファイア基板)上に厚膜のGaNを積層
し、その後、研磨でサファイア基板を剥ぎ取り、厚さ4
00μm、大きさ2インチφのC面(0001)n型G
aN基板100を作製した。該n型GaN基板のn型極
性は、Siをド−ピングすることによって得られ、該S
iの濃度は、2×10 18/cm3であった。さらに、前
記n型GaN基板中に約2×1017/cm3の塩素をド
−ピングしている。
The nitride semiconductor light emitting diode shown in FIG.
A method of manufacturing the device will be described. First, the HVPE method
Thick GaN layered on a plate (eg, sapphire substrate)
Then, the sapphire substrate is peeled off by polishing, and the thickness is 4
C-plane (0001) n-type G of 00 μm and size of 2 inch φ
An aN substrate 100 was manufactured. N-type pole of the n-type GaN substrate
Is obtained by doping Si, and the S
The concentration of i is 2 × 10 18/ CmThreeMet. Furthermore, before
About 2 × 10 in the n-type GaN substrate17/ CmThreeOf chlorine
-Pinging.

【0029】次に、MOCVD装置に、前記n型GaN
基板100をセットし、1050℃の成長温度でn型G
aNバッファ層101を1μm形成した。このn型Ga
Nバッファ層は、種基板からn型GaN基板を剥ぎ取る
ときに生じた、n型GaN基板の表面歪みの緩和、表面
モフォロジ−や表面凹凸の改善(平坦化)を目的に設け
た層であり、無くても構わない。しかしながら、GaN
基板に塩素をド−ピングしている場合は、表面モフォロ
ジ−が悪化する傾向にあるため、本実施の形態のように
GaNバッファ層を設けた方が好ましい。n型GaNバ
ッファ層101を形成後、続けて2μm厚のn型Alx1
Ga1-x1N層102を形成した。本実施の形態では、X
1=0で作製した。
Next, the above-mentioned n-type GaN
The substrate 100 is set, and n-type G is grown at a growth temperature of 1050 ° C.
The aN buffer layer 101 was formed to 1 μm. This n-type Ga
The N-buffer layer is a layer provided for the purpose of alleviating the surface distortion of the n-type GaN substrate, and improving the surface morphology and the surface unevenness (flattening) generated when the n-type GaN substrate is peeled from the seed substrate. , It doesn't matter. However, GaN
When chlorine is doped on the substrate, the surface morphology tends to deteriorate. Therefore, it is preferable to provide a GaN buffer layer as in this embodiment. After forming the n-type GaN buffer layer 101, the n-type Al x1
A Ga 1-x1 N layer 102 was formed. In the present embodiment, X
It was prepared with 1 = 0.

【0030】次に、基板の温度を700℃〜800℃程
度に下げ、3周期の、厚さ4nmのIn0.35Ga0.65
井戸層と厚さ6nmのIn0.02Ga0.98N障壁層より構
成される活性層(多重量子井戸層)103を成長する。
その際、SiH4は供給してもよいし、供給しなくても
よい。また、障壁層はGaNで構成されていても良い。
次に、基板温度を再び1050℃まで昇温して、厚み2
0nmのp型Alx2Ga1-x2N層104を成長する。本
実施の形態では、X2=0.2で作製した。その後、
0.3μmの厚みのp型GaNコンタクト層105を成
長した。
Next, the temperature of the substrate is lowered to about 700 ° C. to 800 ° C., and 3 cycles of 4 nm thick In 0.35 Ga 0.65 N
An active layer (multiple quantum well layer) 103 composed of a well layer and a 6 nm thick In 0.02 Ga 0.98 N barrier layer is grown.
At that time, SiH 4 may or may not be supplied. Further, the barrier layer may be composed of GaN.
Next, the substrate temperature was raised again to 1050 ° C.
A 0 nm p-type Al x2 Ga 1-x2 N layer 104 is grown. In the present embodiment, X2 = 0.2. afterwards,
A 0.3 μm-thick p-type GaN contact layer 105 was grown.

【0031】本実施の形態の活性層103は、3周期か
らなる多重量子井戸構造を作製したが、その他の周期構
造でも良く、井戸層のみの単一量子井戸構造でも良い。
活性層はInyGa1-yNから構成されていれば良く、所
望の発光波長に応じてIn組成を変化させればよい。
Although the active layer 103 of this embodiment has a multi-quantum well structure having three periods, it may have another periodic structure or a single quantum well structure having only a well layer.
The active layer may be composed of In y Ga 1-y N, may be changed the In composition in accordance with a desired emission wavelength.

【0032】活性層が単一量子井戸で、発光波長が37
0nm以下の場合は、井戸層はGaNから構成されてい
るのが好ましく、少なくとも極性を示す不純物がド−プ
されていなければならない。また、n型クラッド層10
2とp型クラッド層104は少なくともAlを含む窒化
物半導体から構成されていなければならない。
The active layer is a single quantum well and the emission wavelength is 37
When the thickness is less than 0 nm, the well layer is preferably made of GaN, and at least an impurity having a polarity must be doped. The n-type cladding layer 10
2 and the p-type cladding layer 104 must be made of a nitride semiconductor containing at least Al.

【0033】活性層が多重量子井戸から構成されてい
て、発光波長が370nm以下の場合は、井戸層はGa
Nから構成されていて、障壁層は少なくともAlを含む
窒化物半導体でなければならず、少なくとも井戸層もし
くは障壁層の何れかに極性を有する不純物がド−プされ
ていなければならない。また、n型クラッド層102と
p型クラッド層104は、Alを含む窒化物半導体から
構成されていても良いし、構成されていなくとも良い。
何故ならば、多重量子井戸構造のAlを含む窒化物半導
体障壁層によって、十分キャリアが閉じ込められている
からである。
When the active layer is composed of multiple quantum wells and the emission wavelength is 370 nm or less, the well layer is Ga
The barrier layer must be made of N, and the barrier layer must be a nitride semiconductor containing at least Al, and at least either the well layer or the barrier layer must be doped with a polar impurity. Further, the n-type cladding layer 102 and the p-type cladding layer 104 may or may not be made of a nitride semiconductor containing Al.
This is because carriers are sufficiently confined by the nitride semiconductor barrier layer containing Al having a multiple quantum well structure.

【0034】上記活性層中の井戸層または障壁層の、極
性を有する不純物は、Si、Ge、O、C、Zn、B
e、Mgの何れかが好ましい。p型GaNコンタクト層
105のp型不純物濃度は、p型電極107の形成位置
に向かって、p型不純物濃度を多くした方が好ましい。
このことによりp型電極形成によるコンタクト抵抗が低
減する。また、p型化不純物であるMgの活性化を妨げ
ているp層中の残留水素を除去するために、p型層成長
中に微量の酸素を混入させてもよい。
The polar impurities in the well layer or the barrier layer in the active layer are Si, Ge, O, C, Zn, B
E or Mg is preferred. It is preferable that the p-type impurity concentration of the p-type GaN contact layer 105 be increased toward the position where the p-type electrode 107 is formed.
This reduces the contact resistance due to the formation of the p-type electrode. Further, in order to remove residual hydrogen in the p-layer which prevents activation of Mg which is a p-type impurity, a trace amount of oxygen may be mixed during growth of the p-type layer.

【0035】この様にして、p型GaNコンタクト層1
05を成長後、MOCVD装置のリアクタ−内を全窒素
キャリアガスとNH3に変えて、60℃/分で温度を降
下させた。基板温度が850℃に達した時点で、NH3
の供給量を停止して、5分間、前記基板温度で待機して
から、室温まで降下させた。上記基板の保持温度は65
0℃から900℃の間が好ましく、待機時間は、3分以
上15分以下が好ましかった。また、降下温度の到達速
度は、30℃/分以上が好ましい。
As described above, the p-type GaN contact layer 1
After growing 05, the inside of the reactor of the MOCVD apparatus was changed to total nitrogen carrier gas and NH 3 , and the temperature was lowered at 60 ° C./min. When the substrate temperature reaches 850 ° C., NH 3
Was stopped at the substrate temperature for 5 minutes and then lowered to room temperature. The holding temperature of the substrate is 65
The temperature was preferably between 0 ° C. and 900 ° C., and the waiting time was preferably 3 minutes or more and 15 minutes or less. Further, the reaching speed of the temperature drop is preferably 30 ° C./min or more.

【0036】このようにして作製された成長膜をラマン
測定によって評価した結果、前記手法により、従来、利
用されているp型化アニ−ルを行わなくとも、成長後す
でにp型化の特性を示していた。また、p型電極形成に
よるコンタクト抵抗も低減していた。
As a result of evaluating the grown film thus manufactured by Raman measurement, it was found that the p-type characteristics were already obtained after the growth by the above-mentioned method without using the conventionally used p-type annealing. Was showing. Further, the contact resistance due to the formation of the p-type electrode was also reduced.

【0037】SIMS(secondary ion mass spectrosc
opy)測定を行った結果、残留水素濃度がp型GaNコ
ンタクト層105最表面近傍で3×1018/cm3以下
であった。発明者らによる実験によると、成長膜を形成
後、NH3雰囲気中で基板温度を室温まで降下させたと
き、残留水素濃度が成長膜最表面近傍で高かったことか
ら、成長膜最表面近傍の残留水素濃度は、成長終了後の
NH3雰囲気が原因であると考えられる。この残留水素
は、p型化不純物であるMgの活性化を妨げることが知
られている。前記残留水素濃度は、5×1019/cm3
以下が好ましい。
SIMS (secondary ion mass spectrosc)
opy) As a result, the residual hydrogen concentration was 3 × 10 18 / cm 3 or less near the outermost surface of the p-type GaN contact layer 105. According to an experiment by the inventors, when the substrate temperature was lowered to room temperature in an NH 3 atmosphere after forming the grown film, the residual hydrogen concentration was high near the outermost surface of the grown film, so that It is considered that the residual hydrogen concentration is caused by the NH 3 atmosphere after the growth is completed. It is known that this residual hydrogen prevents activation of Mg which is a p-type impurity. The residual hydrogen concentration is 5 × 10 19 / cm 3
The following is preferred.

【0038】この様にp型GaNコンタクト層105成
長後に、キャリアガスをN2で置換し、NH3の供給量を
停止して所定の時間、成長温度を保持することによっ
て、p型化を促し、成長膜最表面近傍の残留水素濃度を
下げ、コンタクト抵抗を低減できた。また、p型電極形
成によるコンタクト抵抗をさらに低減する方法として、
成長膜最表面(p型層の最表面)近傍をエッチングによ
り除去し、その除去面にp型電極を形成すると良い。成
長膜最表面(p型層の最表面)を除去する層厚は、10
nm以上が好ましく、特に上限値はないが、除去面近傍
の残留水素濃度が5×1019/cm3以下になることが
好ましい。
After the growth of the p-type GaN contact layer 105, the carrier gas is replaced with N 2 , the supply of NH 3 is stopped, and the growth temperature is maintained for a predetermined time to promote the p-type GaN contact layer 105. As a result, the residual hydrogen concentration near the outermost surface of the grown film was reduced, and the contact resistance was reduced. As a method of further reducing the contact resistance due to the formation of the p-type electrode,
Preferably, the vicinity of the outermost surface of the growth film (the outermost surface of the p-type layer) is removed by etching, and a p-type electrode is formed on the removed surface. The layer thickness for removing the outermost surface of the grown film (the outermost surface of the p-type layer) is 10
nm or more, and there is no particular upper limit, but it is preferable that the residual hydrogen concentration in the vicinity of the removed surface be 5 × 10 19 / cm 3 or less.

【0039】次に、上記窒化物半導体発光ダイオ−ド素
子を形成したウエハーのチップ分割について説明する。
本実施の形態1は、第Aの割り溝深さが、窒化物半導体
発光層の位置より深く形成した場合のチップ分割であ
る。ここで、結晶成長側とは、基板側に対する反対側を
指すものとする。
Next, chip division of a wafer on which the above-described nitride semiconductor light emitting diode device is formed will be described.
The first embodiment is chip division in the case where the A-th split groove depth is formed deeper than the position of the nitride semiconductor light emitting layer. Here, the crystal growth side refers to the side opposite to the substrate side.

【0040】まず、上記ウエハーのGaN基板側を研磨
機により研磨して、塩素ド−ピングされたGaN基板の
厚さを100μmにし、鏡面出しをする。次に、フッ酸
もしくは熱燐酸を含む硫酸からなる混合溶液で、前記ウ
エハーをエッチング処理する。このエッチング処理は、
研磨によって生じた表面歪み及び酸化膜を除去し、p
型、n型電極のコンタクト抵抗の低減と電極剥離を防止
するために行う。
First, the GaN substrate side of the above wafer is polished by a polishing machine to make the thickness of the chlorinated GaN substrate 100 μm and mirror-finished. Next, the wafer is etched with a mixed solution of sulfuric acid containing hydrofluoric acid or hot phosphoric acid. This etching process
Removal of surface distortion and oxide film caused by polishing, p
This is performed to reduce the contact resistance of the mold and n-type electrodes and to prevent electrode peeling.

【0041】次に、前記ウエハーの結晶成長側の面をリ
ソグラフィ−法でマスク処理をし、反応性イオンエッチ
ング装置にセットする。ドライエッチングによって、前
記成長面上に、<1−100>方向に沿って、深さ0.
5μm、線幅10μm、ピッチ350μmと、<11−
20>方向に沿って、深さ0.5μm、線幅10μm、
ピッチ250μmの、第Aの割り溝108を形成した。
その後、マスクを取り除き、p型GaNコンタクト層1
05上に、Pd(14nm)/Au(2nm)の順で、
透光性p型電極107とAuパッド電極を形成する。こ
のとき、リソグラフィ−技術を用いてp電極部分をパタ
−ン形成した。次に、前記p電極形成を行ったウエハー
を、微量の酸素を導入しながら、550℃でN2雰囲気
中でアニ−ルを行った。このことにより、p型電極形成
によるコンタクト抵抗の低抵抗化が得られた。
Next, the surface on the crystal growth side of the wafer is subjected to mask processing by lithography, and the wafer is set in a reactive ion etching apparatus. By dry etching, a depth of 0.1 mm was formed on the growth surface along the <1-100> direction.
5 μm, line width 10 μm, pitch 350 μm, <11−
20> direction, depth 0.5 μm, line width 10 μm,
The A-th split groove 108 having a pitch of 250 μm was formed.
Then, the mask is removed and the p-type GaN contact layer 1 is removed.
05, in the order of Pd (14 nm) / Au (2 nm)
A translucent p-type electrode 107 and an Au pad electrode are formed. At this time, a p-electrode portion was formed in a pattern by using a lithography technique. Next, the wafer on which the p-electrode was formed was annealed at 550 ° C. in a N 2 atmosphere while introducing a small amount of oxygen. As a result, the contact resistance was reduced by forming the p-type electrode.

【0042】次に、スクライバ−のテ−ブル上にGaN
基板側を上にして張り付け、真空チャックで固定する。
固定後、スクライバ−で、GaN基板側の面上に、ピッ
チ350μm、深さ5μm、線幅5μmと、ピッチ25
0μm、深さ5μm、線幅5μmの、第Bの割り溝10
9を、それぞれ<1−100>方向と<11−20>方
向に形成した。この様にして350μm×250μm角
のチップになるようにスクライブラインを入れ、第Bの
割り溝109を形成する。ただし、第Bの割り溝109
の形成位置は、第A割り溝108の線幅ほぼ中央に前記
第Bの割り溝109が一致するようにする。
Next, GaN is placed on the scriber table.
It is attached with the substrate side up and fixed with a vacuum chuck.
After fixing, a scriber is used to form a pitch of 350 μm, a depth of 5 μm, a line width of 5 μm, and a pitch of 25 μm on the GaN substrate side surface.
B-th split groove 10 having a thickness of 0 μm, a depth of 5 μm, and a line width of 5 μm
9 were formed in the <1-100> and <11-20> directions, respectively. In this way, scribe lines are formed so as to form chips of 350 μm × 250 μm square, and the B-th groove 109 is formed. However, the B-th groove 109
Is formed such that the B-th split groove 109 coincides substantially with the line width of the A-th split groove 108.

【0043】スクライブ後、真空チャックを解放し、ウ
エハーをテ−ブルから外し取り、ウエハーのGaN基板
側全面に、W(15nm)/Al(150nm)による
n型電極106を形成する。その後、結晶成長側の面
(p型電極形成面)に粘着シ−トを貼付し、GaN基板
側から軽くロ−ラ−で押し当てる事により、2インチφ
のウエハーから350μm×250μm角のチップを多
数得た。チップの切断面にクラック、チッピング等が発
生しておらず、外形不良の無い物を取り出した所、歩留
まりは97%以上であった。
After scribing, the vacuum chuck is released, the wafer is removed from the table, and an n-type electrode 106 of W (15 nm) / Al (150 nm) is formed on the entire surface of the wafer on the GaN substrate side. Then, an adhesive sheet is attached to the surface on the crystal growth side (the surface on which the p-type electrode is formed), and is pressed lightly from the GaN substrate side with a roller to form a 2 inch φ.
A large number of chips of 350 μm × 250 μm square were obtained from the wafer. Cracks, chipping, etc., did not occur on the cut surface of the chip, and when a product having no external defect was taken out, the yield was 97% or more.

【0044】本実施の形態で、歩留まり良く所望の形状
でチップ分割できたのは、発光層を含む窒化物半導体膜
を、塩素をド−ピングした同系の窒化物半導体基板上に
形成し、且つ、一度に切断することなく、第Aの割り溝
底部を窒化物半導体発光層位置よりも深く形成し、第B
の割り溝は第Aの割り溝幅よりも狭く構成したことによ
る。つまり、成長膜も基板も同系の窒化物半導体である
ことから、同一のへき開特性を有し、基板中に塩素がド
−ピングされているため分割が容易になったことと、第
Aの割り溝底部が窒化物半導体発光層位置よりも深く、
第Aの割り溝が第Bの割り溝よりも溝幅が広いことによ
り、第Bの割り溝によって割れた割れ線が、最短切断距
離で割れるためには、第Bの割り溝底部から第Aの割り
溝の底部の何処かに到達するしかなく、意図せぬ方向に
へき開されることを防止し、所望のチップ形状に切断す
ることができるためである。また、第Aの割り溝底部
が、窒化物半導体発光層位置よりも深いため、チップ分
割の際に、チッピング、クラッキングが発生したとして
も、前記発光層を損傷することがなく、素子不良の発生
率を低減することができる。
In the present embodiment, the reason why the chip can be divided into a desired shape with a high yield is that a nitride semiconductor film including a light emitting layer is formed on a similar nitride semiconductor substrate doped with chlorine, and Without cutting all at once, forming the bottom of the A-th split groove deeper than the position of the nitride semiconductor light emitting layer;
Is made narrower than the A-th groove width. That is, since both the grown film and the substrate are nitride semiconductors of the same system, they have the same cleavage characteristics, and the chlorine is doped in the substrate, so that the division is facilitated. The groove bottom is deeper than the nitride semiconductor light emitting layer position,
Since the A-th split groove has a wider groove width than the B-th split groove, in order for the split line split by the B-th split groove to be broken at the shortest cutting distance, the A-th split groove must be cut from the bottom of the B-th split groove. This is because it has no choice but to reach somewhere at the bottom of the split groove, preventing cleavage in an unintended direction and cutting into a desired chip shape. Further, since the bottom of the A-th groove is deeper than the position of the nitride semiconductor light emitting layer, even if chipping or cracking occurs at the time of chip division, the light emitting layer is not damaged and element failure occurs. Rate can be reduced.

【0045】第Aの割り溝幅と第Bの割り溝幅が異なる
理由は、上述のように、割り溝幅の狭い第Bの割り溝か
ら割れた割れ線が、割り溝幅の広い第Aの割り溝に到達
するとき、前記割れ線が第Bの割り溝直上から外れて斜
め方向に割れたとしても、第Aの割り溝幅が広いため
に、前記斜めに割れた割れ線が第Aの割り溝底部に到達
することができる。この様にして、チップ形状の不良率
を減らすことができる。
The reason why the width of the A-th split groove is different from the width of the B-th split groove is that, as described above, the cracked line split from the B-th split groove having a small split groove width is different from the A-th split groove having a wide split groove width. When reaching the split groove, even if the split line is displaced from immediately above the B-th split groove and splits in an oblique direction, since the A-th split groove width is large, the diagonally split split line becomes the A-th split groove. Of the groove can be reached. In this way, the defective rate of the chip shape can be reduced.

【0046】また、溝幅の広い第Aの割り溝を窒化物半
導体面と反対側(結晶成長面側)に形成するのは、窒化
物半導体面の面積を広くするためである。このことによ
り、n電極面積も大きくすることができ、発光層で発光
した光を、n電極を構成している金属で反射させ、透光
性p電極からの光取り出し効率を上げることができる。
また、マウントの際の放熱性にも優れる。
The reason why the A-th split groove having a large groove width is formed on the side opposite to the nitride semiconductor surface (the crystal growth surface side) is to increase the area of the nitride semiconductor surface. As a result, the area of the n-electrode can be increased, and the light emitted from the light-emitting layer can be reflected by the metal constituting the n-electrode, and the light extraction efficiency from the translucent p-electrode can be increased.
Also, the heat dissipation during mounting is excellent.

【0047】窒化物半導体基板中に塩素ド−ピングした
効果について調べたところ、少なくとも1×1014/c
3以上の塩素濃度をド−ピングすることによって、全
く塩素をド−ピングしていない窒化物半導体基板に比べ
て、容易に基板を分割することができた。また、HVP
E法にて種基板(例えば、サファイア基板)上に塩素ド
−ピングを行った厚膜の窒化物半導体膜(例えば、30
0μm)を形成したところ、同じ種基板上に塩素を全く
ド−ピングしていない同じ厚膜の窒化物半導体膜と比べ
て、基板と厚膜との熱膨張係数差によって生じる反りの
量が小さかった。理由については、定かではないが、窒
化物半導体基板を構成しているIII族原子とV族原子
との間の結合力を塩素によって弱められているのではな
いかと考えられる。素子チップの総膜厚は、殆どが基板
で占められているため、素子分割を容易にする塩素ド−
ピングは非常に有効である。
When the effect of chlorine doping in the nitride semiconductor substrate was examined, at least 1 × 10 14 / c
By doping a chlorine concentration of m 3 or more, the substrate could be divided more easily than a nitride semiconductor substrate having no chlorine doped. Also, HVP
A thick nitride semiconductor film (for example, 30 nm) obtained by performing chlorine doping on a seed substrate (for example, a sapphire substrate) by the E method.
0 μm), the amount of warpage caused by the difference in thermal expansion coefficient between the substrate and the thick film is smaller than that of the same thick nitride semiconductor film in which no chlorine is doped on the same seed substrate. Was. Although the reason is not clear, it is considered that the bonding force between the group III atom and the group V atom constituting the nitride semiconductor substrate is weakened by chlorine. Since most of the total thickness of the element chip is occupied by the substrate, chlorine film which facilitates element division is used.
Ping is very effective.

【0048】本実施の形態では、第Aの割り溝の形成に
反応性イオンエッチングを使用したが、ダイシングによ
るハ−フカット、スクライバ−等による物理的な方法で
溝形成をしても良い。しかしながら、第Aの割り溝は、
第Bの割り溝幅よりも広くしなければならないため、ス
クライバ−による第Aの割り溝形成は、あまり好ましい
とはいえない。また、ダイシングを用いた、第Aの割溝
の形成は、窒化物半導体表面を傷めやすいため、あまり
好ましいとはいえない。
In the present embodiment, reactive ion etching is used to form the A-th groove, but the groove may be formed by a physical method such as half cutting by dicing, scriber, or the like. However, the A-th groove is
Since the width of the groove A must be wider than the width of the groove B, formation of the groove A by a scriber is not very preferable. Also, the formation of the A-th dividing groove using dicing is not so preferable because the surface of the nitride semiconductor is easily damaged.

【0049】化学的な溝形成方法として、本実施の形態
で紹介した、反応性イオンエッチングの他、集束イオン
ビ−ム法、ECRエッチング法等のドライエッチング法
の他、フッ酸、熱燐酸、熱燐酸と硫酸の混合溶液等を用
いた、ウエットエッチング法等を使用してもよい。これ
らのエッチング法の利用することにより、溝形成による
窒化物半導体表面や溝側面の損傷を抑えることができ
る。ただし、前記のエッチングを行うためには、リソグ
ラフィ−技術によるマスク処理を行う必要がある。
As a chemical groove forming method, in addition to the reactive ion etching introduced in the present embodiment, a dry etching method such as a focused ion beam method and an ECR etching method, hydrofluoric acid, hot phosphoric acid, heat A wet etching method using a mixed solution of phosphoric acid and sulfuric acid or the like may be used. By using these etching methods, damage to the nitride semiconductor surface and the side surface of the groove due to the formation of the groove can be suppressed. However, in order to perform the above-described etching, it is necessary to perform a mask process by a lithography technique.

【0050】また、本実施の形態では、第Bの割り溝幅
の形成にスクライブを使用したが、エッチング法、ダイ
シング等を使用しても構わない。しかしながら、本実施
の形態の、第Bの割り溝はスクライブが最も好ましい。
なぜならば、溝幅を狭く、且つ迅速に、溝形成が可能で
あるためである。
In this embodiment, the scribe is used to form the B-th groove width. However, an etching method, dicing, or the like may be used. However, scribe is most preferable for the B-th groove in the present embodiment.
This is because a groove can be formed quickly with a narrow groove width.

【0051】また、本実施の形態で、GaN基板を研磨
して100μm程度まで薄くしたが、本発明者らによる
実験によると、塩素ド−ピングをしたGaN基板の厚さ
は200μm以下が好ましく、さらに好ましくは150
μm以下が好ましかった。窒化物半導体中に塩素をド−
ピングすることによって分割が容易になったが、所望の
方向に歩留まり良くへき開するためには、基板の厚みを
薄くすることが好ましい。なぜならば、GaN基板の厚
みは、通常、300μm〜600μmであるのに対し
て、該GaN基板上に積層する発光層を含む窒化物半導
体膜は数μm程度であり、その殆どがGaN基板の厚み
で占められているためである。
In the present embodiment, the GaN substrate is polished to a thickness of about 100 μm. However, according to experiments performed by the present inventors, the thickness of the chlorine-doped GaN substrate is preferably 200 μm or less. More preferably 150
μm or less was preferred. Doping chlorine in nitride semiconductor
Although the pinging facilitates the division, it is preferable to reduce the thickness of the substrate in order to cleave in a desired direction with a good yield. This is because the thickness of the GaN substrate is usually 300 μm to 600 μm, whereas the thickness of the nitride semiconductor film including the light emitting layer laminated on the GaN substrate is about several μm. Because it is occupied by.

【0052】本実施の形態のように、第Aの割り溝の溝
幅中央位置と、第Bの割り溝の溝幅中央位置とが一致し
た位置で、ウエハーをチップ状に分割することが最も好
ましいが、ウエハーの厚み(GaN基板の厚み)が厚す
ぎると、前記位置からずれて割れてしまう傾向に有る。
さらに、第Aの割り溝と第Bの割り溝とが合致していな
い位置では、割れにくい傾向にあることから、ウエハー
(基板)を研磨して薄くする必要がある。GaN基板の
厚みの下限値は、特に問わないが、あまりにも薄すぎる
と、素子化のためのプロセス中にウエハーが割れるた
め、GaN基板の厚みの下限値は50μm以上が望まし
い。また、塩素ド−ピングされたGaN基板全体を研磨
して薄くする他に、塩素ド−ピングされたGaN基板を
部分的に薄くする方法として、第Aの割り溝の底部と第
Bの割り溝の底部との切断距離を短くしてもよい。この
ときの、前記切断距離は、塩素ド−ピングされたGaN
基板の厚みと同様に、200μm以下が好ましく、さら
に好ましくは150μm以下、50μm以上である。
As in the present embodiment, it is most preferable to divide the wafer into chips at the position where the center position of the groove width of the A-th split groove coincides with the center position of the groove width of the B-th split groove. However, if the thickness of the wafer (the thickness of the GaN substrate) is too large, the wafer tends to be deviated from the above position and crack.
Further, at a position where the A-th groove and the B-th groove do not coincide with each other, the wafer (substrate) needs to be polished and thinned because it tends to be hardly broken. The lower limit of the thickness of the GaN substrate is not particularly limited, but if it is too thin, the wafer will be broken during the process for device fabrication, so the lower limit of the thickness of the GaN substrate is desirably 50 μm or more. In addition to polishing the entire chlorine-doped GaN substrate to make it thinner, a method of partially thinning the chlorin-doped GaN substrate may be performed by using a bottom portion of an A-th split groove and a B-th split groove. May be reduced in the cutting distance with the bottom. At this time, the cutting distance was GaN doped with chlorine.
Like the thickness of the substrate, the thickness is preferably 200 μm or less, more preferably 150 μm or less, and 50 μm or more.

【0053】また、塩素をド−ピングしたGaN基板
を、切断し易いGaN基板の厚み200μmよりも厚く
研磨しておいて、第Aと第Bの割り溝の切断距離を20
0μm以下にしてもよい。このことにより、割り溝部以
外では切断されにくく、チップ分割時に生じるクラッキ
ングやチッピングの発生を防止できる。
Further, the GaN substrate doped with chlorine is polished to a thickness larger than 200 μm, which is easy to cut, and the cutting distance between the A-th and B-th split grooves is set to 20 mm.
It may be 0 μm or less. As a result, it is difficult to cut the portion other than the split groove portion, and it is possible to prevent cracking and chipping from occurring at the time of chip division.

【0054】本実施の形態の割り溝に加えて、第Cの割
り溝として、第Aの割り溝中に、スクライブラインを形
成してチップ分割しても良い。また、図3に示すよう
に、第Aの割り溝のエッジ部分に、一対の欠け溝を形成
して素子分割しても良い。図3(a)は、ウエハーのエ
ッチ部に一対の欠け溝を設けた例を示し、図3(b)に
は、第Aの割り溝底部に一対の欠け溝を設けた例を示
す。この場合、ウエハーの総膜厚が150μm以下、も
しくは、第Aの割り溝底部から第Bの割り溝底部までの
切断距離が150μm以下であることが好ましい。ただ
し、前記総膜厚および切断距離は、基板中に塩素ド−ピ
ングされている場合の厚みである。
In addition to the dividing groove of the present embodiment, a scribe line may be formed in the A-th dividing groove as the C-th dividing groove to divide the chip. Further, as shown in FIG. 3, a pair of notched grooves may be formed at the edge of the A-th groove to divide the element. FIG. 3A shows an example in which a pair of notched grooves are provided in an etched portion of a wafer, and FIG. 3B shows an example in which a pair of notched grooves is provided in the bottom of the A-th split groove. In this case, the total thickness of the wafer is preferably 150 μm or less, or the cutting distance from the bottom of the A-th split groove to the bottom of the B-th split groove is preferably 150 μm or less. However, the total film thickness and the cutting distance are thicknesses when chlorine doping is performed in the substrate.

【0055】(実施の形態2)本実施の形態2は、実施
の形態1の、第Aの割り溝深さが、窒化物半導体膜と窒
化物半導体基板との界面位置より深く形成した場合のチ
ップ分割について説明する。ここで、結晶成長側とは、
基板側に対する反対側を指すものとする。
(Embodiment 2) Embodiment 2 is directed to a case where the depth of the A-th dividing groove of Embodiment 1 is larger than the interface position between the nitride semiconductor film and the nitride semiconductor substrate. The chip division will be described. Here, the crystal growth side is
It refers to the opposite side to the substrate side.

【0056】図4は、C面(0001)n型GaN基板
200、n型GaNバッファ層201、n型Alx1Ga
1-x1Nクラッド層202、活性層203、 p型Alx2
Ga1 -x2Nクラッド層204、p型GaNコンタクト層
205、n型電極206、p型電極207、第Aの割り
溝208、第Bの割り溝209から構成されている。前
記GaN基板200は、塩素濃度1×1018/cm3
ド−ピングしている。
FIG. 4 shows a C-plane (0001) n-type GaN substrate 200, an n-type GaN buffer layer 201, and an n-type Al x1 Ga
1-x1 N cladding layer 202, active layer 203, p-type Al x2
It comprises a Ga 1 -x2 N cladding layer 204, a p-type GaN contact layer 205, an n-type electrode 206, a p-type electrode 207, an A-th groove 208, and a B-th groove 209. The GaN substrate 200 is doped with a chlorine concentration of 1 × 10 18 / cm 3 .

【0057】図4の窒化物半導体発光ダイオ−ドの製造
方法は、実施の形態1と同じである。以下に、上記窒化
物半導体発光ダイオ−ド素子を形成したウエハーのチッ
プ分割について説明する。
The method of manufacturing the nitride semiconductor light emitting diode of FIG. 4 is the same as that of the first embodiment. Hereinafter, chip division of a wafer on which the nitride semiconductor light emitting diode device is formed will be described.

【0058】まず、上記ウエハーのGaN基板側を研磨
機により研磨して、塩素ド−ピングされたGaN基板の
厚さを200μmにし、鏡面出しをする。GaN基板面
を鏡面出し(透明にする)するのは、以下に述べる割り
溝の形成位置を裏面側から容易に確認できるようにする
ためと、p電極とn電極の形成位置の調整を容易にする
ためである。次に、フッ酸もしくは熱燐酸を含む硫酸か
らなる混合溶液で、前記ウエハーをエッチング処理す
る。このエッチング処理は、研磨によって生じた表面歪
み及び酸化膜を除去し、p型、n型電極のコンタクト抵
抗の低減と電極剥離を防止するために行う。
First, the GaN substrate side of the above-mentioned wafer is polished by a polishing machine to make the thickness of the GaN substrate doped with chlorine 200 μm and mirror-finished. The reason why the GaN substrate surface is mirror-finished (made transparent) is that the formation positions of the split grooves described below can be easily confirmed from the back surface side, and the adjustment of the formation positions of the p-electrode and the n-electrode can be easily performed. To do that. Next, the wafer is etched with a mixed solution of sulfuric acid containing hydrofluoric acid or hot phosphoric acid. This etching treatment is performed to remove surface distortion and oxide film caused by polishing, to reduce the contact resistance of the p-type and n-type electrodes, and to prevent electrode peeling.

【0059】次に、前記ウエハーの結晶成長側の面をリ
ソグラフィ−法でマスク処理をし、反応性イオンエッチ
ング装置にセットする。ドライエッチングによって、前
記結晶成長面上に、深さ4μm、線幅20μm、ピッチ
350μmと、深さ4μm、線幅20μm、ピッチ15
0μmの、第Aの割り溝208を、それぞれ<1−10
0>方向と<11−20>方向に沿って形成した。その
後、マスクを取り除き、p型GaNコンタクト層205
上に、Pd(7nm)/Ni(7nm)の順に、リソグ
ラフィ−技術を用いて透光性p型電極207とAuパッ
ド電極をパタ−ン形成する。
Next, the surface on the crystal growth side of the wafer is masked by lithography and set in a reactive ion etching apparatus. By dry etching, a depth of 4 μm, a line width of 20 μm, and a pitch of 350 μm, a depth of 4 μm, a line width of 20 μm, and a pitch of 15 μm were formed on the crystal growth surface.
0 μm, the A-th split grooves 208 are respectively <1-10
0> direction and <11-20> direction. Thereafter, the mask is removed and the p-type GaN contact layer 205 is removed.
A translucent p-type electrode 207 and an Au pad electrode are patterned in the order of Pd (7 nm) / Ni (7 nm) using lithography technology.

【0060】次に、微量の酸素を導入しながら、600
℃でN2雰囲気中でアニ−ルを行った。このことによ
り、p型電極形成によるコンタクト抵抗の低抵抗化が得
られた。続いて、ウエハーを裏返しにして、GaN基板
側にTi(15nm)/Mo(150nm)によるn型
電極206を、リソグラフィ−技術でパタ−ン形成す
る。
Next, while introducing a small amount of oxygen, 600
Annealed at a N 2 atmosphere at ° C. - was le. As a result, the contact resistance was reduced by forming the p-type electrode. Subsequently, the wafer is turned over, and an n-type electrode 206 of Ti (15 nm) / Mo (150 nm) is formed on the GaN substrate side by lithography.

【0061】この時、結晶成長側のp型電極パタ−ンの
形成位置と真反対側に、n型電極パタ−ンを形成し、且
つ、割り溝を形成すべく互いの電極が被覆されていない
領域を一致させる。続いて、スクライバ−のテ−ブル上
にGaN基板側を上にして張り付け、真空チャックで固
定する。固定後、スクライバ−のダイヤモンド針で、G
aN基板側の面(n型GaN基板200)上に、ピッチ
350μm、深さ5μm、線幅5μmと、ピッチ150
μm、深さ5μm、線幅5μmの、第Bの割り溝209
を、それぞれ<1−100>方向と<11−20>方向
に沿って形成した。この様にして350μm×150μ
m角のチップになるようにスクライブラインを入れ、第
Bの割り溝209を形成する。
At this time, an n-type electrode pattern is formed directly opposite to the formation position of the p-type electrode pattern on the crystal growth side, and the electrodes are covered with each other to form a split groove. Match no areas. Subsequently, the GaN substrate is stuck on the table of the scriber with the GaN substrate side facing up and fixed with a vacuum chuck. After fixing, G
On a surface on the aN substrate side (n-type GaN substrate 200), a pitch of 350 μm, a depth of 5 μm, a line width of 5 μm, and a pitch of 150 μm.
B-th groove 209 having a thickness of 5 μm, a depth of 5 μm, and a line width of 5 μm
Were formed along the <1-100> and <11-20> directions, respectively. 350μm × 150μ
A scribe line is formed so as to form an m-shaped chip, and a B-th split groove 209 is formed.

【0062】スクライブ後、真空チャックを解放し、ウ
エハーをテ−ブルから取り外し、GaN基板側から軽く
ロ−ラ−で押し当てる事により、2インチφのウエハー
から350μm角のチップを多数得た。チップの切断面
にクラック、チッピング等が発生しておらず、外形不良
の無い物を取り出した所、歩留まりは98%以上であっ
た。
After scribing, the vacuum chuck was released, the wafer was removed from the table, and the wafer was lightly pressed from the GaN substrate side with a roller to obtain a large number of chips of 350 μm square from the wafer of 2 inch φ. Cracks, chipping, etc., did not occur on the cut surface of the chip, and a product having no external defect was taken out. The yield was 98% or more.

【0063】本実施の形態で、歩留まり良く所望の形状
でチップ分割できたのは、発光層を含む窒化物半導体膜
を、塩素をド−ピングした同系の窒化物半導体基板上に
形成し、且つ、一度に切断することなく、第Aと第Bの
割り溝を形成し、前記第Aの割り溝底部を窒化物半導体
膜と前記基板との界面よりも深く形成し、第Bの割り溝
は第Aの割り溝幅よりも狭く構成したことによる。つま
り、成長膜も基板も同系の窒化物半導体であることか
ら、同一のへき開特性を有し、基板中に塩素がド−ピン
グされているため分割が容易になったことと、第Aの割
り溝底部が窒化物半導体膜と基板との界面よりも深く、
第Aの割り溝が第Bの割り溝よりも溝幅が広いことによ
り、第Bの割り溝によって割れた割れ線が、最短切断距
離で割れるためには、第Bの割り溝底部から第Aの割り
溝の底部の何処かに到達するしかなく、意図せぬ方向に
へき開されることを防止し、所望のチップ形状に切断す
ることができるためである。また、第Aの割り溝底部
が、窒化物半導体膜と基板との界面よりも深いため、チ
ップ分割の際に、チッピング、クラッキングが発生した
としても、前記発光層を損傷することがなく、素子不良
の発生率を低減することができる。
In the present embodiment, the reason why the chip can be divided into a desired shape with a high yield is that a nitride semiconductor film including a light emitting layer is formed on a similar nitride semiconductor substrate doped with chlorine, and Forming the A and B split grooves without cutting at a time, forming the bottom of the A split groove deeper than the interface between the nitride semiconductor film and the substrate, This is because the width is smaller than the width of the A-th dividing groove. That is, since both the grown film and the substrate are nitride semiconductors of the same system, they have the same cleavage characteristics, and the chlorine is doped in the substrate, so that the division is facilitated. The groove bottom is deeper than the interface between the nitride semiconductor film and the substrate,
Since the A-th split groove has a wider groove width than the B-th split groove, in order for the split line split by the B-th split groove to be broken at the shortest cutting distance, the A-th split groove must be cut from the bottom of the B-th split groove. This is because it has no choice but to reach somewhere at the bottom of the split groove, preventing cleavage in an unintended direction and cutting into a desired chip shape. In addition, since the bottom of the A-th groove is deeper than the interface between the nitride semiconductor film and the substrate, even if chipping or cracking occurs during chip division, the light emitting layer is not damaged, and the device is not damaged. The occurrence rate of defects can be reduced.

【0064】さらに、第Aの割り溝底部が塩素をド−ピ
ングした窒化物半導体基板中まで達していることから、
チップ分割は、塩素をド−ピングした窒化物半導体基板
そのものの分割であり、塩素を全くド−ピングしていな
い窒化物半導体基板に比べて容易にチップ分割すること
ができる。窒化物半導体基板中に塩素ド−ピングした効
果については、実施の形態1と同じである。
Further, since the bottom of the A-th groove reaches the nitride semiconductor substrate doped with chlorine,
The chip division is a division of the nitride semiconductor substrate itself in which chlorine is doped, and can be divided more easily than a nitride semiconductor substrate in which chlorine is not doped at all. The effect of chlorine doping in the nitride semiconductor substrate is the same as in the first embodiment.

【0065】第Aの割り溝幅と第Bの割り溝幅が異なる
理由は、上述のように、割り溝幅の狭い第Bの割り溝か
ら割れた割れ線が、割り溝幅の広い第Aの割り溝に到達
するとき、前記割れ線が第Bの割り溝直上から外れて斜
め方向に割れたとしても、第Aの割り溝幅が広いため
に、前記斜めに割れた割れ線が第Aの割り溝底部に到達
することができる。この様にして、チップ形状の不良率
を減らすことができる。
The reason why the width of the A-th groove is different from the width of the B-th groove is as described above. When reaching the split groove, even if the split line is displaced from immediately above the B-th split groove and splits in an oblique direction, since the A-th split groove width is large, the diagonally split split line becomes the A-th split groove. Of the groove can be reached. In this way, the defective rate of the chip shape can be reduced.

【0066】また、溝幅の広い第Aの割り溝を窒化物半
導体面と反対側(結晶成長面側)に形成するのは、窒化
物半導体面の面積を広くするためである。このことによ
り、n電極面積も大きくすることができ、発光層で発光
した光を、n電極を構成している金属で反射させ、透光
性p電極からの光取り出し効率を上げることができる。
また、マウントの際の放熱性にも優れる。
The reason why the A-th split groove having a large groove width is formed on the side opposite to the nitride semiconductor surface (the crystal growth surface side) is to increase the area of the nitride semiconductor surface. As a result, the area of the n-electrode can be increased, and the light emitted from the light-emitting layer can be reflected by the metal constituting the n-electrode, and the light extraction efficiency from the translucent p-electrode can be increased.
Also, the heat dissipation during mounting is excellent.

【0067】本実施の形態では、第Aの割り溝の形成に
反応性イオンエッチングを使用したが、ダイシングによ
るハ−フカット、スクライバ−等による物理的な方法で
溝形成をしても良い。しかしながら、第Aの割り溝は、
第Bの割り溝幅よりも広くしなければならないため、ス
クライバ−による第Aの割り溝形成は、あまり好ましい
とはいえない。また、ダイシングを用いた、第Aの割溝
の形成は、窒化物半導体表面を傷めやすいため、あまり
好ましいとはいえない。
In the present embodiment, reactive ion etching is used for forming the A-th groove, but the groove may be formed by a physical method such as half cutting by dicing, scriber or the like. However, the A-th groove is
Since the width of the groove A must be wider than the width of the groove B, formation of the groove A by a scriber is not very preferable. Also, the formation of the A-th dividing groove using dicing is not so preferable because the surface of the nitride semiconductor is easily damaged.

【0068】化学的な溝形成方法として、本実施の形態
で紹介した、反応性イオンエッチングの他、集束イオン
ビ−ム法、ECRエッチング法等のドライエッチング法
の他、フッ酸、熱燐酸、熱燐酸と硫酸の混合溶液等を用
いた、ウエットエッチング法等を使用してもよい。これ
らのエッチング法の利用することにより、溝形成による
窒化物半導体表面や溝側面の損傷を抑えることができる
ため、本実施の形態では、第Aの割溝の形成には、ドラ
イエッチングまたはウエットエッチングを用いるのが最
も好ましい。ただし、前記のエッチングを行うために
は、リソグラフィ−技術によるマスク処理を行う必要が
ある。
As a chemical groove forming method, in addition to the reactive ion etching introduced in the present embodiment, a dry etching method such as a focused ion beam method and an ECR etching method, hydrofluoric acid, hot phosphoric acid, heat A wet etching method using a mixed solution of phosphoric acid and sulfuric acid or the like may be used. By using these etching methods, damage to the nitride semiconductor surface and the groove side surface due to the formation of the groove can be suppressed. Therefore, in this embodiment, dry etching or wet etching Is most preferably used. However, in order to perform the above-described etching, it is necessary to perform a mask process by a lithography technique.

【0069】また、本実施の形態では、第Bの割り溝幅
の形成にスクライブを使用したが、上記エッチング法、
ダイシング等を使用しても構わない。しかしながら、第
Bの割り溝形成においては、スクライブが最も好まし
い。なぜならば、溝幅を狭く、且つ迅速に、溝形成が可
能であるためである。
In this embodiment, the scribe is used to form the B-th split groove width.
Dicing or the like may be used. However, scribing is most preferable in forming the B-th groove. This is because a groove can be formed quickly with a narrow groove width.

【0070】さらに、本実施の形態では、格子状にスク
ライブラインを形成したが、図3に示すようにウエハー
のエッジ部分にのみ、一対の欠け溝を形成して素子分割
しても良い。この場合、ウエハーの総膜厚が150μm
以下、もしくは、第Aの割り溝底部から第Bの割り溝底
部までの切断距離が150μm以下であることが好まし
い。ただし、前記総膜厚および切断距離は、基板中に塩
素ド−ピングされている場合の厚みである。
Further, in this embodiment, the scribe lines are formed in a lattice shape. However, as shown in FIG. 3, a pair of notched grooves may be formed only at the edge portion of the wafer to divide the elements. In this case, the total thickness of the wafer is 150 μm.
It is preferable that the cutting distance from the bottom of the A-th split groove to the bottom of the B-th split groove is 150 μm or less. However, the total film thickness and the cutting distance are thicknesses when chlorine doping is performed in the substrate.

【0071】本実施の形態では、第Aの割り溝と第Bの
割り溝を形成して局部的に薄くなった溝部で、ウエハー
をチップ分割するため、第Aの割り溝底部から第Bの割
り溝底部までの切断距離が短いことが好ましい。前記切
断距離は、塩素ド−ピングを行ったGaN基板の厚みと
同様に、200μm以下が好ましく、さらに好ましくは
150μm以下である。前記切断距離の厚みの下限値
は、特に問わないが、あまりにも薄すぎると、素子化の
ためのプロセス中にウエハーが割れるてしまうため、該
切断距離の下限値は50μm以上が望ましい。
In the present embodiment, since the wafer is divided into chips at the locally thinned groove portions by forming the A-th and B-th split grooves, the B-th and the B-th split grooves are separated from the bottom of the A-th split groove. It is preferable that the cutting distance to the bottom of the split groove is short. The cutting distance is preferably 200 μm or less, more preferably 150 μm or less, like the thickness of the GaN substrate subjected to chlorine doping. The lower limit of the thickness of the cutting distance is not particularly limited. However, if the thickness is too small, the wafer will be broken during the process for device formation. Therefore, the lower limit of the cutting distance is desirably 50 μm or more.

【0072】また、塩素をド−ピングしたGaN基板
を、切断し易い該GaN基板の厚み200μmよりも厚
く研磨しておいて、第Aと第Bの割り溝の切断距離を2
00μm以下にしてもよい。このことにより、割り溝部
以外では切断されにくく、チップ分割時に生じるクラッ
キングやチッピングの発生を防止できる。
Further, the GaN substrate doped with chlorine is polished to a thickness greater than 200 μm, which is easy to cut, and the cutting distance between the A-th and B-th split grooves is set at 2 mm.
It may be 00 μm or less. As a result, it is difficult to cut the portion other than the split groove portion, and it is possible to prevent cracking and chipping from occurring at the time of chip division.

【0073】本実施の形態の割り溝に加えて、第Cの割
り溝として、第Aの割り溝中に、スクライブラインを形
成してチップ分割しても良い。また、図3に示すよう
に、第Aの割り溝のエッジ部分に、一対の欠け溝を形成
して素子分割しても良い。図3(a)は、ウエハーのエ
ッチ部に一対の欠け溝を設けた例を示し、図3(b)に
は、第Aの割り溝底部に一対の欠け溝を設けた例を示
す。この場合、ウエハーの総膜厚が150μm以下、も
しくは、第Aの割り溝底部から第Bの割り溝底部までの
切断距離が150μm以下であることが好ましい。ただ
し、前記総膜厚および切断距離は、基板中に塩素ド−ピ
ングされている場合の厚みである。
In addition to the dividing groove of the present embodiment, a scribe line may be formed as a C-th dividing groove in the A-th dividing groove to divide the chip. Further, as shown in FIG. 3, a pair of notched grooves may be formed at the edge of the A-th groove to divide the element. FIG. 3A shows an example in which a pair of notched grooves are provided in an etched portion of a wafer, and FIG. 3B shows an example in which a pair of notched grooves is provided in the bottom of the A-th split groove. In this case, the total thickness of the wafer is preferably 150 μm or less, or the cutting distance from the bottom of the A-th split groove to the bottom of the B-th split groove is preferably 150 μm or less. However, the total film thickness and the cutting distance are thicknesses when chlorine doping is performed in the substrate.

【0074】(実施の形態3)本実施の形態3は、実施
の形態1の、第Aの割り溝深さが、窒化物半導体発光層
の位置よりも浅く形成した場合のチップ分割について説
明する。ここで、結晶成長側とは、基板側に対する反対
側を指すものとする。
(Embodiment 3) In Embodiment 3, a description will be given of chip division in the case where the depth of the A-th dividing groove in Embodiment 1 is smaller than the position of the nitride semiconductor light emitting layer. . Here, the crystal growth side refers to the side opposite to the substrate side.

【0075】図5は、C面(0001)n型GaN基板
300、n型GaNバッファ層301、n型Alx1Ga
1-x1Nクラッド層302、活性層303、 p型Alx2
Ga1 -x2Nクラッド層304、p型GaNコンタクト層
305、n型電極306、p型電極307、第Aの割り
溝308、第Bの割り溝309から構成されている。前
記GaN基板300は、塩素濃度1×1014/cm3
ド−ピングしている。
FIG. 5 shows a C-plane (0001) n-type GaN substrate 300, an n-type GaN buffer layer 301, and an n-type Al x1 Ga
1-x1 N clad layer 302, active layer 303, p-type Al x2
It comprises a Ga 1 -x2 N cladding layer 304, a p-type GaN contact layer 305, an n-type electrode 306, a p-type electrode 307, an A-th split groove 308, and a B-th split groove 309. The GaN substrate 300 is doped with a chlorine concentration of 1 × 10 14 / cm 3 .

【0076】図5の窒化物半導体発光ダイオ−ドの製造
方法については、実施の形態1と同じである。まず、上
記ウエハーのGaN基板側を研磨機により研磨して、塩
素ド−ピングされたGaN基板の厚さを150μmに
し、鏡面出しをする。GaN基板面を鏡面出しする(透
明にする)のは、以下に述べる割り溝の形成位置を裏面
側から容易に確認できるようにするためと、p電極とn
電極の形成位置の調整を容易にするためである。次に、
フッ酸もしくは熱燐酸を含む硫酸からなる混合溶液で、
前記ウエハーをエッチング処理する。このエッチング処
理は、研磨によって生じた表面歪み及び酸化膜を除去
し、p型、n型電極のコンタクト抵抗の低減と電極剥離
を防止するために行う。
The method of manufacturing the nitride semiconductor light emitting diode of FIG. 5 is the same as that of the first embodiment. First, the GaN substrate side of the above-mentioned wafer is polished by a polishing machine to make the thickness of the chlorine-doped GaN substrate 150 μm and mirror-finished. The reason why the GaN substrate surface is mirror-finished (made transparent) is that the formation positions of the split grooves described below can be easily confirmed from the back surface side, and the p-electrode and the n-type
This is for facilitating the adjustment of the electrode formation position. next,
A mixed solution consisting of sulfuric acid containing hydrofluoric acid or hot phosphoric acid,
Etching the wafer. This etching treatment is performed to remove surface distortion and oxide film caused by polishing, to reduce the contact resistance of the p-type and n-type electrodes, and to prevent electrode peeling.

【0077】次に、前記ウエハーをリソグラフィ−法で
マスク処理をし、結晶成長側の面(p型GaNコンタク
ト層)を上にして、反応性イオンエッチング装置にセッ
トする。ドライエッチングによって、該ウエハーの結晶
成長側に、深さ0.2μm、線幅20μm、ピッチ35
0μmの第Aの割り溝308を、<1−100>方向及
び<11−20>方向に、図2に示す格子形状で形成し
た。その後、マスクを取り除き、p型GaNコンタクト
層305上に、Pd(4nm)/Mo(3nm)の順
に、透光性p型電極307とAuパッド電極をリソグラ
フィ−技術でp電極部分をパタ−ン形成した後、微量の
酸素を導入しながら、500℃でN2雰囲気中でアニ−
ルを行った。このことにより、p型電極形成によるコン
タクト抵抗の低抵抗化が得られた。次に、ウエハーを裏
返しにして、GaN基板側に、Ti(15nm)/Al
(150nm)によるn型電極306を、リソグラフィ
−技術でパタ−ン形成する。この時、結晶成長側のp型
電極パタ−ンの形成位置と真反対側に、n型電極パタ−
ンを形成し、且つ、割り溝を形成すべく互いの電極が被
覆されていない領域を一致させる。
Next, the wafer is subjected to a mask process by a lithography method, and is set in a reactive ion etching apparatus with the crystal growth side (p-type GaN contact layer) facing upward. By dry etching, a depth of 0.2 μm, a line width of 20 μm, and a pitch of 35 μm were formed on the crystal growth side of the wafer.
The 0-μm A-th groove 308 was formed in the <1-100> direction and the <11-20> direction in the lattice shape shown in FIG. After that, the mask is removed, and the translucent p-type electrode 307 and the Au pad electrode are patterned on the p-type GaN contact layer 305 in the order of Pd (4 nm) / Mo (3 nm) by lithography technology. After the formation, while introducing a small amount of oxygen, annealed at 500 ° C. in N 2 atmosphere.
Done. As a result, the contact resistance was reduced by forming the p-type electrode. Next, the wafer was turned over, and Ti (15 nm) / Al
A (150 nm) n-type electrode 306 is patterned by lithography. At this time, the n-type electrode pattern is located on the side opposite to the position where the p-type electrode pattern is formed on the crystal growth side.
Are formed, and the regions where the electrodes are not covered with each other are matched to form a split groove.

【0078】次に、ウエハーの結晶成長側に粘着シ−ト
を貼付し、スクライバ−のテ−ブル上にGaN基板側を
上にして張り付け、真空チャックで固定する。固定後、
スクライバ−のダイヤモンド針で、GaN基板側の面
(n型GaN基板300)上に、ピッチ350μm、深
さ5μm、線幅5μmで一回スクライブする。次に、先
程のスクライブ方向に対して垂直方向に、同様にしてス
クライブする。この様にして350μm角のチップにな
るようにスクライブラインを入れ、第Bの割り溝309
を形成する。ただし、第Bの割り溝309の形成位置
は、前記第Aの割り溝308の線幅のほぼ中央線と一致
した位置とし、第Aの割り溝および第Bの割り溝の形成
方向は、窒化物半導体に対して<11−20>または<
1−100>方向である。また、第Bの割り溝309も
第Aの割り溝308と同様に電極が被覆されていない位
置に形成することが好ましい。
Next, an adhesive sheet is attached to the crystal growth side of the wafer, attached to the scriber table with the GaN substrate side up, and fixed with a vacuum chuck. After fixing,
Using a diamond needle of a scriber, scribe is performed once on the GaN substrate side surface (n-type GaN substrate 300) at a pitch of 350 μm, a depth of 5 μm, and a line width of 5 μm. Next, scribing is performed in a direction perpendicular to the previous scribing direction. In this way, scribe lines are formed so as to form chips of 350 μm square, and the B-th groove 309 is formed.
To form However, the formation position of the B-th split groove 309 is set to a position substantially coincident with the center line of the line width of the A-th split groove 308, and the forming direction of the A-th split groove and the B-th split groove is <11-20> or <
1-100> direction. It is also preferable that the B-th split groove 309 is formed at a position where the electrode is not covered, similarly to the A-th split groove 308.

【0079】スクライブ後、真空チャックを解放し、ウ
エハーをテ−ブルから外し取り、GaN基板側から軽く
ロ−ラ−で押し当てる事により、2インチφのウエハー
から350μm角のチップを多数得た。チップの切断面
にクラック、チッピング等が発生しておらず、外形不良
の無い物を取り出した所、歩留まりは93%以上であっ
た。
After scribing, the vacuum chuck was released, the wafer was detached from the table, and lightly pressed from the GaN substrate side with a roller to obtain a large number of chips of 350 μm square from the wafer of 2 inch φ. . Cracks, chipping, etc., did not occur on the cut surface of the chip, and a product having no external defect was taken out. The yield was 93% or more.

【0080】本実施の形態で、歩留まり良く所望の形状
でチップ分割できたのは、発光層を含む窒化物半導体膜
を、塩素をド−ピングした同系の窒化物半導体基板上に
形成し、且つ、一度に切断することなく、第Aの割り溝
と第Bの割り溝を形成し、第Bの割り溝は第Aの割り溝
幅よりも狭く構成したことによる。つまり、成長膜も基
板も同系の窒化物半導体であることから、同一のへき開
特性を有し、基板中に塩素がド−ピングされているため
分割が容易になったことと、第Aの割り溝が第Bの割り
溝よりも溝幅が広く、かつ、第Aと第Bの割り溝に分け
て切断したことによる。また、第Bの割り溝によって割
れた割れ線が、最短切断距離で割れるためには、第Bの
割り溝底部から該第Bの割り溝底部上方の第Aの割り溝
の底部の何処かに到達するしかなく、意図せぬ方向にへ
き開されることを防止し、所望のチップ形状に切断する
ことができるためである。
In the present embodiment, the chip can be divided into a desired shape with a good yield because a nitride semiconductor film including a light emitting layer is formed on a similar nitride semiconductor substrate doped with chlorine, and This is because the A-th split groove and the B-th split groove are formed without cutting at once, and the B-th split groove is configured to be narrower than the A-th split groove width. That is, since both the grown film and the substrate are nitride semiconductors of the same system, they have the same cleavage characteristics, and the chlorine is doped in the substrate, so that the division is facilitated. This is because the groove has a wider groove width than the B-th split groove, and is cut into the A-th split groove and the B-th split groove. Further, in order for the cracked line broken by the B-th split groove to be broken at the shortest cutting distance, the crack line is required from the bottom of the B-th split groove to somewhere on the bottom of the A-th split groove above the bottom of the B-th split groove. This is because it can only be reached and is prevented from being cleaved in an unintended direction, and can be cut into a desired chip shape.

【0081】第Aの割り溝幅と第Bの割り溝幅が異なる
理由は、上述のように、割り溝幅の狭い第Bの割り溝か
ら割れた割れ線が、割り溝幅の広い第Aの割り溝に到達
するとき、前記割れ線が第Bの割り溝直上から外れて斜
め方向に割れたとしても、第Aの割り溝幅が広いため
に、前記斜めに割れた割れ線が第Aの割り溝底部に到達
することができる。この様にして、チップ形状の不良率
を減らすことができる。
The reason why the width of the A-th groove is different from the width of the B-th groove is that, as described above, the cracked line split from the B-th groove having a small width is the A-th groove having a wide width. When reaching the split groove, even if the split line is displaced from immediately above the B-th split groove and splits in an oblique direction, since the A-th split groove width is large, the diagonally split split line becomes the A-th split groove. Of the groove can be reached. In this way, the defective rate of the chip shape can be reduced.

【0082】また、溝幅の広い第Aの割り溝を窒化物半
導体面と反対側(結晶成長面側)に形成するのは、窒化
物半導体面の面積を広くするためである。このことによ
り、n電極面積も大きくすることができ、発光層で発光
した光を、n電極を構成している金属で反射させ、透光
性p電極からの光取り出し効率を上げることができる。
また、マウントの際の放熱性にも優れる。
The reason why the A-th groove having a large groove width is formed on the side opposite to the nitride semiconductor surface (the crystal growth surface side) is to increase the area of the nitride semiconductor surface. As a result, the area of the n-electrode can be increased, and the light emitted from the light-emitting layer can be reflected by the metal constituting the n-electrode, and the light extraction efficiency from the translucent p-electrode can be increased.
Also, the heat dissipation during mounting is excellent.

【0083】窒化物半導体基板中に塩素ド−ピングした
効果については、実施の形態1と同じである。本実施の
形態では、第Aの割り溝が活性層まで達していないた
め、発光面積は実施の形態1や2に比べて大きく取れ
る。特に、第Aの割り溝底部308にもp電極307を
被覆すると効果的である。
The effect of chlorine doping in the nitride semiconductor substrate is the same as in the first embodiment. In the present embodiment, since the A-th dividing groove does not reach the active layer, the light emitting area can be larger than in the first and second embodiments. In particular, it is effective to cover the bottom portion 308 of the A-th groove 308 with the p-electrode 307.

【0084】本実施の形態では、第Aの割り溝の形成に
反応性イオンエッチングを使用したが、ダイシングによ
るハ−フカット、スクライバ−等による物理的な方法で
溝形成をしても良い。しかしながら、第Aの割り溝は、
第Bの割り溝幅よりも広くしなければならないため、ス
クライバ−による第Aの割り溝形成は、あまり好ましい
とはいえない。また、ダイシングを用いた、第Aの割溝
の形成は、窒化物半導体表面を傷めやすいため、あまり
好ましいとはいえない。
In this embodiment, reactive ion etching is used to form the A-th groove. However, the groove may be formed by a physical method such as half cutting by dicing, scriber, or the like. However, the A-th groove is
Since the width of the groove A must be wider than the width of the groove B, formation of the groove A by a scriber is not very preferable. Also, the formation of the A-th dividing groove using dicing is not so preferable because the surface of the nitride semiconductor is easily damaged.

【0085】化学的な溝形成方法として、本実施の形態
で紹介した、反応性イオンエッチングの他、集束イオン
ビ−ム法、ECRエッチング法等のドライエッチング法
の他、フッ酸、熱燐酸、熱燐酸と硫酸の混合溶液等を用
いた、ウエットエッチング法等を使用してもよい。これ
らのエッチング法の利用することにより、溝形成による
窒化物半導体表面や溝側面の損傷を抑えることができる
ため、本実施の形態では、第Aの割溝の形成には、ドラ
イエッチングまたはウエットエッチングを用いるのが最
も好ましい。ただし、前記のエッチングを行うために
は、リソグラフィ−技術によるマスク処理を行う必要が
ある。
As a chemical groove forming method, in addition to the reactive ion etching introduced in the present embodiment, a dry etching method such as a focused ion beam method and an ECR etching method, hydrofluoric acid, hot phosphoric acid, heat A wet etching method using a mixed solution of phosphoric acid and sulfuric acid or the like may be used. By using these etching methods, damage to the nitride semiconductor surface and the groove side surface due to the formation of the groove can be suppressed. Therefore, in this embodiment, dry etching or wet etching Is most preferably used. However, in order to perform the above-described etching, it is necessary to perform a mask process by a lithography technique.

【0086】また、本実施の形態では、第Bの割り溝幅
の形成にスクライブを使用したが、上記エッチング法、
ダイシング等を使用しても構わない。しかしながら、第
Bの割り溝形成においては、スクライブが最も好まし
い。なぜならば、溝幅を狭く、且つ迅速に、溝形成が可
能であるためである。
In this embodiment, the scribe is used for forming the B-th groove width.
Dicing or the like may be used. However, scribing is most preferable in forming the B-th groove. This is because a groove can be formed quickly with a narrow groove width.

【0087】本実施の形態では、格子状にスクライブラ
インを形成したが、図3に示すようにウエハーのエッジ
部分にのみ、一対の欠け溝を形成して素子分割しても良
い。図3(a)は、ウエハーのエッチ部に一対の欠け溝
を設けた例を示し、図3(b)には、第Aの割り溝底部
に一対の欠け溝を設けた例を示す。この場合、ウエハー
の総膜厚が150μm以下、もしくは、第Aの割り溝底
部から第Bの割り溝底部までの切断距離が150μm以
下であることが好ましい。ただし、前記総膜厚および切
断距離は、基板中に塩素ド−ピングされている場合の厚
みである。
In this embodiment, the scribe lines are formed in a grid pattern. However, as shown in FIG. 3, a pair of notches may be formed only at the edge of the wafer to divide the elements. FIG. 3A shows an example in which a pair of notched grooves are provided in an etched portion of a wafer, and FIG. 3B shows an example in which a pair of notched grooves is provided in the bottom of the A-th split groove. In this case, the total thickness of the wafer is preferably 150 μm or less, or the cutting distance from the bottom of the A-th split groove to the bottom of the B-th split groove is preferably 150 μm or less. However, the total film thickness and the cutting distance are thicknesses when chlorine doping is performed in the substrate.

【0088】また、本実施の形態で、塩素ド−ピングし
たGaN基板を研磨して150μm程度まで薄くした
が、実施の形態1で述べたように、チップ分割を容易に
するためにはGaN基板の厚さは200μm以下が好ま
しく、さらに好ましくは150μm以下、50μm以上
が好ましかった。また、塩素ド−ピングを行ったGaN
基板全体を研磨して薄くする他に、該GaN基板を部分
的に薄くする方法として、第Aの割り溝の底部と第Bの
割り溝の底部との切断距離を短くしてもよい。このとき
の、前記切断距離は、塩素ド−ピングを行ったGaN基
板の厚みと同様に、200μm以下が好ましく、さらに
好ましくは150μm以下、50μm以上である(実施
の形態4)本実施の形態4では、第Aの割り溝中に第C
の割り溝を形成して、チップ分割する方法について説明
する。
In this embodiment, the GaN substrate doped with chlorine is polished to a thickness of about 150 μm. However, as described in the first embodiment, in order to facilitate chip division, Is preferably 200 μm or less, more preferably 150 μm or less, and more preferably 50 μm or more. GaN doped with chlorine
As a method of partially thinning the GaN substrate in addition to polishing the entire substrate to reduce the thickness, the cutting distance between the bottom of the A-th split groove and the bottom of the B-th split groove may be shortened. At this time, the cutting distance is preferably 200 μm or less, more preferably 150 μm or less and 50 μm or more, similarly to the thickness of the GaN substrate on which chlorine doping is performed (Embodiment 4). Then, during the A-th slot, C-th
A method of forming the split groove and dividing the chip will be described.

【0089】図6は、C面(0001)n型GaN基板
400、n型GaNバッファ層401、n型Alx1Ga
1-x1Nクラッド層402、活性層403、p型Alx2
1- x2Nクラッド層404、p型GaNコンタクト層4
05、n型電極406、p型電極407、第Aの割り溝
408、第Cの割り溝409から構成されている。Ga
N基板400は、塩素濃度を5×1015/cm3ド−ピ
ングしている。
FIG. 6 shows a C-plane (0001) n-type GaN substrate 400, an n-type GaN buffer layer 401, and an n-type Al x1 Ga
1-x1 N cladding layer 402, active layer 403, p-type Alx2G
a 1 -x2 N cladding layer 404, p-type GaN contact layer 4
05, an n-type electrode 406, a p-type electrode 407, an A-th split groove 408, and a C-th split groove 409. Ga
The N substrate 400 has a chlorine concentration of 5 × 10 15 / cm 3 .

【0090】図6の窒化物半導体発光ダイオ−ドの製造
方法については実施の形態1と同じである。前記窒化物
半導体発光ダイオ−ド素子を形成したウエハーのチップ
分割について説明する。ここで、結晶成長側とは、基板
側に対する反対側を指すものとする。
The method of manufacturing the nitride semiconductor light emitting diode of FIG. 6 is the same as that of the first embodiment. The chip division of the wafer on which the nitride semiconductor light emitting diode device is formed will be described. Here, the crystal growth side refers to the side opposite to the substrate side.

【0091】まず、上記ウエハーのGaN基板側を研磨
機により研磨して、塩素ド−ピングされたGaN基板の
厚さを130μmにする。このとき、研磨面を鏡面にし
ても良いし、しなくとも良い。なぜならば、両面から割
り溝を確認する必要がないからである。次に、フッ酸も
しくは熱燐酸を含む硫酸からなる混合溶液で、前記ウエ
ハーをエッチング処理する。このエッチング処理は、研
磨によって生じた表面歪み及び酸化膜を除去し、p型、
n型電極のコンタクト抵抗の低減と電極剥離を防止する
ために行う。
First, the GaN substrate side of the above-mentioned wafer is polished by a polishing machine so that the thickness of the chlorin-doped GaN substrate is 130 μm. At this time, the polished surface may or may not be a mirror surface. This is because there is no need to check the split grooves from both sides. Next, the wafer is etched with a mixed solution of sulfuric acid containing hydrofluoric acid or hot phosphoric acid. This etching treatment removes surface distortion and oxide film caused by polishing, and removes p-type,
This is performed to reduce the contact resistance of the n-type electrode and prevent the electrode from peeling.

【0092】続いて、p型GaNコンタクト層405上
に、Pd(7nm)/Au(80nm)の順に、透光性
p型電極407をウエハー全面に形成した後、Auパッ
ド電極を形成し、微量の酸素を導入しながら、450℃
でN2雰囲気中でアニ−ルを行った。このことにより、
p型電極形成によるコンタクト抵抗の低抵抗化が得られ
た。次に、ウエハーを裏返しにして、GaN基板側に、
Ti(15nm)/Al(150nm)によるn型電極
406を、ウエハー全面に形成する。
Subsequently, a translucent p-type electrode 407 is formed on the p-type GaN contact layer 405 in the order of Pd (7 nm) / Au (80 nm) over the entire surface of the wafer, and an Au pad electrode is formed. 450 ° C while introducing oxygen
Was performed in an N 2 atmosphere. This allows
The reduction of the contact resistance by the formation of the p-type electrode was obtained. Next, turn the wafer upside down, and on the GaN substrate side,
An n-type electrode 406 of Ti (15 nm) / Al (150 nm) is formed on the entire surface of the wafer.

【0093】前記ウエハーの結晶成長側の面をリソグラ
フィ−技術でマスク処理を行い、反応性イオンエッチン
グ装置にセットする。ドライエッチングによって、前記
成長面上に、GaN基板の<1−100>方向に沿っ
て、深さ0.2μm、線幅30μm、ピッチ350μm
と、<11−20>方向(前記<1−100>方向と垂
直方向)に沿って、深さ0.2μm、線幅30μm、ピ
ッチ300μmの、第Aの割り溝408を、p型電極4
07の上から形成した。第Aの割り溝は、電極剥離のこ
とを考慮すると、p型電極407が被覆されていない部
分に形成することが好ましいが、本実施の形態では、第
Aの割り溝と第Cの割り溝を同じ面に形成することか
ら、溝位置合わせのための電極非被覆部を設ける必要が
無い。そのため、素子プロセスの簡略化、単一ウエハー
からのチップ数の増収、発光面積の拡大化を目的に、n
電極、p電極共に、割り溝のための電極非被覆部を設け
ずに、ウエハー全面に電極形成を行っている。
The surface on the crystal growth side of the wafer is subjected to a mask process by lithography technology, and is set in a reactive ion etching apparatus. By dry etching, a depth of 0.2 μm, a line width of 30 μm, and a pitch of 350 μm were formed on the growth surface along the <1-100> direction of the GaN substrate.
And the A-th split groove 408 having a depth of 0.2 μm, a line width of 30 μm, and a pitch of 300 μm along the <11-20> direction (perpendicular to the <1-100> direction), and the p-type electrode 4.
07. The A-th split groove is preferably formed in a portion where the p-type electrode 407 is not covered in consideration of electrode peeling, but in the present embodiment, the A-th split groove and the C-th split groove are formed. Are formed on the same surface, there is no need to provide an electrode uncovered portion for groove alignment. Therefore, in order to simplify the device process, increase the number of chips from a single wafer, and increase the light emitting area, n
Both the electrode and the p-electrode are formed on the entire surface of the wafer without providing an electrode non-covering portion for the dividing groove.

【0094】次に、ウエハーのGaN基板側の面(n型
電極406)に粘着シ−トを貼付し、スクライバ−のテ
−ブル上に結晶成長側を上にして張り付け、真空チャッ
クで固定する。固定後、スクライバ−のダイヤモンド針
で、第Aの割り溝底部のほぼ中央線に沿って、ピッチ3
50μm、深さ0.1μm、線幅5μmを<1−100
>方向に一回スクライブする。次に、先程のスクライブ
方向に対して垂直方向(<11−20>方向)に、ピッ
チ300μm、深さ0.1μm、線幅5μmで第Aの割
り溝底部のほぼ中央線に沿って一回スクライブする。こ
の様にして350μm×300μm角のチップになるよ
うにスクライブラインを入れ、第Cの割り溝409を形
成する。
Next, an adhesive sheet is adhered to the surface of the wafer on the GaN substrate side (n-type electrode 406), adhered on the scriber table with the crystal growth side up, and fixed with a vacuum chuck. . After the fixation, the diamond needle of the scriber is used to make a pitch 3 along the center line of the bottom of the A-th groove.
50 μm, 0.1 μm depth, 5 μm line width <1-100
Scribe once in the direction. Next, in the direction perpendicular to the scribe direction (<11-20> direction), once along the substantially central line at the bottom of the A-th groove at a pitch of 300 μm, a depth of 0.1 μm, and a line width of 5 μm. Scribe. In this manner, a scribe line is formed so as to form a chip of 350 μm × 300 μm square, and a C-th split groove 409 is formed.

【0095】スクライブ後、真空チャックを解放し、ウ
エハーをテ−ブルから外し取り、結晶成長側から軽くロ
−ラ−で押し当てる事により、2インチφのウエハーか
ら350μm×300μm角のチップを多数得た。チッ
プの切断面にクラック、チッピング等が発生しておら
ず、外形不良の無い物を取り出した所、歩留まりは90
%以上であった。
After scribing, release the vacuum chuck, remove the wafer from the table, and lightly press the wafer from the crystal growth side with a roller to obtain a large number of 350 μm × 300 μm square chips from a 2-inch φ wafer. Obtained. No cracks, chippings, etc. occurred on the cut surface of the chip, and a product with no external defect was taken out.
% Or more.

【0096】本実施の形態で、歩留まり良く所望の形状
でチップ分割できたのは、発光層を含む窒化物半導体膜
を、塩素をド−ピングした同系の窒化物半導体基板上に
形成し、且つ、一度に切断することなく、第Aの割り溝
と第Cの割り溝を形成し、第Cの割り溝を第Aの割り溝
中に構成したことによる。つまり、成長膜も基板も同系
の窒化物半導体であることから、同一のへき開特性を有
し、基板中に塩素がド−ピングされているため分割が容
易になったことと、第Cの割り溝を第Aの割り溝底部の
ほぼ中央線に沿って形成することにより、第Cの割り溝
によって割れた割れ線が、第Aの割り溝によって局部的
に薄くなった部分に沿って割れるため、意図せぬ方向に
へき開されることを防止し、所望のチップ形状に切断す
ることができるためである。
In the present embodiment, the reason why the chip can be divided into a desired shape with good yield is that a nitride semiconductor film including a light emitting layer is formed on a similar nitride semiconductor substrate doped with chlorine, and This is because the A-th split groove and the C-th split groove are formed without cutting at one time, and the C-th split groove is formed in the A-th split groove. That is, since both the grown film and the substrate are nitride semiconductors of the same type, they have the same cleavage characteristics, and the chlorine is doped in the substrate to facilitate division, and By forming the groove substantially along the center line of the bottom of the A-th split groove, a crack line split by the C-th split groove is broken along a portion locally thinned by the A-th split groove. This is because cleavage in an unintended direction can be prevented, and the chip can be cut into a desired chip shape.

【0097】溝幅の広い第Aの割り溝を窒化物半導体面
と反対側(結晶成長面側)に形成するのは、窒化物半導
体面の面積を広くするためである。このことにより、n
電極面積も大きくすることができ、発光層で発光した光
を、n電極を構成している金属で反射させ、透光性p電
極からの光取り出し効率を上げることができる。また、
マウントの際の放熱性にも優れる。
The reason why the A-th split groove having a large groove width is formed on the side opposite to the nitride semiconductor surface (the crystal growth surface side) is to increase the area of the nitride semiconductor surface. This allows n
The electrode area can be increased, and light emitted from the light-emitting layer can be reflected by the metal constituting the n-electrode, so that light extraction efficiency from the translucent p-electrode can be increased. Also,
Excellent heat dissipation during mounting.

【0098】窒化物半導体基板中に塩素ド−ピングした
効果については、実施の形態1と同じである。本実施の
形態では、第Cの割り溝が活性層まで達していないた
め、発光面積は実施の形態1や2に比べて大きく取れ
る。特に、第Aの割り溝底部408や第Cの割り溝底部
409にもp電極407を被覆すると効果的である。
The effect of chlorine doping in the nitride semiconductor substrate is the same as in the first embodiment. In the present embodiment, since the C-th dividing groove does not reach the active layer, the light emitting area can be larger than in the first and second embodiments. In particular, it is effective to cover the bottom portion 408 of the A-th groove and the bottom portion 409 of the C-th groove with the p-electrode 407.

【0099】本実施の形態では、第Aの割り溝の形成に
反応性イオンエッチングを使用したが、ダイシングによ
るハ−フカット、スクライバ−等による物理的な方法で
溝形成をしても良い。しかしながら、第Aの割り溝は、
第Cの割り溝幅よりも広くしなければならないため、ス
クライバ−による第Aの割り溝形成は、あまり好ましい
とはいえない。また、ダイシングを用いた、第Aの割溝
の形成は、窒化物半導体表面を傷めやすいため、あまり
好ましいとはいえない。
In the present embodiment, reactive ion etching is used to form the A-th groove, but the groove may be formed by a physical method such as half cutting by dicing, scriber, or the like. However, the A-th groove is
Since the width of the groove C must be wider than the width of the groove C, formation of the groove A by a scriber is not very preferable. Also, the formation of the A-th dividing groove using dicing is not so preferable because the surface of the nitride semiconductor is easily damaged.

【0100】化学的な溝形成方法として、本実施の形態
で紹介した、反応性イオンエッチングの他、集束イオン
ビ−ム法、ECRエッチング法等のドライエッチング法
の他、フッ酸、熱燐酸、熱燐酸と硫酸の混合溶液等を用
いた、ウエットエッチング法等を使用してもよい。これ
らのエッチング法の利用することにより、溝形成による
窒化物半導体表面や溝側面の損傷を抑えることができる
ため、本実施の形態では、第Aの割溝の形成には、ドラ
イエッチングまたはウエットエッチングを用いるのが最
も好ましい。ただし、前記のエッチングを行うために
は、リソグラフィ−技術によるマスク処理を行う必要が
ある。
As a chemical groove forming method, in addition to the reactive ion etching introduced in this embodiment, a dry etching method such as a focused ion beam method and an ECR etching method, hydrofluoric acid, hot phosphoric acid, heat A wet etching method using a mixed solution of phosphoric acid and sulfuric acid or the like may be used. By using these etching methods, damage to the nitride semiconductor surface and the groove side surface due to the formation of the groove can be suppressed. Therefore, in this embodiment, dry etching or wet etching Is most preferably used. However, in order to perform the above-described etching, it is necessary to perform a mask process by a lithography technique.

【0101】また、本実施の形態では、第Cの割り溝幅
の形成にスクライブを使用したが、上記エッチング法、
ダイシング等を使用しても構わない。しかしながら、第
Cの割り溝形成においては、スクライブが最も好まし
い。さらに、本実施の形態では、格子状にスクライブラ
インを形成したが、図3に示すように、第Aの割り溝中
に一対の欠け溝を形成して素子分割しても良い。図3
(a)は、ウエハーのエッチ部に一対の欠け溝を設けた
例を示し、図3(b)には、第Aの割り溝底部に一対の
欠け溝を設けた例を示す。この場合、ウエハーの総膜厚
が150μm以下、もしくは、第Aの割り溝底部からG
aN基板の裏面までの切断距離が、150μm以下であ
ることが好ましい。ただし、前記総膜厚および切断距離
は、基板中に塩素ド−ピングされている場合の厚みであ
る。
In this embodiment, the scribe is used to form the C-th groove width.
Dicing or the like may be used. However, scribing is most preferable in forming the C-th dividing groove. Further, in the present embodiment, the scribe lines are formed in a lattice shape. However, as shown in FIG. 3, a pair of notches may be formed in the A-th groove to divide the element. FIG.
3A shows an example in which a pair of notched grooves are provided in an etched portion of a wafer, and FIG. 3B shows an example in which a pair of notched grooves is provided at the bottom of the A-th split groove. In this case, the total film thickness of the wafer is 150 μm or less, or G
The cutting distance to the back surface of the aN substrate is preferably 150 μm or less. However, the total film thickness and the cutting distance are thicknesses when chlorine doping is performed in the substrate.

【0102】本実施の形態のように、第Aの割り溝中に
第Cの割り溝を形成して局部的に薄くなった溝部で、ウ
エハーをチップ分割するため、第Cの割り溝底部からG
aN基板の裏面までの切断距離が短いことが好ましい。
前記切断距離は、塩素ド−ピングを行ったGaN基板の
厚みと同様に、200μm以下が好ましく、さらに好ま
しくは150μm以下である。前記切断距離の厚みの下
限値は、特に問わないが、あまりにも薄すぎると、素子
化のためのプロセス中にウエハーが割れるてしまうた
め、該切断距離の下限値は50μm以上が望ましい。
As in the present embodiment, in order to divide the wafer into chips at the locally thinned groove formed by forming the C-th split groove in the A-th split groove, the C-th split groove is formed from the bottom of the C-th split groove. G
It is preferable that the cutting distance to the back surface of the aN substrate is short.
The cutting distance is preferably 200 μm or less, more preferably 150 μm or less, like the thickness of the GaN substrate subjected to chlorine doping. The lower limit of the thickness of the cutting distance is not particularly limited. However, if the thickness is too small, the wafer will be broken during the process for device formation. Therefore, the lower limit of the cutting distance is desirably 50 μm or more.

【0103】(実施の形態5)本実施の形態5では、第
Aの割り溝中に第Cの割り溝を形成し、さらに前記第C
割り溝の反対側に第Bの割り溝を形成して、チップ分割
する方法について説明する。ここで、結晶成長側とは、
基板側に対する反対側を指すものとする。
(Embodiment 5) In Embodiment 5, a C-th split groove is formed in the A-th split groove, and the C-th split groove is formed.
A method of forming a B-th split groove on the opposite side of the split groove and dividing the chip will be described. Here, the crystal growth side is
It refers to the opposite side to the substrate side.

【0104】図7は、C面(0001)n型GaN基板
500、n型GaNバッファ層501、n型Alx1Ga
1-x1Nクラッド層502、活性層503、 p型Alx2
Ga1 -x2Nクラッド層504、p型GaNコンタクト層
505、n型電極506、p型電極507、第Aの割り
溝508、第Cの割り溝509、第Bの割り溝510か
ら構成されている。GaN基板500中には塩素濃度1
×1016/cm3をド−ピングしている。
FIG. 7 shows a C-plane (0001) n-type GaN substrate 500, an n-type GaN buffer layer 501, and an n-type Al x1 Ga
1-x1 N cladding layer 502, active layer 503, p-type Al x2
It comprises a Ga 1 -x2 N cladding layer 504, a p-type GaN contact layer 505, an n-type electrode 506, a p-type electrode 507, an A-th split groove 508, a C-th split groove 509, and a B-th split groove 510. I have. The GaN substrate 500 has a chlorine concentration of 1
× 10 16 / cm 3 is doped.

【0105】図7の窒化物半導体発光ダイオ−ドの製造
方法については実施の形態1と同じである。前記窒化物
半導体発光ダイオ−ド素子を形成したウエハーのチップ
分割について説明する。
The method of manufacturing the nitride semiconductor light emitting diode of FIG. 7 is the same as that of the first embodiment. The chip division of the wafer on which the nitride semiconductor light emitting diode device is formed will be described.

【0106】まず、上記ウエハーのGaN基板側を研磨
機により研磨して、塩素ド−ピングされたGaN基板の
厚さを150μmにし、鏡面出しをする。GaN基板面
を鏡面出し(透明にする)するのは、以下に述べる割り
溝の形成位置を裏面側から容易に確認できるようにする
ためと、p電極とn電極の形成位置の調整を容易にする
ためである。次に、フッ酸もしくは熱燐酸を含む硫酸か
らなる混合溶液で、前記ウエハーをエッチング処理す
る。このエッチング処理は、研磨によって生じた表面歪
み及び酸化膜を除去し、p型、n型電極のコンタクト抵
抗の低減と電極剥離を防止するために行う。続いて、p
型GaNコンタクト層505上に、Pd(4nm)/T
i(3nm)/Au(1nm)の順に、透光性p型電極
507をリソグラフィ−技術でパタ−ン形成した後、A
uパッド電極を形成し、微量の酸素を導入しながら、5
00℃でN2雰囲気中でアニ−ルを行った。このことに
より、p型電極形成によるコンタクト抵抗の低抵抗化が
得られた。上記p型電極をパタ−ン形成したのは、以下
で述べる第Bの割り溝を、p電極の被覆されていない領
域に形成するためである。次に、ウエハーを裏返しにし
て、GaN基板側に、Mo(15nm)/Al(150
nm)によるn型電極506を、リソグラフィ−技術で
パタ−ン形成する。この時、結晶成長側のp型電極パタ
−ンの形成位置と真反対側に、n型電極パタ−ンを形成
し、且つ、割り溝を形成すべく互いの電極が被覆されて
いない領域を一致させる。
First, the GaN substrate side of the above-mentioned wafer is polished by a polishing machine to make the thickness of the chlorine-doped GaN substrate 150 μm and mirror-finished. The reason why the GaN substrate surface is mirror-finished (made transparent) is that the formation positions of the split grooves described below can be easily confirmed from the back surface side, and the adjustment of the formation positions of the p-electrode and the n-electrode can be easily performed. To do that. Next, the wafer is etched with a mixed solution of sulfuric acid containing hydrofluoric acid or hot phosphoric acid. This etching treatment is performed to remove surface distortion and oxide film caused by polishing, to reduce the contact resistance of the p-type and n-type electrodes, and to prevent electrode peeling. Then p
(4 nm) / T on the GaN contact layer 505
After a light-transmitting p-type electrode 507 is patterned by lithography in the order of i (3 nm) / Au (1 nm), A
forming a u-pad electrode and introducing a small amount of oxygen,
Annealing was performed at 00 ° C. in an N 2 atmosphere. As a result, the contact resistance was reduced by forming the p-type electrode. The reason why the pattern of the p-type electrode is formed is to form a B-th split groove described below in a region where the p-electrode is not covered. Next, the wafer was turned over and Mo (15 nm) / Al (150
An n-type electrode 506 is formed by lithography technology. At this time, an n-type electrode pattern is formed directly opposite to the formation position of the p-type electrode pattern on the crystal growth side, and a region where the electrodes are not covered to form a split groove is formed. Match.

【0107】前記ウエハーの結晶成長側の面をリソグラ
イフィ−技術でマスク処理をし、反応性イオンエッチン
グ装置にセットする。ドライエッチングによって、前記
成長面上に、<1−100>方向に沿って、深さ0.2
μm、線幅20μm、ピッチ350μmと、<11−2
0>方向(前記方向と垂直方向)に沿って、ピッチ34
5μm、深さ0.1μm、線幅20μmの、第Aの割り
溝508を形成した。第Aの割り溝は、n型電極506
が被覆されていない部分に形成することが好ましい。何
故ならば、電極剥離の原因になるからである。
The surface on the crystal growth side of the wafer is subjected to a masking process by a lithography technique, and the wafer is set in a reactive ion etching apparatus. By dry etching, a depth of 0.2 on the growth surface along the <1-100> direction.
μm, line width 20 μm, pitch 350 μm, <11-2
0> direction (perpendicular to the direction), the pitch 34
An A-th split groove 508 having a thickness of 5 μm, a depth of 0.1 μm, and a line width of 20 μm was formed. The A-th split groove has an n-type electrode 506.
Is preferably formed in the uncoated portion. This is because it causes electrode peeling.

【0108】次に、スクライバ−のダイヤモンド針で、
第Aの割り溝底部のほぼ中央線に沿って、ピッチ350
μm、深さ0.1μm、線幅5μmを<1−100>方
向に一回スクライブする。次に、先程のスクライブ方向
に対して垂直方向(<11−20>方向)に、ピッチ3
45μm、深さ0.1μm、線幅5μmで第Aの割り溝
底部のほぼ中央線に沿って一回スクライブする。この様
にして350μm×345μm角のチップになるように
スクライブラインを入れ、第Cの割り溝509を形成す
る。
Next, with a diamond needle of a scriber,
A pitch 350 along the substantially center line of the bottom of the A-th groove.
A scribe is performed once in the <1-100> direction at a depth of 0.1 μm and a line width of 5 μm. Next, in the direction perpendicular to the scribe direction (<11-20> direction), the pitch 3
The scribe is made once along a substantially central line of the bottom of the A-th groove at 45 μm, depth of 0.1 μm, and line width of 5 μm. In this manner, a scribe line is formed so as to form a chip of 350 μm × 345 μm square, and a C-th dividing groove 509 is formed.

【0109】続いて、ウエハーの結晶成長側に粘着シ−
トを貼付し、スクライバ−のテ−ブル上に結晶成長側を
下にして張り付け、真空チャックで固定する。固定後、
スクライバ−のダイヤモンド針で、GaN基板側の面
(n型GaN基板500表面)上に、ピッチ350μ
m、深さ5μm、線幅5μmを<1−100>方向に一
回スクライブする。次に、先程のスクライブ方向に対し
て垂直方向(<11−20>方向)に、ピッチ345μ
m、深さ5μm、線幅5μmで一回スクライブする。こ
の様にして350μm×345μm角のチップになるよ
うにスクライブラインを入れ、第Bの割り溝510を形
成する。ただし、第Bの割り溝510の形成位置は、前
記第Cの割り溝509とほぼ一致した位置とする。ま
た、第Bの割り溝510も第Aの割り溝508と同様に
電極が被覆されていない位置に形成することが好まし
い。
Subsequently, an adhesive seal was formed on the crystal growth side of the wafer.
And attached on a scriber table with the crystal growth side down, and fixed with a vacuum chuck. After fixing,
With a diamond needle of a scriber, a pitch of 350 μm is formed on the surface on the GaN substrate side (the surface of the n-type GaN substrate 500).
m, a depth of 5 μm, and a line width of 5 μm are scribed once in the <1-100> direction. Next, in a direction perpendicular to the scribe direction (<11-20> direction), a pitch of 345 μm is set.
scribe once with a depth of 5 μm and a line width of 5 μm. In this way, scribe lines are formed so as to form chips of 350 μm × 345 μm square, and the B-th split groove 510 is formed. However, the formation position of the B-th split groove 510 is set to a position substantially coincident with the C-th split groove 509. Also, it is preferable that the B-th split groove 510 is formed at a position where the electrode is not covered similarly to the A-th split groove 508.

【0110】スクライブ後、真空チャックを解放し、ウ
エハーをテ−ブルから外し取り、GaN基板側から軽く
ロ−ラ−で押し当てる事により、2インチφのウエハー
から350μm×345μm角のチップを多数得た。チ
ップの切断面にクラック、チッピング等が発生しておら
ず、外形不良の無い物を取り出した所、歩留まりは95
%以上であった。
After scribing, release the vacuum chuck, remove the wafer from the table, and lightly press the wafer from the GaN substrate side with a roller to obtain a large number of 350 μm × 345 μm square chips from a 2-inch φ wafer. Obtained. No cracks, chippings, etc. occurred on the cut surface of the chip, and a product with no external defect was taken out.
% Or more.

【0111】本実施の形態で、歩留まり良く所望の形状
でチップ分割できたのは、発光層を含む窒化物半導体膜
を、塩素をド−ピングした同系の窒化物半導体基板上に
形成し、且つ、一度に切断することなく、第Cの割り溝
を第Aの割り溝中に作製し、加えて、第Cの割り溝形成
位置と反対側の位置に第Bの割り溝を構成したことによ
る。このことにより、実施の形態3と実施の形態4の特
徴を有し、所望のチップ形状に切断することができたた
めである。窒化物半導体基板中に塩素ド−ピングした効
果については、実施の形態1と同じである。
In the present embodiment, the reason why the chip was divided into a desired shape with a high yield is that a nitride semiconductor film including a light emitting layer was formed on a similar nitride semiconductor substrate doped with chlorine, and By forming the C-th split groove in the A-th split groove without cutting at once, and additionally forming the B-th split groove at a position opposite to the C-th split groove forming position. . This is because it has the features of Embodiment 3 and Embodiment 4 and can be cut into a desired chip shape. The effect of chlorine doping in the nitride semiconductor substrate is the same as in the first embodiment.

【0112】本実施の形態では、第Aの割り溝の形成に
反応性イオンエッチングを使用したが、ダイシングによ
るハ−フカット、スクライバ−等による物理的な方法で
溝形成をしても良い。しかしながら、第Aの割り溝は、
第Bの割り溝幅よりも広くしなければならないため、ス
クライバ−による第Aの割り溝形成は、あまり好ましい
とはいえない。また、ダイシングを用いた、第Aの割溝
の形成は、窒化物半導体表面を傷めやすいため、あまり
好ましいとはいえない。
In this embodiment, reactive ion etching is used to form the A-th groove. However, the groove may be formed by a physical method such as a half-cut by dicing or a scriber. However, the A-th groove is
Since the width of the groove A must be wider than the width of the groove B, formation of the groove A by a scriber is not very preferable. Also, the formation of the A-th dividing groove using dicing is not so preferable because the surface of the nitride semiconductor is easily damaged.

【0113】化学的な溝形成方法として、本実施の形態
で紹介した、反応性イオンエッチングの他、集束イオン
ビ−ム法、ECRエッチング法等のドライエッチング法
の他、フッ酸、熱燐酸、熱燐酸と硫酸の混合溶液等を用
いた、ウエットエッチング法等を使用してもよい。これ
らのエッチング法の利用することにより、溝形成による
窒化物半導体表面や溝側面の損傷を抑えることができる
ため、本実施の形態では、第Aの割溝の形成には、ドラ
イエッチングまたはウエットエッチングを用いるのが最
も好ましい。ただし、前記のエッチングを行うために
は、リソグラフィ−技術によるマスク処理を行う必要が
ある。
As a chemical groove forming method, in addition to the reactive ion etching introduced in this embodiment, a dry etching method such as a focused ion beam method and an ECR etching method, hydrofluoric acid, hot phosphoric acid, heat A wet etching method using a mixed solution of phosphoric acid and sulfuric acid or the like may be used. By using these etching methods, damage to the nitride semiconductor surface and the groove side surface due to the formation of the groove can be suppressed. Therefore, in this embodiment, dry etching or wet etching Is most preferably used. However, in order to perform the above-described etching, it is necessary to perform a mask process by a lithography technique.

【0114】また、本実施の形態では、第Bと第Cの割
り溝幅の形成にスクライバ−を使用したが、上記エッチ
ング法、ダイシング等を使用しても構わない。しかしな
がら、第Bと第Cの割り溝形成においては、スクライブ
が最も好ましい。
In this embodiment, the scriber is used for forming the B-th and C-th groove widths. However, the above-described etching method, dicing or the like may be used. However, scribing is most preferable in forming the B-th and C-th split grooves.

【0115】本実施の形態では、格子状にスクライブラ
インを形成したが、図3に示すようにウエハーのエッジ
部分にのみ、一対の欠け溝を形成して素子分割しても良
い。図3(a)は、ウエハーのエッチ部に一対の欠け溝
を設けた例を示し、図3(b)には、第Aの割り溝底部
に一対の欠け溝を設けた例を示す。この場合、ウエハー
の総膜厚が150μm以下、もしくは、第Bの割り溝底
部から第Cの割り溝底部までの切断距離が150μm以
下であることが好ましい。ただし、前記総膜厚および切
断距離は、基板中に塩素ド−ピングされている場合の厚
みである。
In this embodiment, the scribe lines are formed in a lattice shape. However, as shown in FIG. 3, a pair of notches may be formed only at the edge of the wafer to divide the elements. FIG. 3A shows an example in which a pair of notched grooves are provided in an etched portion of a wafer, and FIG. 3B shows an example in which a pair of notched grooves is provided in the bottom of the A-th split groove. In this case, the total thickness of the wafer is preferably 150 μm or less, or the cutting distance from the bottom of the B-th groove to the bottom of the C-th groove is preferably 150 μm or less. However, the total film thickness and the cutting distance are thicknesses when chlorine doping is performed in the substrate.

【0116】また、本実施の形態で、塩素ド−ピングし
たGaN基板を研磨して150μm程度まで薄くした
が、実施の形態1で述べたように、チップ分割を容易に
するためにはGaN基板の厚さは200μm以下が好ま
しく、さらに好ましくは150μm以下、50μm以上
が好ましかった。また、塩素ド−ピングを行ったGaN
基板全体を研磨して薄くする他に、部分的に該GaN基
板を薄くする方法として、第Bの割り溝の底部と第Cの
割り溝の底部との切断距離を短くしてもよい。このとき
の、前記切断距離は、塩素ド−ピングを行ったGaN基
板の厚みと同様に、200μm以下が好ましく、さらに
好ましくは150μm以下、50μm以上である。
In this embodiment, the chlorinated GaN substrate is polished to a thickness of about 150 μm. However, as described in the first embodiment, in order to facilitate chip division, the GaN substrate is polished. Is preferably 200 μm or less, more preferably 150 μm or less, and more preferably 50 μm or more. GaN doped with chlorine
As a method of partially thinning the GaN substrate in addition to polishing the entire substrate to make it thinner, the cutting distance between the bottom of the B-th split groove and the bottom of the C-th split groove may be shortened. At this time, the cutting distance is preferably 200 μm or less, more preferably 150 μm or less, and 50 μm or more, similarly to the thickness of the GaN substrate subjected to chlorine doping.

【0117】(実施の形態6)本実施の形態6は、実施
の形態1の塩素ド−ピングした窒化物半導体基板(研磨
後の厚み100μm)を、塩素ド−ピングを行っていな
い窒化物半導体基板(研磨後の厚み80μm)に変更し
た以外は、実施の形態1と同じである。
(Embodiment 6) In this embodiment 6, a nitride semiconductor substrate (100 μm in thickness after polishing) which has been subjected to chlorine doping in Embodiment 1 is not subjected to chlorine doping. Embodiment 2 is the same as Embodiment 1 except that the substrate (the thickness after polishing is 80 μm) is changed.

【0118】本実施の形態のチップ分割について説明す
る。ここで、結晶成長側とは、基板側に対する反対側を
指すものとする。ウエハーのGaN基板側を研磨機によ
り研磨して、塩素ド−ピングされていないGaN基板の
厚さを80μmにする。
The chip division according to the present embodiment will be described. Here, the crystal growth side refers to the side opposite to the substrate side. The GaN substrate side of the wafer is polished by a polishing machine so that the thickness of the GaN substrate that has not been chlorine doped is 80 μm.

【0119】前記ウエハーをドライエッチングによっ
て、結晶成長側に、<1−100>方向に沿って、深さ
1μm、線幅10μm、ピッチ350μmと、<11−
20>方向に沿って、深さ1μm、線幅10μm、ピッ
チ330μmの、第Aの割り溝108を形成した。続い
て、GaN基板側の面にスクライバ−により、<1−1
00>方向に沿って、ピッチ350μm、深さ5μm、
線幅5μmと、<11−20>方向に沿って、ピッチ3
30μm、深さ5μm、線幅5μmの、第Bの割り溝1
09を形成した。ただし、第Bの割り溝109の形成位
置は、第A割り溝の線幅ほぼ中央に前記第Bの割り溝1
09が一致するようにする。
The wafer was dry-etched to a depth of 1 μm, a line width of 10 μm, a pitch of 350 μm, and a pitch of <11− along the <1-100> direction along the crystal growth side.
The A-th groove 108 having a depth of 1 μm, a line width of 10 μm, and a pitch of 330 μm was formed along the 20> direction. Subsequently, the surface on the GaN substrate side was scribed to <1-1.
00> direction, pitch 350 μm, depth 5 μm,
A line width of 5 μm and a pitch of 3 along the <11-20> direction
B-th split groove 1 having a thickness of 30 μm, a depth of 5 μm, and a line width of 5 μm
09 was formed. However, the formation position of the B-th split groove 109 is approximately at the center of the line width of the A-th split groove.
09 match.

【0120】ダイシング後、真空チャックを解放し、ウ
エハーをテ−ブルから外し取り、GaN基板側から軽く
ロ−ラ−で押し当てる事により、2インチφのウエハー
から350μm×330μm角のチップを多数得た。チ
ップの切断面にクラック、チッピング等が発生しておら
ず、外形不良の無い物を取り出した所、歩留まりは87
%以上であった。
After the dicing, the vacuum chuck is released, the wafer is removed from the table, and a large number of chips having a size of 350 μm × 330 μm are obtained from a 2-inch φ wafer by lightly pressing the wafer from the GaN substrate side with a roller. Obtained. Cracks, chipping, etc. did not occur on the cut surface of the chip, and a product having no external defect was taken out.
% Or more.

【0121】本実施の形態で、歩留まり85%以上の、
所望の形状でチップ分割できたのは、発光層を含む窒化
物半導体膜を、同系の窒化物半導体基板上に形成し、且
つ、一度に切断することなく、第Aと第Bの割り溝を形
成し、第Aの割り溝底部を窒化物半導体発光層位置より
も深く形成し、第Bの割り溝は第Aの割り溝幅よりも狭
く構成したことによる。つまり、成長膜も基板も同系の
窒化物半導体であることから、同一のへき開特性を有す
ることと、第Aの割り溝底部が窒化物半導体発光層位置
よりも深く、第Aの割り溝が第Bの割り溝よりも溝幅が
広いことにより、第Bの割り溝によって割れた割れ線
が、最短切断距離で割れるためには、第Bの割り溝底部
から第Aの割り溝の底部の何処かに到達するしかなく、
意図せぬ方向にへき開されることを防止し、所望のチッ
プ形状に切断することができるためである。また、第A
の割り溝底部が、窒化物半導体発光層位置よりも深いた
め、チップ分割の際に、チッピング、クラッキングが発
生したとしても、前記発光層を損傷することがなく、素
子不良の発生率を低減することができる。実施の形態1
と比べると、チップの歩留まりが低下しているのは、窒
化物半導体基板中に塩素ド−ピングをしていないためだ
と考えられる。しかしながら、少なくとも2つ以上の割
り溝を形成せずに、一度にチップ分割する従来に比べ
て、歩留まりは約10%以上向上している。
In the present embodiment, a yield of 85% or more,
The reason why the chip was divided into a desired shape was that a nitride semiconductor film including a light emitting layer was formed on a nitride semiconductor substrate of the same type, and the first and second cleavage grooves were cut without cutting at a time. This is because the bottom of the A-th split groove is formed deeper than the position of the nitride semiconductor light emitting layer, and the B-th split groove is narrower than the A-th split groove width. That is, since both the grown film and the substrate are nitride semiconductors of the same type, they have the same cleavage characteristics, the bottom of the A-th split groove is deeper than the nitride semiconductor light emitting layer position, and the A-th split groove is Since the groove width is wider than that of the B-slot, the cracked line split by the B-slot can be broken at the shortest cutting distance from the bottom of the B-slot to the bottom of the A-slot. Can only reach the crab,
This is because cleavage can be prevented in an unintended direction, and the chip can be cut into a desired chip shape. In addition, A
The bottom of the groove is deeper than the position of the nitride semiconductor light emitting layer. Therefore, even if chipping or cracking occurs during chip division, the light emitting layer is not damaged, and the incidence of element failure is reduced. be able to. Embodiment 1
It is considered that the reason why the yield of the chip is lower than that in the above is that no chlorine doping is performed in the nitride semiconductor substrate. However, the yield is improved by about 10% or more as compared with the related art in which the chip is divided at a time without forming at least two or more split grooves.

【0122】本実施の形態では、第Aの割り溝の形成に
反応性イオンエッチングを使用したが、ダイシングによ
るハ−フカット、スクライバ−等による物理的な方法で
溝形成をしても良い。しかしながら、第Aの割り溝は、
第Bの割り溝幅よりも広くしなければならないため、ス
クライバ−による第Aの割り溝形成は、あまり好ましい
とはいえない。また、ダイシングを用いた、第Aの割溝
の形成は、窒化物半導体表面を傷めやすいため、あまり
好ましいとはいえない。
In this embodiment, reactive ion etching is used to form the A-th groove. However, the groove may be formed by a physical method such as a half-cut by dicing or a scriber. However, the A-th groove is
Since the width of the groove A must be wider than the width of the groove B, formation of the groove A by a scriber is not very preferable. Also, the formation of the A-th dividing groove using dicing is not so preferable because the surface of the nitride semiconductor is easily damaged.

【0123】化学的な溝形成方法として、本実施の形態
で紹介した、反応性イオンエッチングの他、集束イオン
ビ−ム法、ECRエッチング法等のドライエッチング法
の他、フッ酸、熱燐酸、熱燐酸と硫酸の混合溶液等を用
いた、ウエットエッチング法等を使用してもよい。これ
らのエッチング法の利用することにより、溝形成による
窒化物半導体表面や溝側面の損傷を抑えることができる
ため、本実施の形態では、第Aの割溝の形成には、ドラ
イエッチングまたはウエットエッチングを用いるのが最
も好ましい。ただし、前記のエッチングを行うために
は、リソグラフィ−技術によるマスク処理を行う必要が
ある。
As a chemical groove forming method, in addition to the reactive ion etching introduced in the present embodiment, a dry etching method such as a focused ion beam method and an ECR etching method, hydrofluoric acid, hot phosphoric acid, heat A wet etching method using a mixed solution of phosphoric acid and sulfuric acid or the like may be used. By using these etching methods, damage to the nitride semiconductor surface and the groove side surface due to the formation of the groove can be suppressed. Therefore, in this embodiment, dry etching or wet etching Is most preferably used. However, in order to perform the above-described etching, it is necessary to perform a mask process by a lithography technique.

【0124】また、本実施の形態では、第Bの割り溝幅
の形成にスクライブを使用したが、上記エッチング法、
ダイシング等を使用しても構わない。しかしながら、第
Bの割り溝形成においては、スクライブが最も好まし
い。なぜならば、溝幅を狭く、且つ迅速に、溝形成が可
能である。
In this embodiment, the scribe is used to form the B-th groove width.
Dicing or the like may be used. However, scribing is most preferable in forming the B-th groove. This is because a groove can be formed quickly and with a narrow groove width.

【0125】塩素をド−ピングしていない窒化物半導体
基板は、塩素をド−ピングした窒化物半導体基板に比べ
て、チップ分割が難しく、基板の厚みを薄くすることが
好ましい。本発明者らによる実験によると、塩素ド−ピ
ングをしていない窒化物半導体基板の厚さは150μm
以下が好ましく、さらに好ましくは100μm以下が好
ましかった。塩素ド−ピングをしていない窒化物半導体
基板の厚みの下限値は、特に問わないが、あまりにも薄
すぎると、素子化のためのプロセス中にウエハーが割れ
るため、窒化物半導体基板の厚みの下限値は50μm以
上が望ましい。また、塩素ド−ピングされていないGa
N基板全体を研磨して薄くする他に、塩素ド−ピングさ
れていないGaN基板を部分的に薄くする方法として、
第Aの割り溝の底部と第Bの割り溝の底部との切断距離
を短くしてもよい。このときの、前記切断距離は、塩素
ド−ピングされていないGaN基板の厚みと同様に、1
50μm以下が好ましく、さらに好ましくは100μm
以下、50μm以上である。
A nitride semiconductor substrate not doped with chlorine is more difficult to split into chips than a nitride semiconductor substrate doped with chlorine, and it is preferable to reduce the thickness of the substrate. According to an experiment conducted by the present inventors, the thickness of the nitride semiconductor substrate not subjected to chlorine doping is 150 μm.
Or less, more preferably 100 μm or less. The lower limit of the thickness of the nitride semiconductor substrate that has not been chlorine-doped is not particularly limited, but if it is too thin, the wafer will break during the process for device fabrication, and the thickness of the nitride semiconductor substrate will be reduced. The lower limit is desirably 50 μm or more. In addition, Ga which is not chlorine-doped
In addition to polishing the entire N substrate to make it thinner, as a method of partially thinning a GaN substrate that has not been chlorine-doped,
The cutting distance between the bottom of the A-th split groove and the bottom of the B-th split groove may be shortened. At this time, the cutting distance is 1 as in the case of the thickness of the GaN substrate not chlorine-doped.
50 μm or less, more preferably 100 μm
Hereinafter, it is 50 μm or more.

【0126】また、塩素ド−ピングされていないGaN
基板全体を研磨して薄くする他に、塩素ド−ピングされ
ていないGaN基板を部分的に薄くする方法として、第
Aの割り溝の底部と第Bの割り溝の底部との切断距離を
短くしてもよい。このときの前記切断距離は、塩素ド−
ピングされていないGaN基板の厚みと同様に、150
μm以下が好ましく、さらに好ましくは100μm以
下、50μm以上である。本実施の形態の割り溝に加え
て、第Cの割り溝として、第Aの割り溝中に、スクライ
ブラインを形成してチップ分割しても良い。
In addition, GaN which is not chlorine-doped
As a method of partially thinning a GaN substrate that has not been chlorine-doped in addition to polishing the entire substrate to make it thinner, the cutting distance between the bottom of the A-th groove and the bottom of the B-th groove is shortened. May be. The cutting distance at this time is chlorine chloride.
As with the thickness of the unpinned GaN substrate,
μm or less, more preferably 100 μm or less, and 50 μm or more. In addition to the dividing groove of the present embodiment, a scribe line may be formed in the A-th dividing groove as the C-th dividing groove to divide the chip.

【0127】また、図3に示すように、第Bと第Cのス
クライブによる格子状の割り溝の代わりに、第Aの割り
溝もしくはGaN基板裏面に、一対の欠け溝を形成して
素子分割しても良い。図3(a)は、ウエハーのエッチ
部に一対の欠け溝を設けた例を示し、図3(b)には、
第Aの割り溝底部に一対の欠け溝を設けた例を示す。こ
の場合、ウエハーの総膜厚が100μm以下、もしく
は、第Aの割り溝底部からGaN基板裏面までの切断距
離が100μm以下であることが好ましい。ただし、前
記総膜厚は、窒化物半導体基板中に塩素ド−ピングされ
ていないときの値である。
Also, as shown in FIG. 3, a pair of notched grooves are formed on the A-th split groove or on the back surface of the GaN substrate instead of the lattice-shaped split grooves formed by the B-th and C-th scribes to divide the element. You may. FIG. 3A shows an example in which a pair of notched grooves are provided in an etched portion of a wafer, and FIG.
An example in which a pair of notched grooves is provided at the bottom of the A-th split groove is shown. In this case, the total thickness of the wafer is preferably 100 μm or less, or the cutting distance from the bottom of the A-th split groove to the back surface of the GaN substrate is preferably 100 μm or less. However, the total film thickness is a value when no chlorine is doped in the nitride semiconductor substrate.

【0128】(実施の形態7)本実施の形態7は、実施
の形態2の塩素ド−ピングした窒化物半導体基板(研磨
後の厚み200μm)を、塩素ド−ピングを行っていな
い窒化物半導体基板(研磨後の厚み150μm)に変更
した以外は、実施の形態5と同じである。本実施の形態
のチップ分割について説明する。ここで、結晶成長側と
は、基板側に対する反対側を指すものとする。ウエハー
のGaN基板側を研磨機により研磨して、塩素ド−ピン
グされていないGaN基板の厚さを150μmにする。
(Embodiment 7) The present embodiment 7 is directed to a case where the chlorine-doped nitride semiconductor substrate (having a thickness of 200 μm after polishing) of Embodiment 2 is not subjected to chlorine doping. Embodiment 5 is the same as Embodiment 5 except that the substrate (the thickness after polishing is 150 μm) is changed. The chip division according to the present embodiment will be described. Here, the crystal growth side refers to the side opposite to the substrate side. The GaN substrate side of the wafer is polished by a polishing machine so that the thickness of the chlorinated GaN substrate is 150 μm.

【0129】前記ウエハーをドライエッチングによっ
て、結晶成長側の面に、<1−100>方向に沿って、
深さ7μm、線幅20μm、ピッチ350μmと、<1
1−20>方向に沿って、深さ7μm、線幅20μm、
ピッチ340μmの、第Aの割り溝208を形成した。
続いて、GaN基板側の面にスクライバ−により、<1
−100>方向に沿って、ピッチ350μm、深さ5μ
m、線幅5μmと、<11−20>方向に沿って、ピッ
チ340μm、深さ5μm、線幅5μmの、第Bの割り
溝209を形成した。ただし、第Bの割り溝209の形
成位置は、第A割り溝208の線幅ほぼ中央に前記第B
の割り溝209が一致するようにする。
The wafer was dry-etched onto the surface on the crystal growth side along the <1-100> direction by dry etching.
Depth 7 μm, line width 20 μm, pitch 350 μm, <1
Along the 1-20> direction, a depth of 7 μm, a line width of 20 μm,
The A-th split groove 208 having a pitch of 340 μm was formed.
Subsequently, the surface on the GaN substrate side was <1
-100> direction, pitch 350μm, depth 5μ
m, a line width of 5 μm, and a B-th groove 209 having a pitch of 340 μm, a depth of 5 μm, and a line width of 5 μm were formed along the <11-20> direction. However, the formation position of the B-th split groove 209 is substantially at the center of the line width of the A-th split groove 208.
Of the groove 209 are aligned.

【0130】スクライブ後、真空チャックを解放し、ウ
エハーをテ−ブルから外し取り、結晶成長面側から軽く
ロ−ラ−で押し当てる事により、2インチφのウエハー
から350μm×340μm角のチップを多数得た。チ
ップの切断面にクラック、チッピング等が発生しておら
ず、外形不良の無い物を取り出した所、歩留まりは85
%以上であった。本実施形態の効果については、実施の
形態6と同じである。
After scribing, the vacuum chuck is released, the wafer is detached from the table, and the wafer is gently pressed from the crystal growth surface side with a roller, so that a chip of 350 μm × 340 μm square is obtained from the wafer of 2 inch φ. I got a lot. No cracks, chippings, etc. occurred on the cut surface of the chip, and a product with no external defect was taken out.
% Or more. The effect of this embodiment is the same as that of the sixth embodiment.

【0131】(実施の形態8)本実施の形態8は、実施
の形態3の塩素ド−ピングした窒化物半導体基板(研磨
後の厚み150μm)を、塩素ド−ピングを行っていな
い窒化物半導体基板(研磨後の厚み100μm)に変更
した以外は、実施の形態3と同じである。
(Eighth Embodiment) In the eighth embodiment, a nitride semiconductor substrate (150 μm in thickness after polishing) obtained by polishing the chlorine-doped nitride semiconductor substrate of the third embodiment is not subjected to chlorine-doping. The third embodiment is the same as the third embodiment except that the substrate (the thickness after polishing is 100 μm) is changed.

【0132】本実施の形態のチップ分割について説明す
る。ここで、結晶成長側とは、基板側に対する反対側を
指すものとする。ウエハーのGaN基板側を研磨機によ
り研磨して、塩素ド−ピングされていないGaN基板の
厚さを100μmにする。
A description will be given of chip division of this embodiment. Here, the crystal growth side refers to the side opposite to the substrate side. The GaN substrate side of the wafer is polished by a polishing machine to make the thickness of the GaN substrate that has not been chlorine-doped 100 μm.

【0133】次に、前記ウエハーの結晶成長側の面をリ
ソグラフィ−法でマスク処理をし、反応性イオンエッチ
ング装置にセットする。ドライエッチングによって、該
ウエハーの結晶成長側に、深さ0.2μm、線幅20μ
m、ピッチ350μmの第Aの割り溝308を、GaN
基板側の面にスクライバ−により、ピッチ350μm、
深さ5μm、線幅5μmの第Bの割り溝309を格子形
状で形成した。ただし、第Bの割り溝309の形成位置
は、前記第Aの割り溝308の線幅のほぼ中央線と一致
した位置とし、結晶成長面、及び、GaN基板面とも、
溝形成の方向は、窒化物半導体に対して<11−20>
または<1−100>方向である。
Next, the surface on the crystal growth side of the wafer is subjected to mask processing by lithography, and is set in a reactive ion etching apparatus. By dry etching, a depth of 0.2 μm and a line width of 20 μm were formed on the crystal growth side of the wafer.
m, and the A-th groove 308 having a pitch of 350 μm
The pitch on the substrate side is 350 μm by a scriber.
A B-th split groove 309 having a depth of 5 μm and a line width of 5 μm was formed in a lattice shape. However, the formation position of the B-th split groove 309 is set to a position substantially coincident with the center line of the line width of the A-th split groove 308, and both the crystal growth surface and the GaN substrate surface
The direction of the groove formation is <11-20> with respect to the nitride semiconductor.
Or <1-100> direction.

【0134】スクライブ後、真空チャックを解放し、ウ
エハーをテ−ブルから外し取り、GaN基板側から軽く
ロ−ラ−で押し当てる事により、2インチφのウエハー
から350μm角のチップを多数得た。チップの切断面
にクラック、チッピング等が発生しておらず、外形不良
の無い物を取り出した所、歩留まりは82%以上であっ
た。
After scribing, the vacuum chuck was released, the wafer was removed from the table, and the wafer was lightly pressed from the GaN substrate side with a roller to obtain a large number of 350 μm square chips from the 2-inch φ wafer. . Cracks, chipping, etc. did not occur on the cut surface of the chip, and a product having no external defect was taken out. The yield was 82% or more.

【0135】本実施の形態で、歩留まり80%以上の、
所望の形状でチップ分割できたのは、発光層を含む窒化
物半導体膜を、同系の窒化物半導体基板上に形成し、且
つ、一度に切断することなく、第Aの割り溝と第Bの割
り溝を形成し、第Bの割り溝は第Aの割り溝幅よりも狭
く構成したことによる。つまり、成長膜も基板も同系の
窒化物半導体であることから、同一のへき開特性を有す
ることと、第Aの割り溝が第Bの割り溝よりも溝幅が広
く、かつ、第Aと第Bの割り溝に分けて切断することに
より、第Bの割り溝によって割れた割れ線が、最短切断
距離で割れるためには、第Bの割り溝底部から第Aの割
り溝の底部の何処かに到達するしかなく、意図せぬ方向
にへき開されることを防止し、所望のチップ形状に切断
することができるためである。実施の形態1と比べる
と、チップの歩留まりが低下しているのは、窒化物半導
体基板中に塩素ド−ピングしていないためだと考えられ
る。しかしながら、少なくとも2つ以上の割り溝を形成
せずに、一度にチップ分割する従来に比べて、歩留まり
は約10%以上向上している。
In the present embodiment, a yield of 80% or more,
Chips having a desired shape can be divided by forming a nitride semiconductor film including a light-emitting layer on a nitride semiconductor substrate of the same type, and cutting the A-th groove and the B-th groove without cutting at once. This is because the split groove is formed, and the B-th split groove is configured to be narrower than the A-th split groove width. That is, since both the grown film and the substrate are nitride semiconductors of the same type, they have the same cleavage characteristics, that the A-th split groove has a wider groove width than the B-th split groove, and In order to split the broken line by the B-th split groove by the shortest cutting distance by cutting the B-divided groove, it is necessary to cut from the bottom of the B-th split groove somewhere from the bottom of the A-th split groove. , And it can be prevented from being cleaved in an unintended direction and can be cut into a desired chip shape. It is considered that the reason why the chip yield is lower than that in the first embodiment is that chlorine doping is not performed in the nitride semiconductor substrate. However, the yield is improved by about 10% or more as compared with the related art in which the chip is divided at a time without forming at least two or more split grooves.

【0136】本実施の形態では、第Aの割り溝の形成に
反応性イオンエッチングを使用したが、ダイシングによ
るハ−フカット、スクライバ−等による物理的な方法で
溝形成をしても良い。しかしながら、第Aの割り溝は、
第Bの割り溝幅よりも広くしなければならないため、ス
クライバ−による第Aの割り溝形成は、あまり好ましい
とはいえない。また、ダイシングを用いた、第Aの割溝
の形成は、窒化物半導体表面を傷めやすいため、あまり
好ましいとはいえない。
In this embodiment, reactive ion etching is used to form the A-th groove. However, the groove may be formed by a physical method such as a half-cut by dicing or a scriber. However, the A-th groove is
Since the width of the groove A must be wider than the width of the groove B, formation of the groove A by a scriber is not very preferable. Also, the formation of the A-th dividing groove using dicing is not so preferable because the surface of the nitride semiconductor is easily damaged.

【0137】化学的な溝形成方法として、本実施の形態
で紹介した、反応性イオンエッチングの他、集束イオン
ビ−ム法、ECRエッチング法等のドライエッチング法
の他、フッ酸、熱燐酸、熱燐酸と硫酸の混合溶液等を用
いた、ウエットエッチング法等を使用してもよい。これ
らのエッチング法の利用することにより、溝形成による
窒化物半導体表面や溝側面の損傷を抑えることができる
ため、本実施の形態では、第Aの割溝の形成には、ドラ
イエッチングまたはウエットエッチングを用いるのが最
も好ましい。ただし、前記のエッチングを行うために
は、リソグラフィ−技術によるマスク処理を行う必要が
ある。
As a chemical groove forming method, in addition to the reactive ion etching introduced in this embodiment, a dry etching method such as a focused ion beam method and an ECR etching method, hydrofluoric acid, hot phosphoric acid, and thermal A wet etching method using a mixed solution of phosphoric acid and sulfuric acid or the like may be used. By using these etching methods, damage to the nitride semiconductor surface and the groove side surface due to the formation of the groove can be suppressed. Therefore, in this embodiment, dry etching or wet etching Is most preferably used. However, in order to perform the above-described etching, it is necessary to perform a mask process by a lithography technique.

【0138】塩素をド−ピングしていない窒化物半導体
基板は、塩素をド−ピングした窒化物半導体基板に比べ
て、チップ分割が難しく、基板の厚みを薄くすることが
好ましい。
A nitride semiconductor substrate not doped with chlorine is more difficult to split into chips than a nitride semiconductor substrate doped with chlorine, and it is preferable to reduce the thickness of the substrate.

【0139】実施の形態6で述べたように、チップ分割
を容易にするためにはGaN基板の厚さは150μm以
下が好ましく、さらに好ましくは100μm以下、50
μm以上が好ましかった。
As described in the sixth embodiment, the thickness of the GaN substrate is preferably 150 μm or less, more preferably 100 μm or less, to facilitate chip division.
μm or more was preferred.

【0140】本実施の形態では、第Bの割り溝をスクラ
イブを用いて格子状に形成したが、図3に示すようにウ
エハーのエッジ部分にのみ、一対の欠け溝を形成して素
子分割しても良い。この場合、ウエハーの総膜厚が10
0μm以下、もしくは、第Aの割り溝底部からGaN基
板裏面までの切断距離が100μm以下であることが好
ましい。ただし、前記総膜厚は、窒化物半導体基板中に
塩素ド−ピングされていないときの値である。
In the present embodiment, the B-th dividing groove is formed in a lattice shape using a scribe. However, as shown in FIG. 3, a pair of notching grooves are formed only at the edge portion of the wafer to divide the element. May be. In this case, the total thickness of the wafer is 10
It is preferable that the cutting distance from the bottom of the A-th groove to the back surface of the GaN substrate is 100 μm or less. However, the total film thickness is a value when no chlorine is doped in the nitride semiconductor substrate.

【0141】(実施の形態9)本実施の形態9は、実施
の形態4の塩素ド−ピングした窒化物半導体基板(研磨
後の厚み130μm)を、塩素ド−ピングを行っていな
い窒化物半導体基板(研磨後の厚み100μm)に変更
した以外は、実施の形態4と同じである。本実施の形態
のチップ分割について説明する。ここで、結晶成長側と
は、基板側に対する反対側を指すものとする。ウエハー
のGaN基板側を研磨機により研磨して、塩素ド−ピン
グされていないGaN基板の厚さを100μmにする。
Ninth Embodiment A ninth embodiment is directed to a nitride semiconductor substrate (130 μm in thickness after polishing) obtained by chlorine-doping the nitride semiconductor substrate of the fourth embodiment. Embodiment 4 is the same as Embodiment 4 except that the substrate is changed to a thickness of 100 μm after polishing. The chip division according to the present embodiment will be described. Here, the crystal growth side refers to the side opposite to the substrate side. The GaN substrate side of the wafer is polished by a polishing machine to make the thickness of the GaN substrate that has not been chlorine-doped 100 μm.

【0142】前記ウエハーの結晶成長側の面をリソグラ
フィ−法でマスク処理を行い、反応性イオンエッチング
装置にセットする。ドライエッチングによって、結晶成
長側に、<1−100>方向に沿って、深さ0.2μ
m、線幅30μm、ピッチ350μmと、<11−20
>方向に沿って、深さ0.2μm、線幅30μm、ピッ
チ100μmの、第Aの割り溝408を形成する。続い
て、前記第Aの割り溝底部のほぼ中央線に沿って、スク
ライバ−により、<1−100>方向に沿って、ピッチ
350μm、深さ0.1μm、線幅5μmと、<11−
20>方向に沿って、ピッチ100μm、深さ0.1μ
m、線幅5μmの、第Cの割り溝409を形成した。た
だし、第Cの割り溝409の形成位置は、前記第Aの割
り溝408の底部上に、前記第Aの割り溝線幅のほぼ中
央線と一致した位置とする。
The surface on the crystal growth side of the wafer is subjected to a mask process by lithography, and is set in a reactive ion etching apparatus. By dry etching, the crystal growth side has a depth of 0.2 μm along the <1-100> direction.
m, line width 30 μm, pitch 350 μm, <11-20
The A-th split groove 408 having a depth of 0.2 μm, a line width of 30 μm, and a pitch of 100 μm is formed along the direction. Subsequently, along a substantially central line of the bottom of the A-th groove, the scriber is used to provide a pitch of 350 μm, a depth of 0.1 μm, a line width of 5 μm, and a width of 5 μm along the <1-100> direction.
20> direction, pitch 100μm, depth 0.1μ
m, and a C-th groove 409 having a line width of 5 μm was formed. However, the position where the C-th split groove 409 is formed is a position on the bottom of the A-th split groove 408 that is substantially coincident with the center line of the A-th split groove line width.

【0143】スクライブ後、真空チャックを解放し、ウ
エハーをテ−ブルから外し取り、結晶成長側から軽くロ
−ラ−で押し当てる事により、2インチφのウエハーか
ら350μm×100μm角のチップを多数得た。チッ
プの切断面にクラック、チッピング等が発生しておら
ず、外形不良の無い物を取り出した所、歩留まりは80
%以上であった。本実施の形態で、歩留まり80%以上
の、所望の形状でチップ分割できたのは、発光層を含む
窒化物半導体膜を、同系の窒化物半導体基板上に形成
し、且つ、一度に切断することなく、第Aの割り溝と第
Cの割り溝を形成し、第Cの割り溝を第Aの割り溝中に
構成したことによる。つまり、成長膜も基板も同系の窒
化物半導体であることから、同一のへき開特性を有する
ことと、第Cの割り溝を第Aの割り溝底部のほぼ中央線
に沿って形成したことにより、第Cの割り溝によって割
れた割れ線が、第Aの割り溝によって局部的に薄くなっ
た部分に沿って割れるため、意図せぬ方向にへき開され
ることを防止し、所望のチップ形状に切断することがで
きるためである。実施の形態4と比べると、チップの歩
留まりが低下しているのは、窒化物半導体基板中に塩素
ド−ピングしていないためだと考えられる。
After the scribing, the vacuum chuck was released, the wafer was removed from the table, and a small number of chips of 350 μm × 100 μm square were obtained from a 2-inch φ wafer by lightly pressing the wafer from the crystal growth side with a roller. Obtained. No cracks, chippings, etc. occurred on the cut surface of the chip, and a product with no external defects was taken out.
% Or more. In the present embodiment, the reason why the chip can be divided into a desired shape with a yield of 80% or more is that a nitride semiconductor film including a light emitting layer is formed on a similar nitride semiconductor substrate and cut at one time. This is because the A-th split groove and the C-th split groove were formed without forming the C-th split groove in the A-th split groove. In other words, since both the grown film and the substrate are nitride semiconductors of the same type, they have the same cleavage characteristics, and have the C-th split groove formed substantially along the center line at the bottom of the A-th split groove. Since the breaking line broken by the C-th split groove is broken along the portion locally thinned by the A-th split groove, it is prevented from being cleaved in an unintended direction, and cut into a desired chip shape. This is because you can do it. It is considered that the reason why the chip yield is lower than that in the fourth embodiment is that chlorine doping is not performed in the nitride semiconductor substrate.

【0144】しかしながら、少なくとも2つ以上の割り
溝を形成せずに、一度にチップ分割する従来に比べて、
歩留まりは約10%以上向上している。
However, as compared with the conventional method in which chips are divided at once without forming at least two or more split grooves,
The yield is improved by about 10% or more.

【0145】本実施の形態では、第Aの割り溝の形成に
反応性イオンエッチングを使用したが、ダイシングによ
るハ−フカット、スクライバ−等による物理的な方法で
溝形成をしても良い。しかしながら、第Aの割り溝は、
第Bの割り溝幅よりも広くしなければならないため、ス
クライバ−による第Aの割り溝形成は、あまり好ましい
とはいえない。また、ダイシングを用いた、第Aの割溝
の形成は、窒化物半導体表面を傷めやすいため、あまり
好ましいとはいえない。
In this embodiment, reactive ion etching is used to form the A-th groove. However, the groove may be formed by a physical method such as a half-cut by dicing or a scriber. However, the A-th groove is
Since the width of the groove A must be wider than the width of the groove B, formation of the groove A by a scriber is not very preferable. Also, the formation of the A-th dividing groove using dicing is not so preferable because the surface of the nitride semiconductor is easily damaged.

【0146】化学的な溝形成方法として、本実施の形態
で紹介した、反応性イオンエッチングの他、集束イオン
ビ−ム法、ECRエッチング法等のドライエッチング法
の他、フッ酸、熱燐酸、熱燐酸と硫酸の混合溶液等を用
いた、ウエットエッチング法等を使用してもよい。これ
らのエッチング法の利用することにより、溝形成による
窒化物半導体表面や溝側面の損傷を抑えることができる
ため、本実施の形態では、第Aの割溝の形成には、ドラ
イエッチングまたはウエットエッチングを用いるのが最
も好ましい。ただし、前記のエッチングを行うために
は、リソグラフィ−技術によるマスク処理を行う必要が
ある。また、本実施の形態では、第Cの割り溝幅の形成
にスクライブを使用したが、上記エッチング法、ダイシ
ング等を使用しても構わない。しかしながら、第Cの割
り溝形成においては、スクライブが最も好ましい。
As a chemical groove forming method, in addition to the reactive ion etching introduced in the present embodiment, a dry etching method such as a focused ion beam method and an ECR etching method, hydrofluoric acid, hot phosphoric acid, heat A wet etching method using a mixed solution of phosphoric acid and sulfuric acid or the like may be used. By using these etching methods, damage to the nitride semiconductor surface and the groove side surface due to the formation of the groove can be suppressed. Therefore, in this embodiment, dry etching or wet etching Is most preferably used. However, in order to perform the above-described etching, it is necessary to perform a mask process by a lithography technique. Further, in the present embodiment, the scribe is used to form the C-th split groove width, but the above-described etching method, dicing, or the like may be used. However, scribing is most preferable in forming the C-th dividing groove.

【0147】塩素をド−ピングしていない窒化物半導体
基板は、塩素をド−ピングした窒化物半導体基板に比べ
て、チップ分割が難しく、基板の厚みを薄くすることが
好ましい。本発明者らによる実験によると、塩素ド−ピ
ングをしていない窒化物半導体基板の厚さは150μm
以下が好ましく、さらに好ましくは100μm以下、5
0μm以上である。
A nitride semiconductor substrate not doped with chlorine is more difficult to split into chips than a nitride semiconductor substrate doped with chlorine, and it is preferable to reduce the thickness of the substrate. According to an experiment conducted by the present inventors, the thickness of the nitride semiconductor substrate not subjected to chlorine doping is 150 μm.
Or less, more preferably 100 μm or less,
0 μm or more.

【0148】本実施の形態のように、第Aの割り溝中に
第Cの割り溝を形成して局部的に薄くなった溝部で、ウ
エハーをチップ分割するため、第Cの割り溝底部からG
aN基板(裏面)までの切断距離が短いことが好まし
い。前記切断距離は、塩素ド−ピングを行っていない窒
化物半導体基板の厚みと同様に、150μm以下が好ま
しく、さらに好ましくは100μm以下である。前記切
断距離の厚みの下限値は、特に問わないが、あまりにも
薄すぎると、素子化のためのプロセス中にウエハーが割
れるてしまうため、該切断距離の下限値は50μm以上
が望ましい。
As in the present embodiment, in order to divide the wafer into chips at the locally thinned groove formed by forming the C-th split groove in the A-th split groove, the bottom of the C-th split groove is used. G
It is preferable that the cutting distance to the aN substrate (back surface) is short. The cutting distance is preferably 150 μm or less, more preferably 100 μm or less, like the thickness of the nitride semiconductor substrate on which chlorine doping is not performed. The lower limit of the thickness of the cutting distance is not particularly limited. However, if the thickness is too small, the wafer will be broken during the process for device formation. Therefore, the lower limit of the cutting distance is desirably 50 μm or more.

【0149】また、塩素をド−ピングしていないGaN
基板を、切断し易い窒化物半導体基板の厚み150μm
よりも厚く研磨しておいて、第Cの割り溝底部からGa
N基板(裏面)までの切断距離を150μm以下にして
もよい。このことにより、割り溝部以外では切断されに
くく、チップ分割時に生じるクラッキングやチッピング
の発生を防止できる。
Further, GaN without chlorine doping was used.
The substrate is 150 μm thick nitride semiconductor substrate which is easy to cut.
Polished thicker than the bottom of the C-th split groove.
The cutting distance to the N substrate (back surface) may be set to 150 μm or less. As a result, it is difficult to cut the portion other than the split groove portion, and it is possible to prevent cracking and chipping from occurring at the time of chip division.

【0150】本実施の形態では、第Cの割り溝にスクラ
イブを用いて格子状に形成したが、図3に示すようにウ
エハーのエッジ部分にのみ、一対の欠け溝を形成して素
子分割しても良い。図3(a)は、ウエハーのエッチ部
に一対の欠け溝を設けた例を示し、図3(b)には、第
Aの割り溝底部に一対の欠け溝を設けた例を示す。この
場合、ウエハーの総膜厚が100μm以下、もしくは、
第Aの割り溝底部からGaN基板の裏面までの切断距離
が、100μm以下であることが好ましい。ただし、前
記総膜厚および切断距離は、基板中に塩素ド−ピングさ
れていない場合の厚みである。
In the present embodiment, the C-th dividing groove is formed in a lattice shape using scribes. However, as shown in FIG. 3, a pair of notches are formed only at the edge portion of the wafer to divide the element. May be. FIG. 3A shows an example in which a pair of notched grooves are provided in an etched portion of a wafer, and FIG. 3B shows an example in which a pair of notched grooves is provided in the bottom of the A-th split groove. In this case, the total thickness of the wafer is 100 μm or less, or
The cutting distance from the bottom of the A-th groove to the back surface of the GaN substrate is preferably 100 μm or less. However, the total film thickness and the cutting distance are thicknesses when chlorine doping is not performed in the substrate.

【0151】(実施の形態10)本実施の形態10は、
実施の形態5の塩素ド−ピングした窒化物半導体基板
(研磨後の厚み150μm)を、塩素ド−ピングを行っ
ていない窒化物半導体基板(研磨後の厚み90μm)に
変更した以外は、実施の形態5と同じである。本実施の
形態のチップ分割について説明する。ここで、結晶成長
側とは、基板側に対する反対側を指すものとする。ウエ
ハーのGaN基板側を研磨機により研磨して、塩素ド−
ピングされていないGaN基板の厚さを90μmにす
る。
(Embodiment 10) Embodiment 10
Except that the chlorine-doped nitride semiconductor substrate of Embodiment 5 (thickness after polishing was 150 μm) was changed to a nitride semiconductor substrate without chlorine doping (thickness after polishing 90 μm). Same as in mode 5. The chip division according to the present embodiment will be described. Here, the crystal growth side refers to the side opposite to the substrate side. The GaN substrate side of the wafer is polished by a polishing machine, and chlorine
The thickness of the non-pinged GaN substrate is set to 90 μm.

【0152】前記ウエハーの結晶成長側の面をリソグラ
フィ−法でマスク処理を行い、反応性イオンエッチング
装置にセットする。ドライエッチングによって、結晶成
長側に、<1−100>方向に沿って、深さ0.1μ
m、線幅20μm、ピッチ400μmと、<11−20
>方向に沿って、深さ0.1μm、線幅20μm、ピッ
チ100μmの、第Aの割り溝508を形成した。続い
て、前記第Aの割り溝底部上のほぼ中央線に沿って、ス
クライバ−により、<1−100>方向に、ピッチ40
0μm、深さ0.2μm、線幅5μmと、<11−20
>方向に、ピッチ100μm、深さ0.2μm、線幅5
μmの、第Cの割り溝509を形成した。さらに、Ga
N基板側の面に、<1−100>方向に沿って、ピッチ
400μm、深さ5μm、線幅5μmと、<11−20
>方向に沿って、ピッチ100μm、深さ5μm、線幅
5μmの、第Bの割り溝510を形成した。ただし、第
Cの割り溝509の形成位置は、前記第Aの割り溝50
8の底部上に前記第Aの割り溝線幅のほぼ中央線と一致
した位置に形成し、第Bの割り溝510の形成位置は、
前記第Cの割り溝509とほぼ一致した位置に形成す
る。
The surface on the crystal growth side of the wafer is subjected to a mask process by lithography, and is set in a reactive ion etching apparatus. By dry etching, a depth of 0.1 μm is formed along the <1-100> direction on the crystal growth side.
m, line width 20 μm, pitch 400 μm, <11-20
The A-th split groove 508 having a depth of 0.1 μm, a line width of 20 μm, and a pitch of 100 μm was formed along the direction. Subsequently, along a substantially center line on the bottom of the A-th groove, the scriber moves the pitch 40 in the <1-100> direction.
0 μm, depth 0.2 μm, line width 5 μm, <11-20
> Direction, pitch 100μm, depth 0.2μm, line width 5
A μm C-th groove 509 was formed. Further, Ga
On the surface on the N substrate side, along the <1-100> direction, a pitch of 400 μm, a depth of 5 μm, a line width of 5 μm, and <11-20
A B-th groove 510 having a pitch of 100 μm, a depth of 5 μm, and a line width of 5 μm was formed along the direction. However, the formation position of the C-th split groove 509 depends on the position of the A-th split groove 50.
8 is formed at a position substantially coincident with the center line of the line width of the A-th dividing groove, and the forming position of the B-th dividing groove 510 is
It is formed at a position substantially coincident with the C-th split groove 509.

【0153】スクライブ後、真空チャックを解放し、ウ
エハーをテ−ブルから外し取り、GaN基板側から軽く
ロ−ラ−で押し当てる事により、2インチφのウエハー
から400μm×100μm角のチップを多数得た。チ
ップの切断面にクラック、チッピング等が発生しておら
ず、外形不良の無い物を取り出した所、歩留まりは85
%以上であった。
After scribing, release the vacuum chuck, remove the wafer from the table, and lightly press it from the GaN substrate side with a roller to obtain a large number of 400 μm × 100 μm square chips from a 2 inch φ wafer. Obtained. No cracks, chippings, etc. occurred on the cut surface of the chip, and a product with no external defect was taken out.
% Or more.

【0154】本実施の形態で、歩留まり85%以上の、
所望の形状でチップ分割できたのは、発光層を含む窒化
物半導体膜を、同系の窒化物半導体基板上に形成し、且
つ、一度に切断することなく、第Cの割り溝を第Aの割
り溝中に作製し、加えて、第Cの割り溝形成位置と反対
側の位置に第Bの割り溝を構成したことによる。このこ
とにより、実施の形態8と実施の形態9の特徴を有し、
所望のチップ形状に切断することができるためである。
実施の形態3と比べると、チップの歩留まりが低下して
いるのは、窒化物半導体基板中に塩素ド−ピングしてい
ないためだと考えられる。しかしながら、少なくとも2
つ以上の割り溝を形成せずに、一度にチップ分割する従
来に比べて、歩留まりは約10%以上向上している。
In the present embodiment, a yield of 85% or more,
The reason why the chip was divided into chips having a desired shape was that a nitride semiconductor film including a light-emitting layer was formed on a nitride semiconductor substrate of the same type, and the C-th split groove was cut into the A-th without cutting at once. This is due to the fact that the groove is formed in the split groove, and in addition, the B-th split groove is formed at a position opposite to the position where the C-th split groove is formed. This has the features of the eighth and ninth embodiments,
This is because it can be cut into a desired chip shape.
It is considered that the reason why the chip yield is lower than that in the third embodiment is that chlorine doping is not performed in the nitride semiconductor substrate. However, at least two
The yield is improved by about 10% or more as compared with the related art in which chips are divided at a time without forming one or more split grooves.

【0155】本実施の形態では、第Aの割り溝の形成に
反応性イオンエッチングを使用したが、ダイシングによ
るハ−フカット、スクライバ−等による物理的な方法で
溝形成をしても良い。しかしながら、第Aの割り溝は、
第Bの割り溝幅よりも広くしなければならないため、ス
クライバ−による第Aの割り溝形成は、あまり好ましい
とはいえない。また、ダイシングを用いた、第Aの割溝
の形成は、窒化物半導体表面を傷めやすいため、あまり
好ましいとはいえない。
In this embodiment, reactive ion etching is used to form the A-th groove. However, the groove may be formed by a physical method such as half cutting by dicing or scriber. However, the A-th groove is
Since the width of the groove A must be wider than the width of the groove B, formation of the groove A by a scriber is not very preferable. Also, the formation of the A-th dividing groove using dicing is not so preferable because the surface of the nitride semiconductor is easily damaged.

【0156】化学的な溝形成方法として、本実施の形態
で紹介した、反応性イオンエッチングの他、集束イオン
ビ−ム法、ECRエッチング法等のドライエッチング法
の他、フッ酸、熱燐酸、熱燐酸と硫酸の混合溶液等を用
いた、ウエットエッチング法等を使用してもよい。これ
らのエッチング法の利用することにより、溝形成による
窒化物半導体表面や溝側面の損傷を抑えることができる
ため、本実施の形態では、第Aの割溝の形成には、ドラ
イエッチングまたはウエットエッチングを用いるのが最
も好ましい。ただし、前記のエッチングを行うために
は、リソグラフィ−技術によるマスク処理を行う必要が
ある。
As a chemical groove forming method, in addition to the reactive ion etching introduced in this embodiment, a dry etching method such as a focused ion beam method and an ECR etching method, hydrofluoric acid, hot phosphoric acid, heat A wet etching method using a mixed solution of phosphoric acid and sulfuric acid or the like may be used. By using these etching methods, damage to the nitride semiconductor surface and the groove side surface due to the formation of the groove can be suppressed. Therefore, in this embodiment, dry etching or wet etching Is most preferably used. However, in order to perform the above-described etching, it is necessary to perform a mask process by a lithography technique.

【0157】また、本実施の形態では、第Bと第Cの割
り溝幅の形成にスクライブを使用したが、上記エッチン
グ法、ダイシング等を使用しても構わない。しかしなが
ら、第Bと第Cの割り溝形成においては、スクライブが
最も好ましい。
In this embodiment, the scribe is used for forming the B and C-th groove widths. However, the above-described etching method, dicing or the like may be used. However, scribing is most preferable in forming the B-th and C-th split grooves.

【0158】塩素をド−ピングしていない窒化物半導体
基板は、塩素をド−ピングした窒化物半導体基板に比べ
て、チップ分割が難しく、基板の厚みを薄くすることが
好ましい。実施の形態6で述べたように、チップ分割を
容易にするためにはGaN基板の厚さは150μm以下
が好ましく、さらに好ましくは100μm以下、50μ
m以上が好ましかった。
The nitride semiconductor substrate not doped with chlorine is more difficult to split into chips than the nitride semiconductor substrate doped with chlorine, and it is preferable to reduce the thickness of the substrate. As described in the sixth embodiment, in order to facilitate chip division, the thickness of the GaN substrate is preferably 150 μm or less, more preferably 100 μm or less, and 50 μm or less.
m or more was preferred.

【0159】また、塩素ド−ピングされていないGaN
基板全体を研磨して薄くする他に、該GaN基板を部分
的に薄くする方法として、第Bの割り溝の底部と第Cの
割り溝の底部との切断距離を短くしてもよい。このとき
の、前記切断距離は、塩素ド−ピングを行っていないG
aN基板の厚みと同様に、150μm以下が好ましく、
さらに好ましくは100μm以下、50μm以上であ
る。
In addition, GaN which is not chlorine-doped
As a method of partially thinning the GaN substrate other than polishing the entire substrate to make it thinner, the cutting distance between the bottom of the B-th split groove and the bottom of the C-th split groove may be shortened. At this time, the cutting distance is G which is not chlorine-doped.
Similar to the thickness of the aN substrate, the thickness is preferably 150 μm or less,
More preferably, it is 100 μm or less, and 50 μm or more.

【0160】本実施の形態では、第Bと第Cの割り溝に
スクライブを用いて格子状に形成したが、図3に示すよ
うに上記割り溝の代わりに、一対の欠け溝を形成して素
子分割しても良い。図3(a)は、ウエハーのエッチ部
に一対の欠け溝を設けた例を示し、図3(b)には、第
Aの割り溝底部に一対の欠け溝を設けた例を示す。この
場合、ウエハーの総膜厚が100μm以下、もしくは、
第Aの割り溝底部からGaN基板(裏面)までの切断距
離が、100μm以下であることが好ましい。ただし、
前記総膜厚および切断距離は、基板中に塩素ド−ピング
されていない場合の厚みである。
In the present embodiment, the B-th and C-th split grooves are formed in a grid pattern using scribes. However, as shown in FIG. 3, a pair of notched grooves are formed instead of the split grooves. The element may be divided. FIG. 3A shows an example in which a pair of notched grooves are provided in an etched portion of a wafer, and FIG. 3B shows an example in which a pair of notched grooves is provided in the bottom of the A-th split groove. In this case, the total thickness of the wafer is 100 μm or less, or
The cutting distance from the bottom of the A-th groove to the GaN substrate (back surface) is preferably 100 μm or less. However,
The total film thickness and the cutting distance are thicknesses when the substrate is not chlorine-doped.

【0161】(実施の形態11)本実施の形態11は、
C面窒化物半導体基板を用いた場合の、実施の形態1か
ら10までの、割り溝形成方向とチップ形状について述
べる。ただし、下記で述べる方向は、窒化物半導体に対
する方位である。
(Embodiment 11) Embodiment 11
A description will be given of the direction in which the groove is formed and the chip shape in the first to tenth embodiments when a C-plane nitride semiconductor substrate is used. However, the directions described below are the directions with respect to the nitride semiconductor.

【0162】チップ分割の容易性を考慮した場合、割り
溝の形成方向は、<11−20>方向が好ましく、次に
<1−100>方向である。前記方向から、±5°程度
までずれていても良い。前記<11−20>方向に沿っ
て割り溝を形成し、分割してできる端面は{1−10
0}面である。また、前記<1−100>方向に沿って
割り溝を形成し、分割してできる端面は、{11−2
0}面である。
In consideration of the ease of chip division, the forming direction of the split groove is preferably the <11-20> direction, and then the <1-100> direction. It may be shifted from the above direction by about ± 5 °. A split groove is formed along the <11-20> direction, and an end face formed by splitting is {1-10}.
0 ° plane. In addition, a split groove is formed along the <1-100> direction, and an end face formed by dividing is {11-2}.
0 ° plane.

【0163】これらの方向の組み合わせによって形成さ
れるチップ形状は、正方形、長方形、正三角形、菱形、
平行四辺形、台形、正六角形がある。割り溝の形成方向
が、少なくとも<11−20>方向を含むように、上記
チップ形状に分割することが好ましい。
The chip shapes formed by combining these directions are square, rectangular, equilateral triangle, rhombic,
There are parallelograms, trapezoids, and regular hexagons. It is preferable to divide the chip into the above-described chip shape so that the forming direction of the split groove includes at least the <11-20> direction.

【0164】例えば、割り溝の形成方向が<11−20
>方向のみで構成された、正三角形、菱形、台形、正六
角形の、チップ形状の場合、チップ分割が容易な方向で
あるため、チップ分割の歩留まりは良好である。
For example, if the forming direction of the split groove is <11-20
In the case of a chip shape of an equilateral triangle, a rhombus, a trapezoid, or a regular hexagon composed only of directions, the direction of chip division is easy, and the yield of chip division is good.

【0165】上記チップ形状の内、長方形を選択した場
合、長方形の長辺Lと短辺Sの比が、L/S=1.01
〜4が好ましい。さらに好ましくは、前記長方形の短辺
の方向が<1−100>方向で、長辺の方向が<11−
20>方向である。これは、チップ分割の容易な<11
−20>方向に、単位面積当たりの割り溝を多く形成
し、逆に、前記方向と比べてチップ分割の困難な<1−
100>方向の割り溝を少なく形成するためである。
When a rectangle is selected from the above chip shapes, the ratio of the long side L to the short side S of the rectangle is L / S = 1.01
To 4 are preferable. More preferably, the direction of the short side of the rectangle is the <1-100> direction, and the direction of the long side is the <11- direction.
20> direction. This is because <11
In the <-20> direction, a large number of split grooves per unit area are formed, and conversely, <1- <1-
This is because the number of split grooves in the 100> direction is reduced.

【0166】また、上記方位関係に則して、チップ分割
の困難な方向を短辺に溝形成して分割する場合、L/S
比が1よりも大きいため、てこの原理から、効率良くチ
ップ分割の困難な割り溝に力を加えることができ、チッ
プ分割を容易にすることができる。例えば、L/S比が
4の場合、通常のチップ分割時の、4倍の力で割ること
ができる。上記L/S比の上限を4にしているのは、チ
ップを発光ダイオ−ドのステム上にパッケ−ジする際
に、配置しにくいためである。従って、チップ分割を目
的とする場合は、L/Sが4よりも大きくなってもかま
わない。
In addition, in the case where the direction in which chip division is difficult is formed by forming a groove in the short side and divided in accordance with the above orientation relationship, L / S
Since the ratio is greater than 1, the lever can be used to efficiently apply a force to the dividing groove, which is difficult to divide the chip, and to easily divide the chip. For example, when the L / S ratio is 4, it can be divided by four times the force of normal chip division. The upper limit of the L / S ratio is set to 4 because it is difficult to arrange the chips when packaging them on the stem of the light emitting diode. Therefore, when the purpose is chip division, L / S may be larger than 4.

【0167】(実施の形態12)本実施の形態12は、
M面窒化物半導体基板を用いた場合の、実施の形態1か
ら10までの、割り溝形成方向とチップ形状について述
べる。ただし、下記で述べる方向は、窒化物半導体に対
する方位である。
(Embodiment 12) Embodiment 12 is directed to
A description will be given of the direction in which the groove is formed and the chip shape in Embodiments 1 to 10 when an M-plane nitride semiconductor substrate is used. However, the directions described below are the directions with respect to the nitride semiconductor.

【0168】チップ分割の容易性を考慮した場合、割り
溝の形成方向は、<0001>方向が好ましく、次に<
2−1−10>方向である。前記方向から、±5°程度
までずれていても良い。前記<0001>方向に沿って
割り溝を形成し、分割してできる端面は{2−1−1
0}面である。また、前記<2−1−10>方向に沿っ
て割り溝を形成し、分割してできる端面は、{000
1}面である。
In consideration of the ease of chip division, the forming direction of the dividing groove is preferably in the <0001> direction, and then in the <0001> direction.
2-1-10> direction. It may be shifted from the above direction by about ± 5 °. A split groove is formed along the <0001> direction, and an end face formed by splitting is {2-1-1}.
0 ° plane. Further, a split groove is formed along the <2-1-10> direction, and an end face formed by division is $ 000.
1} plane.

【0169】これらの方向の組み合わせによって形成さ
れるチップ形状は、正方形と長方形がある。上記チップ
形状の内、長方形を選択した場合、長方形の長辺Lと短
辺Sの比が、L/S=1.01〜4が好ましい。さらに
好ましくは、前記長方形の短辺の方向が<2−1−10
>方向で、長辺の方向が<0001>方向である。これ
は、チップ分割の容易な<0001>方向に、単位面積
当たりの割り溝を多く形成し、逆に、前記方向と比べて
チップ分割の困難な<2−1−10>方向の割り溝を少
なく形成するためである。
The shape of the chip formed by combining these directions includes a square and a rectangle. When a rectangle is selected from the above chip shapes, the ratio of the long side L to the short side S of the rectangle is preferably L / S = 1.01 to 4. More preferably, the direction of the short side of the rectangle is <2-1-10.
> Direction, the direction of the long side is the <0001> direction. This means that a large number of split grooves per unit area are formed in the <0001> direction where chip division is easy, and conversely, the split grooves in the <2-1-10> direction where chip division is difficult compared to the above direction. This is because it is formed less.

【0170】また、上記方位関係に則して、チップ分割
の困難な方向を短辺に溝形成して分割する場合、L/S
比が1よりも大きいため、てこの原理から、効率良くチ
ップ分割の困難な割り溝に力を加えることができ、チッ
プ分割を容易にすることができる。例えば、L/S比が
4の場合、通常のチップ分割時の、4倍の力で割ること
ができる。上記L/S比の上限を4にしているのは、チ
ップを発光ダイオ−ドのステム上にパッケ−ジする際
に、配置しにくいためである。従って、チップ分割を目
的とする場合は、L/Sが4よりも大きくなってもかま
わない。
In addition, in accordance with the above azimuth relationship, when the direction in which chip division is difficult is formed by forming a groove on the short side, the L / S
Since the ratio is greater than 1, the lever can be used to efficiently apply a force to the dividing groove, which is difficult to divide the chip, and to easily divide the chip. For example, when the L / S ratio is 4, it can be divided by four times the force of normal chip division. The upper limit of the L / S ratio is set to 4 because it is difficult to arrange the chips when packaging them on the stem of the light emitting diode. Therefore, when the purpose is chip division, L / S may be larger than 4.

【0171】(実施の形態13)本実施の形態13は、
R面窒化物半導体基板を用いた場合の、実施の形態1か
ら10までの、割り溝形成方向とチップ形状について述
べる。ただし、下記で述べる方向は、窒化物半導体に対
する方位である。
(Embodiment 13) Embodiment 13
A description will be given of the direction in which the groove is formed and the chip shape in Embodiments 1 to 10 when an R-plane nitride semiconductor substrate is used. However, the directions described below are the directions with respect to the nitride semiconductor.

【0172】チップ分割の容易性を考慮した場合、割り
溝の形成方向は、<0−111>方向が好ましく、次に
<2−1−10>方向である。前記方向から、±5°程
度までずれていても良い。前記<0−111>方向に沿
って割り溝を形成し、分割してできる端面は{2−1−
10}面である。また、前記<2−1−10>方向に沿
って割り溝を形成し、分割してできる端面は、{0−1
11}面である。
In consideration of the ease of chip division, the forming direction of the dividing groove is preferably the <0-111> direction, and then the <2-1-10> direction. It may be shifted from the above direction by about ± 5 °. A split groove is formed along the <0-111> direction, and an end face formed by splitting is {2-1}.
10 ° plane. Further, a split groove is formed along the <2-1-10> direction, and an end face formed by splitting is {0-1}.
11 ° plane.

【0173】これらの方向の組み合わせによって形成さ
れるチップ形状は、正方形と長方形がある。上記チップ
形状の内、長方形を選択した場合、長方形の長辺Lと短
辺Sの比が、L/S=1.01〜4が好ましい。さらに
好ましくは、前記長方形の短辺の方向が<2−1−10
>方向で、長辺の方向が<0−111>方向である。こ
れは、チップ分割の容易な<0−111>方向に、単位
面積当たりの割り溝を多く形成し、逆に、前記方向と比
べてチップ分割の困難な<2−1−10>方向の割り溝
を少なく形成するためである。
The shapes of the chips formed by combining these directions include a square and a rectangle. When a rectangle is selected from the above chip shapes, the ratio of the long side L to the short side S of the rectangle is preferably L / S = 1.01 to 4. More preferably, the direction of the short side of the rectangle is <2-1-10.
Direction, the direction of the long side is the <0-111> direction. This is because a large number of split grooves per unit area are formed in the <0-111> direction where chip division is easy, and in the <2-1-10> direction where chip division is difficult compared to the above direction. This is for forming a small number of grooves.

【0174】また、上記方位関係に則して、チップ分割
の困難な方向を短辺に溝形成して分割する場合、L/S
比が1よりも大きいため、てこの原理から、効率良くチ
ップ分割の困難な割り溝に力を加えることができ、チッ
プ分割を容易にすることができる。例えば、L/S比が
4の場合、通常のチップ分割時の、4倍の力で割ること
ができる。上記L/S比の上限を4にしているのは、チ
ップを発光ダイオ−ドのステム上にパッケ−ジする際
に、配置しにくいためである。従って、チップ分割を目
的とする場合は、L/Sが4よりも大きくなってもかま
わない。
In accordance with the above azimuth relationship, when a direction in which chip division is difficult is formed by forming a groove on a short side, L / S
Since the ratio is greater than 1, the lever can be used to efficiently apply a force to the dividing groove, which is difficult to divide the chip, and to easily divide the chip. For example, when the L / S ratio is 4, it can be divided by four times the force of normal chip division. The upper limit of the L / S ratio is set to 4 because it is difficult to arrange the chips when packaging them on the stem of the light emitting diode. Therefore, when the purpose is chip division, L / S may be larger than 4.

【0175】(実施の形態14)本実施の形態14は、
A面窒化物半導体基板を用いた場合の、実施の形態1か
ら10までの、割り溝形成方向とチップ形状について述
べる。ただし、下記で述べる方向は、窒化物半導体に対
する方位である。
(Embodiment 14) Embodiment 14 is directed to
A description will be given of the direction in which the groove is formed and the chip shape in Embodiments 1 to 10 when the A-plane nitride semiconductor substrate is used. However, the directions described below are the directions with respect to the nitride semiconductor.

【0176】チップ分割の容易性を考慮した場合、割り
溝の形成方向は、<0001>方向もしくは、<01−
10>方向から57.6°の方向が好ましく、次に<0
1−10>方向である。前記方向から、±5°程度まで
ずれていても良い。前記<0001>方向に沿って割り
溝を形成し、分割してできる端面は{01−10}面で
ある。また、前記<01−10>方向から57.6°の
方向に沿って割り溝を形成し、分割してできる端面は、
{01−12}面である。また、前記<01−10>方
向に沿って割り溝形成をし、分割してできる端面は、
{0001}面である。
When the ease of chip division is taken into consideration, the direction in which the groove is formed may be the <0001> direction or the <01- direction.
The direction of 57.6 ° from the 10> direction is preferred, and then <0.
1-10> direction. It may be shifted from the above direction by about ± 5 °. An end face formed by forming a dividing groove along the <0001> direction and dividing the plane is a {01-10} plane. Further, a split groove is formed along the direction of 57.6 ° from the <01-10> direction, and an end face formed by division is as follows:
The {01-12} plane. In addition, a split groove is formed along the <01-10> direction, and an end face formed by division is as follows.
{0001} plane.

【0177】これらの方向の組み合わせによって形成さ
れるチップ形状は、正方形、長方形、三角形、平行四辺
形、台形がある。割り溝の形成方向が、少なくとも<0
001>方向もしくは<01−10>方向から57.6
°の方向を含むように、上記チップ形状に分割すること
が好ましい。
The shape of the chip formed by combining these directions includes a square, a rectangle, a triangle, a parallelogram, and a trapezoid. The formation direction of the split groove is at least <0
57.6 from <001> direction or <01-10> direction
It is preferable to divide the chip into the above-mentioned chip shape so as to include the direction of the angle.

【0178】上記チップ形状の内、<0001>方向と
<01−10>方向から57.6°の方向を含むよう
に、三角形形状もしくは平行四辺形形状にチップ分割し
た場合、共に、チップ分割が容易な方向であるため、チ
ップ分割の歩留まりは良好である。
When the chip is divided into a triangular shape or a parallelogram shape so as to include a direction of 57.6 ° from the <0001> direction and the <01-10> direction, both of the chip divisions are performed. Since the direction is easy, the yield of chip division is good.

【0179】上記チップ形状の内、<01−10>方向
と<01−10>方向から57.6°の方向を含むよう
に、平行四辺形形状にチップ分割した場合、前記平行四
辺形の短辺の方向が<01−10>方向で、長辺の方向
が<01−10>方向から57.6°の方向である。こ
れは、チップ分割の容易な<01−10>方向から5
7.6°の方向に、単位面積当たりの割り溝を多く形成
し、逆に、前記方向と比べてチップ分割の困難な<01
−10>方向の割り溝を少なく形成するためである。
When the chip is divided into parallelograms so as to include the <01-10> direction and the direction at 57.6 ° from the <01-10> direction, the short shape of the parallelogram is reduced. The direction of the side is the <01-10> direction, and the direction of the long side is 57.6 ° from the <01-10> direction. This is 5 minutes from the <01-10> direction where chip division is easy.
In the direction of 7.6 °, a large number of split grooves per unit area are formed.
This is because the number of split grooves in the -10> direction is reduced.

【0180】また、上記チップ形状の内、長方形を選択
した場合、長方形の長辺Lと短辺Sの比が、L/S=
1.01〜4が好ましい。さらに好ましくは、前記長方
形の短辺の方向が<01−10>方向で、長辺の方向が
<0001>方向である。これは、チップ分割の容易な
<0001>方向に、単位面積当たりの割り溝を多く形
成し、逆に、前記方向と比べてチップ分割の困難な<0
1−10>方向の割り溝を少なく形成するためである。
When a rectangle is selected from the above chip shapes, the ratio of the long side L to the short side S of the rectangle is L / S =
1.01 to 4 are preferred. More preferably, the direction of the short side of the rectangle is the <01-10> direction, and the direction of the long side is the <0001> direction. This is because a large number of split grooves per unit area are formed in the <0001> direction where chip division is easy, and conversely, <0> where chip division is difficult compared to the above direction.
This is because the number of split grooves in the 1-10> direction is reduced.

【0181】また、前記長方形形状の方位関係に則し
て、チップ分割の困難な方向を短辺に溝形成して分割す
る場合、L/S比が1よりも大きいため、てこの原理か
ら、効率良くチップ分割の困難な割り溝に力を加えるこ
とができ、チップ分割を容易にすることができる。例え
ば、L/S比が4の場合、通常のチップ分割時の、4倍
の力で割ることができる。上記L/S比の上限を4にし
ているのは、チップを発光ダイオ−ドのステム上にパッ
ケ−ジする際に、配置しにくいためである。従って、チ
ップ分割を目的とする場合は、L/Sが4よりも大きく
なってもかまわない。
In the case where the direction in which the chip is difficult to divide is formed by forming a groove on the short side in accordance with the azimuthal relationship of the rectangular shape, the L / S ratio is larger than 1, and the principle of leverage is used. A force can be efficiently applied to the dividing groove in which chip division is difficult, and chip division can be facilitated. For example, when the L / S ratio is 4, it can be divided by four times the force of normal chip division. The upper limit of the L / S ratio is set to 4 because it is difficult to arrange the chips when packaging them on the stem of the light emitting diode. Therefore, when the purpose is chip division, L / S may be larger than 4.

【0182】(実施の形態15)本実施の形態では、窒
化物半導体レ−ザ素子を用いて、該素子の端面形成とチ
ップ分割について説明する。まず、n型GaN基板60
0の製造方法について説明する。
(Embodiment 15) In this embodiment, formation of an end face of a nitride semiconductor laser device and chip division will be described. First, the n-type GaN substrate 60
0 will be described.

【0183】図8は、種基板10、n型GaN基板60
0から構成されていて、n型GaN基板600は、低温
バッファ層15、n型GaN膜20、誘電体膜30、塩
素ド−ピングされたn型GaN厚膜40から構成されて
いる。
FIG. 8 shows the seed substrate 10 and the n-type GaN substrate 60.
The n-type GaN substrate 600 is composed of a low-temperature buffer layer 15, an n-type GaN film 20, a dielectric film 30, and a chlorine-doped n-type GaN thick film 40.

【0184】MOCVD法で種基板10上に低温バッフ
ァ層15を550℃で積層する。次に、1050℃の成
長温度でSiをド−ピングしながら、1μmからなるn
型GaN膜20を作製する。
The low-temperature buffer layer 15 is laminated on the seed substrate 10 at 550 ° C. by MOCVD. Next, while doping Si at a growth temperature of 1050 ° C., n of 1 μm
A type GaN film 20 is manufactured.

【0185】n型GaN膜20を作製後、MOCVD装
置から、前記ウエハーを取りだし、スパッタ−法、CV
D法もしくはEB蒸着法を用いて誘電体膜を100nm
形成し、リソグラフィ−技術で、前記誘電体膜30を周
期的なストライプ状パタ−ンに加工する。前記ストライ
プ形状は、n型GaN膜20に対して<1−100>方
向にストライプを形成して、前記方向に対して垂直方向
の<11−20>方向にストライプ幅5μm、ピッチ1
0μmの周期的ストライプ状パタ−ンを形成した。
After forming the n-type GaN film 20, the wafer is taken out from the MOCVD apparatus, and the
The dielectric film is formed to a thickness of 100 nm using the D method or the EB evaporation method.
Then, the dielectric film 30 is processed into a periodic stripe pattern by lithography technology. The stripe shape is such that a stripe is formed in the <1-100> direction with respect to the n-type GaN film 20 and the stripe width is 5 μm and the pitch is 1 in the <11-20> direction perpendicular to the direction.
A periodic stripe pattern of 0 μm was formed.

【0186】続いて、前記ストライプ形状に加工した誘
電体膜30の付いたウエハーをHVPE装置中にセット
し、成長温度1100℃、Si濃度3×1018/c
3、塩素濃度1×1017/cm3をド−ピングしなが
ら、350μmの塩素ド−ピングされたn型GaN厚膜
40を積層する。
Subsequently, the wafer having the dielectric film 30 processed into the stripe shape was set in an HVPE apparatus, and the growth temperature was 1100 ° C., and the Si concentration was 3 × 10 18 / c.
While doping at m 3 and chlorine concentration of 1 × 10 17 / cm 3 , a 350 μm chlorine-doped n-type GaN thick film 40 is laminated.

【0187】上記製造方法によってn型GaN厚膜40
を形成後、ウエハーをHVPE装置から取り出し、研磨
機で前記種基板10を剥ぎ取り、n型GaN基板600
を作製した。n型GaN基板600は、低温バッファ層
15を含んでいても良いし、含んでいなくとも良い。同
様に、n型GaN基板600は、誘電体膜30を含んで
いても良いし、含んでいなくとも良い。また、窒化物半
導体レ−ザ素子構造を作製後に、該種基板を削除しても
よい。
According to the above manufacturing method, the n-type GaN thick film 40
After forming the wafer, the wafer is taken out of the HVPE apparatus, the seed substrate 10 is peeled off with a polishing machine, and the n-type GaN substrate 600
Was prepared. The n-type GaN substrate 600 may or may not include the low-temperature buffer layer 15. Similarly, the n-type GaN substrate 600 may or may not include the dielectric film 30. The seed substrate may be deleted after the nitride semiconductor laser device structure is manufactured.

【0188】上記n型GaN基板600の製造方法にお
いて、種基板は、C面サファイア、M面サファイア、A
面サファイア、R面サファイア、GaAs、ZnO、M
gO、スピネル、Geの何れかを用いれば良い。低温バ
ッファ層15は、450℃から600℃の成長温度で形
成した低温GaNバッファ層、低温AlNバッファ層、
低温AlxGa1-xNバッファ層(0<x<1)、低温I
yGa1-yNバッファ層(0<y≦1)の何れかを用い
れば良い。誘電体膜30は、SiO2膜、SiNx膜、T
iO2膜、Al23膜の何れかであれば良い。n型Ga
N膜20は、n型AlzGa1-zN膜(0<z<1)で有
っても良い。塩素ド−ピングされたn型GaN厚膜40
は、塩素ド−ピングされたn型AlwGa1-wN厚膜(0
<w≦1)であっても良い。塩素濃度は上記実施の形態
と同様に1×1014/cm3以上ド−ピングされていれ
ば良く、厚膜は50μm以上あれば良い。
In the method for manufacturing the n-type GaN substrate 600, the seed substrate is a C-plane sapphire, an M-plane sapphire,
Plane sapphire, R plane sapphire, GaAs, ZnO, M
Any of gO, spinel, and Ge may be used. The low-temperature buffer layer 15 includes a low-temperature GaN buffer layer, a low-temperature AlN buffer layer formed at a growth temperature of 450 ° C. to 600 ° C.,
Low temperature Al x Ga 1 -xN buffer layer (0 <x <1), low temperature I
Any of the n y Ga 1-y N buffer layers (0 <y ≦ 1) may be used. The dielectric film 30 is made of SiO 2 film, SiN x film, T
Any of an iO 2 film and an Al 2 O 3 film may be used. n-type Ga
The N film 20 may be an n-type Al z Ga 1 -z N film (0 <z <1). Chlorine-doped n-type GaN thick film 40
Is a chlorine-doped n-type Al w Ga 1 -w N thick film (0
<W ≦ 1). The chlorine concentration may be 1 × 10 14 / cm 3 or more as in the above embodiment, and the thickness of the thick film may be 50 μm or more.

【0189】上記n型GaN基板600の製造方法にお
いて、特に、種基板がSiの場合は以下のようにして製
造する。
In the method of manufacturing the n-type GaN substrate 600, particularly when the seed substrate is Si, the manufacturing is performed as follows.

【0190】まず、MOCVD法でSi種基板10(厚
み400μm)上に厚み1μmのn型AlGaN膜20
を積層し、MOCVD装置から取り出す。ただし、図8
に示した低温バッファ層15は、積層しない方がよい。
また、本発明者らの知見によると、前記n型AlGaN
膜20は、少なくとも1000℃以上の高い温度で成長
し、少なくともAlを含む窒化物半導体膜でなければな
らなかった。前記条件以外だと、Si種基板上に窒化物
半導体が膜成長しなかった。次に、上記製造方法と同様
に、誘電体膜30を形成し、リソグラフィ−技術によ
り、ストライプ状に加工する。続いて、HVPE装置に
前記ウエハーをセットし、塩素とSiをド−ピングしな
がら、n型GaN厚膜40を形成する。塩素濃度は上記
実施の形態と同様に1×1014/cm3以上ド−ピング
されていれば良く、厚膜は50μm以上あれば良い。上
記製造方法と同様の方法を必要とする種基板は、6H−
SiC種基板、4H−SiC種基板、3C−SiC種基
板である。
First, a 1 μm thick n-type AlGaN film 20 is formed on a Si seed substrate 10 (400 μm thick) by MOCVD.
Are stacked and removed from the MOCVD apparatus. However, FIG.
It is better not to stack the low-temperature buffer layer 15 shown in FIG.
According to the findings of the present inventors, the n-type AlGaN
The film 20 must be a nitride semiconductor film grown at a high temperature of at least 1000 ° C. and containing at least Al. Except for the above conditions, the nitride semiconductor did not grow on the Si seed substrate. Next, a dielectric film 30 is formed and processed into a stripe shape by lithography in the same manner as in the above manufacturing method. Subsequently, the wafer is set in an HVPE apparatus, and an n-type GaN thick film 40 is formed while doping chlorine and Si. The chlorine concentration may be 1 × 10 14 / cm 3 or more as in the above embodiment, and the thickness of the thick film may be 50 μm or more. The seed substrate requiring the same method as the above manufacturing method is 6H-
They are a SiC seed substrate, a 4H-SiC seed substrate, and a 3C-SiC seed substrate.

【0191】次に、上記n型GaN基板600を用い
て、窒化物半導体レ−ザ素子の製造方法について説明す
る。
Next, a method for manufacturing a nitride semiconductor laser device using the n-type GaN substrate 600 will be described.

【0192】図9は、窒化物半導体レ−ザ構造を示して
おり、n型GaN基板600、n型GaNバッファ層6
01、n型Al0.1Ga0.9Nクラッド層602、n型G
aN光ガイド層603、活性層604、p型Al0.2
0.8Nキャリアブロック層605、p型GaN光ガイ
ド層606、p型Al0.1Ga0.9Nクラッド層607、
p型GaNコンタクト層608から構成されている。
FIG. 9 shows a nitride semiconductor laser structure, in which an n-type GaN substrate 600 and an n-type GaN buffer layer 6 are formed.
01, n-type Al 0.1 Ga 0.9 N cladding layer 602, n-type G
aN light guide layer 603, active layer 604, p-type Al 0.2 G
a 0.8 N carrier block layer 605, p-type GaN light guide layer 606, p-type Al 0.1 Ga 0.9 N cladding layer 607,
It is composed of a p-type GaN contact layer 608.

【0193】次に、MOCVD装置に、前記n型GaN
基板600をセットし、1050℃の成長温度でn型G
aNバッファ層601を1μm形成した。このn型Ga
Nバッファ層601は、種基板10からn型GaN基板
600を剥ぎ取るときに生じた、n型GaN基板600
の表面歪みの緩和、表面モフォロジ−や表面凹凸の改善
(平坦化)を目的に設けた層であり、無くても構わな
い。しかしながら、n型GaN厚膜40に塩素をド−ピ
ングしている場合は、表面モフォロジ−が悪化する傾向
にあるため、本実施の形態のようにn型GaNバッファ
層601を設けた方が好ましい。また、n型GaNバッ
ファ層601は、n型AlxGa1-xNバッファ層(0<
x≦0.3)であっても良い。
Next, the n-type GaN was placed in a MOCVD apparatus.
The substrate 600 is set, and n-type G is grown at a growth temperature of 1050 ° C.
The aN buffer layer 601 was formed to 1 μm. This n-type Ga
The N buffer layer 601 is formed when the n-type GaN substrate 600 is peeled off from the seed substrate 10.
This layer is provided for the purpose of alleviating the surface distortion, improving the surface morphology and the surface unevenness (flattening), and may be omitted. However, when chlorine is doped into the n-type GaN thick film 40, the surface morphology tends to deteriorate, so that it is preferable to provide the n-type GaN buffer layer 601 as in the present embodiment. . Further, the n-type GaN buffer layer 601 is an n-type Al x Ga 1-x N buffer layer (0 <
x ≦ 0.3).

【0194】次に、1μmの厚さのn型Al0.1Ga0.9
Nクラッド層602を成長する。さらに、厚さ0.1μ
mのn型GaN光ガイド層603を成長する。n型Ga
N光ガイド層603成長後、基板の温度を700℃〜8
00℃程度に下げ、複数の、厚さ4nmのIn0.15Ga
0.85N井戸層と厚さ10nmのIn0.02Ga0.98N障壁
層より構成される活性層604(多重量子井戸構造。本
実施の形態の活性層は、3周期の障壁層と井戸層を形成
し、その後、障壁層を成長している。)を成長する。そ
の際、Siをド−ピングしてもよいし、ド−ピングしな
くてもよい。次に、基板温度を再び1050℃まで昇温
して、20nmの厚みのp型Al0.2Ga0.8Nよりなる
キャリアブロック層605を成長する。この際、Mgを
ド−ピングしても良いし、ド−ピングしなくても良い。
また、該キャリアブロック層がなくても特に大きな支障
は生じない。
Next, a 1 μm thick n-type Al 0.1 Ga 0.9
A N cladding layer 602 is grown. Furthermore, thickness 0.1μ
An n-type GaN light guide layer 603 of m is grown. n-type Ga
After growing the N light guide layer 603, the temperature of the substrate is set to 700 ° C. to 8
The temperature is lowered to about 00 ° C., and a plurality of 4 nm thick In 0.15 Ga
An active layer 604 (a multiple quantum well structure) composed of a 0.85 N well layer and a 10 nm-thick In 0.02 Ga 0.98 N barrier layer. The active layer of this embodiment forms a barrier layer and a well layer having three periods, Thereafter, a barrier layer is grown.). At this time, doping of Si may or may not be performed. Next, the substrate temperature is raised again to 1050 ° C., and a carrier block layer 605 made of p-type Al 0.2 Ga 0.8 N having a thickness of 20 nm is grown. At this time, Mg may or may not be doped.
In addition, even if the carrier block layer is not provided, no particular trouble occurs.

【0195】その後、Mgをド−ピングしながら0.1
μmの厚さのp型GaN光ガイド層606を成長する。
更に、Mgをド−ピングしながら0.5μmの厚さのp
型Al0.1Ga0.9Nよりなるクラッド層607を成長す
る。最後に、Mgをド−ピングしながら0.1μmの厚
みのp型GaNよりなるコンタクト層608を成長し
た。
Thereafter, while doping with Mg, 0.1
A p-type GaN optical guide layer 606 having a thickness of μm is grown.
Further, while doping with Mg, a 0.5 μm thick p
A cladding layer 607 of type Al 0.1 Ga 0.9 N is grown. Finally, a contact layer 608 made of p-type GaN having a thickness of 0.1 μm was grown while doping Mg.

【0196】この様にして、結晶成長した後、MOCV
D装置のリアクタ−内を全窒素キャリアガスとNH3
変えて、60℃/分で温度を降下させた。基板温度が8
50℃に達した時点で、NH3の供給量を停止して、5
分間、前記基板温度で待機してから、室温まで降下させ
た。上記基板の保持温度は650℃から900℃の間が
好ましく、待機時間は、3分以上15分以下が好ましか
った。また、降下温度の到達速度は、30℃/分以上が
好ましい。このようにして作製された成長膜をラマン測
定によって評価した結果、前記手法により、従来、利用
されているp型化アニ−ルを行わなくとも、成長後すで
にp型化の特性を示していた。また、p型電極形成によ
るコンタクト抵抗も低減していた。
After crystal growth in this manner, MOCV
The inside of the reactor of the D apparatus was changed to total nitrogen carrier gas and NH 3 , and the temperature was lowered at 60 ° C./min. Substrate temperature is 8
When the temperature reaches 50 ° C., the supply of NH 3 is stopped and
After waiting at the substrate temperature for a minute, the temperature was lowered to room temperature. The holding temperature of the substrate was preferably between 650 ° C. and 900 ° C., and the standby time was preferably between 3 minutes and 15 minutes. Further, the reaching speed of the temperature drop is preferably 30 ° C./min or more. As a result of evaluating the grown film thus manufactured by Raman measurement, it was found that the p-type characteristics were already exhibited after the growth by the above-described method without performing the conventionally used p-type annealing. . Further, the contact resistance due to the formation of the p-type electrode was also reduced.

【0197】SIMS(secondary ion mass spectrosc
opy)測定を行った結果、残留水素濃度がp型GaNコ
ンタクト層608最表面近傍で3×1018/cm3以下
であった。発明者らによる実験によると、成長膜を形成
後、NH3雰囲気中で基板温度を室温まで降下させたと
き、残留水素濃度が成長膜最表面近傍で高かったことか
ら、成長膜最表面近傍の残留水素濃度は、成長終了後の
NH3雰囲気が原因であると考えられる。この残留水素
は、p型化不純物であるMgの活性化を妨げることが知
られている。前記残留水素濃度は、5×1019/cm3
以下が好ましい。
SIMS (secondary ion mass spectrosc)
opy) As a result, the residual hydrogen concentration was 3 × 10 18 / cm 3 or less near the outermost surface of the p-type GaN contact layer 608. According to an experiment by the inventors, when the substrate temperature was lowered to room temperature in an NH 3 atmosphere after forming the grown film, the residual hydrogen concentration was high near the outermost surface of the grown film, so that It is considered that the residual hydrogen concentration is caused by the NH 3 atmosphere after the growth is completed. It is known that this residual hydrogen prevents activation of Mg which is a p-type impurity. The residual hydrogen concentration is 5 × 10 19 / cm 3
The following is preferred.

【0198】この様にp型GaNコンタクト層608成
長後に、キャリアガスをN2で置換し、NH3の供給量を
停止して所定の時間、成長温度を保持することによっ
て、p型化を促し、成長膜最表面近傍の残留水素濃度を
下げ、コンタクト抵抗を低減できた。また、p型電極形
成によるコンタクト抵抗をさらに低減する方法として、
成長膜最表面(p型層の最表面)近傍をエッチングによ
り除去し、その除去面にp型電極を形成すると良い。成
長膜最表面(p型層の最表面)を除去する層厚は、10
nm以上が好ましく、特に上限値はないが、除去面近傍
の残留水素濃度が5×1019/cm3以下になることが
好ましい。
After the growth of the p-type GaN contact layer 608, the carrier gas is replaced with N 2 , the supply of NH 3 is stopped, and the growth temperature is maintained for a predetermined time, thereby promoting the p-type GaN contact layer 608. As a result, the residual hydrogen concentration near the outermost surface of the grown film was reduced, and the contact resistance was reduced. As a method of further reducing the contact resistance due to the formation of the p-type electrode,
Preferably, the vicinity of the outermost surface of the growth film (the outermost surface of the p-type layer) is removed by etching, and a p-type electrode is formed on the removed surface. The layer thickness for removing the outermost surface of the grown film (the outermost surface of the p-type layer) is 10
nm or more, and there is no particular upper limit, but it is preferable that the residual hydrogen concentration in the vicinity of the removed surface be 5 × 10 19 / cm 3 or less.

【0199】本実施の形態の活性層604は、3周期か
らなる多重量子井戸構造を作製したが、その他の周期構
造でも良く、井戸層のみの単一量子井戸構造でも良い。
活性層はInyGa1-yN(0<y≦1)から構成されて
いれば良く、所望のレ−ザ発振波長に応じてIn組成を
変化させればよい。
Although the active layer 604 of the present embodiment has a multiple quantum well structure having three periods, it may have another periodic structure or a single quantum well structure having only a well layer.
The active layer may be made of In y Ga 1-y N (0 <y ≦ 1), and the In composition may be changed according to a desired laser oscillation wavelength.

【0200】p型GaNコンタクト層608のp型不純
物濃度は、p型電極の形成位置に向かって、p型不純物
濃度を多くした方が好ましい。このことによりp型電極
形成によるコンタクト抵抗が低減する。また、p型化不
純物であるMgの活性化を妨げているp層中の残留水素
を除去するために、p型層成長中に微量の酸素を混入さ
せてもよい。
It is preferable that the p-type impurity concentration of the p-type GaN contact layer 608 be increased toward the formation position of the p-type electrode. This reduces the contact resistance due to the formation of the p-type electrode. Further, in order to remove residual hydrogen in the p-layer which prevents activation of Mg which is a p-type impurity, a trace amount of oxygen may be mixed during growth of the p-type layer.

【0201】以下に、上記窒化物半導体レ−ザ素子を形
成したウエハーのチップ分割について図10〜図12を
説明する。ここで、結晶成長側とは、基板側に対する反
対側を指すものとする。
Hereinafter, chip division of a wafer on which the nitride semiconductor laser device is formed will be described with reference to FIGS. Here, the crystal growth side refers to the side opposite to the substrate side.

【0202】まず、上記ウエハーのGaN基板側を研磨
機により研磨して、塩素ド−ピングされたGaN基板の
厚さを100μmにし、鏡面出しをする。次に、フッ酸
もしくは熱燐酸を含む硫酸からなる混合溶液で、前記ウ
エハーをエッチング処理する。このエッチング処理は、
研磨によって生じた表面歪み及び酸化膜を除去し、p
型、n型電極のコンタクト抵抗の低減と電極剥離を防止
するために行う。
First, the GaN substrate side of the above-mentioned wafer is polished by a polishing machine to make the thickness of the chlorin-doped GaN substrate 100 μm and mirror-finished. Next, the wafer is etched with a mixed solution of sulfuric acid containing hydrofluoric acid or hot phosphoric acid. This etching process
Removal of surface distortion and oxide film caused by polishing, p
This is performed to reduce the contact resistance of the mold and n-type electrodes and to prevent electrode peeling.

【0203】次に、前記ウエハーの結晶成長面をリソグ
ラフィ−技術でマスク処理し、反応性イオンエッチング
装置にセットする。ドライエッチングによって、p型A
0. 1Ga0.9Nクラッド層607をp型GaN光ガイド
層606の手前まで掘り下げて、リッジストライプ構造
を形成して(リッジ部620)、屈折率導波型レ−ザダ
イオ−ドを作製する。このとき、第A1の割り溝612
が<1−100>方向に沿って同時に形成される。リッ
ジのストライプ方向は、窒化物半導体の<1−100>
方向に形成した(図12(a))。
Next, the crystal growth surface of the wafer is subjected to mask processing by lithography technology, and is set in a reactive ion etching apparatus. P-type A by dry etching
drill down to l 0. 1 Ga 0.9 N cladding layer 607 to the front of the p-type GaN optical guide layer 606, to form a ridge stripe structure (ridge 620), a refractive index waveguide Le - Zadaio - making de . At this time, the A1th split groove 612
Are simultaneously formed along the <1-100> direction. The stripe direction of the ridge is <1-100> of the nitride semiconductor.
(FIG. 12A).

【0204】次に、SiO2絶縁膜609を蒸着し、リ
ッジ部620のp型GaNコンタクト層608の最表面
を露出させ、該露出部分(2μm幅)を被覆するよう
に、Pd(10nm)/Mo(10nm)/Au(15
0nm)を順に蒸着させてp型電極610をリソグラフ
ィ−技術でパタ−ン形成する。前記p型電極610を形
成した後、微量の酸素を導入しながら、450℃のN2
雰囲気中でアニ−ルを行った。このことにより、p型電
極形成によるコンタクト抵抗の低抵抗化が得られた。
Next, an SiO 2 insulating film 609 is deposited to expose the outermost surface of the p-type GaN contact layer 608 in the ridge portion 620, and to cover the exposed portion (2 μm width) of Pd (10 nm) / Mo (10 nm) / Au (15
0 nm) are sequentially deposited, and a p-type electrode 610 is formed in a pattern by lithography. After the formation of the p-type electrode 610, N 2 at 450 ° C. was introduced while introducing a small amount of oxygen.
Annealing was performed in an atmosphere. As a result, the contact resistance was reduced by forming the p-type electrode.

【0205】次に、実施の形態2と同様に、結晶成長側
の面に、反応性イオンエッチング法を用いて、割り溝の
底部が窒化物半導体膜とGaN基板の界面位置よりも下
方にくるように、深さ8μm、線幅10μm、ピッチ5
10μmの第A2の割り溝614を形成した(図12
(a))。前記第A2の割り溝は、リッジストライプ方向
と垂直方向の<11−20>方向に沿って形成する。
Next, as in the second embodiment, the bottom of the split groove is located below the interface position between the nitride semiconductor film and the GaN substrate on the crystal growth side surface by using the reactive ion etching method. As described above, the depth is 8 μm, the line width is 10 μm, and the pitch is 5 μm.
12 μm A2 split grooves 614 were formed (FIG. 12).
(a)). The A2 split groove is formed along the <11-20> direction perpendicular to the ridge stripe direction.

【0206】続いて、ウエハーを裏返しにして、GaN
基板側に、Ti(15nm)/Al(150nm)によ
るn型電極611を、リソグラフィ−技術でパタ−ン形
成する。パタ−ン形成するのは、GaN基板側から第A
1の割り溝612と、第A2の割り溝614の形成位置
を確認するためである。
Subsequently, the wafer was turned over and the GaN
An n-type electrode 611 of Ti (15 nm) / Al (150 nm) is formed on the substrate side by lithography. The pattern is formed by the A-th order from the GaN substrate side.
This is for confirming the formation positions of the first split groove 612 and the A2th split groove 614.

【0207】次に、結晶成長側の面に粘着シ−トを貼付
し、スクライバ−のテ−ブル上にGaN基板側を上にし
て張り付け、真空チャックで固定する。固定後、スクラ
イバ−のダイヤモンド針で第A1の割り溝612の線幅
のほぼ中央が一致するように、深さ5μm、線幅5μ
m、ピッチ300μmの条件で、<1−100>方向に
一回スクライブし、第B1の割り溝613を形成する
(図12(b))。続いて、第B1の割り溝613と垂直
方向(<11−20>方向)に、深さ5μm、線幅5μ
m、ピッチ510μmの条件で、一回スクライブし、第
B2の割り溝615を形成する(図12(b))。
Next, an adhesive sheet is stuck on the surface on the crystal growth side, stuck on the scriber table with the GaN substrate side up, and fixed with a vacuum chuck. After the fixing, the diamond needle of the scriber has a depth of 5 μm and a line width of 5 μm so that the center of the line width of the A1 split groove 612 substantially coincides.
The substrate is scribed once in the <1-100> direction under the conditions of m and a pitch of 300 μm to form a B1 split groove 613 (FIG. 12B). Subsequently, in a direction perpendicular to the B1 split groove 613 (<11-20> direction), the depth is 5 μm and the line width is 5 μm.
A single scribing is performed under the conditions of m and a pitch of 510 μm to form a B2th split groove 615 (FIG. 12B).

【0208】スクライブ後、真空チャックを解放し、ウ
エハーをテ−ブルから外し取り、ブレ−キング装置で軽
くGaN基板側から第B2の割り溝615に沿ってチッ
プ分割し、エッチングによるレ−ザ素子のミラ−端面を
得る(図10)。続いて、第B1の割り溝613の方向
に沿って上記同様に、チップ分割を行う(図11)。
After scribing, the vacuum chuck is released, the wafer is removed from the table, the chip is lightly divided along the B2 split groove 615 from the GaN substrate side by a breaking device, and the laser element is etched. (FIG. 10). Subsequently, chip division is performed in the same manner as described above along the direction of the B1 split groove 613 (FIG. 11).

【0209】このようにして、2インチφのウエハーか
らレ−ザ素子チップを多数得た。チップのミラ−端面や
切断面にクラック、チッピング等が発生しておらず、外
形不良の無い物を取り出した所、歩留まりは95%以上
であった。
In this manner, a large number of laser element chips were obtained from a 2-inch φ wafer. Cracks, chippings, etc., did not occur on the mirror end face or cut surface of the chip, and when a product having no external defect was taken out, the yield was 95% or more.

【0210】本実施の形態で得られる効果は上述実施の
形態と同様である。
[0210] The effects obtained in this embodiment are the same as those in the above-described embodiment.

【0211】レ−ザ素子のミラ−端面をエッチングで形
成する場合、本実施の形態のように、ミラ−端面形成と
チップ分割のための割り溝形成を同時に形成することが
できる。本実施の形態以外の、レ−ザ素子のチップ分割
は、実施の形態1から実施の形態10の何れかを用いれ
ば良い。また、本実施の形態では基板側から、n型層、
発光層、p型層の順に結晶成長したが、逆にp型層、発
光層、n型層の順に結晶成長させても良い。以上によ
り、窒化物半導体レ−ザ素子のミラ−端面形成とチップ
分割が歩留まり良く得ることができる。
When the mirror end face of the laser element is formed by etching, the formation of the mirror end face and the formation of the split groove for chip division can be simultaneously formed as in this embodiment. For the laser element chip division other than this embodiment, any one of the first to tenth embodiments may be used. In the present embodiment, an n-type layer,
Although the crystal is grown in the order of the light-emitting layer and the p-type layer, the crystal may be grown in the order of the p-type layer, the light-emitting layer, and the n-type layer. As described above, the formation of the mirror end face and the chip division of the nitride semiconductor laser element can be obtained with a high yield.

【0212】[0212]

【発明の効果】窒化物半導体を基板とする光を発する活
性層を含む窒化物半導体ウエハーをチップ状に分割する
際に、切断面、界面のクラック、チッピングの発生を防
止し、窒化物半導体の結晶性を損なうことなく優れた発
光性能を有する窒化物半導体チップを得ると共に、歩留
良く所望の形とサイズに切断することができる。
According to the present invention, when a nitride semiconductor wafer including a light emitting active layer having a nitride semiconductor substrate as a substrate is divided into chips, the occurrence of cracks and chipping at cut surfaces and interfaces can be prevented, and It is possible to obtain a nitride semiconductor chip having excellent light emitting performance without impairing crystallinity and to cut into a desired shape and size with a good yield.

【図面の簡単な説明】[Brief description of the drawings]

【図1】実施の形態1で示したチップ分割のための割り
溝形成の図である。
FIG. 1 is a view showing formation of a dividing groove for chip division shown in the first embodiment.

【図2】実施の形態1で示した第Aの割り溝形成(基板
側)の図である。
FIG. 2 is a diagram illustrating formation of an A-th split groove (substrate side) shown in the first embodiment.

【図3】実施の形態1で示した欠け溝の形成の一例であ
る。
FIG. 3 is an example of formation of a notched groove shown in the first embodiment.

【図4】実施の形態2で示したチップ分割のための割り
溝形成の図である。
FIG. 4 is a view showing formation of a dividing groove for chip division shown in the second embodiment.

【図5】実施の形態3で示したチップ分割のための割り
溝形成の図である。
FIG. 5 is a diagram of forming a split groove for chip division shown in the third embodiment.

【図6】実施の形態4で示したチップ分割のための割り
溝形成の図である。
FIG. 6 is a view showing formation of a dividing groove for chip division shown in the fourth embodiment.

【図7】実施の形態5で示したチップ分割のための割り
溝形成の図である。
FIG. 7 is a view showing formation of a dividing groove for chip division shown in the fifth embodiment.

【図8】実施の形態15で示したn型GaN基板の製造
方法の図である。
FIG. 8 is a view illustrating a method for manufacturing the n-type GaN substrate described in the fifteenth embodiment.

【図9】実施の形態15で示した窒化物半導体レ−ザの
構成図である。
FIG. 9 is a configuration diagram of the nitride semiconductor laser shown in the fifteenth embodiment.

【図10】実施の形態15で示した窒化物半導体レ−ザ
チップの{1−100}断面図である。
FIG. 10 is a {1-100} cross-sectional view of the nitride semiconductor laser chip shown in the fifteenth embodiment.

【図11】実施の形態15で示した窒化物半導体レ−ザ
チップの{11−20}断面図である。
FIG. 11 is a {11-20} cross-sectional view of the nitride semiconductor laser chip shown in the fifteenth embodiment;

【図12】実施の形態15で示した窒化物半導体レ−ザ
の、ウエハーの表面図と裏面図である。
FIG. 12 is a front view and a back view of a wafer of the nitride semiconductor laser shown in the fifteenth embodiment.

【符号の説明】 10 種基板 15 低温バッファ層 20 n型GaN膜 30 誘電体膜 40 塩素ド−ピングされたn型GaN厚膜 50 誘電体マスク開口部上方 51 誘電体マスク上方 100、200、300、400、500、600 n
型GaN基板 101、201、301、401、501、601 n
型GaNバッファ層 102、202、302、402、502、 n型Al
x1Ga1-x1Nクラッド層 103、203、303、403、503、604 活
性層 104、204、304、404、504、 p型Al
x2Ga1-x2Nクラッド層 105、205、305、405、505、 p型Ga
Nコンタクト層 106、206、306、406、506、611 n
型電極 107、207、307、407、507、610 p
型電極 108、208、308、408、508、 第Aの割
り溝 109、209、307、510、 第Bの割り溝 409、509 第Cの割り溝 602 n型Al0.1Ga0.9Nクラッド層 603 n型GaN光ガイド層 605 p型Al0.2Ga0.8Nキャリアブロック層 606 p型GaN光ガイド層 607 p型Al0.1Ga0.9Nクラッド層 608 p型GaNコンタクト層 609 SiO2絶縁膜 612 第A1の割り溝 613 第B1の割り溝 614 第A2の割り溝 615 第B2の割り溝 620 リッジ部
DESCRIPTION OF SYMBOLS 10 type substrate 15 low temperature buffer layer 20 n-type GaN film 30 dielectric film 40 n-type GaN thick film with chlorine doping 50 above dielectric mask opening 51 above dielectric mask 100, 200, 300 , 400, 500, 600 n
Type GaN substrate 101, 201, 301, 401, 501, 601 n
-Type GaN buffer layer 102, 202, 302, 402, 502, n-type Al
x1 Ga 1-x1 N cladding layer 103,203,303,403,503,604 active layer 104,204,304,404,504, p-type Al
x2Ga1 -x2N cladding layers 105, 205, 305, 405, 505, p-type Ga
N contact layers 106, 206, 306, 406, 506, 611 n
Mold electrode 107, 207, 307, 407, 507, 610p
Mold electrode 108, 208, 308, 408, 508, A-th split groove 109, 209, 307, 510, B-th split groove 409, 509 C-th split groove 602 n-type Al 0.1 Ga 0.9 N cladding layer 603 n -Type GaN optical guide layer 605 p-type Al 0.2 Ga 0.8 N carrier block layer 606 p-type GaN optical guide layer 607 p-type Al 0.1 Ga 0.9 N cladding layer 608 p-type GaN contact layer 609 SiO 2 insulating film 612 A1 split groove 613 B1 split groove 614 A2 split groove 615 B2 split groove 620 Ridge part

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Claims (11)

【特許請求の範囲】[Claims] 【請求項1】 窒化物半導体基板上に、p型層とn型層
によって挟まれた活性層を有する多層構造からなる窒化
物半導体層を結晶成長させたウエハーから窒化物半導体
チップを製造する方法において、 第Aの割り溝を前記ウエハーの結晶成長面に形成する工
程と、前記第Aの割り溝に対応する位置で、かつ、前記
第Aの割り溝幅よりも狭い割り溝を形成する工程とを具
備し、前記割り溝に沿って、半導体チップ分割すること
を特徴とする窒化物半導体チップの製造方法。
1. A method for manufacturing a nitride semiconductor chip from a wafer on which a nitride semiconductor layer having a multilayer structure having an active layer sandwiched between a p-type layer and an n-type layer is crystal-grown on a nitride semiconductor substrate. In the above, a step of forming an A-th split groove on a crystal growth surface of the wafer and a step of forming a split groove at a position corresponding to the A-th split groove and narrower than the A-th split groove width And dividing the semiconductor chip along the split groove.
【請求項2】 前記狭い割り溝を形成する工程が、前記
第Aの割り溝と一致する位置で、前記ウエハーの基板面
に第Bの割り溝を形成する工程であることを特徴とする
請求項1に記載の窒化物半導体チップの製造方法。
2. The method according to claim 1, wherein the step of forming the narrow split groove is a step of forming a B-th split groove on a substrate surface of the wafer at a position corresponding to the A-th split groove. Item 3. The method for manufacturing a nitride semiconductor chip according to Item 1.
【請求項3】 前記狭い割り溝を形成する工程が、前記
第Aの割り溝と一致する位置で、前記第Aの割り溝底部
中に第Cの割り溝を形成する工程であることを特徴とす
る請求項1に記載の窒化物半導体チップの製造方法。
3. The step of forming the narrow split groove is a step of forming a C-th split groove in the bottom of the A-th split groove at a position coinciding with the A-th split groove. The method for manufacturing a nitride semiconductor chip according to claim 1.
【請求項4】 前記第Aの溝を結晶成長面側から活性層
位置よりも深く形成することを特徴とする請求項2又は
3に記載の窒化物半導体チップの製造方法。
4. The method for manufacturing a nitride semiconductor chip according to claim 2, wherein the A-th groove is formed deeper than the active layer position from the crystal growth surface side.
【請求項5】 前記第Aの溝の底部に、あるいは、前記
ウエハーのエッジ部に、一対の欠け溝を形成することを
特徴とする請求項1乃至4のいずれかに記載の窒化物半
導体チップの製造方法。
5. The nitride semiconductor chip according to claim 1, wherein a pair of notches are formed at a bottom of said A-th groove or at an edge of said wafer. Manufacturing method.
【請求項6】 前記窒化物半導体基板は、少なくとも塩
素を含有していることを特徴とする請求項1乃至5のい
ずれかに記載の窒化物半導体チップの製造方法。
6. The method for manufacturing a nitride semiconductor chip according to claim 1, wherein said nitride semiconductor substrate contains at least chlorine.
【請求項7】 前記含有する塩素濃度は、1×1014
cm3であることを特徴とする請求項6に記載の窒化物
半導体チップの製造方法。
7. The concentration of chlorine contained is 1 × 10 14 /
The method for producing a nitride semiconductor chip according to claim 6, wherein the diameter is cm 3 .
【請求項8】 前記割り溝の方向が窒化物半導体の、<
11−20>方向、<1−100>方向、<0001>
方向、<0−111>方向、<01−10>方向から5
7.6°の方向、のいずれかであることを特徴とする請
求項1乃至7のいずれかに記載の窒化物半導体チップの
製造方法。
8. The method according to claim 8, wherein the direction of the dividing groove is a nitride semiconductor.
11-20> direction, <1-100> direction, <0001>
Direction, <0-111> direction, 5 from <01-10> direction
The method for manufacturing a nitride semiconductor chip according to any one of claims 1 to 7, wherein the direction is any of 7.6 °.
【請求項9】 前記窒化物半導体チップの形状が長方形
であり、前記長方形の長辺をL、短辺をSとすると、L
=<11−20>方向でS=<1−100>方向、L=
<0001>方向でS=<2−1−10>方向、L=<
01−10>方向でS=<2−1−10>方向、L=<
0001>方向でS=<01−10>方向、のいずれか
であることを特徴とする請求項1乃至8のいずれかに記
載の窒化物半導体チップの製造方法。
9. When the shape of the nitride semiconductor chip is a rectangle and the long side of the rectangle is L and the short side is S,
= <11-20> direction, S = <1-100> direction, L =
<0001> direction, S = <2-1-10> direction, L = <
01 => 10 direction, S = <2-1-10> direction, L = <
The method for manufacturing a nitride semiconductor chip according to any one of claims 1 to 8, wherein the 0001> direction is any one of S = <01-10> directions.
【請求項10】 前記窒化物半導体チップの長辺と短辺
との比(L/S)が1.01以上4以下であることを特
徴とする請求項9に記載の窒化物半導体チップの製造方
法。
10. The manufacture of a nitride semiconductor chip according to claim 9, wherein a ratio (L / S) of a long side and a short side of the nitride semiconductor chip is 1.01 or more and 4 or less. Method.
【請求項11】 前記窒化物半導体基板が、GaN基板
であることを特徴とする請求項1乃至10のいずれかに
記載の窒化物半導体チップの製造方法。
11. The method for manufacturing a nitride semiconductor chip according to claim 1, wherein said nitride semiconductor substrate is a GaN substrate.
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Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006718A (en) * 2002-03-26 2004-01-08 Sanyo Electric Co Ltd Nitride group semiconductor element and manufacturing method thereof
WO2004086579A1 (en) * 2003-03-25 2004-10-07 Matsushita Electric Industrial Co., Ltd. Nitride semiconductor device and its manufacturing method
WO2004086580A1 (en) * 2003-03-26 2004-10-07 Nec Corporation Semiconductor laser and method for manufacturing same
JP2005252245A (en) * 2004-02-03 2005-09-15 Showa Denko Kk Gallium nitride-based compound semiconductor wafer
JP2005268769A (en) * 2004-02-20 2005-09-29 Nichia Chem Ind Ltd Nitride semiconductor element, method of manufacturing nitride semiconductor substrate and method of manufacturing the nitride semiconductor element
JP2006049871A (en) * 2004-07-08 2006-02-16 Sharp Corp Nitride-based compound semiconductor light-emitting device and method of manufacturing the same
JP2006510232A (en) * 2002-07-19 2006-03-23 クリー インコーポレイテッド Trench cut type light emitting diode and method of manufacturing the same
JP2006344995A (en) * 2002-03-26 2006-12-21 Sanyo Electric Co Ltd Nitride-based semiconductor device and its manufacturing method
JP2007036266A (en) * 2002-03-26 2007-02-08 Sanyo Electric Co Ltd Nitride based semiconductor element and method for manufacturing the same
WO2008016019A1 (en) * 2006-07-31 2008-02-07 Sanyo Electric Co., Ltd. Semiconductor laser device and its manufacturing method
JP2008160167A (en) * 2002-03-26 2008-07-10 Sanyo Electric Co Ltd Nitride-based semiconductor element
JP2009071162A (en) * 2007-09-14 2009-04-02 Rohm Co Ltd Semiconductor device and method of manufacturing semiconductor device
JP2009105466A (en) * 2009-02-16 2009-05-14 Sharp Corp Nitride semiconductor wafer, and method for manufacturing of nitride semiconductor element
US7537944B2 (en) 2003-11-04 2009-05-26 Showa Denko K.K. Method for manufacturing p-type group III nitride semiconductor, and group III nitride semiconductor light-emitting device
JP2010518625A (en) * 2007-02-12 2010-05-27 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア Cleaved facet (Ga, Al, In) N edge emitting laser diode grown on semipolar {11-2n} bulk gallium nitride substrate
JP2010225756A (en) * 2009-03-23 2010-10-07 Stanley Electric Co Ltd Method for manufacturing semiconductor device
US7897992B2 (en) 2006-05-19 2011-03-01 Bridgelux, Inc. Low optical loss electrode structures for LEDs
US8030677B2 (en) 2006-07-31 2011-10-04 Panasonic Corporation Semiconductor light emitting element and method for manufacturing same
KR101092638B1 (en) 2010-11-10 2011-12-13 알티반도체 주식회사 Ceramic led board and method of manufacturing led with the same
US8080879B2 (en) 2006-05-19 2011-12-20 Bridgelux, Inc. Electrode structures for LEDs with increased active area
JP2012028444A (en) * 2010-07-21 2012-02-09 Mitsubishi Chemicals Corp Semiconductor element and manufacturing method thereof
US8198639B2 (en) * 2007-09-03 2012-06-12 Rohm Co., Ltd. Method of manufacturing light emitting device with a pair of ridge protection electrodes
JP2012174858A (en) * 2011-02-21 2012-09-10 Sumitomo Electric Ind Ltd Manufacturing method for protective film of semiconductor laser element
JP2013062372A (en) * 2011-09-13 2013-04-04 Fukuoka Univ Device wafer and method for cutting device wafer
JP2013093619A (en) * 2013-02-05 2013-05-16 Sharp Corp Nitride semiconductor wafer
US8502239B2 (en) 2003-05-13 2013-08-06 Bridgelux, Inc. High power allngan based multi-chip light emitting diode
JP2015226018A (en) * 2014-05-29 2015-12-14 Tdk株式会社 Individualization method of electronic device
TWI664747B (en) * 2017-03-27 2019-07-01 英屬開曼群島商錼創科技股份有限公司 Patterned substrate and light emitting diode wafer
WO2020019326A1 (en) * 2018-07-27 2020-01-30 天津三安光电有限公司 Semiconductor luminous element
WO2020066408A1 (en) * 2018-09-26 2020-04-02 三星ダイヤモンド工業株式会社 Method of severing substrate provided with metal film
WO2021166821A1 (en) * 2020-02-21 2021-08-26 ソニーセミコンダクタソリューションズ株式会社 Light-emitting element
JP2022102918A (en) * 2020-12-25 2022-07-07 豊田合成株式会社 Semiconductor device and method for manufacturing semiconductor device

Cited By (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006718A (en) * 2002-03-26 2004-01-08 Sanyo Electric Co Ltd Nitride group semiconductor element and manufacturing method thereof
JP2008160167A (en) * 2002-03-26 2008-07-10 Sanyo Electric Co Ltd Nitride-based semiconductor element
JP2008211228A (en) * 2002-03-26 2008-09-11 Sanyo Electric Co Ltd Manufacturing method for nitride semiconductor device
US7655484B2 (en) 2002-03-26 2010-02-02 Sanyo Electric Co., Ltd. Nitride-based semiconductor device and method of fabricating the same
US7629623B2 (en) 2002-03-26 2009-12-08 Sanyo Electric Co., Ltd. Nitride-based semiconductor device and method of fabricating the same
JP2006344995A (en) * 2002-03-26 2006-12-21 Sanyo Electric Co Ltd Nitride-based semiconductor device and its manufacturing method
JP2007036266A (en) * 2002-03-26 2007-02-08 Sanyo Electric Co Ltd Nitride based semiconductor element and method for manufacturing the same
EP1523768B1 (en) * 2002-07-19 2017-04-12 Cree, Inc. Method of forming semiconductor devices
JP2006510232A (en) * 2002-07-19 2006-03-23 クリー インコーポレイテッド Trench cut type light emitting diode and method of manufacturing the same
US8198637B2 (en) 2003-03-25 2012-06-12 Panasonic Corporation Nitride semiconductor laser and method for fabricating the same
CN100349341C (en) * 2003-03-25 2007-11-14 松下电器产业株式会社 Nitride semiconductor device and its manufacturing method
US7338827B2 (en) 2003-03-25 2008-03-04 Matsushita Electric Industrial Co., Ltd. Nitride semiconductor laser and method for fabricating the same
WO2004086579A1 (en) * 2003-03-25 2004-10-07 Matsushita Electric Industrial Co., Ltd. Nitride semiconductor device and its manufacturing method
WO2004086580A1 (en) * 2003-03-26 2004-10-07 Nec Corporation Semiconductor laser and method for manufacturing same
US9006765B2 (en) 2003-05-13 2015-04-14 Bridelux, Inc. Multi-chip LED diode apparatus
US8502239B2 (en) 2003-05-13 2013-08-06 Bridgelux, Inc. High power allngan based multi-chip light emitting diode
US7537944B2 (en) 2003-11-04 2009-05-26 Showa Denko K.K. Method for manufacturing p-type group III nitride semiconductor, and group III nitride semiconductor light-emitting device
JP2005252245A (en) * 2004-02-03 2005-09-15 Showa Denko Kk Gallium nitride-based compound semiconductor wafer
JP2005268769A (en) * 2004-02-20 2005-09-29 Nichia Chem Ind Ltd Nitride semiconductor element, method of manufacturing nitride semiconductor substrate and method of manufacturing the nitride semiconductor element
JP4597796B2 (en) * 2004-07-08 2010-12-15 シャープ株式会社 Nitride-based compound semiconductor light-emitting device and method for manufacturing the same
JP2006049871A (en) * 2004-07-08 2006-02-16 Sharp Corp Nitride-based compound semiconductor light-emitting device and method of manufacturing the same
US10199543B2 (en) 2006-05-19 2019-02-05 Bridgelux, Inc. LEDs with efficient electrode structures
US8115226B2 (en) 2006-05-19 2012-02-14 Bridgelux, Inc. Low optical loss electrode structures for LEDs
US7897992B2 (en) 2006-05-19 2011-03-01 Bridgelux, Inc. Low optical loss electrode structures for LEDs
US8026524B2 (en) 2006-05-19 2011-09-27 Bridgelux, Inc. LEDs with low optical loss electrode structures
US9099613B2 (en) 2006-05-19 2015-08-04 Bridgelux, Inc. LEDs with efficient electrode structures
US10741726B2 (en) 2006-05-19 2020-08-11 Bridgelux Inc. LEDs with efficient electrode structures
US8080879B2 (en) 2006-05-19 2011-12-20 Bridgelux, Inc. Electrode structures for LEDs with increased active area
US9356194B2 (en) 2006-05-19 2016-05-31 Bridgelux, Inc. LEDs with efficient electrode structures
US8114690B2 (en) 2006-05-19 2012-02-14 Bridgelux, Inc. Methods of low loss electrode structures for LEDs
USRE46058E1 (en) 2006-05-19 2016-07-05 Kabushiki Kaisha Toshiba Electrode structures for LEDs with increased active area
US8124433B2 (en) 2006-05-19 2012-02-28 Bridgelux, Inc. Low optical loss electrode structures for LEDs
US9627589B2 (en) 2006-05-19 2017-04-18 Bridgelux, Inc. LEDs with efficient electrode structures
US8222670B2 (en) 2006-07-31 2012-07-17 Panasonic Corporation Semiconductor light emitting element and method for manufacturing same
JP2008060555A (en) * 2006-07-31 2008-03-13 Sanyo Electric Co Ltd Semiconductor laser device and manufacturing method therefor
WO2008016019A1 (en) * 2006-07-31 2008-02-07 Sanyo Electric Co., Ltd. Semiconductor laser device and its manufacturing method
US8030677B2 (en) 2006-07-31 2011-10-04 Panasonic Corporation Semiconductor light emitting element and method for manufacturing same
JP2010518625A (en) * 2007-02-12 2010-05-27 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア Cleaved facet (Ga, Al, In) N edge emitting laser diode grown on semipolar {11-2n} bulk gallium nitride substrate
JP2013211587A (en) * 2007-02-12 2013-10-10 Regents Of The Univ Of California CLEAVED FACET (Ga,Al,In)N EDGE-EMITTING LASER DIODES GROWN ON SEMIPOLAR {11-2N} BULK GALLIUM NITRIDE SUBSTRATES
US8541869B2 (en) 2007-02-12 2013-09-24 The Regents Of The University Of California Cleaved facet (Ga,Al,In)N edge-emitting laser diodes grown on semipolar bulk gallium nitride substrates
US8198639B2 (en) * 2007-09-03 2012-06-12 Rohm Co., Ltd. Method of manufacturing light emitting device with a pair of ridge protection electrodes
JP2009071162A (en) * 2007-09-14 2009-04-02 Rohm Co Ltd Semiconductor device and method of manufacturing semiconductor device
JP2009105466A (en) * 2009-02-16 2009-05-14 Sharp Corp Nitride semiconductor wafer, and method for manufacturing of nitride semiconductor element
JP2010225756A (en) * 2009-03-23 2010-10-07 Stanley Electric Co Ltd Method for manufacturing semiconductor device
JP2012028444A (en) * 2010-07-21 2012-02-09 Mitsubishi Chemicals Corp Semiconductor element and manufacturing method thereof
KR101092638B1 (en) 2010-11-10 2011-12-13 알티반도체 주식회사 Ceramic led board and method of manufacturing led with the same
JP2012174858A (en) * 2011-02-21 2012-09-10 Sumitomo Electric Ind Ltd Manufacturing method for protective film of semiconductor laser element
JP2013062372A (en) * 2011-09-13 2013-04-04 Fukuoka Univ Device wafer and method for cutting device wafer
JP2013093619A (en) * 2013-02-05 2013-05-16 Sharp Corp Nitride semiconductor wafer
JP2015226018A (en) * 2014-05-29 2015-12-14 Tdk株式会社 Individualization method of electronic device
TWI664747B (en) * 2017-03-27 2019-07-01 英屬開曼群島商錼創科技股份有限公司 Patterned substrate and light emitting diode wafer
US10411159B2 (en) 2017-03-27 2019-09-10 PlayNitride Inc. Patterned substrate and light emitting diode wafer
WO2020019326A1 (en) * 2018-07-27 2020-01-30 天津三安光电有限公司 Semiconductor luminous element
WO2020066408A1 (en) * 2018-09-26 2020-04-02 三星ダイヤモンド工業株式会社 Method of severing substrate provided with metal film
CN112740365A (en) * 2018-09-26 2021-04-30 三星钻石工业股份有限公司 Breaking method of substrate with metal film
KR20210048530A (en) * 2018-09-26 2021-05-03 미쓰보시 다이야몬도 고교 가부시키가이샤 Method of dividing a substrate with a metal film
JPWO2020066408A1 (en) * 2018-09-26 2021-09-09 三星ダイヤモンド工業株式会社 How to divide a substrate with a metal film
KR102557292B1 (en) * 2018-09-26 2023-07-18 미쓰보시 다이야몬도 고교 가부시키가이샤 Parting method of board with metal film
TWI820177B (en) * 2018-09-26 2023-11-01 日商三星鑽石工業股份有限公司 Method for dividing substrates with metal films
CN112740365B (en) * 2018-09-26 2024-01-09 三星钻石工业股份有限公司 Breaking method of substrate with metal film
JP7418013B2 (en) 2018-09-26 2024-01-19 三星ダイヤモンド工業株式会社 How to divide a substrate with metal film
WO2021166821A1 (en) * 2020-02-21 2021-08-26 ソニーセミコンダクタソリューションズ株式会社 Light-emitting element
JP2022102918A (en) * 2020-12-25 2022-07-07 豊田合成株式会社 Semiconductor device and method for manufacturing semiconductor device
JP7456376B2 (en) 2020-12-25 2024-03-27 豊田合成株式会社 Semiconductor device and semiconductor device manufacturing method

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