JP7456376B2 - Semiconductor device and semiconductor device manufacturing method - Google Patents
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Description
本発明は、半導体装置の製造方法に関するものであり、特にチップに分割する方法に関するものである。 The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of dividing the semiconductor device into chips.
半導体装置の作製では、基板上に素子構造を形成した後、ウェハを各チップに分離する工程が必要となる。 2. Description of the Related Art In manufacturing a semiconductor device, a step of forming an element structure on a substrate and then separating the wafer into chips is required.
特許文献１には、サファイア基板上にIII 族窒化物半導体層を有したウェハをチップ分離する方法が記載されている。詳細には、エッチングによってIII 族窒化物半導体層を除去して第１の割り溝を線状に形成し、その第１の割り溝の上からスクライブによってサファイア基板に達する以上の深さ、かつ第１の割り溝よりも狭い幅で第２の割り溝を線状に形成し、その後に第２の割り溝に沿ってウェハを分割することが記載されている。 Patent Document 1 describes a method of separating into chips a wafer having a group III nitride semiconductor layer on a sapphire substrate. Specifically, the group III nitride semiconductor layer is removed by etching to form a first groove in a linear shape, and the first groove is scribed to a depth exceeding the sapphire substrate by scribing from above the first groove. It is described that a second groove is formed linearly with a width narrower than the first groove, and then the wafer is divided along the second groove.
特許文献２には、ＳｉＣ基板上にＳｉＣ層を有し、ＳｉＣ基板裏面に電極を有したウェハをチップ分離してショットキーダイオードなどの素子を作製することが記載されている。ここでチップ分離は、ＳｉＣ層からＳｉＣ基板まで至る溝を設け、その溝に沿って分割することが記載されている。 Patent Document 2 describes that a wafer having a SiC layer on a SiC substrate and an electrode on the back surface of the SiC substrate is separated into chips to produce elements such as Schottky diodes. It is described here that chip separation is performed by providing a groove extending from the SiC layer to the SiC substrate and dividing the chip along the groove.
しかし、ＧａＮ基板上にIII 族窒化物半導体層を有し、ＧａＮ基板裏面の全面に裏面電極を有したウェハについて、特許文献１、２の方法でチップ分離をすると、裏面電極が割れない場合があり、ウェハを押圧して裏面電極を分割する作業が必要であった。その押圧の際、隣接するチップ同士が干渉し、素子領域に割れや欠けが発生してしまう問題があった。素子領域の割れや欠けは、ｐｎ接合界面にかかってしまう可能性が高く、リーク不良となる可能性が高かった。 However, when chips are separated using the methods described in Patent Documents 1 and 2 for a wafer that has a group III nitride semiconductor layer on a GaN substrate and has a back electrode on the entire back surface of the GaN substrate, the back electrode may not be broken. However, it was necessary to press the wafer and separate the back electrodes. During this pressing, there was a problem in that adjacent chips interfered with each other, resulting in cracks or chips in the element area. Cracks and chips in the element region are highly likely to reach the pn junction interface, and are highly likely to cause leakage defects.
そこで本発明の目的は、III 族窒化物半導体からなる基板上にIII 族窒化物半導体層を有し、基板裏面の全面に裏面電極を有したウェハのチップ分離において、素子領域の割れや欠けを抑制することである。 Therefore, an object of the present invention is to prevent cracks and chips in the element area during chip separation of a wafer that has a group III nitride semiconductor layer on a substrate made of a group III nitride semiconductor and has a back electrode on the entire back surface of the substrate. It is to suppress.
本発明は、III族窒化物半導体からなる基板上にIII族窒化物半導体からなる半導体層を有し、基板の裏面に裏面電極を有したウェハをチップ分離する工程を有した半導体装置の製造方法において、裏面電極の厚さは１μｍ以上であり、チップ分離を予定しているラインに沿って半導体層の表面に第１の割り溝を形成する工程と、第１の割り溝の底面に、第１の割り溝よりも幅の狭い第２の割り溝を形成する第２の割り溝形成工程と、ブレーキングによって基板および半導体層をチップごとに分割する基板分割工程と、第１の割り溝に沿って半導体層側から押圧することにより裏面電極をチップごとに分割する裏面電極分割工程と、を有し、第１の割り溝の深さは、４μｍ以上８μｍ以下とし、第１の割り溝の幅は、８０μｍ以上１００μｍ以下とし、第２の割り溝の深さは、０．２μｍ以上０．５μｍ以下とし、第１の割り溝形成領域における半導体層と基板の厚さの合計は、３２４μｍ以下とする、ことを特徴とする半導体装置の製造方法である。 The present invention provides a method for manufacturing a semiconductor device, which includes a step of separating into chips a wafer that has a semiconductor layer made of a group III nitride semiconductor on a substrate made of a group III nitride semiconductor and has a back electrode on the back surface of the substrate. In the step, the thickness of the back electrode is 1 μm or more, and a step of forming a first groove on the surface of the semiconductor layer along the line where chip separation is planned, and a step of forming a first groove on the bottom surface of the first groove. a second groove forming step in which a second groove narrower than the first groove is formed; a substrate dividing step in which the substrate and the semiconductor layer are divided into chips by braking; a back electrode dividing step of dividing the back electrode into chips by pressing along the semiconductor layer from the semiconductor layer side; the depth of the first dividing groove is 4 μm or more and 8 μm or less ; The width is 80 μm or more and 100 μm or less, the depth of the second groove is 0.2 μm or more and 0.5 μm or less, and the total thickness of the semiconductor layer and the substrate in the first groove formation region is 324 μm or less. A method for manufacturing a semiconductor device, characterized in that:
また、本発明は、III族窒化物半導体からなる基板上にIII族窒化物半導体からなる半導体層を有し、前記基板の裏面に裏面電極を有したウェハをチップ分離する工程を有した半導体装置の製造方法において、チップ分離を予定しているラインに沿って前記半導体層の表面に第１の割り溝を形成する工程と、前記第１の割り溝の底面に、前記第１の割り溝よりも幅の狭い第２の割り溝を形成する第２の割り溝形成工程と、ブレーキングによって前記基板および前記半導体層を前記チップごとに分割する基板分割工程と、前記第１の割り溝に沿って前記半導体層側から押圧することにより前記裏面電極を前記チップごとに分割する裏面電極分割工程と、を有し、前記半導体層は、複数のｐｎ接合界面を有し、前記第１の割り溝は、複数の前記ｐｎ接合界面のうち最も深い前記ｐｎ接合界面よりも深くする、半導体装置の製造方法である。 The present invention also provides a method for manufacturing a semiconductor device, comprising a step of separating into chips a wafer having a semiconductor layer made of a Group III nitride semiconductor on a substrate made of a Group III nitride semiconductor and having a back surface electrode on a back surface of the substrate, the method comprising the steps of: forming first cracking grooves on a surface of the semiconductor layer along lines along which chip separation is planned; forming second cracking grooves on bottom surfaces of the first cracking grooves, the second cracking grooves being narrower than the first cracking grooves; a substrate dividing step of dividing the substrate and the semiconductor layer into chips by breaking; and a back surface electrode dividing step of dividing the back surface electrode into chips by pressing from the semiconductor layer side along the first cracking grooves, wherein the semiconductor layer has a plurality of pn junction interfaces, and the first cracking grooves are made deeper than the deepest pn junction interface among the plurality of pn junction interfaces.
本発明の半導体装置の製造方法において、半導体層がｐｎ接合界面を有する場合、第１の割り溝は、ｐｎ接合界面よりも深くするとよい。 In the method for manufacturing a semiconductor device of the present invention, when the semiconductor layer has a pn junction interface, the first groove is preferably deeper than the pn junction interface.
第１の割り溝の深さは、５μｍ以上とすることが好ましい。 The depth of the first groove is preferably 5 μm or more.
また、第１の割り溝形成領域における半導体層と基板の厚さの合計は、３２４μｍ以下とすることが好ましい。 In addition, it is preferable that the total thickness of the semiconductor layer and the substrate in the first groove formation region is 324 μm or less.
第１の割り溝の幅は、８０μｍ以上とすることが好ましい。 The width of the first groove is preferably 80 μm or more.
裏面電極の厚さは、１μｍ以上であることが好ましい。 The thickness of the back electrode is preferably 1 μm or more.
第２の割り溝の深さは、０．２μｍ以上とすることが好ましい。 The depth of the second groove is preferably 0.2 μm or more.
また、本発明は、III 族窒化物半導体からなる基板上にIII 族窒化物半導体からなる半導体層を有し、基板の裏面に裏面電極を有した半導体装置において、半導体装置の外周に位置し、半導体層表面からの深さが１．５μｍ以上の第１の割り溝と、第１の割り溝よりも外側であって半導体装置の側端面に接して位置し、第１の割り溝の底面から所定深さの第２の割り溝と、を有することを特徴とする半導体装置である。 The present invention also provides a semiconductor device having a semiconductor layer made of a group III nitride semiconductor on a substrate made of a group III nitride semiconductor, and having a back electrode on the back surface of the substrate. A first groove having a depth of 1.5 μm or more from the surface of the semiconductor layer; A semiconductor device characterized by having a second groove having a predetermined depth.
また、本発明は、III 族窒化物半導体からなる基板上にIII 族窒化物半導体からなる半導体層を有し、基板の裏面に裏面電極を有した半導体装置において、半導体装置の外周に位置し、半導体層表面から所定深さの第１の割り溝と、第１の割り溝よりも外側であって半導体装置の側端面に接して位置し、第１の割り溝の底面から所定深さの第２の割り溝と、を有し、第１の割り溝形成領域における半導体層と基板の厚さの合計は、３２９．５μｍ以下である、ことを特徴とする半導体装置である。 The present invention also provides a semiconductor device having a semiconductor layer made of a group III nitride semiconductor on a substrate made of a group III nitride semiconductor, and having a back electrode on the back surface of the substrate. a first groove at a predetermined depth from the surface of the semiconductor layer; and a first groove at a predetermined depth from the bottom surface of the first groove, which is located outside the first groove and in contact with the side end surface of the semiconductor device. 2, and the total thickness of the semiconductor layer and the substrate in the first groove formation region is 329.5 μm or less.
本発明によれば、裏面電極を分割する押圧の際、隣接するチップ同士の干渉が抑制される。そのため、素子領域の割れや欠けを抑制することができる。 According to the present invention, interference between adjacent chips is suppressed when pressing to divide the back electrode. Therefore, cracks and chips in the element region can be suppressed.
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。 Specific examples of the present invention will be described below with reference to the drawings, but the present invention is not limited to these examples.
図１は、実施例１の半導体装置の構成を示した図である。実施例１の半導体装置は、トレンチ構造の縦型ＦＥＴであり、図１では単位セル分の構造を示している。図１のように、実施例１の半導体装置は、トレンチゲート構造の縦型ＭＩＳＦＥＴであり、基板１１０と、ドリフト層１２０と、ボディ層１３０と、ソースコンタクト層１４０と、トレンチＴ１と、リセスＲ１と、ゲート絶縁膜Ｆ１と、ゲート電極Ｇ１と、ソース電極Ｓ１と、ボディ電極Ｂ１と、ドレイン電極Ｄ１と、保護膜１５０を有している。以下、ドリフト層１２０、ボディ層１３０、ソースコンタクト層１４０をまとめて半導体層１８０と呼ぶことがある。 FIG. 1 is a diagram showing the configuration of a semiconductor device of Example 1. The semiconductor device of Example 1 is a vertical FET with a trench structure, and FIG. 1 shows the structure of a unit cell. As shown in FIG. 1, the semiconductor device of Example 1 is a vertical MISFET with a trench gate structure, and includes a substrate 110, a drift layer 120, a body layer 130, a source contact layer 140, a trench T1, and a recess R1. , a gate insulating film F1, a gate electrode G1, a source electrode S1, a body electrode B1, a drain electrode D1, and a protective film 150. Hereinafter, the drift layer 120, the body layer 130, and the source contact layer 140 may be collectively referred to as a semiconductor layer 180.
基板１１０は、Ｓｉドープのｎ－ＧａＮからなる基板である。基板１１０のＳｉ濃度は１×１０17～１×１０20／ｃｍ3 であり、たとえば１×１０18／ｃｍ3 である。基板１１０の厚さは、たとえば３２０μｍである。基板１１０の厚さを３５０μｍ以下とすることで、チップ分離を容易にしている。 The substrate 110 is a substrate made of Si-doped n-GaN. The Si concentration of the substrate 110 is 1×10 17 to 1×10 20 /cm 3 , for example, 1×10 18 /cm 3 . The thickness of the substrate 110 is, for example, 320 μm. By setting the thickness of the substrate 110 to 350 μm or less, chip separation is facilitated.
ドリフト層１２０は、基板１１０上に積層されたＳｉドープのｎ－ＧａＮ層である。ドリフト層１２０の厚さは１～２０μｍであり、たとえば９μｍである。ドリフト層１２０のＳｉ濃度は、１×１０15～２×１０16／ｃｍ3 であり、たとえば１×１０15／ｃｍ3 である。 Drift layer 120 is a Si-doped n-GaN layer stacked on substrate 110. The thickness of the drift layer 120 is 1 to 20 μm, for example 9 μm. The Si concentration of the drift layer 120 is 1×10 15 to 2×10 16 /cm 3 , for example, 1×10 15 /cm 3 .
ボディ層１３０は、ドリフト層１２０上に積層されたＭｇドープのｐ－ＧａＮ層である。ボディ層１３０の厚さは０．５～５μｍであり、たとえば０．６μｍである。ボディ層１３０のＭｇ濃度は１×１０17～５×１０19／ｃｍ3 であり、たとえば６×１０18／ｃｍ3 である。 The body layer 130 is an Mg-doped p-GaN layer stacked on the drift layer 120. The thickness of the body layer 130 is 0.5 to 5 μm, for example 0.6 μm. The Mg concentration of the body layer 130 is 1×10 17 to 5×10 19 /cm 3 , for example, 6×10 18 /cm 3 .
ソースコンタクト層１４０は、ボディ層１３０上に積層されたＳｉドープのｎ－ＧａＮ層である。ソースコンタクト層１４０の厚さは、０．１～１μｍであり、たとえば０．４μｍである。ソースコンタクト層１４０のＳｉ濃度は、１×１０18～１×１０19／ｃｍ3 であり、たとえば３×１０18／ｃｍ3 である。 The source contact layer 140 is a Si-doped n-GaN layer stacked on the body layer 130. The thickness of source contact layer 140 is 0.1 to 1 μm, for example 0.4 μm. The Si concentration of the source contact layer 140 is 1×10 18 to 1×10 19 /cm 3 , for example, 3×10 18 /cm 3 .
トレンチＴ１は、ソースコンタクト層１４０表面の所定位置に形成された溝であり、ソースコンタクト層１４０およびボディ層１３０を貫通してドリフト層１２０に達する深さである。トレンチＴ１の底面にはドリフト層１２０が露出し、トレンチＴ１の側面にはドリフト層１２０、ボディ層１３０、ソースコンタクト層１４０が露出する。このトレンチＴ１の側面に露出するボディ層１３０の側面が、実施例１のＦＥＴのチャネルとして動作する領域である。 Trench T1 is a groove formed at a predetermined position on the surface of source contact layer 140, and has a depth that penetrates source contact layer 140 and body layer 130 to reach drift layer 120. Drift layer 120 is exposed at the bottom of trench T1, and drift layer 120, body layer 130, and source contact layer 140 are exposed at the side surface of trench T1. The side surface of the body layer 130 exposed on the side surface of the trench T1 is a region that operates as a channel of the FET of the first embodiment.
ゲート絶縁膜Ｆ１は、トレンチＴ１の底面、側面、ソースコンタクト層１４０表面（ソース電極Ｓ１の形成領域は除く）にわたって連続して膜状に設けられている。ゲート絶縁膜Ｆ１は、ＳｉＯ2 からなる。ゲート絶縁膜Ｆ１の厚さは、たとえば８０ｎｍである。 The gate insulating film F1 is continuously provided in the form of a film over the bottom and side surfaces of the trench T1 and the surface of the source contact layer 140 (excluding the region where the source electrode S1 is formed). The gate insulating film F1 is made of SiO 2 . The thickness of the gate insulating film F1 is, for example, 80 nm.
ゲート電極Ｇ１は、ゲート絶縁膜Ｆ１を介して、トレンチＴ１の底面、側面、上面に連続して膜状に設けられている。ゲート電極Ｇ１は、ＴｉＮからなる。 The gate electrode G1 is provided in the form of a film that is continuous on the bottom, side, and top surfaces of the trench T1 via the gate insulating film F1. The gate electrode G1 is made of TiN.
リセスＲ１は、ソースコンタクト層１４０表面の所定位置に設けられた溝であり、ソースコンタクト層１４０を貫通してボディ層１３０に達する深さである。リセスＲ１の底面にはボディ層１３０が露出し、側面にはボディ層１３０、ソースコンタクト層１４０が露出する。 The recess R1 is a groove provided at a predetermined position on the surface of the source contact layer 140, and has a depth that penetrates the source contact layer 140 and reaches the body layer 130. The body layer 130 is exposed on the bottom surface of the recess R1, and the body layer 130 and the source contact layer 140 are exposed on the side surfaces.
ボディ電極Ｂ１は、リセスＲ１の底面に設けられていて、リセスＲ１底面に露出するボディ層１３０に接している。ボディ電極Ｂ１は、Ｎｉからなる。 The body electrode B1 is provided on the bottom surface of the recess R1 and is in contact with the body layer 130 exposed on the bottom surface of the recess R1. Body electrode B1 is made of Ni.
ソース電極Ｓ１は、ボディ電極Ｂ１上、ソースコンタクト層１４０上にわたって連続的に設けられている。ソース電極Ｓ１は、Ｔｉ／Ａｌからなる。ここで「／」は積層を示し、Ａ／ＢはＡ、Ｂの順に積層した構造であることを示す。以下、材料の説明において同様である。 The source electrode S1 is continuously provided over the body electrode B1 and the source contact layer 140. The source electrode S1 is made of Ti/Al. Here, "/" indicates lamination, and A/B indicates a structure in which A and B are laminated in this order. The same applies to the description of materials below.
ドレイン電極（裏面電極）Ｄ１は、基板１１０の裏面に設けられている。ドレイン電極Ｄ１は、ソース電極Ｓ１と同一材料であり、Ｔｉ／ＡｌＳｉ／Ｔｉ／ＴｉＮ／Ｔｉ／Ｎｉ／Ａｇからなる。厚さは順に、０．０３μｍ、０．３μｍ、０．０２μｍ、１μｍ、０．０２μｍ、０．５μｍ、２μｍである。このように、ドレイン電極Ｄ１は１μｍ以上の厚さを有している。 The drain electrode (back electrode) D1 is provided on the back surface of the substrate 110. The drain electrode D1 is made of the same material as the source electrode S1, and is made of Ti/AlSi/Ti/TiN/Ti/Ni/Ag. The thicknesses are, in order, 0.03 μm, 0.3 μm, 0.02 μm, 1 μm, 0.02 μm, 0.5 μm, and 2 μm. Thus, the drain electrode D1 has a thickness of 1 μm or more.
保護膜１５０は、半導体装置の上面全面にわたって設けられている。つまり、ゲート電極Ｇ１上、ソース電極Ｓ１上、およびソースコンタクト層１４０上に連続的に設けられている。保護膜１５０のうち所定の領域にはゲート電極Ｇ１、ソース電極Ｓ１を露出させる孔（図示しない）が設けられており、その孔を介して保護膜１５０上に設けられた配線電極（図示しない）とゲート電極Ｇ１、ソース電極Ｓ１が接続されている。保護膜１５０は、ＳｉＮからなる。厚さは１μｍである。 The protective film 150 is provided over the entire upper surface of the semiconductor device. That is, it is continuously provided on the gate electrode G1, the source electrode S1, and the source contact layer 140. A hole (not shown) is provided in a predetermined region of the protective film 150 to expose the gate electrode G1 and the source electrode S1, and a wiring electrode (not shown) provided on the protective film 150 is inserted through the hole. The gate electrode G1 and the source electrode S1 are connected to each other. The protective film 150 is made of SiN. The thickness is 1 μm.
半導体装置の外周には、図２に示すように、ウェハのチップ分離のために設けられた第１の割り溝１６０と、第２の割り溝１７０が残存しており、階段状の段差となっている。第１の割り溝１６０は、保護膜１５０表面から半導体層１８０に達する深さの段差である。また、第１の割り溝１６０は、基板１１０表面に平行な面である底面と、底面に角度を成す側面とを有した四角形状の断面形状である。また、第２の割り溝１７０は、第１の割り溝１６０よりも外側であり、半導体装置の側端面に接して位置し、第１の割り溝１６０の底面から所定の深さの段差である。また第２の割り溝１７０は、底面を有さず、基板１１０表面に角度を成す側面のみを有した直角三角形状の断面形状である。第１の割り溝１６０および第２の割り溝１７０の深さや幅については後述する。 As shown in FIG. 2, on the outer periphery of the semiconductor device, a first groove 160 and a second groove 170 provided for separating chips of the wafer remain, forming a step-like step. ing. The first groove 160 is a step with a depth reaching from the surface of the protective film 150 to the semiconductor layer 180. Further, the first groove 160 has a rectangular cross-sectional shape with a bottom surface that is parallel to the surface of the substrate 110 and side surfaces that form an angle with the bottom surface. Further, the second groove 170 is located on the outside of the first groove 160, is located in contact with the side end surface of the semiconductor device, and is a step of a predetermined depth from the bottom surface of the first groove 160. . Further, the second groove 170 has a right triangular cross-sectional shape without a bottom surface and only has side surfaces forming an angle with the surface of the substrate 110. The depth and width of the first groove 160 and the second groove 170 will be described later.
次に、実施例１の半導体装置の製造工程について、図３、４を参照に説明する。なお、図３、４では半導体装置の外周付近のみを図示することとする。 Next, the manufacturing process of the semiconductor device of Example 1 will be explained with reference to FIGS. 3 and 4. Note that in FIGS. 3 and 4, only the vicinity of the outer periphery of the semiconductor device is illustrated.
まず、基板１１０上に、ＭＯＣＶＤ法によって、ドリフト層１２０、ボディ層１３０、ソースコンタクト層１４０を順に積層して半導体層１８０を形成する（図３（ａ）参照）。ＭＯＣＶＤ法において、窒素源は、アンモニア、Ｇａ源は、トリメチルガリウム（Ｇａ（ＣＨ3 ）3 ：ＴＭＧ）、ｎ型ドーパントガスは、シラン（ＳｉＨ4 ）、ｐ型ドーパントガスは、シクロペンタジエニルマグネシウム（Ｍｇ（Ｃ5 Ｈ5 ）2 ：ＣＰ2 Ｍｇ）である。キャリアガスは水素である。 First, a semiconductor layer 180 is formed by sequentially stacking a drift layer 120, a body layer 130, and a source contact layer 140 on a substrate 110 by MOCVD (see FIG. 3A). In the MOCVD method, the nitrogen source is ammonia, the Ga source is trimethylgallium (Ga(CH 3 ) 3 :TMG), the n-type dopant gas is silane (SiH 4 ), and the p-type dopant gas is cyclopentadienylmagnesium. (Mg(C 5 H 5 ) 2 :CP 2 Mg). The carrier gas is hydrogen.
次に、ソースコンタクト層１４０表面の所定位置をドライエッチングすることで、トレンチＴ１およびリセスＲ１を形成する。トレンチＴ１の形成後にリセスＲ１を形成してもよいし、リセスＲ１の形成後にトレンチＴ１を形成してもよい。ドライエッチングには、塩素系ガスを用いる。たとえば、Ｃｌ2 、ＳｉＣｌ4 、ＣＣｌ4 、ＢＣｌ3 である。また、ドライエッチングは、ＩＣＰエッチングなど任意の方式を用いることができる。 Next, a trench T1 and a recess R1 are formed by dry etching a predetermined position on the surface of the source contact layer 140. The recess R1 may be formed after the trench T1 is formed, or the trench T1 may be formed after the recess R1 is formed. Chlorine gas is used for dry etching. For example, Cl2 , SiCl4 , CCl4 , BCl3 . Moreover, any method such as ICP etching can be used for dry etching.
次に、トレンチＴ１の底面、側面、およびソースコンタクト層１４０表面に連続して、ＡＬＤ法によってＳｉＯ2 からなるゲート絶縁膜Ｆ１を形成する。ＡＬＤ法を用いることで、トレンチＴ１による段差があっても均一な厚さに形成することができる。なお、実施例１では段差被覆性の高さからＡＬＤ法を用いてゲート絶縁膜Ｆ１を形成しているが、スパッタやＣＶＤ法などによって形成してもよい。 Next, a gate insulating film F1 made of SiO2 is formed by ALD continuously on the bottom and side surfaces of the trench T1 and on the surface of the source contact layer 140. By using the ALD method, it is possible to form the gate insulating film F1 with a uniform thickness even if there is a step due to the trench T1. Note that, although the gate insulating film F1 is formed by the ALD method in the first embodiment due to its high step coverage, it may be formed by sputtering, CVD, or the like.
次に、リフトオフ法を用いて、ボディ電極Ｂ１、ソース電極Ｓ１、ゲート電極Ｇ１を形成する。 Next, the body electrode B1, source electrode S1, and gate electrode G1 are formed using a lift-off method.
次に、半導体層１８０、ゲート電極Ｇ１、ソース電極Ｓ１の上面にわたって保護膜１５０を形成する。そして、保護膜１５０のうち、第１の割り溝１６０を形成する領域、ゲート電極Ｇ１上部の領域、およびソース電極Ｓ１上部の領域をエッチングにより除去する（図３（ｂ）参照）。第１の割り溝１６０を形成する領域には半導体層１８０表面が露出する。次に、保護膜１５０上に配線電極（図示しない）を形成し、配線電極とゲート電極Ｇ１、ソース電極Ｓ１を接続する。 Next, a protective film 150 is formed over the upper surfaces of the semiconductor layer 180, the gate electrode G1, and the source electrode S1. Then, the region of the protective film 150 where the first split groove 160 is to be formed, the region above the gate electrode G1, and the region above the source electrode S1 are removed by etching (see FIG. 3(b)). The surface of the semiconductor layer 180 is exposed in the region where the first split groove 160 is to be formed. Next, a wiring electrode (not shown) is formed on the protective film 150, and the wiring electrode is connected to the gate electrode G1 and the source electrode S1.
次に、保護膜１５０に覆われていない半導体層１８０表面をドライエッチングし、第１の割り溝１６０を形成する（図３（ｃ）参照）。第１の割り溝１６０のパターンは、チップ分離を予定しているラインに沿ったパターンであり、格子状のパターンである。エッチングガスは、たとえばＣｌ2 である。 Next, the surface of the semiconductor layer 180 that is not covered with the protective film 150 is dry-etched to form a first trench 160 (see FIG. 3(c)). The pattern of the first grooves 160 is a pattern along lines where chip separation is planned, and is a grid pattern. The etching gas is, for example, Cl2 .
第１の割り溝１６０の深さ（半導体層１８０表面からの深さ）は、１．５μｍ以上とする。チップ分離時の半導体層１８０の割れや欠けの発生率は、１．５μｍ以上で低下していくためである。好ましくは４μｍ以上である。第１の割り溝１６０の深さが大きくなるほどチップ分離時の半導体層１８０の割れや欠けの発生率は低減していくが、４μｍ以上であれば大きく低減することができる。特に好ましくは、５μｍ以上である。深さ５μｍ以上で発生率はおよそ下げ止まり、ウェハごとの発生率のばらつきも低減するためである。このように第１の割り溝１６０の深さを設定することで、チップ分離時の半導体層１８０の割れや欠けを抑制することができ、割れや欠けの発生のばらつきも抑制することができる。 The depth of the first groove 160 (depth from the surface of the semiconductor layer 180) is 1.5 μm or more. This is because the incidence of cracks and chips in the semiconductor layer 180 during chip separation decreases when the thickness is 1.5 μm or more. Preferably it is 4 μm or more. As the depth of the first groove 160 increases, the incidence of cracking or chipping in the semiconductor layer 180 during chip separation decreases, but it can be significantly reduced if the depth is 4 μm or more. Particularly preferably, the thickness is 5 μm or more. This is because the occurrence rate stops decreasing at a depth of 5 μm or more, and the variation in the occurrence rate from wafer to wafer is also reduced. By setting the depth of the first groove 160 in this way, it is possible to suppress cracks and chips in the semiconductor layer 180 during chip separation, and it is also possible to suppress variations in the occurrence of cracks and chips.
また、第１の割り溝１６０の深さは、８μｍ以下とすることが好ましい。第１の割り溝１６０の深さを８μｍ以下とすることで、チップ分離時の割れや欠けを抑制しつつ、第１の割り溝１６０の形成時間を短縮することができる。より好ましくは６μｍ以下である。 Further, the depth of the first groove 160 is preferably 8 μm or less. By setting the depth of the first groove 160 to 8 μm or less, it is possible to reduce the time required to form the first groove 160 while suppressing cracking and chipping during chip separation. More preferably, it is 6 μm or less.
第１の割り溝１６０の深さを１．５μｍ以上とすることに替えて、あるいは加えて、第１の割り溝１６０の領域における半導体層１８０および基板１１０の厚さの合計を、３２９．５μｍ以下としてもよい。この場合も、同様に割れや欠けを抑制することができる。より好ましくは３２７μｍ以下、さらに好ましくは３２４μｍ以下である。 Instead of or in addition to setting the depth of the first groove 160 to 1.5 μm or more, the total thickness of the semiconductor layer 180 and the substrate 110 in the region of the first groove 160 is set to 329.5 μm. The following may be used. In this case as well, cracking and chipping can be similarly suppressed. More preferably, it is 327 μm or less, and still more preferably 324 μm or less.
第１の割り溝１６０の幅は、８０μｍ以上とすることが好ましい。８０μｍ以上とすることで、チップ分離をより容易に行うことができる。ただし、第１の割り溝１６０の幅が広くなるほど１ウェハ当たりから取れるチップの個数が少なくなるため、第１の割り溝１６０の幅は１００μｍ以下が好ましい。 The width of the first groove 160 is preferably 80 μm or more. By setting the thickness to 80 μm or more, chip separation can be performed more easily. However, the width of the first groove 160 is preferably 100 μm or less because the wider the width of the first groove 160, the fewer chips can be obtained from one wafer.
次に、基板１１０の裏面全面に、スパッタや蒸着によってドレイン電極Ｄ１を形成する（図３（ｄ）参照）。なお、実施例１では、第１の割り溝１６０形成後、第２の割り溝１７０形成前にドレイン電極Ｄ１を形成しているが、第１の割り溝１６０形成前にドレイン電極Ｄ１を形成してもよいし、第２の割り溝１７０形成後にドレイン電極Ｄ１を形成してもよい。 Next, a drain electrode D1 is formed on the entire back surface of the substrate 110 by sputtering or vapor deposition (see FIG. 3(d)). In Example 1, the drain electrode D1 is formed after the first groove 160 is formed and before the second groove 170 is formed; however, the drain electrode D1 is formed before the first groove 160 is formed. Alternatively, the drain electrode D1 may be formed after the second groove 170 is formed.
次に、第１の割り溝１６０の底面に、その第１の割り溝１６０の延伸方向に沿って第２の割り溝１７０を形成する（図４（ａ）参照）。第２の割り溝１７０は、たとえばスクライブによって形成し、第２の割り溝１７０の断面形状は二等辺三角形状となる。 Next, a second groove 170 is formed on the bottom surface of the first groove 160 along the extending direction of the first groove 160 (see FIG. 4(a)). The second groove 170 is formed, for example, by scribing, and the cross-sectional shape of the second groove 170 is an isosceles triangle.
ここで、第１の割り溝１６０の深さを１．５μｍ以上としているため、第２の割り溝１７０形成時に発生するクラックを浅くすることができ、ＧａＮ表面に加わる外力を緩和することができる。その結果、ＧａＮ表面のダメージ層を軽減することができる。 Here, since the depth of the first groove 160 is set to 1.5 μm or more, cracks that occur when forming the second groove 170 can be made shallower, and the external force applied to the GaN surface can be alleviated. . As a result, the damage layer on the GaN surface can be reduced.
第２の割り溝１７０の深さ（第１の割り溝１６０底面からの深さ）は、０．２μｍ以上が好ましい。後工程のブレーキングにおいてチップが未分割となるのをより抑制することができる。また、第２の割り溝１７０の深さは、０．５μｍ以下が好ましい。第２の割り溝１７０が深くなると、ソースコンタクト層１４０表面に割れや欠けが生じる可能性があるためである。 The depth of the second groove 170 (depth from the bottom of the first groove 160) is preferably 0.2 μm or more. It is possible to further suppress chips from becoming undivided during braking in a post-process. Moreover, the depth of the second groove 170 is preferably 0.5 μm or less. This is because if the second groove 170 becomes deep, cracks or chips may occur on the surface of the source contact layer 140.
また、第２の割り溝１７０の幅は、第１の割り溝１６０の幅よりも狭く、かつスクライブ時に刃が第１の割り溝１６０や保護膜１５０に当たらない範囲であれば任意である。たとえば、６０～８０μｍである。 Further, the width of the second groove 170 is arbitrary as long as it is narrower than the width of the first groove 160 and the blade does not hit the first groove 160 or the protective film 150 during scribing. For example, it is 60 to 80 μm.
次に、基板１１０裏面側から第２の割り溝１７０に沿ってブレーキングブレードを押し当てて、基板１１０および半導体層１８０をチップごとに分割する。ここで、ドレイン電極Ｄ１は金属であるため延性があり、実施例１のように厚さが１μｍ以上の場合にはブレーキングで分割することができず、連続したままの状態である（図４（ｂ）参照）。 Next, a breaking blade is pressed along the second dividing groove 170 from the back side of the substrate 110 to divide the substrate 110 and the semiconductor layer 180 into chips. Here, since the drain electrode D1 is made of metal, it is ductile, and if the thickness is 1 μm or more as in Example 1, it cannot be divided by braking and remains continuous (Fig. 4 (see (b)).
次に、ウェハを半導体層１８０側から第２の割り溝１７０に沿って押圧することで、ドレイン電極Ｄ１をチップごとに分割する（図４（ｃ）参照）。ここで、実施例１では第１の割り溝１６０の深さを１．５μｍ以上としていることから、押圧時に隣接するチップ同士が干渉することは抑制されている。また、第２の割り溝１７０形成時のＧａＮ表面のダメージ層が軽減されているため、干渉したとしても割れや欠けが生じる範囲を小さくすることができる。 Next, the drain electrode D1 is divided into chips by pressing the wafer from the semiconductor layer 180 side along the second groove 170 (see FIG. 4C). Here, in Example 1, since the depth of the first groove 160 is 1.5 μm or more, interference between adjacent chips during pressing is suppressed. Further, since the damage layer on the GaN surface during formation of the second groove 170 is reduced, even if interference occurs, the range in which cracks or chips occur can be reduced.
以上のように、実施例１の半導体装置の製造方法によれば、チップ分離時のチップの割れや欠けを抑制することができる。 As described above, according to the method for manufacturing a semiconductor device of Example 1, chip cracking and chipping during chip separation can be suppressed.
次に、実施例１の半導体装置の製造方法に関する実験結果を説明する。 Next, experimental results regarding the method for manufacturing the semiconductor device of Example 1 will be explained.
（実験１）
図５は、第１の割り溝１６０の深さと不良率の関係を示したグラフであり、図６は、基板１１０の裏面から第１の割り溝１６０底面までの厚さと不良率の関係を示したグラフである。第１の割り溝１６０の深さは、ソースコンタクト層１４０表面からの深さである。不良率は、未分割のもの、第２の割り溝１７０から外れた場所で分割されたもの、チップ分離によってエピタキシャル層（ドリフト層１２０、ボディ層１３０、ソースコンタクト層１４０）に割れや欠けが生じたものを不良として、チップ全体に対する不良のチップの割合を示す。割れや欠けは、顕微鏡を用いて目視により確認した。グラフ中、丸印は各ウェハごとの不良率を示し、×印は平均値を示している。第２の割り溝１７０形成のスクライブの荷重は４０ｇ、チップ分離のブレーキングの食い込み量は７０μｍとした。
(Experiment 1)
FIG. 5 is a graph showing the relationship between the depth of the first groove 160 and the defective rate, and FIG. 6 is a graph showing the relationship between the thickness from the back surface of the substrate 110 to the bottom of the first groove 160 and the defective rate. This is a graph. The depth of the first groove 160 is the depth from the surface of the source contact layer 140. The defective rate is determined by those that are not divided, those that are divided at a location away from the second dividing groove 170, and those that are cracked or chipped in the epitaxial layer (drift layer 120, body layer 130, source contact layer 140) due to chip separation. The ratio of defective chips to the total number of chips is shown. Cracks and chips were visually confirmed using a microscope. In the graph, the circles indicate the defective rate for each wafer, and the x marks indicate the average value. The load of the scribe for forming the second groove 170 was 40 g, and the amount of penetration of the brake for chip separation was 70 μm.
図５のように、第１の割り溝１６０の深さがおよそ１．５μｍ以上で不良率が低下していくことがわかった。また、第１の割り溝１６０の深さが４μｍ以上で不良率は大きく低下することがわかった。また、第１の割り溝１６０の深さが５μｍ以上で不良率のばらつきがほぼなくなり、不良率は１０％以下に抑えられることがわかった。この結果から、第１の割り溝１６０の深さは１．５μｍ以上とするのがよく、好ましくは４μｍ以上、さらに好ましくは５μｍ以上であることがわかった。 As shown in FIG. 5, it was found that the defective rate decreased when the depth of the first groove 160 was approximately 1.5 μm or more. Furthermore, it was found that the defective rate was significantly reduced when the depth of the first groove 160 was 4 μm or more. Furthermore, it has been found that when the depth of the first groove 160 is 5 μm or more, the variation in the defective rate is almost eliminated, and the defective rate is suppressed to 10% or less. From this result, it was found that the depth of the first groove 160 is preferably 1.5 μm or more, preferably 4 μm or more, and more preferably 5 μm or more.
また、図６のように、第１の割り溝１６０の領域における半導体層１８０および基板１１０の厚さの合計が３２９．５μｍ以下で不良率が低下していくことがわかった。また、３２７μｍ以下で不良率は大きく低下することがわかった。また、３２４μｍ以下で不良率のばらつきがほぼなくなり、不良率を１０％以下に抑えられることがわかった。この結果から、第１の割り溝１６０の領域における半導体層１８０および基板１１０の厚さの合計は３２９．５μｍ以下とするのがよく、好ましくは３２７μｍ以下、さらに好ましくは３２４μｍ以下であることがわかった。 Further, as shown in FIG. 6, it was found that the defective rate decreased when the total thickness of the semiconductor layer 180 and the substrate 110 in the region of the first groove 160 was 329.5 μm or less. Furthermore, it was found that the defective rate decreased significantly when the thickness was 327 μm or less. Further, it was found that when the thickness was 324 μm or less, the variation in defective rate almost disappeared, and the defective rate could be suppressed to 10% or less. From this result, it was found that the total thickness of the semiconductor layer 180 and the substrate 110 in the region of the first groove 160 is preferably 329.5 μm or less, preferably 327 μm or less, and more preferably 324 μm or less. Ta.
なお、実施例１の半導体装置はＦＥＴであったが、本発明は裏面電極を有する構造であればＦＥＴ以外の半導体装置にも適用することができる。たとえば、ｐｎダイオード、ＩＧＢＴ、ＨＦＥＴなどにも適用することができる。 Note that although the semiconductor device in Example 1 is an FET, the present invention can be applied to semiconductor devices other than FETs as long as they have a structure with a back electrode. For example, it can be applied to pn diodes, IGBTs, HFETs, etc.
ｐｎ接合界面を有する半導体装置の場合、第１の割り溝１６０の深さは、ｐｎ接合界面よりも深くすることが好ましい。ｐｎ接合界面が複数存在する場合には、最も深い位置のｐｎ接合界面よりも深くすることが好ましい。チップ分離時のエピタキシャル層の割れや欠けがｐｎ接合界面にかかる可能性が低くなり、半導体装置の不良をさらに抑制することができる。実施例１では、ドリフト層１２０とボディ層１３０の界面、およびボディ層１３０とソースコンタクト層１４０の界面にｐｎ接合界面が生じているが、ドリフト層１２０とボディ層１３０の界面よりも第１の割り溝１６０を深くするとよい。 In the case of a semiconductor device having a pn junction interface, the depth of the first split groove 160 is preferably deeper than the pn junction interface. In the case of multiple pn junction interfaces, the depth is preferably deeper than the deepest pn junction interface. This reduces the possibility that cracks or chips in the epitaxial layer will reach the pn junction interface during chip separation, further suppressing defects in the semiconductor device. In the first embodiment, pn junction interfaces are generated at the interface between the drift layer 120 and the body layer 130 and at the interface between the body layer 130 and the source contact layer 140, but it is preferable to make the first split groove 160 deeper than the interface between the drift layer 120 and the body layer 130.
また、本発明は、裏面電極の厚さがどのような値でも適用できるが、１μｍ以上の厚さである場合に好適である。裏面電極の厚さが１μｍ以上である場合、ブレーキングによって裏面電極を分割することが困難であり、押圧によって裏面電極を分割する必要があるが、本発明を用いれば、その押圧の際のチップの割れや欠けを効果的に抑制できる。特に裏面電極の厚さが４μｍ以上の場合に好適である。 Further, the present invention can be applied to any thickness of the back electrode, but is suitable when the thickness is 1 μm or more. When the thickness of the back electrode is 1 μm or more, it is difficult to divide the back electrode by braking, and it is necessary to divide the back electrode by pressing. can effectively suppress cracking and chipping. This is particularly suitable when the thickness of the back electrode is 4 μm or more.
また、実施例１の半導体装置は基板材料としてＧａＮを用いているが、本発明はIII 族窒化物半導体であれば適用でき、たとえばＡｌＧａＮ、ＡｌＮ、ＩＮＧａＮ、ＡｌＧａＩＮなどからなる基板でもよい。 Further, although the semiconductor device of the first embodiment uses GaN as the substrate material, the present invention can be applied to any group III nitride semiconductor, for example, a substrate made of AlGaN, AlN, INGaN, AlGaIN, etc. may be used.
本発明は、基板裏面に電極を有した各種半導体装置の製造に適用できる。 The present invention can be applied to manufacturing various semiconductor devices having electrodes on the back surface of a substrate.
１１０：基板
１２０：ドリフト層
１３０：ボディ層
１４０：ソースコンタクト層
１５０：保護膜
１６０：第１の割り溝
１７０：第２の割り溝
Ｆ１：ゲート絶縁膜
Ｇ１：ゲート電極
Ｓ１：ソース電極
Ｂ１：ボディ電極
Ｄ１：ドレイン電極
Ｔ１：トレンチ
Ｒ１：リセス
110: Substrate 120: Drift layer 130: Body layer 140: Source contact layer 150: Protective film 160: First split groove 170: Second split groove F1: Gate insulating film G1: Gate electrode S1: Source electrode B1: Body electrode D1: Drain electrode T1: Trench R1: Recess
Claims (10)
前記裏面電極の厚さは１μｍ以上であり、
チップ分離を予定しているラインに沿って前記半導体層の表面に第１の割り溝を形成する工程と、
前記第１の割り溝の底面に、前記第１の割り溝よりも幅の狭い第２の割り溝を形成する第２の割り溝形成工程と、
ブレーキングによって前記基板および前記半導体層を前記チップごとに分割する基板分割工程と、
前記第１の割り溝に沿って前記半導体層側から押圧することにより前記裏面電極を前記チップごとに分割する裏面電極分割工程と、
を有し、
前記第１の割り溝の深さは、４μｍ以上８μｍ以下とし、
前記第１の割り溝の幅は、８０μｍ以上１００μｍ以下とし、
前記第２の割り溝の深さは、０．２μｍ以上０．５μｍ以下とし、
前記第１の割り溝形成領域における前記半導体層と前記基板の厚さの合計は、３２４μｍ以下とする、
ことを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device comprising the step of separating into chips a wafer having a semiconductor layer made of a group III nitride semiconductor on a substrate made of a group III nitride semiconductor and having a back electrode on the back surface of the substrate,
The thickness of the back electrode is 1 μm or more,
forming a first trench on the surface of the semiconductor layer along a line where chip separation is planned;
a second groove forming step of forming a second groove narrower in width than the first groove on the bottom surface of the first groove;
a substrate dividing step of dividing the substrate and the semiconductor layer into the chips by braking;
a back electrode dividing step of dividing the back electrode into each chip by pressing from the semiconductor layer side along the first dividing groove;
has
The depth of the first groove is 4 μm or more and 8 μm or less ,
The width of the first groove is 80 μm or more and 100 μm or less,
The depth of the second groove is 0.2 μm or more and 0.5 μm or less,
The total thickness of the semiconductor layer and the substrate in the first trench formation region is 324 μm or less,
A method for manufacturing a semiconductor device, characterized in that:
前記基板上に形成されたｎ型のＩＩＩ族窒化物半導体からなるドリフト層と、 a drift layer made of an n-type group III nitride semiconductor formed on the substrate;
前記ドリフト層上に形成されたｐ型のＩＩＩ族窒化物半導体からなるボディ層と、 a body layer made of a p-type group III nitride semiconductor formed on the drift layer;
前記ボディ層上に形成されたｎ型のＩＩＩ族窒化物半導体からなるソースコンタクト層と、を有し、 a source contact layer made of an n-type group III nitride semiconductor formed on the body layer,
前記第１の割り溝は、前記ドリフト層と前記ボディ層の界面よりも深くする、請求項３に記載の半導体装置の製造方法。 4. The method of manufacturing a semiconductor device according to claim 3, wherein the first groove is deeper than an interface between the drift layer and the body layer.
チップ分離を予定しているラインに沿って前記半導体層の表面に第１の割り溝を形成する工程と、 forming a first trench on the surface of the semiconductor layer along a line where chip separation is planned;
前記第１の割り溝の底面に、前記第１の割り溝よりも幅の狭い第２の割り溝を形成する第２の割り溝形成工程と、 a second groove forming step of forming a second groove narrower in width than the first groove on the bottom surface of the first groove;
ブレーキングによって前記基板および前記半導体層を前記チップごとに分割する基板分割工程と、 a substrate dividing step of dividing the substrate and the semiconductor layer into the chips by braking;
前記第１の割り溝に沿って前記半導体層側から押圧することにより前記裏面電極を前記チップごとに分割する裏面電極分割工程と、 a back electrode dividing step of dividing the back electrode into each chip by pressing from the semiconductor layer side along the first dividing groove;
を有し、having
前記半導体層は、複数のｐｎ接合界面を有し、前記第１の割り溝は、複数の前記ｐｎ接合界面のうち最も深い前記ｐｎ接合界面よりも深くする、半導体装置の製造方法。 The semiconductor layer has a plurality of pn junction interfaces, and the first groove is deeper than the deepest pn junction interface among the plurality of pn junction interfaces.
前記基板上に形成されたｎ型のＩＩＩ族窒化物半導体からなるドリフト層と、 a drift layer made of an n-type group III nitride semiconductor formed on the substrate;
前記ドリフト層上に形成されたｐ型のＩＩＩ族窒化物半導体からなるボディ層と、a body layer made of a p-type Group III nitride semiconductor formed on the drift layer;
前記ボディ層上に形成されたｎ型のＩＩＩ族窒化物半導体からなるソースコンタクト層と、を有し、a source contact layer made of an n-type Group III nitride semiconductor formed on the body layer,
前記第１の割り溝は、前記ドリフト層と前記ボディ層の界面よりも深くする、請求項５から請求項７までのいずれか１項に記載の半導体装置の製造方法。 8. The method of manufacturing a semiconductor device according to claim 5, wherein the first groove is deeper than an interface between the drift layer and the body layer.
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