JP2001175510A - トレースデータ圧縮方法およびトレースデータ圧縮方式 - Google Patents

Abstract

(57)【要約】 【課題】繰返して発生する同一のデータを記録しないよ
うにし、デバッグや障害解析に必要なデータのみを確実
に収集するようにして効率よくトレースバッファを使用
する。 【解決手段】 ＬＳＩ内部の複数の状態値を周期的の記
録するトレーサにおいて、トレースデータを状態値の変
化する頻度の高い第一のフィールドと状態値の変化する
頻度の低い第二のフィールドとに分割し、最新の登録ト
レースデータの第二のフィールドのデータと受信したト
レースデータの第二のフィールドのデータとを比較して
一致する場合には、前記受信したトレースデータの第二
のフィールドのデータを登録しない。受信したトレース
データを登録するときには、前記第一のフィールドおよ
び前記第二のフィールドの各データにそれぞれ識別子を
付して登録する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はトレースデータ圧縮
方法およびトレースデータ圧縮方式に関し、特にＬＳＩ
内部の複数の状態値を一定周期で記録するトレーサにお
いて、連続する同一の状態値を記録しないようにして格
納データの量を削減するトレースデータ圧縮方法および
トレースデータ圧縮方式に関する。

【０００２】

【従来の技術】ＬＳＩをデバッグしたりその障害を解析
するためには、ＬＳＩ内部の状態値を時間的に連続して
把握することが必要である。そしてこの状態値を参照し
ながら、問題を解決していくことになる。

【０００３】従来、上記のような状態値を収集する手段
としてトレーサがあり、このトレース機能を内蔵するＬ
ＳＩも存在する。

【０００４】しかしながら、ＬＳＩの集積度が向上する
に伴ないＬＳＩ当りの機能が増加し、トレーサで収集す
べきデータ量が大幅に増大している。したがって、トレ
ースデータを記録するトレースバッファの容量を拡大し
なければならない。

【０００５】

【発明が解決しようとする課題】上記のように、ＬＳＩ
内部の状態値を記録する従来のトレーサは問題解決のた
めの情報を十分に提供することができない場合が多い。
そのためにトレースバッファの容量を拡大すると、高価
なハードウェア量を増加させコスト増を招くばかりでな
く、装置を大規模化させるという欠点がある。

【０００６】本発明の目的は、上記のような問題点を改
善するために、繰返えして発生する同一のデータを記録
しないようにし、問題の解決に必要なデータのみを確実
に収集するようにして効率よくトレースバッファを使用
するトレースデータ圧縮方法およびトレースデータ圧縮
方式を提供することにある。

【０００７】

【課題を解決するための手段】本発明のトレースデータ
圧縮方法は、 ＬＳＩ内部の複数の状態値を周期的の記
録するトレーサにおいて、トレースデータを複数のフィ
ールドに分割し、任意の周期のトレースデータとその次
の周期のトレースデータとをフィールドごとに比較し、
状態値に差異のあるフィールドのデータを記録し、状態
値に差異のないフィールドのデータを記録しないことを
特徴とする。

【０００８】また本発明のトレースデータ圧縮方法は、
複数のフィールドに分割したトレースデータを記録する
とき、各フィールドのデータにそれぞれ識別子を付して
記録することを特徴とする。

【０００９】さらに本発明のトレースデータ圧縮方法
は、 ＬＳＩ内部の複数の状態値を周期的の記録するト
レーサにおいて、トレースデータを状態値の変化する頻
度の高い第一のフィールドと状態値の変化する頻度の低
い第二のフィールドとに分割し、最新の登録トレースデ
ータの第二のフィールドのデータと受信したトレースデ
ータの第二のフィールドのデータとを比較して一致する
場合には、前記受信したトレースデータの第二のフィー
ルドのデータを登録しないことを特徴とする。

【００１０】さらに本発明のトレースデータ圧縮方法
は、受信したトレースデータを登録するときには、前記
第一のフィールドおよび前記第二のフィールドの各デー
タにそれぞれ識別子を付して登録することを特徴とす
る。

【００１１】また本発明のトレースデータ圧縮方式は、
トレースデータの第一のフィールドのデータを保持する
第一のデータレジスタと、前記トレースデータの第二の
フィールドのデータを保持する第二のデータレジスタ
と、前記第一または前記第二のデータレジスタの各デー
タにそれぞれ識別子を付して登録する第一および第二の
トレースデータ格納バッファと、前記第二のデータレジ
スタのデータと次に受信したトレースデータの第二のフ
ィールドのデータとを比較するデータ一致検出回路と、
前記データ一致検出回路が一致を検出したときには前記
第二のフィールドのデータの登録を抑止し，前記データ
一致検出回路が不一致を検出したときには前記第一およ
び前記第二のフィールドの各データにそれぞれ識別子を
付し，前記第一および第二のトレースデータ格納バッフ
ァのいずれかに登録することを決定する第一および第二
のデータセレクタと、前記第一および第二のトレースデ
ータ格納バッファにフィールドごとに識別子を付したト
レースデータを順次に書込むアドレス決定手段とを具備
することを特徴とする。

【００１２】さらに本発明のトレースデータ圧縮方式
は、前記第一のデータレジスタのデータと次に受信した
トレースデータの第一のフィールドのデータとを比較す
るデータ一致検出回路と、前記第一および第二のトレー
スデータ格納バッファにそれぞれ設けられ，前記データ
一致検出回路が一致を検出するごとにそれをカウントし
て保持する第一および第二のカウンタフィールドとを備
え、前記第一のフィールドのデータを圧縮することを特
徴とする。

【００１３】さらに本発明のトレースデータ圧縮方式に
おいて、前記カウンタフィールドは前記トレースデータ
格納バッファのワード数と１対１で対応しているフィー
ルド情報格納レジスタと、前記フィールド情報格納レジ
スタをインクリメントするフィールド情報格納レジスタ
加算回路と、前記フィールド情報格納レジスタのポイン
タとなるワードポインタと、前記ワードポインタをイン
クリメントするワードポインタ加算回路とを含むことを
特徴とする。

【００１４】すなわち、障害解析やデバッグの一手段と
してＬＳＩ内部の複数の状態値を一定周期（例えば毎ク
ロック）で記録するトレーサにおいて、各々のトレース
データの状態値が変化する頻度に差があることに着目
し、トレースデータを複数のフィールドに分割し、１つ
前にトレースしたデータから変化のないフィールドのデ
ータ圧縮を行うことにより、トレーサメモリ（トレース
データ格納バッファ）の使用効率を向上させる。

【００１５】

【発明の実施の形態】以下、本発明について図面を参照
しながら説明する。

【００１６】図１は本発明の実施の第一の形態を示すブ
ロック図である。同図を参照すると、本発明によるトレ
ースデータ圧縮方式は、受信したトレースデータ１００
を状態値が変化する頻度の高いフィールドａのデータ１
００ａと、状態値が変化する頻度の低いフィールドｂの
データ１００ｂとに分割しておく。フィールドａのデー
タ１００ａはデータレジスタ１０ａに格納され、フィー
ルドｂのデータ１００ｂはデータレジスタ１０ｂに格納
される。データレジスタ１０ａの出力データにフィール
ドａのデータ１００ａを示す識別子０を付け加えたデー
タ信号１０２ａと、データレジスタ１０ｂの出力データ
にフィールドｂのデータ１００ｂを示す識別子１を付け
加えたデータ信号１０２ｂとは、いずれもデータセレク
タ１４ａとデータセレクタ１４ｂとの両方に出力され
る。

【００１７】データ一致検出回路４０は、データレジス
タ１０ｂに格納されている最新書き込みデータと次にデ
ータレジスタ１０ｂに書き込まれるフィールドｂのデー
タ１００ｂとの比較を行う。

【００１８】アドレス一致検出回路４１はアドレスレジ
スタ１１ａの保持するアドレス値およびアドレスレジス
タ１１ｂの保持するアドレス値の比較を行う比較回路で
ある。データセレクタ１４ａおよびデータセレクタ１４
ｂはアドレス一致検出回路４１の出力により、データ信
号１０２ａまたはデータ信号１０２ｂをセレクトし、デ
ータセレクタ１４ａからの出力データ１０４ａはトレー
スデータ格納バッファ１３ａに出力され、データセレク
タ１４ｂからの出力データ１０４ｂはトレースデータ格
納バッファ１３ｂに出力される。

【００１９】ライトイネーブル制御回路１５ａは、トレ
ーサ開始を示す外部信号１１１の出力とライトスタート
ビット１７の出力とデータ一致検出回路４０の出力とア
ドレス一致検出回路４１の出力により、ライトイネーブ
ルレジスタ１２ａに書き込み制御指示を出力する。ライ
トイネーブル制御回路１５ｂは、トレーサ開始を示す外
部信号１１１の出力とライトスタートビット１７の出力
とデータ一致検出回路４０の出力とアドレス一致検出回
路４１出力により、ライトイネーブルレジスタ１２ｂに
書き込み制御指示を出力する。

【００２０】データセレクタ１４ａの出力データ１０４
ａは、ライトイネーブルレジスタ１２ａの出力する書き
込み指示信号１０５ａの出力に従って、書き込み指示信
号１０５ａが有効な時アドレスレジスタ１１ａの示すト
レースデータ格納バッファ１３ａの番地に書き込まれ
る。データセレクタ１４ｂの出力データ１０４ｂは、ラ
イトイネーブルレジスタ１２ｂの出力する書き込み指示
信号１０５ｂの出力に従って、書き込み指示信号１０５
ｂが有効な時アドレスレジスタ１１ｂの示すトレースデ
ータ格納バッファ１３ｂの番地に書き込まれる。

【００２１】アドレス加算回路１６ａはライトイネーブ
ルレジスタ１２ａの出力する書き込み指示信号１０５ａ
により、書き込み指示信号１０５ａが有効な時アドレス
レジスタ１１ａのアドレス値に１を加える。アドレス加
算回路１６ｂはライトイネーブルレジスタ１２ｂの出力
する書き込み指示信号１０５ｂの出力により、書き込み
指示信号１０５ｂが有効な時アドレスレジスタ１１ｂの
アドレス値に１を加える。

【００２２】なお、トレースデータを読み出す時は、ト
レースデータ読み出しを指示するリード指示信号１０８
を受信することにより、リードを開始する。ライトイネ
ーブルレジスタ１２ａおよびライトイネーブルレジスタ
１２ｂがリード指示信号１０８により、書き込み抑止指
示を出力する。

【００２３】バッファリードイネーブルレジスタ２３は
リード指示信号１０８の出力を受けて、トレースデータ
格納バッファ１３ａおよびトレースデータ格納バッファ
１３ｂに読み出しを指示する。

【００２４】リード制御回路２０ａは、トレースデータ
の読み出しを指示するリード指示信号１０８と、アドレ
ス一致検出回路４１と、アドレスレジスタ１１ａの示す
トレースデータ格納バッファ１３ａの番地の識別子およ
びアドレスレジスタ１１ｂの示すトレースデータ格納バ
ッファ１３ｂの番地の識別子を比較する識別子一致検出
回路４２の出力により、リード制御レジスタ１９ａに読
み出し制御指示を出力する。リード制御回路２０ｂは、
リード指示信号１０８とアドレス一致検出回路４１と識
別子一致検出回路４２の出力により、リード制御レジス
タ１９ｂに読み出し制御指示を出力する。

【００２５】リード制御レジスタ１９ａの出力である読
み出し指示信号１０９ａに従い、読み出し指示信号１０
９ａが有効な時、アドレス加算回路１６ａによりアドレ
スレジスタ１１ａの値は１加算され、読み出し指示信号
１０９ａが抑止指示を出力している時はアドレスレジス
タ１１ａの値は変化しない。リード制御レジスタ１９ｂ
の読み出し指示信号１０９ｂの出力に従い、読み出し指
示信号１０９ｂが有効な時、アドレス加算回路１６ｂに
よりアドレスレジスタ１１ｂの値は１加算され、読み出
し指示信号１０９ｂが抑止指示を出力している時はアド
レスレジスタ１１ｂの値は変化しない。

【００２６】トレースデータ格納バッファ１３ａの出力
データ１０３ａおよびトレースデータ格納バッファ１３
ｂの出力データ１０３ｂはいずれもリードデータセレク
タ２２ａおよびリードデータセレクタ２２ｂに出力され
る。アドレス一致検出回路４１の出力が一致の場合、リ
ードデータセレクタ２２ａはトレースデータ格納バッフ
ァ１３ａの出力データであるバッファリードデータ１０
３ａを出力し、リードデータセレクタ２２ｂはトレース
データ格納バッファ１３ｂの出力データであるバッファ
リードデータ１０３ｂを出力する。アドレス一致検出回
路４１の出力が不一致の場合、リードデータセレクタ２
２ａはバッファリードデータ１０３ｂを出力し、リード
データセレクタ２２ｂはバッファリードデータ１０３ａ
を出力する。

【００２７】リードデータセレクタ２２ａから出力され
たデータ１０７ａはリードデータレジスタ２１ａに格納
され、リードデータセレクタ２２ｂから出力されたデー
タ１０７ｂはリードデータレジスタ２１ｂに格納され
る。

【００２８】識別子一致検出回路４２が一致を検出した
場合、リードデータレジスタ２１ｂに格納されたデータ
１０７ｂはホールドされる。格納されたデータは読み出
しデータ１１０として外部に出力される。

【００２９】図２は上記のトレースデータ圧縮方式のラ
イト動作を示す波形図である。同図において、トレース
データ１００が時刻Ｔ１にＵ０Ｌ０，時刻Ｔ２にＵ１Ｌ
１，時刻Ｔ３にＵ２Ｌ２（Ｌ０＝Ｌ１＝Ｌ２）と連続し
て送られてきた場合、時刻Ｔ２ではデータレジスタ１０
ａにＵ０，データレジスタ１０ｂにＬ０が格納され、時
刻Ｔ３ではデータレジスタ１０ａにＵ１，データレジス
タ１０ｂにＬ１が格納され、時刻Ｔ４ではデータレジス
タ１０ａにＵ２，データレジスタ１０ｂにＬ２が格納さ
れる。

【００３０】そして、データレジスタ１０ａの出力デー
タにフィールドａのデータ１００ａを示す識別子０を付
け加えたデータ信号１０２ａと、データレジスタ１０ｂ
の出力データにフィールドｂのデータ１００ｂを示す識
別子１を付け加えたデータ信号１０２ｂは、データセレ
クタ１４ａとデータセレクタ１４ｂに出力される。

【００３１】データ一致検出回路４０は、データレジス
タ１０ｂに格納されている最新書き込みデータと次にデ
ータレジスタ１０ｂに格納されるフィールドｂのデータ
１００ｂの比較を行い、出力結果をライトイネーブル制
御回路１５ａおよびライトイネーブル制御回路１５ｂに
出力する。

【００３２】したがって、時刻Ｔ２において、データレ
ジスタ１０ｂに格納されている最新書き込みデータのＬ
０と次にデータレジスタ１０ｂに格納されるＬ１との比
較をし、Ｌ１＝Ｌ０なのでデータ一致検出回路はデータ
一致を検出し、ライト制御回路１５ａおよびライト制御
回路１５ｂに結果を出力する。また時刻Ｔ３においてデ
ータレジスタ１０ｂに格納されている最新書き込みデー
タのＬ１と次にデータレジスタ１０ｂに格納されるＬ２
との比較をし、Ｌ２＝Ｌ１のなのでデータ一致を検出
し、ライト制御回路１５ａおよびライト制御回路１５ｂ
に結果を出力する。

【００３３】アドレス一致検出回路４１はトレースデー
タ格納バッファ１３ａのアドレス値を保持するアドレス
をアドレスレジスタ１１ａとトレースデータ格納バッフ
ァ１３ｂのアドレス値を保持するアドレスレジスタ１１
ｂとの比較を行い、結果をライトイネーブル制御回路１
５ａとライトイネーブル制御回路１５ｂとデータセレク
タ１４ａとデータセレクタ１４ｂとに出力する。

【００３４】したがって、時刻Ｔ２において、アドレス
レジスタ１１ａとアドレスレジスタ１１ｂの値を比較す
ると、同じ値を保持しているので、時刻Ｔ２においてア
ドレス一致検出回路４１はアドレス一致を検出し、ライ
ト制御回路１５ａとライト制御回路１５ｂとデータセレ
クタ１４ａとデータセレクタ１４ｂとに結果を出力す
る。

【００３５】時刻Ｔ３においてアドレスレジスタ１１ａ
の値とアドレスレジスタ１１ｂの値を比較すると、同じ
値を保持しているので、時刻Ｔ３においてアドレス一致
検出回路４１はアドレス一致を検出し、ライト制御回路
１５ａとライト制御回路１５ｂとデータセレクタ１４ａ
とデータセレクタ１４ｂとに結果を出力する。

【００３６】時刻Ｔ４において、アドレスレジスタ１１
ａの値とアドレスレジスタ１１ｂの値を比較すると、異
なる値を保持しているので、時刻Ｔ４においてアドレス
一致検出回路４１はアドレス不一致を検出し、ライト制
御回路１５ａとライト制御回路１５ｂとデータセレクタ
１４ａとデータセレクタ１４ｂに結果を出力する。

【００３７】アドレス一致検出回路４１が一致を検出し
た時、データセレクタ１４ａは識別子０を持つフィール
ドａのデータ１０２ａを出力し、データセレクタ１４ｂ
は識別子１を持つフィールドｂのデータ１０２ｂを出力
する。アドレス一致検出回路４１の出力が不一致の時、
データセレクタ１４ａは識別子１を持つフィールドｂの
データ１０２ｂを出力し、データセレクタ１４ｂは識別
子０を持つフィールドａのデータ１０２ａを出力する。

【００３８】したがって、時刻Ｔ２でアドレス一致検出
回路４１が一致を検出しているので、時刻Ｔ３ではセレ
クトデータ出力信号１０４ａには０Ｕ０が出力され、セ
レクトデータ出力信号１０４ｂには１Ｌ０が出力され
る。

【００３９】時刻Ｔ３でアドレス一致検出回路４１が一
致を検出しているので、時刻Ｔ４ではセレクトデータ出
力信号１０４ａには０Ｕ１が出力され、セレクトデータ
出力信号１０４ｂには１Ｌ１が出力される。

【００４０】時刻Ｔ４でアドレス一致検出回路４１が不
一致を検出しているので、時刻Ｔ５ではセレクトデータ
出力信号１０４ａには１Ｌ２が出力され、セレクトデー
タ出力信号１０４ｂには０Ｕ２が出力される。

【００４１】ライトイネーブル制御回路１５ａは、トレ
ーサ開始を示す外部信号１１１の出力とライトスタービ
ット１７の出力とデータ一致検出回路４０の出力とアド
レス一致検出回路４１の出力とによりライトイネーブル
レジスタ１２ａに書き込み制御指示を出力し、ライトイ
ネーブル制御回路１５ｂはトレーサスタートビット１７
の出力とライトスタートビット１７の出力とデータ一致
検出回路４０の出力とアドレス一致検出回路４１出力と
により、ライトイネーブルレジスタ１２ｂに書き込み制
御指示を出力する。ライトイネーブルレジスタ１２ａの
出力によりアドレス加算回路１６ａはアドレスレジスタ
１１ａの値に１を加算し、ライトイネーブルレジスタ１
２ｂの出力によりアドレス加算回路１６ｂはアドレスレ
ジスタ１１ｂの値に１を加算する。

【００４２】したがって、時刻Ｔ１のトレーサ開始を示
す外部信号１１１の開始有効の出力およびライトスター
トビット１７の書き込み抑止出力により、ライトイネー
ブル制御回路１５ａおよびライトイネーブル制御回路１
５ｂは書き込み有効指示を出力し、時刻Ｔ２でライトイ
ネーブルレジスタ１２ａおよびライトイネーブルレジス
タ１２ｂは書き込み有効を示す。ライトイネーブルレジ
スタ１２ａおよびライトイネーブルレジスタ１２ｂの書
き込み有効の出力結果により、時刻Ｔ３でアドレスレジ
スタ１１ａの値はアドレス加算回路１６ａにより１加算
され、アドレスレジスタ１１ｂの値はアドレス加算回路
１６ｂにより１加算される。時刻Ｔ３のアドレス一致検
出回路４１の一致結果を受けライトイネーブル制御回路
１５ａは書き込み有効指示を出力し、時刻Ｔ３でライト
イネーブルレジスタ１２ａは書き込み有効を示す。

【００４３】時刻Ｔ２でデータ一致検出回路４０の一致
結果の出力を受け、ライトイネーブル制御回路１５ｂは
書き込み抑止指示を出力し、時刻Ｔ３でライトイネーブ
ルレジスタ１２ｂは書き込み抑止を示す。ライトイネー
ブルレジスタ１２ａの書き込み有効の出力により、時刻
Ｔ４でアドレスレジスタ１１ａの値はアドレス加算回路
１６ａにより１加算され、ライトイネーブルレジスタ１
２ｂの書き込み抑止の出力により、時刻Ｔ４でアドレス
レジスタ１１ｂの値は時刻Ｔ３の値を保持する。

【００４４】時刻Ｔ３のデータ一致検出回路４０の一致
結果と時刻Ｔ４のアドレス一致検出回路４１の不一致結
果より、ライトイネーブル制御回路１５ａは書き込み抑
止指示を出力し、ライトイネーブル制御回路１５ｂは書
き込み有効指示を出力する。

【００４５】時刻Ｔ４でライトイネーブルレジスタ１２
ａは書き込み抑止を示し、ライトイネーブルレジスタ１
２ｂは書き込み有効を示す。ライトイネーブルレジスタ
１２ａの書き込み抑止の出力により時刻Ｔ５でアドレス
レジスタ１１ａの値は時刻Ｔ４の値を保持し、ライトイ
ネーブルレジスタ１２ｂの書き込み有効の出力により時
刻Ｔ５でアドレスレジスタ１１ｂの値はアドレス加算回
路１６ｂにより１加算される。

【００４６】セレクトデータ１０４ａはライトイネーブ
ルレジスタ１２ａの出力の書き込み指示信号１０５ａに
従って、アドレスレジスタ１１ａの示すトレースデータ
格納バッファ１３ａに書き込まれ、セレクトデータ１０
４ｂはライトイネーブルレジスタ１２ｂの出力の書き込
み指示信号１０５ｂに従って、アドレスレジスタ１１ｂ
の示すトレースデータ格納バッファ１３ｂに書き込まれ
る。

【００４７】時刻Ｔ３において、時刻Ｔ２の書き込み指
示信号１０５ａの書き込み有効指示により、Ｔ２でアド
レスレジスタ１１ａが示しているトレースデータ格納バ
ッファ１３ａの０番地に０Ｕ０が書き込まれ、時刻Ｔ２
の書き込み指示信号１０５ｂの書き込み有効指示によ
り、Ｔ２でアドレスレジスタ１１ｂが示しているトレー
スデータ格納バッファ１３ｂの０番地に１Ｌ０が書き込
まれる。

【００４８】時刻Ｔ４において、時刻Ｔ３の書き込み指
示信号１０５ａの書き込み有効指示により、Ｔ３でアド
レスレジスタ１１ａが示しているトレースデータ格納バ
ッファ１３ａの１番地に０Ｕ１が書き込まれるが、時刻
Ｔ３の書き込み指示信号１０５ｂの書き込み抑止指示に
より、Ｔ３でアドレスレジスタ１１ｂが示しているトレ
ースデータ格納バッファ１３ｂの１番地に１Ｌ１は書き
込まれない。

【００４９】時刻Ｔ５において、時刻Ｔ４の書き込み指
示信号１０５ａの書き込み抑止指示により、Ｔ４でアド
レスレジスタ１１ａが示しているトレースデータ格納バ
ッファ１３ａの２番地に１Ｌ２は書き込まず、時刻Ｔ４
の書き込み指示信号１０５ｂの書き込み抑止指示によ
り、Ｔ４でアドレスレジスタ１１ｂが示しているトレー
スデータ格納バッファ１３ｂの１番地に０Ｕ２が書き込
まれる。

【００５０】図３はデータ圧縮が行われた時のトレース
データ格納バッファ１３ａおよびトレースデータ格納バ
ッファ１３ｂの様子を示す説明図である。トレースデー
タがＵ０Ｌ０，Ｕ１Ｌ１，Ｕ２Ｌ２，Ｕ３Ｌ３，Ｕ４Ｌ
４，Ｕ５Ｌ５，Ｕ６Ｌ６（Ｌ０＝Ｌ１＝Ｌ２＝Ｌ３，Ｌ
４＝Ｌ５）の時、データ圧縮が行われ、同図のように書
き込まれる。

【００５１】上記のようにしてデータの圧縮が行われる
と、識別子を付け加えたフィールドａのデータ１００ａ
だけが登録されることになる。このため登録データのレ
ングス長半分となり、フィールドａのデータ１００ａの
登録位置を考慮する必要がある。そこで、アドレスレジ
スタ１１ａとアドレスレジスタ１１ｂの保持するアドレ
ス値の比較を行うアドレス一致検出回路４１の出力によ
りフィールドａのデータ１００ａの登録位置を決定し、
トレースデータ格納バッファ１３ａとトレースデータ格
納バッファ１３ｂのどちらかに登録する。

【００５２】図４は上記のトレースデータ圧縮方式のリ
ード動作を示す波形図である。ここでトレースデータ圧
縮方式は、外部から受信するリード指示信号１０８によ
りトレーサリードを開始する。リード指示信号１０８は
毎Ｔ受信する。リード指示信号１０８の出力をバッファ
リードイネーブルレジスタ２３に受け、トレースデータ
格納バッファ１３ａおよびトレースデータ格納バッファ
１３ｂにリード指示を出力する。バッファリードイネー
ブルレジスタ２３の出力により、アドレスレジスタ１１
ａの示すトレースデータ格納バッファ１３ａのデータが
バッファリードデータ１０３ａに出力され、アドレスレ
ジスタ１１ｂの示すトレースデータ格納バッファ１３ｂ
のデータがバッファリードデータ１０３ｂに出力され
る。

【００５３】また、識別子一致検出回路４２は、アドレ
スレジスタ１１ａの示すトレースデータ格納バッファ１
３ａの番地の識別子とアドレスレジスタ１１ｂの示すト
レースデータ格納バッファ１３ｂの番地の識別子とを比
較する。

【００５４】さらに、リード制御回路２０ａはアドレス
一致検出回路４１の出力とリード指示信号１０８の出力
と識別子一致検出回路４２の出力によりリード制御レジ
スタ１９ａに読み出し指示を出力する。リード制御回路
２０ｂはリード指示信号１０８の出力とアドレス一致検
出回路４１の出力と識別子一致検出回路４２の出力によ
り、リード制御レジスタ１９ｂに読み出し指示を出力す
る。リード制御レジスタ１９ａの読み出し有効指示の出
力を受け、アドレスレジスタ１１ａの値はアドレス加算
回路１６ａにより１加算され、リード制御レジスタ１９
ｂの読み出し有効指示の出力を受け、アドレスレジスタ
１１ｂの値はアドレス加算回路１６ｂにより１加算され
る。

【００５５】図４において、時刻Ｔ１１でリード指示信
号１０８が有効になると、Ｔ１２でバッファリードイネ
ーブルレジスタ２３が有効となり、トレースデータ格納
バッファ１３ａおよびトレースデータ格納バッファ１３
ｂのリードが開始される。時刻Ｔ１２でバッファリード
イネーブルレジスタ２３の出力を受けて、アドレスレジ
スタ１１ａが示すトレースデータ格納バッファ１３ａの
０番地のデータＵ０がバッファリードデータ１０３ａに
出力され、アドレスレジスタ１１ｂが示すトレースデー
タ格納バッファ１３ｂの０番地のデータＬ０がバッファ
リードデータ１０３ｂに出力される。

【００５６】リード制御回路２０ａは時刻Ｔ１１のリー
ド指示信号１０８のリード有効出力およびバッファリー
ドイネーブルレジスタ２３のリード抑止出力を受けて、
時刻Ｔ１２で有効となり、リード制御レジスタ１９ａに
読み出し有効指示を出力する。リード制御回路２０ｂも
リード指示信号１０８の出力およびバッファリードイネ
ーブルレジスタ２３の出力を受けて、リード制御レジス
タ１９ｂに読み出し有効指示を出力する。リード制御レ
ジスタ１９ａの読み出し有効の出力を受け、時刻Ｔ１３
でアドレスレジスタ１１ａの値は１加算される。リード
制御レジスタ１９ｂの読み出し有効の出力を受け、時刻
Ｔ１３でアドレスレジスタ１１ｂの値は１加算される。

【００５７】時刻Ｔ１３において、アドレスレジスタ１
１ａが示すトレースデータ格納バッファ１３ａの１番地
のデータＵ１がバッファリードデータ１０３ａに出力さ
れ、アドレスレジスタ１１ｂが示すトレースデータ格納
バッファ１３ｂの１番地のデータＵ２がバッファリード
データ１０３ｂに出力される。リード制御回路２０ａは
リード指示信号１０８の出力とアドレス一致検出回路４
１の一致結果と識別子一致検出回路４２の一致結果とを
受け、リード制御レジスタ１９ａに読み出し有効指示を
出力する。リード制御回路２０ｂはリード指示信号１０
８の出力とアドレス一致検出回路４１の一致結果と識別
子一致検出回路４２の一致結果とを受け、リード制御レ
ジスタ１９ｂに読み出し抑止指示を出力する。

【００５８】時刻Ｔ１４において、リード制御レジスタ
１９ａの読み出し有効の出力を受け、アドレスレジスタ
１１ａの値は１加算される。リード制御レジスタ１９ｂ
の読み出し抑止の出力を受け、アドレスレジスタ１１ｂ
は時刻Ｔ１３の値を保持する。時刻Ｔ１４においてアド
レスレジスタ１１ａが示すトレースデータ格納バッファ
１３ａの２番地のデータＵ３がバッファリードデータ１
０３ａに出力され、アドレスレジスタ１１ｂが示すトレ
ースデータ格納バッファ１３ｂの１番地のデータＵ２が
バッファリードデータ１０３ｂに出力される。リード制
御回路２０ａはリード指示信号１０８の出力とアドレス
一致検出回路４１の不一致結果と識別子一致検出回路４
２の一致結果を受け、リード制御レジスタ１９ａに読み
出し抑止指示を出力する。リード制御回路２０ｂはリー
ド指示信号１０８の出力とアドレス一致検出回路４１の
不一致結果と識別子一致検出回路４２の一致結果とを受
け、リード制御レジスタ１９ｂに読み出し有効指示を出
力する。

【００５９】時刻Ｔ１５において、リード制御レジスタ
１９ａの読み出し抑止の出力を受け、アドレスレジスタ
１１ａの値は時刻Ｔ１４の値を保持する。リード制御レ
ジスタ１９ｂの読み出し有効の出力を受け、アドレスレ
ジスタ１１ｂの値は１加算される。識別子一致検出回路
４２が不一致の場合、時刻Ｔ１６，Ｔ１８で示すよう
に、アドレス一致検出回路４１の出力に関わらずリード
制御回路２０ａは読み出し有効指示をリード制御レジス
タ１９ａに出力し、リード制御回路２０ｂは読み出し有
効指示をリード制御レジスタ１９ｂに出力する。

【００６０】図１を参照すると、バッファリードデータ
１０３ａおよびバッファリードデータ１０３ｂは、アド
レス一致検出回路４１の出力により制御されるリードデ
ータセレクタ２２ａとリードデータセレクタ２２ｂに出
力される。アドレス一致検出回路４１の出力が一致の場
合、リードデータセレクタ２２ａはバッファリードデー
タ１０３ａを出力し、リードデータセレクタ２２ｂはバ
ッファリードデータ１０３ｂを出力する。アドレス一致
検出回路４１の出力が不一致の場合、リードデータセレ
クタ２２ａはバッファリードデータ１０３ｂを出力し、
リードデータセレクタ２２ｂがバッファリードデータ１
０３ａを出力する。

【００６１】したがって、時刻Ｔ１２でアドレス一致検
出回路４１の一致出力を受け、リードデータ１０７ａに
Ｕ０が出力され、リードデータ１０７ｂにＬ０が出力さ
れる。時刻Ｔ１４ではアドレス一致検出回路４１の不一
致の出力を受け、リードデータ１０７ａにＵ２が出力さ
れ、リードデータ１０７ｂにＵ３が出力される。

【００６２】また図１を参照すると、リードデータ１０
７ａはリードデータレジスタ２１ａに格納され、リード
データ１０７ｂはリードデータレジスタ２１ｂに格納さ
れる。識別子一致検出回路４２が一致の時はリードデー
タレジスタ２１ｂに次のデータを格納せず、前のデータ
を保持する。

【００６３】したがって、時刻Ｔ１２の識別子一致検出
回路の不一致結果より、Ｔ１３でリードデータレジスタ
２１ａにＵ０が格納され、リードデータレジスタ２１ｂ
にＬ０が格納される。さらに、時刻Ｔ１３の識別子一致
検出回路の一致結果より、Ｔ１４でリードデータレジス
タ２１ａにＵ１が格納されるが、リードデータレジスタ
２１ｂにＵ２は格納されず、Ｔ１３で格納されたＬ０の
値を保持する。また、時刻Ｔ１４の識別子一致検出回路
の一致結果より、Ｔ１５でリードデータレジスタ２１ａ
にＵ２が格納されるが、リードデータレジスタ２１ｂに
Ｕ３は格納されず、Ｔ１３で格納されたＬ０の値を保持
する。

【００６４】さらに図１を参照すると、格納されたデー
タは読み出しデータ１１０として外部に出力される。

【００６５】したがって、時刻Ｔ１３では読み出しデー
タＵ０Ｌ０が出力され、時刻Ｔ１４では読み出しデータ
Ｕ１Ｌ０が出力され、時刻Ｔ１５では読み出しデータＵ
２Ｌ０が出力される。

【００６６】図５は本発明の実施の第二の形態を示すブ
ロック図である。同図を参照しながら、図１に示したト
レースデータ圧縮方式との差異を説明する。

【００６７】図５を参照すると、まず、データレジスタ
１０ａに格納されている最新書き込みデータと次にデー
タレジスタ１０ａに書き込まれるフィールドａのデータ
１００ａとの比較を行うデータ一致検出回路４３が設け
られている。このデータ一致検出回路４３の出力結果に
よりフィールドａのデータ１００ａを圧縮するか否かを
決定する。

【００６８】また、トレースデータ格納バッファ１３ａ
にカウンタフィールド５０ａを設け、トレースデータ格
納バッファ１３ｂにカウンタフィールド５０ｂを設け
る。カウンタフィールド５０ａとカウンタフィールド５
０ｂは同一構成であり、カウンタフィールド５０ａを例
にとって構成を説明すると、カウンタフィールド５０ａ
は、トレースデータ格納バッファ１３ａのワード数と１
対１で対応しているレジスタで構成されているフィール
ド情報格納レジスタ５１ａと、フィールド情報格納レジ
スタ加算回路５２ａと、フィールド情報格納レジスタ５
１ａのポインタとなるワードポインタ５３ａと、ワード
ポインタ５３ａ加算回路５４ａとから構成される。

【００６９】さらに、フィールド情報格納レジスタ５１
ａと同じビット幅のレジスタをリード制御レジスタ１９
ａに設け、リード制御レジスタ１９ａの加算回路２４ａ
を設ける。リード制御レジスタ１９ｂにフィールド情報
格納レジスタ５１ｂと同じビット幅のレジスタを設け、
リード制御レジスタ１９ｂの加算回路２４ｂを設ける。
また、フィールド情報格納レジスタ５１ａの保持する値
とリード制御レジスタ１９ａのデータ比較を行うリード
データ比較回路４４とフィールド情報格納レジスタ５１
ｂの保持する値とリード制御レジスタ１９ｂのデータ比
較を行うリードデータ比較回路４５を設ける。

【００７０】さらに、識別子一致検出回路４２（図１参
照）の代わりに、アドレスレジスタ１１ａの示すトレー
スデータ格納バッファ１３ａの番地に格納されている識
別子とアドレスレジスタ１１ｂの示すトレースデータ格
納バッファ１３ｂの番地に格納されている識別子のどち
らが０と一致しているかを比較する識別子比較回路４６
と、アドレスレジスタ１１ａの示すトレースデータ格納
バッファ１３ａの番地に格納されている識別子とアドレ
スレジスタ１１ｂの示すトレースデータ格納バッファ１
３ｂの番地に格納されている識別子のどちらが１と一致
しているかを比較する識別子比較回路４７を設ける。識
別子０と一致した識別子を持つデータのデータ部分だけ
がリードデータレジスタ２１ａに格納され、識別子１と
一致したデータを持つデータ部分だけがリードデータレ
ジスタ２１ｂに格納される。

【００７１】図６は上記のトレースデータ圧縮方式のラ
イト動作を示す波形図である。最初に図５を参照する
と、ワードポインタ５３ａおよびワードポインタ５３ｂ
はライトスタートビット１７の書き込み抑止出力および
トレーサ開始を示す外部信号１１１の開始有効出力によ
りセットされ、ライトイネーブル制御回路１５ａはライ
トイネーブルレジスタ１２ａに書き込み指示を出力し、
ライトイネーブル制御回路１５ｂはライトイネーブルレ
ジスタ１２ｂに書き込み指示を出力する。

【００７２】図６において、トレースデータ１００がＵ
０Ｌ０，Ｕ１Ｌ１，Ｕ２Ｌ２，Ｕ３Ｌ３，Ｕ４Ｌ４，Ｕ
５Ｌ５，Ｕ６Ｌ６（Ｕ０＝Ｕ１，Ｕ４＝Ｕ５，Ｌ０＝Ｌ
１＝Ｌ２＝Ｌ３＝Ｌ４＝Ｌ５）と送られてきた場合、時
刻Ｔ１でトレースデータ開始信号１１１とライトスター
トビット１７の出力により、時刻Ｔ２でライトイネーブ
ルレジスタ１２ａおよびライトイネーブルレジスタ１２
ｂは書き込み有効を示し、ワードポインタ５３ａおよび
ワードポインタ５３ｂはリセットされる。始めに受信し
たトレースデータＵ０Ｌ０は、時刻Ｔ３でアドレスレジ
スタ１１ａの示すトレースデータ格納バッファ１３ａに
Ｕ０が書き込まれ、アドレスレジスタ１１ｂの示すトレ
ースデータ格納バッファ１３ｂにＬ０が書き込まれる。

【００７３】時刻Ｔ２で、データレジスタ１０ａに格納
されている最新書き込みデータと次に書き込まれるデー
タが同じなので、データ一致検出回路４３の一致を受け
て時刻Ｔ３では、ワードポインタ５３ａの示すフィール
ド情報格納レジスタ５１ａの番地の値は、フィールド情
報格納レジスタ加算回路５２ａにより１加算される。時
刻Ｔ１〜Ｔ２では、データ一致検出回路４０は一致を検
出している為、カウンタフィールド５０ｂはカウンタフ
ィールド５０ａと同様の動きをし、時刻Ｔ３ではワード
ポインタ５３ｂの示すフィールド情報格納レジスタ５１
ｂの番地の値は、フィールド情報格納レジスタ加算回路
５２ｂにより１加算される。

【００７４】また図５を参照すると、ライトイネーブル
制御回路１５ａはフィールドａのデータ一致検出回路４
３とフィールドｂのデータ一致検出回路４０とアドレス
一致検出回路４１の出力によりライトレジスタ１２ａに
書き込み指示を出力する。さらに、ライトイネーブル制
御回路１５ｂはフィールドａのデータ一致検出回路４３
とフィールドｂのデータ一致検出回路４０とアドレス一
致検出回路４１の出力でライトレジスタ１２ｂに書き込
み指示を出力する。

【００７５】したがって、時刻Ｔ３でデータ一致検出回
路４３の不一致の出力を受けて、ワードポインタ５３ａ
はワードポインタ加算回路５４ａにより１加算され、ラ
イトイネーブルレジスタ１２ａは書き込み有効指示を出
力する。データ一致検出回路４０は一致を検出している
ため、ワードポインタ５３ｂが示すフィールド情報格納
レジスタ５１ｂの番地の値は１加算され、ライトイネー
ブルレジスタ１２ｂは書き込み抑止指示を出力する。

【００７６】時刻Ｔ５において、Ｔ４のデータ一致検出
回路４３の不一致結果とアドレス一致検出回路４１の不
一致結果を受けて、ライトイネーブルレジスタ１２ａは
書き込み有効指示を出力し、アドレス一致検出回路４１
の不一致結果を受けて、ライトイネーブルレジスタ１２
ｂは書き込み有効指示を出力する。時刻Ｔ５でアドレス
一致検出回路４１の不一致結果より、データセレクタ１
４ａはＬ０を出力し、データセレクタ１４ｂはＵ２を出
力する。時刻Ｔ６でアドレスレジスタ１１ａの示すトレ
ースデータ格納バッファ１３ａの２番地にＬ３が書き込
まれ、アドレスレジスタ１１ｂの示すトレースデータ格
納バッファ１３ｂの１番地にＵ２が書き込まれる。

【００７７】さらに図５を参照すると、アドレス一致検
出回路４１の不一致を受けて、ライトイネーブルレジス
タ１２ａおよびワードポインタ５３ａはデータ一致検出
回路４３の出力により制御され、ライトイネーブルレジ
スタ１２ｂおよびワードポインタ５３ｂはデータ一致検
出回路４０の出力により制御される。

【００７８】したがって、時刻Ｔ６で、Ｔ５のデータ一
致検出回路４３の一致結果を受けてライトイネーブルレ
ジスタ１２ａは書き込み抑止を出力し、データ一致検出
回路４０の不一致結果を受けてライトイネーブルレジス
タ１２ｂは書き込み有効指示を出力する。

【００７９】なお、ワードポインタ５３ａが示すフィー
ルド情報格納レジスタ５１ａに全て１が書き込まれた場
合その値はホールドされ、ワードポインタ５３ｂが示す
フィールド情報格納レジスタ５１ｂに全て１が書き込ま
れた場合その値はホールドされる。

【００８０】図７は上記のトレースデータ圧縮方式のリ
ード動作を示す波形図である。最初に図５を参照する
と、トレースリード時、リード指示信号１０８およびバ
ッファリードイネーブルレジスタ２３の出力によりリー
ド制御レジスタ１９ａおよびリード制御レジスタ１９ｂ
はリセットされる。したがって、時刻Ｔ１１でリード指
示信号１０８とバッファリードイネーブルレジスタ２３
の出力によりＴ１２でリード制御レジスタ１２ａおよび
リード制御レジスタ１２ｂはリセットされる。

【００８１】また図５を参照すると、リード制御レジス
タ１９ａおよびフィールド情報格納レジスタ５１ａの出
力を比較するリードデータ比較回路４４によりアドレス
レジスタ１１ａは制御され、リード制御レジスタ１９ｂ
およびフィールド情報格納レジスタ５１ｂの出力を比較
するリードデータ比較回路４５によりアドレスレジスタ
１１ｂは制御される。

【００８２】リード制御レジスタ１９ａの値とフィール
ド情報格納レジスタ５１ａの値を比較するリードデータ
比較回路４４が不一致を検出した場合、アドレスレジス
タ１１ａは値を保持し続け、リード制御レジスタ１９ａ
はリード制御レジスタ加算回路２４ａにより１加算され
る。リードデータセレクタ２２ａの出力を格納するリー
ドデータレジスタ２１ａの値はホールドされる。リード
データ比較回路４４が一致を検出した場合、アドレスレ
ジスタ１１ａはアドレス加算回路１６ａにより１加算さ
れ、リード制御レジスタ１９ａはリセットされる。

【００８３】リードデータ比較回路４５が不一致を検出
した場合、アドレスレジスタ１１ｂは値を保持し続け、
リード制御レジスタ１９ｂがリード制御レジスタ加算回
路２４ｂにより１加算される。リードデータセレクタ２
２ｂの出力を格納するリードデータレジスタ２１ｂの値
はホールドされる。リードデータ比較回路４５により一
致を検出した場合、アドレスレジスタ１１ｂはアドレス
加算回路１６ｂにより１加算され、リード制御レジスタ
１９ｂはリセットされる。

【００８４】したがって、時刻Ｔ１２でリード制御レジ
スタ１９ａおよびフィールド情報格納レジスタ５１ａの
値は異なっているので、リードデータ比較回路４４は不
一致を検出し、その結果を受けてリード制御レジスタ１
９ａはリード制御レジスタ加算回路２４ａにより１加算
される。時刻Ｔ１３でリードデータ比較回路４４は一致
を検出し、時刻Ｔ１４でアドレスレジスタ１１ａは１加
算され、リード制御レジスタ１９ａはリセットされる。

【００８５】さらに図５を参照すると、リードデータ比
較回路４４が不一致を検出した場合、リードデータレジ
スタ２１ａは格納していたデータをホールドし、格納し
ているデータを保持する。リードデータ比較回路４５が
不一致を検出した場合、リードデータレジスタ２１ｂは
格納していたデータをホールドし、格納しているデータ
を保持する。

【００８６】したがって、時刻Ｔ１５でアドレスレジス
タ１１ａの示すトレースデータ格納バッファ１３ａに格
納されている識別子は１なので、データＬ０はリードデ
ータセレクタ２２ｂの出力データ１０７ｂに出力され、
リードデータレジスタ２１ｂに格納される。アドレスレ
ジスタ１１ｂの示すトレースデータ格納バッファ１３ｂ
に格納されている識別子は０なので、データＵ２はリー
ドデータセレクタ２２ａの出力データ１０７ａに出力さ
れ、リードデータレジスタ２１ａに格納される。

【００８７】上記のようにして、トレースバッファをさ
らに効率よく使用することができる。

【００８８】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、大規模なＬＳＩ内部の状態値を記録するトレー
サにおいて、トレースバッファの容量を削減できるとい
う効果がある。その理由は、連続した同一の繰り返しデ
ータの書き込みを抑止することによりトレースデータの
圧縮ができ、トレースバッファの使用効率が向上するた
めである。

【図面の簡単な説明】

【図１】本発明の実施の第一の形態を示すブロック図。

【図２】図１のトレースデータ圧縮方式のライト動作を
示す波形図。

【図３】トレースデータ格納バッファの構成を示す説明
図。

【図４】図１のトレースデータ圧縮方式のリード動作を
示す波形図。

【図５】本発明の実施の第二の形態を示すブロック図。

【図６】図５のトレースデータ圧縮方式のライト動作を
示す波形図。

【図７】図５のトレースデータ圧縮方式のリード動作を
示す波形図。

【符号の説明】

１０ａ，１０ｂ データレジスタ １１ａ，１１ｂ アドレスレジスタ １２ａ，１２ｂ ライトイネーブルレジスタ １３ａ，１３ｂ トレースデータ格納バッファ １４ａ，１４ｂ データセレクタ １５ａ，１５ｂ ライトイネーブル制御回路 １６ａ，１６ｂ アドレス加算回路 １７ ライトスタートビット １９ａ，１９ｂ リード制御レジスタ ２０ａ，２０ｂ リード制御回路 ２１ａ，２１ｂ リードデータレジスタ ２２ａ，２２ｂ リードデータセレクタ ２３ バッファリードイネーブルレジスタ ４０ データ一致検出回路 ４１ アドレス一致検出回路 ４２ 識別子一致検出回路 ５０ａ，５０ｂ カウンタフィールド ５１ａ，５１ｂ フィールド情報格納レジスタ ５３ａ，５３ｂ ワードポインタ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ＬＳＩ内部の複数の状態値を周期的の記
   録するトレーサにおいて、トレースデータを複数のフィ
   ールドに分割し、任意の周期のトレースデータとその次
   の周期のトレースデータとをフィールドごとに比較し、
   状態値に差異のあるフィールドのデータを記録し、状態
   値に差異のないフィールドのデータを記録しないことを
   特徴とするトレースデータ圧縮方法。
2. 【請求項２】 請求項１記載のトレースデータ圧縮方法
   において、複数のフィールドに分割したトレースデータ
   を記録するとき、各フィールドのデータにそれぞれ識別
   子を付して記録することを特徴とするトレースデータ圧
   縮方法。
3. 【請求項３】 ＬＳＩ内部の複数の状態値を周期的の記
   録するトレーサにおいて、トレースデータを状態値の変
   化する頻度の高い第一のフィールドと状態値の変化する
   頻度の低い第二のフィールドとに分割し、最新の登録ト
   レースデータの第二のフィールドのデータと受信したト
   レースデータの第二のフィールドのデータとを比較して
   一致する場合には、前記受信したトレースデータの第二
   のフィールドのデータを登録しないことを特徴とするト
   レースデータ圧縮方法。
4. 【請求項４】 請求項３記載のトレースデータ圧縮方法
   において、受信したトレースデータを登録するときに
   は、前記第一のフィールドおよび前記第二のフィールド
   の各データにそれぞれ識別子を付して登録することを特
   徴とするトレースデータ圧縮方法。
5. 【請求項５】 請求項３または４記載のトレースデータ
   圧縮方法において、トレースデータの第一のフィールド
   のデータを保持する第一のデータレジスタと、前記トレ
   ースデータの第二のフィールドのデータを保持する第二
   のデータレジスタと、前記第一または前記第二のデータ
   レジスタの各データにそれぞれ識別子を付して登録する
   第一および第二のトレースデータ格納バッファと、前記
   第二のデータレジスタのデータと次に受信したトレース
   データの第二のフィールドのデータとを比較するデータ
   一致検出回路と、前記データ一致検出回路が一致を検出
   したときには前記第二のフィールドのデータの登録を抑
   止し，前記データ一致検出回路が不一致を検出したとき
   には前記第一および前記第二のフィールドの各データに
   それぞれ識別子を付し，前記第一および第二のトレース
   データ格納バッファのいずれかに登録することを決定す
   る第一および第二のデータセレクタと、前記第一および
   第二のトレースデータ格納バッファにフィールドごとに
   識別子を付したトレースデータを順次に書込むアドレス
   決定手段とを具備することを特徴とするトレースデータ
   圧縮方式。
6. 【請求項６】 請求項５記載のトレースデータ圧縮方式
   において、前記第一のデータレジスタのデータと次に受
   信したトレースデータの第一のフィールドのデータとを
   比較するデータ一致検出回路と、前記第一および第二の
   トレースデータ格納バッファにそれぞれ設けられ，前記
   データ一致検出回路が一致を検出するごとにそれをカウ
   ントして保持する第一および第二のカウンタフィールド
   とを備え、前記第一のフィールドのデータを圧縮するこ
   とを特徴とするトレースデータ圧縮方式。
7. 【請求項７】 請求項６記載のトレースデータ圧縮方式
   において、前記カウンタフィールドは前記トレースデー
   タ格納バッファのワード数と１対１で対応しているフィ
   ールド情報格納レジスタと、前記フィールド情報格納レ
   ジスタをインクリメントするフィールド情報格納レジス
   タ加算回路と、前記フィールド情報格納レジスタのポイ
   ンタとなるワードポインタと、前記ワードポインタをイ
   ンクリメントするワードポインタ加算回路とを含むこと
   を特徴とするトレースデータ圧縮方式。