JP2001160630A - チップ型半導体装置 - Google Patents

チップ型半導体装置

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Abstract

(57)【要約】 【課題】 製造上問題となるバリを有しないチップ型半
導体装置を提供する。 【解決手段】 チップ基板の上面から側面を通って下面
に至る電極被膜がチップ基板の両端に形成されたチップ
型半導体装置において、前記チップ基板の両端部におけ
る前記電極被膜の両側端をチップ基板の両側端よりも内
側に位置するようにする。ここで、バリによる不具合を
より完全に防止するためには、前記電極被膜の両側端が
チップ基板の両側端よりも内側に位置している部分の、
チップ型装置の縁端からの長さを１００ミクロン以上と
するのがよい。またチップ基板のバリをも回避するため
には、前記チップ基板の両端部を前記電極被膜の両側端
と同一平面形状とするのがよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はチップ型半導体装置
に関し、より詳細には切断具による切断で生じる、問題
となるようなバリを有さないチップ型半導体装置に関す
るものである。
【０００２】
【従来の技術】近年の電子機器の小型・軽量化傾向に伴
って、回路基板へ表面実装が可能な電子部品、即ちチッ
プ型半導体装置の需要が急速に増加している。チップ型
半導体装置（以下、チップ型装置と記すことがある）は
直方体ブロックに近い形を通常はしており、その両端部
には電極被膜が形成されている。この電極被膜と回路基
板上の配線パターンとが接触するようにチップ型装置を
回路基板上に配設し、クリーム半田などの導電性接着剤
を用いてチップ型装置を基板上に固着している。
【０００３】従来の代表的なチップ型装置の形態を図６
に示す。平面視長矩形状をしたチップ基板１の上面長手
方向両端部にはそれぞれ電極被膜２，２’が形成されて
いる。そして基板１の表面には、電極被膜２に導通する
第１の導電パターン３が電極被膜２と一体に形成され、
同様に電極被膜２’に導通する第２の導電パターン４が
電極被膜２’と一体に形成されている。第１の導電パタ
ーン３には半導体素子（この図ではＬＥＤチップ）５が
導電性接着剤で固着され、また第２の導電パターン４に
はワイヤボンディング部（不図示）が形成され、半導体
素子５の上面電極（不図示）とボンディングワイヤ６に
よって結線されている。そして、半導体素子５およびボ
ンディングワイヤ６、第１及び第２の導電パターン３，
４を覆うように、封止用樹脂（この図では透明または半
透明の樹脂）からなる封止体７が形成されている。
【０００４】このような従来のチップ型装置は、効率的
な製造を行うために一般的には次のようにして製造され
る。平板状の材料基板に複数本のスリットを設けて複数
本の桟を形成し、この桟に電極被膜および導体パターン
を形成した後、導体パターン上に半導体素子をボンディ
ングし、桟の上面をその長手方向に一連に覆うように封
止体を成形して、複数のチップ型装置が連続して繋がっ
た中間体を製造する。この中間体の具体例を図７に示
す。そして図７の破線で示す位置をダイシングなどで切
断して、図６に示した従来のチップ型装置を得ていた。
【０００５】
【発明が解決しようとする課題】ところが、このような
従来のチップ型装置では、ダイシングにより切断する
際、切断刃による強力な剪断力でバリが形成され、この
バリがチップ型装置の端部より外側に延出すると、製造
の後工程でバリによる引っかかりで流れ作業が中断する
不具合が生じていた。
【０００６】本発明はこのような従来の問題に鑑みてな
されたものであり、その目的は、製造後工程で問題とな
るようなバリを有しないチップ型半導体装置を提供する
点にある。
【０００７】
【課題を解決するための手段】本発明によれば、チップ
基板の上面から側面を通って下面に至る電極被膜がチッ
プ基板の両端部に形成されたチップ型半導体装置におい
て、前記チップ基板の両端部における前記電極被膜の両
側端が、チップ基板の両側端よりも内側に位置している
ことを特徴とするチップ型半導体装置が提供される。
【０００８】ここで、バリによる不具合をより完全に防
止するためには、前記電極被膜の両側端がチップ基板の
両側端よりも内側に位置している部分の、チップ型装置
の縁端からの長さを１００ミクロン以上とするのがよ
い。
【０００９】またダイシングによるチップ基板のバリを
も回避するためには、前記チップ基板の両端部を前記電
極被膜の両側端と同一平面形状を有するようにするのが
好ましい。
【００１０】
【発明の実施の形態】本発明者は、ダイシングによるバ
リの発生防止を目的として鋭意検討した結果、電極被
膜、中でも軟質なＣｕ層がダイシング刃の剪断力によっ
て引き延ばされて問題となるバリを形成しているという
新たな知見を得て、本発明をなすに至った。
【００１１】すなわち、本発明のチップ型半導体装置で
は、チップ基板の両端部における電極被膜の両側端をチ
ップ基板の両側端よりも内側に位置するようにし、チッ
プ基板の両端部に形成された電極被膜がダイシングによ
る切断の際にダイシング刃に接触しないようにして、バ
リの発生を有効に防止したのである。
【００１２】図１に本発明のチップ型半導体装置の一実
施態様を示す。なお図６と同じ部分は同じ符号を付して
いる。平面視長矩形状をしたチップ基板１の上面長手方
向両端部にはそれぞれ電極被膜２，２’が形成されてい
る。そして電極被膜２に導通する第１の導電パターン３
が電極被膜２と一体に形成され、同様に電極被膜２’に
導通する第２の導電パターン４が電極被膜２’と一体に
形成されている。
【００１３】電極被膜２，２’の側端２１は、チップ基
板１の側端１１よりも内側に位置するように形成されて
いる。このとき電極被膜の側端２１のすべてをチップ基
板の側端１１よりも内側に位置させてもよいが、後述す
る製造工程におけるめっきによる電極被膜の形成におい
て作業が煩雑になることから、図１のチップ型装置のよ
うにチップ基板１の縁端から一定長さｍだけ、電極被膜
の側端２１を内側に位置させるのがよい。チップ型装置
の縁端からの長さｍは、ダイシング刃で電極被膜を切断
したときに生じるバリの長さよりも長くする必要があ
り、電極被膜の材料やダイシングの運転条件などから適
宜決定すればよいが、一般に１００ミクロン以上である
ことが望ましく、より望ましくは１５０ミクロン以上で
ある。
【００１４】またチップ基板の側端から電極被膜の側端
までの距離ｎは特に限定はないが、電極被膜の導電特性
の点からはできる限り短い方がよい。
【００１５】そして図１において、第１の導電パターン
３には半導体素子（この図ではＬＥＤチップ）５が導電
性接着剤で固着され、また第２の導電パターン４にはワ
イヤボンディング部（不図示）が形成され、半導体素子
５の上面電極（不図示）とボンディングワイヤ６によっ
て結線されている。そして、半導体素子５およびボンデ
ィングワイヤ６、第１及び第２の導電パターン３，４を
覆うように封止用樹脂（この図では透明または半透明の
樹脂）からなる封止体７が形成されている。もちろん、
これら導電パターンの形状や使用する半導体素子の種類
・固着方法などに特に限定はなく、従来公知のものがこ
こでも採用することができる。
【００１６】チップ基板上に形成される電極被膜の他の
実施態様を図２に示す。図２は本発明のチップ型装置の
平面図である。なおこの図では半導体素子およびボンデ
ィングワイヤ、封止体などは省略している。図２（ａ）
の電極被膜は４つの角を面取りした形状、図２（ｂ）の
電極被膜は４つの角を１／４円で切り取った形状、そし
て図２（ｃ）の電極被膜は４つの角に丸みをつけた形状
をそれぞれ有している。これらの電極被膜において、チ
ップ型装置の縁端から長さｍは、ダイシング刃により電
極被膜が切断されたときに生じるバリの長さよりももち
ろん長く設定されている。
【００１７】またダイシングによって生じるチップ基板
のバリをも回避するためには、チップ基板の両端部を電
極被膜の両側端と同一平面形状とするのが好ましい。す
なわち、ダイシングにより生じるバリで問題となるのは
前記のように主に電極被膜のバリであるが、ダイシング
による切断によってチップ基板においてもやはりバリが
生じることがある。そこで、チップ基板の両端部を前記
の電極被膜の両側端と同一平面形状となるようにすれ
ば、チップ基板でバリが生じてもチップ型装置の外へバ
リが延出することはなく、製造に支障を来すことが回避
できる。図２（ａ）（ｂ）（ｃ）の各チップ型装置に対
応した、チップ基板の両端部を電極被膜の両側端と同一
平面形状としたチップ型装置を図３（ａ）（ｂ）（ｃ）
に示す。
【００１８】本発明のチップ型装置は例えば次のように
して製造することができる。ガラスエポキシなどからな
る平板状の材料基板の表・裏面に銅薄板を密着させた
後、打ち抜き用金型、あるいはルータを用いて所望の形
状（例えば複数のスリットを設けた形状）に成形する。
ここで、チップ基板の両端部を電極被膜の両側端と同一
平面形状とする場合には、チップ基板の両端部となる部
分の形状をこの段階で成形しておくのがよい。次に不要
部分をエッジングなどにより取り除いて表面・裏面の電
極被膜および導電パターンとなる部分を形成する。この
状態の平面図を図４に示す。
【００１９】図４では、複数本のスリット３２を材料基
板１０に設けて複数本の桟３１を形成してある。この桟
３１の両側縁部には、電極被膜２，２’となる部分が相
互対向状に形成され、第１の電極被膜２部分から桟の幅
方向に延びる複数の第１導体パターン３となる部分は等
間隔に形成されるとともに、第２電極被膜２’部分から
桟の幅方向に延びる複数の第２導体パターン４となる部
分も等間隔に形成されている。そしてダイシングによる
切断中心線（図では破線）を中心としてダイシング刃の
厚さ以上の幅の切り込み３３が桟３１の両側端から電極
被膜となる部分に形成されている。なお図４では、桟３
１自体には切り込み３３は形成されていない。
【００２０】この切り込み３３の部分拡大図を図５に示
す。図５において、電極被膜２，２’のバリ発生防止の
観点から、切り込み３３の幅ｄは、ダイシング刃３４の
厚さＤよりも広くする必要があるが、観念上は切り込み
３３の幅ｄはダイシング刃３４の幅Ｄに限りなく等しく
てもよい。また切り込み３３の長さｍは、ダイシングに
よる切断で生じる電極被膜のバリ長さよりも長くする必
要があり、１００ミクロン以上であることが推奨され
る。
【００２１】次にこのような材料基板１０上の電極被膜
２，２’および導電パターン３，４となる部分、さらに
側面の電極被膜となる部分に、例えばＣｕ，Ｎｉ，Ａｕ
などの金属薄層を電気めっきにより積層形成する。この
とき、桟の両側縁に形成された電極被膜２，２’が各チ
ップごとに分断されていると、各チップ毎に電気めっき
のための電極を接続しなければならず作業負担が増大す
る。このため電極被膜２，２’は連続していることが望
ましい。
【００２２】上記のような材料基板１０に対し、各桟３
１の第１の電極被膜２に導通する各第１の導体パターン
３上には、それぞれ半導体素子がボンディングされる。
そうして、各半導体素子５の上面パッド（不図示）と第
２の導体パターン４との間は、ボンディングワイヤによ
って結線される。各桟にその長手方向に並ぶ各チップボ
ンディング部の全てに半導体素子５をボンディングし、
かつ所定のワイヤボンディングがなされると、各桟３１
の上面をその長手方向に一連に覆う封止体７が、たとえ
ばトランスファモールド法によって形成される。もちろ
ん、半導体素子としては特に限定はなく、例えば受光素
子、複合素子など従来公知の半導体素子を使用すること
ができる。
【００２３】そして図４の破線にダイシング刃の中心が
位置するようにして各桟３１を切断してチップ型装置を
得る。これによりチップ基板の両端部において、電極被
膜の両側端がチップ基板の両側端よりも内側に位置した
チップ型装置が得られる。
【００２４】本発明のチップ型装置は回路基板などへの
表面実装されて使用される。表面装着は、例えば回路基
板上の配線パターンとチップ型半導体装置の電極被膜と
を接触するように回路基板上に配設した後、クリーム半
田などの導電性接着剤を電極被膜および配線パターンに
塗布し、リフロー炉で加熱してクリーム半田を溶融させ
ることにより行われる。
【００２５】
【発明の効果】本発明のチップ型半導体装置によれば、
チップ基板の両端部における前記電極被膜の両側端がチ
ップ基板の両側端よりも内側に位置しているので、ダイ
シング切断によってたとえバリが形成されていたとして
も、装置から外へ延出していないので製造の後工程にお
いてバリによる引っかかりで流れ作業が中断するといっ
た不具合が防止される。
【図面の簡単な説明】
【図１】 本発明のチップ型半導体装置の一実施態様を
示す斜視図である。
【図２】 本発明のチップ型半導体装置の他の実施態様
を示す平面図である。
【図３】 本発明のチップ型半導体装置の他の実施態様
を示す平面図である。
【図４】 本発明のチップ型半導体装置の製造中間体の
平面図である。
【図５】 図４の製造中間体の部分拡大図である
【図６】 従来のチップ型半導体装置を示す斜視図であ
る。
【図７】 ダイシング切断前の従来のチップ型半導体装
置を示す斜視図である。
【符号の説明】
１ チップ基板 ２、２’ 電極被膜 ５ 半導体素子 １０ 材料基板 １１ チップ基板の側端 ２１ 電極被膜の側端

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 チップ基板の上面から側面を通って下面
    に至る電極被膜がチップ基板の両端部に形成されたチッ
    プ型半導体装置において、 前記チップ基板の両端部における前記電極被膜の両側端
    が、チップ基板の両側端よりも内側に位置していること
    を特徴とするチップ型半導体装置。
  2. 【請求項２】 前記電極被膜の両側端がチップ基板の両
    側端よりも内側に位置している部分の、チップ型半導体
    装置の縁端からの長さが１００ミクロン以上である請求
    項１記載のチップ型半導体装置。
  3. 【請求項３】 前記チップ基板の両端部を前記電極被膜
    の両側端と同一平面形状とした請求項１又は２記載のチ
    ップ型半導体装置。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222997A (ja) * 2001-01-25 2002-08-09 Seiwa Electric Mfg Co Ltd 表面実装型発光ダイオード、及びその製造方法
JP2009130205A (ja) * 2007-11-26 2009-06-11 Toyoda Gosei Co Ltd 発光装置、基板装置及び発光装置の製造方法
JP2011146735A (ja) * 2011-03-22 2011-07-28 Rohm Co Ltd 半導体発光装置の製造方法
JP2012195430A (ja) * 2011-03-16 2012-10-11 Sanken Electric Co Ltd 発光ダイオード及びその製造方法
JP2013171912A (ja) * 2012-02-20 2013-09-02 Stanley Electric Co Ltd 発光装置
WO2013148823A1 (en) * 2012-03-30 2013-10-03 Cree, Inc. Light emitter components and methods having improved electrical contacts
USD738832S1 (en) 2006-04-04 2015-09-15 Cree, Inc. Light emitting diode (LED) package
US9735198B2 (en) 2012-03-30 2017-08-15 Cree, Inc. Substrate based light emitter devices, components, and related methods
US9780268B2 (en) 2006-04-04 2017-10-03 Cree, Inc. Submount based surface mount device (SMD) light emitter components and methods
US10134961B2 (en) 2012-03-30 2018-11-20 Cree, Inc. Submount based surface mount device (SMD) light emitter components and methods
US10672957B2 (en) 2017-07-19 2020-06-02 Cree, Inc. LED apparatuses and methods for high lumen output density

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61110478A (ja) * 1984-11-02 1986-05-28 ゼロツクス　コーポレーシヨン 発光ダイオード印刷アレイの製造法
JPS61156750A (ja) * 1984-12-27 1986-07-16 Fujitsu Ltd 発光素子の製造装置
JPH01163352U (ja) * 1988-04-30 1989-11-14
JPH0258356U (ja) * 1988-10-21 1990-04-26
JPH1174410A (ja) * 1997-08-28 1999-03-16 Citizen Electron Co Ltd 表面実装型チップ部品及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61110478A (ja) * 1984-11-02 1986-05-28 ゼロツクス　コーポレーシヨン 発光ダイオード印刷アレイの製造法
JPS61156750A (ja) * 1984-12-27 1986-07-16 Fujitsu Ltd 発光素子の製造装置
JPH01163352U (ja) * 1988-04-30 1989-11-14
JPH0258356U (ja) * 1988-10-21 1990-04-26
JPH1174410A (ja) * 1997-08-28 1999-03-16 Citizen Electron Co Ltd 表面実装型チップ部品及びその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222997A (ja) * 2001-01-25 2002-08-09 Seiwa Electric Mfg Co Ltd 表面実装型発光ダイオード、及びその製造方法
USD738832S1 (en) 2006-04-04 2015-09-15 Cree, Inc. Light emitting diode (LED) package
US9780268B2 (en) 2006-04-04 2017-10-03 Cree, Inc. Submount based surface mount device (SMD) light emitter components and methods
JP2009130205A (ja) * 2007-11-26 2009-06-11 Toyoda Gosei Co Ltd 発光装置、基板装置及び発光装置の製造方法
JP2012195430A (ja) * 2011-03-16 2012-10-11 Sanken Electric Co Ltd 発光ダイオード及びその製造方法
JP2011146735A (ja) * 2011-03-22 2011-07-28 Rohm Co Ltd 半導体発光装置の製造方法
JP2013171912A (ja) * 2012-02-20 2013-09-02 Stanley Electric Co Ltd 発光装置
WO2013148823A1 (en) * 2012-03-30 2013-10-03 Cree, Inc. Light emitter components and methods having improved electrical contacts
US9735198B2 (en) 2012-03-30 2017-08-15 Cree, Inc. Substrate based light emitter devices, components, and related methods
US10134961B2 (en) 2012-03-30 2018-11-20 Cree, Inc. Submount based surface mount device (SMD) light emitter components and methods
US10222032B2 (en) 2012-03-30 2019-03-05 Cree, Inc. Light emitter components and methods having improved electrical contacts
US11004890B2 (en) 2012-03-30 2021-05-11 Creeled, Inc. Substrate based light emitter devices, components, and related methods
US10672957B2 (en) 2017-07-19 2020-06-02 Cree, Inc. LED apparatuses and methods for high lumen output density

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