JP2001148444A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ウィンドウホールの形成時に発生する絶縁テ
ープおよび接着剤のバリがワイヤボンディングに影響を
与えないようにしたｍＢＧＡ（ｍｅｍｏｒｙ Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ）構造の半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to an mBGA (memory ball) in which burrs of an insulating tape and an adhesive generated when a window hole is formed do not affect wire bonding.
The present invention relates to a semiconductor device having a (Grid Array) structure.
【０００２】[0002]
【従来の技術】電子機器の高性能化および小型軽量化等
に伴い、これに使用される半導体装置には一層の小型化
が要求されている。この要求に対応した半導体装置とし
て、ｍＢＧＡタイプの半導体装置が知られている。図４
は、このタイプの半導体装置の構造を示し、半導体チッ
プと同サイズに構成されたＣＳＰ（Ｃｈｉｐ Ｓｃａｌ
ｅ Ｐａｃｋａｇｅ）の構造を示したものである。2. Description of the Related Art As electronic devices have become more sophisticated and smaller and lighter, semiconductor devices used in such devices have been required to be further reduced in size. As a semiconductor device meeting this demand, an mBGA type semiconductor device is known. FIG.
Shows the structure of a semiconductor device of this type, and a CSP (Chip Scal) configured to have the same size as a semiconductor chip.
ePackage).
【０００３】図４の（ａ）において、１は絶縁テープ２
の第１の面に接着剤３を介して所定のパターンの配線層
４を形成したＴＡＢテープ、５は絶縁テープ２の第２の
面に接着剤６を介して搭載された半導体チップ、７はＴ
ＡＢテープ１の中央にワイヤボンディングのために形成
され、その領域内に半導体チップ５の電極パッド８を位
置させたウィンドウホールを示す。In FIG. 4A, 1 is an insulating tape 2
A TAB tape having a wiring layer 4 of a predetermined pattern formed on a first surface thereof through an adhesive 3; a semiconductor chip 5 mounted on a second surface of the insulating tape 2 via an adhesive 6; T
Shown is a window hole formed at the center of the AB tape 1 for wire bonding and in which electrode pad 8 of the semiconductor chip 5 is located.
【０００４】９は配線層４のボンディングパッドと半導
体チップ５の電極パッド８を接続したボンディングワイ
ヤ、１０はワイヤボンディング部を覆うように形成され
た封止樹脂、１１は配線層４の半田ボール用ランドに搭
載された半田ボール、１２は半田ボール１１のリフロー
時の流れを防止するとともに配線層４を絶縁して保護す
るソルダレジスト層を示す。Reference numeral 9 denotes a bonding wire connecting the bonding pad of the wiring layer 4 to the electrode pad 8 of the semiconductor chip 5, 10 denotes a sealing resin formed so as to cover the wire bonding portion, and 11 denotes a solder ball of the wiring layer 4. Solder balls 12 mounted on the lands indicate solder resist layers that prevent the solder balls 11 from flowing during reflow and insulate and protect the wiring layer 4.
【０００５】図４の（ｂ）は、図４の（ａ）において、
封止樹脂１０、半田ボール１１およびソルダレジスト層
１２を取り除いたものの平面図を示し、このなかで配線
層４は、所定の形状の配線リード４ａと、半田ボール用
ランド４ｂと、ワイヤボンディングのためのボンディン
グパッド４ｃを有している。配線リード４ａとボンディ
ングパッド４ｃの幅は、前者が６０μｍ程度、後者が１
００μｍ程度に設定されるのが普通である。FIG. 4 (b) is a view similar to FIG. 4 (a).
FIG. 3 is a plan view of the semiconductor device after the sealing resin 10, the solder ball 11, and the solder resist layer 12 are removed, in which a wiring layer 4 includes a wiring lead 4a having a predetermined shape, a solder ball land 4b, and a wire bonding portion. Bonding pad 4c. The width of the wiring lead 4a and the width of the bonding pad 4c are about 60 μm for the former and 1 for the latter.
Usually, it is set to about 00 μm.
【０００６】絶縁テープ２を金型で打ち抜くことによっ
て形成されたウィンドウホール７の中には、半導体チッ
プ５の電極パッド８が配列されており、これらの電極パ
ッド８とボンディングパッド４ｃが、この部分に施され
るワイヤボンディングによるボンディングワイヤ９によ
って接続されている。The electrode pads 8 of the semiconductor chip 5 are arranged in a window hole 7 formed by stamping out the insulating tape 2 with a mold. The electrode pads 8 and the bonding pads 4c are formed in this portion. Are connected by a bonding wire 9 formed by wire bonding.
【０００７】図５の（ａ）は、ウィンドウホール７が形
成される前のＴＡＢテープ１の状態を示したもので、配
線層４を構成する配線リード４ａ、半田ボール用ランド
４ｂおよびボンディングパッド４ｃは、左右の群毎に互
いに導通された形にあり、これに金型による打ち抜き加
工が施されることによって図５の（ｂ）のようにウィン
ドウホール７が形成される。FIG. 5A shows the state of the TAB tape 1 before the window hole 7 is formed. The wiring lead 4a, the solder ball land 4b and the bonding pad 4c constituting the wiring layer 4 are shown. Are connected to each other for each of the right and left groups, and are punched by a die to form a window hole 7 as shown in FIG. 5B.
【０００８】図５の（ｃ）は、図５の（ｂ）のＡの部分
を拡大して示したものである。ボンディングパッド４ｃ
の先端には、発生リード４ａ、半田ボール用ランド４ｂ
およびボンディングパッド４ｃにメッキを施すためのメ
ッキ用給電リード４ｄの残片が残っている。配線リード
４ａは、ウィンドウホール７の形成によるメッキ用給電
リード４ｄの切断によって独立させられ、これによって
所定のパターンを有した配線層４が形成され、ｍＢＧＡ
型半導体装置のためのＴＡＢテープ１の構成となる。FIG. 5 (c) is an enlarged view of a portion A in FIG. 5 (b). Bonding pad 4c
Lead 4a, solder ball land 4b
In addition, there remains a plating power supply lead 4d for plating the bonding pad 4c. The wiring lead 4a is made independent by cutting the plating power supply lead 4d by forming the window hole 7, whereby the wiring layer 4 having a predetermined pattern is formed.
The structure of the TAB tape 1 for the die-type semiconductor device is as follows.
【０００９】[0009]
【発明が解決しようとする課題】しかし、従来のＴＡＢ
テープに基づく半導体装置によると、ウィンドウホール
７を打ち抜いたとき、メッキ用給電リード４ｄのウィン
ドウホール７に面する端末の両側縁部４ｄ′と隣接した
ａ、ｂの部分に絶縁テープ２および接着剤３のバリが発
生し、このバリがボンディングパッド４ｃに位置したり
するとワイヤボンディングに支障をきたすことがある。However, the conventional TAB
According to the semiconductor device based on the tape, when the window hole 7 is punched, the insulating tape 2 and the adhesive are applied to the portions a and b adjacent to the both side edges 4d 'of the terminal facing the window hole 7 of the plating power supply lead 4d. When a third burr is generated and the burr is located on the bonding pad 4c, wire bonding may be hindered.
【００１０】バリは、メッキ用給電リード４ｄが形成さ
れた部分と形成されない部分を同時に打ち抜くために発
生するもので、メッキ用給電リード４ｄの有無による打
ち抜き性の違いを原因として発生する。即ち、メッキ用
給電リード４ｄと隣接するために打ち抜き性のよくない
ａ、ｂの部分における絶縁テープ２と接着剤３の打ち抜
きの残滓が、ウィンドウホール７の縁に生成し、これが
バリとなるものである。The burrs are generated due to the simultaneous punching of the portion where the plating power supply lead 4d is formed and the portion where the plating power supply lead 4d is not formed. That is, the residue of the punching of the insulating tape 2 and the adhesive 3 at the portions a and b where the punching property is not good because it is adjacent to the power supply lead 4d for plating is generated at the edge of the window hole 7 and becomes burrs. It is.
【００１１】従って、本発明の目的は、ウィンドウホー
ルを打ち抜いたときの打ち抜きバリによるワイヤボンデ
ィングへの悪影響をなくした半導体装置を提供すること
にある。Accordingly, it is an object of the present invention to provide a semiconductor device which eliminates an adverse effect on wire bonding due to punching burrs when a window hole is punched.
【００１２】[0012]
【課題を解決するための手段】本発明は、上記の目的を
達成するため、ポリイミドテープ等の絶縁テープの第１
の面にメッキ用給電リード、およびボンディングパッド
および半田ボール用ランドを有した配線層を接着剤で接
着し、前記絶縁テープのワイヤボンディング領域に前記
メッキ用給電リードを切断して形成されたウィンドウホ
ールを有するＢＧＡ構造のＴＡＢテープと、前記絶縁テ
ープの第２の面に接着され、前記ウィンドウホールを介
して前記ボンディングパッドとボンディングワイヤで接
続された電極パッドを有した半導体チップを備え、前記
メッキ用給電リードは、前記ウィンドウホールに面する
部分において３０μｍ以下の幅を有することにより前記
ウィンドウホールの形成時に発生する前記絶縁テープお
よび前記接着剤のバリのサイズを所定の値以下に抑える
ことを特徴とする半導体装置を提供するものである。According to the present invention, there is provided a first insulating tape such as a polyimide tape for achieving the above object.
A wiring layer having a power supply lead for plating, a bonding pad, and a land for a solder ball on the surface of the insulating tape, and a window hole formed by cutting the power supply lead for plating in a wire bonding area of the insulating tape. A TAB tape having a BGA structure and a semiconductor chip having an electrode pad adhered to the second surface of the insulating tape and connected to the bonding pad and a bonding wire through the window hole by the plating. The power supply lead has a width of 30 μm or less at a portion facing the window hole, thereby suppressing the size of the burr of the insulating tape and the adhesive generated at the time of forming the window hole to a predetermined value or less. A semiconductor device is provided.
【００１３】また、本発明は、上記の目的を達成するた
め、ポリイミドテープ等の絶縁テープの第１の面にメッ
キ用給電リード、およびボンディングパッドおよび半田
ボール用ランドを有した配線層を接着剤で接着し、前記
絶縁テープのワイヤボンディング領域に前記メッキ用給
電リードを切断して形成されたウィンドウホールを有す
るＢＧＡ構造のＴＡＢテープと、前記絶縁テープの第２
の面に接着され、前記ウィンドウホールを介して前記ボ
ンディングパッドとボンディングワイヤで接続された電
極パッドを有した半導体チップを備え、前記メッキ用給
電リードは、前記ウィンドウホールに面する部分におい
てその中心を通る軸を前記ボンディングパッドの形成さ
れていない領域に位置させることにより前記ウィンドウ
ホールの形成時に発生する前記絶縁テープおよび前記接
着剤のバリの発生位置を前記ボンディングパッドから遠
ざけることを特徴とする半導体装置を提供するものであ
る。According to the present invention, in order to achieve the above object, a wiring layer having plating power supply leads, bonding pads and solder ball lands on a first surface of an insulating tape such as a polyimide tape is provided with an adhesive. A TAB tape having a BGA structure having a window hole formed by cutting the plating power supply lead in a wire bonding area of the insulating tape;
And a semiconductor chip having an electrode pad connected to the bonding pad and a bonding wire via the window hole via the window hole, wherein the plating power supply lead has a center at a portion facing the window hole. A semiconductor device, wherein a position where a burr of the insulating tape and the adhesive generated at the time of forming the window hole is kept away from the bonding pad by positioning a passing axis in a region where the bonding pad is not formed. Is provided.
【００１４】さらに、本発明は、上記の目的を達成する
ため、ポリイミドテープ等の絶縁テープの第１の面にメ
ッキ用給電リード、およびボンディングパッドおよび半
田ボール用ランドを有した配線層を接着剤で接着し、前
記絶縁テープのワイヤボンディング領域に前記メッキ用
給電リードを切断して形成されたウィンドウホールを有
するＢＧＡ構造のＴＡＢテープと、前記絶縁テープの第
２の面に接着され、前記ウィンドウホールを介して前記
ボンディングパッドとボンディングワイヤで接続された
電極パッドを有した半導体チップを備え、前記メッキ用
給電リードは、前記ウィンドウホールに面する部分にお
いて前記ボンディングパッドの幅と等しく、あるいはそ
れ以上の幅を有することにより前記ウィンドウホールの
形成時に発生する前記絶縁テープおよび前記接着剤のバ
リの発生位置の範囲を狭くしたことを特徴とする半導体
装置を提供するものである。Further, according to the present invention, in order to achieve the above object, a wiring layer having a power supply lead for plating, a bonding pad and a land for a solder ball is provided on a first surface of an insulating tape such as a polyimide tape with an adhesive. A TAB tape having a BGA structure having a window hole formed by cutting the plating power supply lead in a wire bonding area of the insulating tape; and a second surface of the insulating tape, wherein the TAB tape is bonded to the second surface of the insulating tape. A semiconductor chip having an electrode pad connected to the bonding pad via a bonding wire via the bonding pad, wherein the plating power supply lead has a width equal to or greater than the width of the bonding pad at a portion facing the window hole. Occurs when forming the window hole due to having a width Serial there is provided a semiconductor device which is characterized in that a narrower range of occurrence positions of the burrs of the insulating tape and the adhesive.
【００１５】[0015]
【発明の実施の形態】次に、本発明による半導体装置の
実施の形態を説明する。図１の（ａ）は、図５の（ｂ）
のＡに相当する部分を拡大して示したもので（以下の実
施の形態も同じ）、メッキ用給電リード４ｄの全長の幅
Ｂが２０μｍに設定されており、さらに、ポリイミドの
絶縁テープ２と給電リード４ｄの厚さが、それぞれ７５
μｍと１８μｍに設定されている。Next, an embodiment of a semiconductor device according to the present invention will be described. (A) of FIG. 1 is (b) of FIG.
A portion corresponding to A is shown in an enlarged manner (the same applies to the following embodiments), the width B of the entire length of the plating power supply lead 4d is set to 20 μm, and When the thickness of the power supply lead 4d is 75
μm and 18 μm.
【００１６】このようにメッキ用給電リード４ｄの幅を
３０μｍ以下に設定すると、ウィンドウホール７を打ち
抜くとき、メッキ用給電リード４ｄが存在する部分と存
在しない部分の打ち抜き性に差が生じないようになり、
良好な打ち抜きが行えるようになる。When the width of the plating power supply lead 4d is set to 30 μm or less in this manner, when punching the window hole 7, there is no difference in the punching performance between the portion where the plating power supply lead 4d exists and the portion where the plating power supply lead 4d does not exist. Become
Good punching can be performed.
【００１７】この結果、メッキ用給電リード４ｄの両側
縁部４ｄ′に隣接した部分ａ、ｂにおけるバリの発生
は、所定の水準以下に抑制され、良好なワイヤボンディ
ングの実施が可能になる。メッキ用給電リード４ｄの幅
を３０μｍを超えて設定する場合には、打ち抜き性への
給電リード４ｄの影響が現れるようになり、ａ、ｂへの
バリの生成が大きくなるので避ける必要がある。給電リ
ード４ｄの最低幅としては、３μｍに設定することが好
ましい。As a result, the occurrence of burrs in the portions a and b adjacent to the side edges 4d 'of the plating power supply lead 4d is suppressed to a predetermined level or less, and good wire bonding can be performed. When the width of the power supply lead 4d for plating exceeds 30 μm, the influence of the power supply lead 4d on the punching property appears, and the generation of burrs on a and b becomes large. The minimum width of the power supply lead 4d is preferably set to 3 μm.
【００１８】図１の（ｂ）は、メッキ用給電リード４ｄ
の幅寸法と発生バリの大きさとの関係を示したもので、
バリは、メッキ用給電リード４ｄの幅が大きくなるにし
たがって大きくなる。小幅のメッキ用給電リードのもと
にウィンドウホールを打ち抜いたＴＡＢテープを使用す
れば、良好なワイヤボンディング性に基づいた良質な半
導体装置を構成できることは、このグラフから明らかで
ある。FIG. 1B shows a plating power supply lead 4d.
It shows the relationship between the width dimension of the and the size of the generated burr,
The burrs increase as the width of the plating power supply lead 4d increases. It is clear from this graph that a high-quality semiconductor device based on good wire bonding properties can be constructed by using a TAB tape punched out of a window hole under a narrow plating power supply lead.
【００１９】図２は、本発明による他の半導体装置の実
施の形態を示したもので、メッキ用給電リード４ｄが屈
曲して形成されている点に特徴を有する。これにより、
メッキ用給電リード４ｄは、ウィンドウホール７に面す
る部分での中心を通る軸Ｃをボンディングパッド４ｃの
形成されていない領域に位置させており、この結果、ウ
ィンドウホール７を形成するときのバリ発生位置ａ、ｂ
は、ボンディングパッド４ｃから離れた位置に遠ざけら
れる。発生位置ａ、ｂがボンディングパッド４ｃより遠
ざけられる結果、ａ、ｂの部分に発生したバリがワイヤ
ボンディングに悪影響を及ぼすことはなく、良好なワイ
ヤボンディングの実施が可能となる。FIG. 2 shows another embodiment of the semiconductor device according to the present invention, which is characterized in that the plating power supply lead 4d is formed to be bent. This allows
In the plating power supply lead 4d, the axis C passing through the center of the portion facing the window hole 7 is positioned in a region where the bonding pad 4c is not formed. As a result, when the window hole 7 is formed, burrs occur. Position a, b
Is moved away from the bonding pad 4c. As a result of the occurrence positions a and b being kept away from the bonding pad 4c, burrs generated at the portions a and b do not adversely affect the wire bonding, and good wire bonding can be performed.
【００２０】図３は、本発明によるさらに他の半導体装
置の実施の形態を示す。ウィンドウホール７に面するメ
ッキ用給電リード４ｄの端末の幅Ｄとボンディングパッ
ド４ｃの幅Ｅの関係をＤ≧Ｅとしたもので、これによっ
てウィンドウホール７の打ち抜きによるバリ発生の位置
Ｆの範囲を狭くしたものである。これにより発生するバ
リの量が抑制される結果、ワイヤボンディングへのバリ
の影響は極少化することになる。FIG. 3 shows still another embodiment of the semiconductor device according to the present invention. The relationship between the width D of the terminal of the power supply lead 4d for plating facing the window hole 7 and the width E of the bonding pad 4c is D ≧ E. It is narrow. As a result, the amount of burrs generated is suppressed, and as a result, the influence of burrs on wire bonding is minimized.
【００２１】[0021]
【発明の効果】以上説明したように、本発明による半導
体装置によれば、ウィンドウホールに面する部分におい
てメッキ用給電リードの幅を３０μｍ以下に設定するこ
とで、絶縁テープと接着剤のバリの発生を抑制するか、
あるいは、ウィンドウホールに面する部分においてメッ
キ用給電リードの中心軸をボンディングパッドが形成さ
れていない領域に位置させることで、絶縁テープと接着
剤のバリの発生位置をボンディングパッドから遠ざける
か、さらには、ウィンドウホールに面する部分において
メッキ用給電リードの幅をボンディングパッドの幅と同
等、またはこれよりも大きく設定することで、絶縁テー
プと接着剤のバリの発生位置の範囲を狭くし、これらに
よってワイヤボンディングへのバリの影響を抑制するも
のであり、実用性の高い半導体装置を提供することがで
きる。As described above, according to the semiconductor device of the present invention, by setting the width of the plating power supply lead to 30 μm or less at the portion facing the window hole, the burr of the insulating tape and the adhesive can be reduced. Suppress the occurrence or
Alternatively, by positioning the center axis of the power supply lead for plating in a region where the bonding pad is not formed in the portion facing the window hole, the position where the burr of the insulating tape and the adhesive is generated is kept away from the bonding pad, or By setting the width of the power supply lead for plating to be equal to or larger than the width of the bonding pad in the portion facing the window hole, the range of the burrs of the insulating tape and the adhesive is narrowed. The effect of burrs on wire bonding is suppressed, and a highly practical semiconductor device can be provided.
【図１】本発明による半導体装置の実施の形態を示す説
明図であり、（ａ）は図５のＡの部分の拡大図、（ｂ）
はメッキ用給電リードの幅と発生バリの大きさとの関係
を示す説明図である。FIGS. 1A and 1B are explanatory diagrams showing an embodiment of a semiconductor device according to the present invention, wherein FIG. 1A is an enlarged view of a portion A in FIG. 5, and FIG.
FIG. 4 is an explanatory view showing a relationship between the width of a power supply lead for plating and the size of generated burrs.
【図２】本発明による他の半導体装置の実施の形態を示
す説明図である。FIG. 2 is an explanatory diagram showing an embodiment of another semiconductor device according to the present invention.
【図３】本発明によるさらに他の半導体装置の実施の形
態を示す説明図である。FIG. 3 is an explanatory view showing still another embodiment of a semiconductor device according to the present invention;
【図４】半導体装置の構成を示す説明図であり、（ａ）
は半導体装置の断面図、（ｂ）は（ａ）の半導体装置か
ら封止樹脂、半田ボールおよびソルダレジスト層を取り
除いた場合の平面図を示す。FIG. 4 is an explanatory diagram showing a configuration of a semiconductor device, and FIG.
FIG. 1B is a cross-sectional view of the semiconductor device, and FIG. 2B is a plan view of the semiconductor device of FIG. 1A with the sealing resin, solder balls, and solder resist layers removed.
【図５】ＴＡＢテープの構成を示す説明図であり、
（ａ）はウィンドウホールを打ち抜く前の平面図、
（ｂ）はウィンドウホールを打ち抜いた後の平面図、
（ｃ）は（ｂ）のＡの部分の拡大図を示す。FIG. 5 is an explanatory diagram showing a configuration of a TAB tape;
(A) is a plan view before punching a window hole,
(B) is a plan view after punching a window hole,
(C) is an enlarged view of the portion A in (b).
１ ＴＡＢテープ ２ 絶縁テープ ３、６ 接着剤 ４ 配線層 ４ａ 配線リード ４ｂ 半田ボール用ランド ４ｃ ボンディングパッド ４ｄ メッキ用給電リード ５ 半導体チップ ７ ウィンドウホール ８ 電極パッド ９ ボンディングワイヤ １１ 半田ボール Ｃ メッキ用給電リードの中心軸 Reference Signs List 1 TAB tape 2 Insulating tape 3, 6 Adhesive 4 Wiring layer 4a Wiring lead 4b Land for solder ball 4c Bonding pad 4d Feeding lead for plating 5 Semiconductor chip 7 Window hole 8 Electrode pad 9 Bonding wire 11 Solder ball C Feeding lead for plating Center axis of
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉本 洋 茨城県土浦市木田余町3550番地 日立電線 株式会社システムマテリアル研究所内 (72)発明者 大森 智夫 茨城県土浦市木田余町3550番地 日立電線 株式会社システムマテリアル研究所内 Ｆターム(参考） 5F044 AA03 AA05 EE21 ──────────────────────────────────────────────────の Continued on the front page (72) Inventor Hiroshi Sugimoto 3550 Kida Yomachi, Tsuchiura City, Ibaraki Prefecture Within Hitachi Cable, Ltd.System Materials Research Laboratories (72) Inventor Tomio Omori 3550 Kida Yomachi, Tsuchiura City, Ibaraki Prefecture Hitachi Cable Co., Ltd. F-term in the Company's System Materials Laboratory (reference) 5F044 AA03 AA05 EE21
Claims (3)
面にメッキ用給電リード、およびボンディングパッドお
よび半田ボール用ランドを有した配線層を接着剤で接着
し、前記絶縁テープのワイヤボンディング領域に前記メ
ッキ用給電リードを切断して形成されたウィンドウホー
ルを有するＢＧＡ構造のＴＡＢテープと、 前記絶縁テープの第２の面に接着され、前記ウィンドウ
ホールを介して前記ボンディングパッドとボンディング
ワイヤで接続された電極パッドを有した半導体チップを
備え、 前記メッキ用給電リードは、前記ウィンドウホールに面
する部分において３０μｍ以下の幅を有することにより
前記ウィンドウホールの形成時に発生する前記絶縁テー
プおよび前記接着剤のバリのサイズを所定の値以下に抑
えることを特徴とする半導体装置。1. A wiring layer having a power supply lead for plating, a bonding pad, and a land for a solder ball is adhered to a first surface of an insulating tape such as a polyimide tape with an adhesive, and is attached to a wire bonding area of the insulating tape. A TAB tape having a BGA structure having a window hole formed by cutting the power supply lead for plating; a TAB tape having a BGA structure bonded to a second surface of the insulating tape; and a bonding wire connected to the bonding pad via the window hole. A power supply lead for plating, wherein the power supply lead for plating has a width of 30 μm or less in a portion facing the window hole and is formed of the insulating tape and the adhesive generated when the window hole is formed. The size of the burrs is reduced to a predetermined value or less. Conductor device.
面にメッキ用給電リード、およびボンディングパッドお
よび半田ボール用ランドを有した配線層を接着剤で接着
し、前記絶縁テープのワイヤボンディング領域に前記メ
ッキ用給電リードを切断して形成されたウィンドウホー
ルを有するＢＧＡ構造のＴＡＢテープと、 前記絶縁テープの第２の面に接着され、前記ウィンドウ
ホールを介して前記ボンディングパッドとボンディング
ワイヤで接続された電極パッドを有した半導体チップを
備え、 前記メッキ用給電リードは、前記ウィンドウホールに面
する部分においてその中心を通る軸を前記ボンディング
パッドの形成されていない領域に位置させることにより
前記ウィンドウホールの形成時に発生する前記絶縁テー
プおよび前記接着剤のバリの発生位置を前記ボンディン
グパッドから遠ざけることを特徴とする半導体装置。2. A wiring layer having a power supply lead for plating, a bonding pad, and a land for a solder ball is bonded to a first surface of an insulating tape such as a polyimide tape with an adhesive, and is bonded to a wire bonding area of the insulating tape. A TAB tape having a BGA structure having a window hole formed by cutting the power supply lead for plating; a TAB tape having a BGA structure bonded to a second surface of the insulating tape; and a bonding wire connected to the bonding pad via the window hole. A semiconductor chip having electrode pads, wherein the plating power supply lead has an axis passing through the center thereof in a portion facing the window hole in an area where the bonding pad is not formed, thereby forming the window hole. Of the insulating tape and the adhesive generated at the time of forming Wherein a distance the re generation position from the bonding pad.
面にメッキ用給電リード、およびボンディングパッドお
よび半田ボール用ランドを有した配線層を接着剤で接着
し、前記絶縁テープのワイヤボンディング領域に前記メ
ッキ用給電リードを切断して形成されたウィンドウホー
ルを有するＢＧＡ構造のＴＡＢテープと、 前記絶縁テープの第２の面に接着され、前記ウィンドウ
ホールを介して前記ボンディングパッドとボンディング
ワイヤで接続された電極パッドを有した半導体チップを
備え、 前記メッキ用給電リードは、前記ウィンドウホールに面
する部分において前記ボンディングパッドの幅と等し
く、あるいはそれ以上の幅を有することにより前記ウィ
ンドウホールの形成時に発生する前記絶縁テープおよび
前記接着剤のバリの発生位置の範囲を狭くしたことを特
徴とする半導体装置。3. A wiring layer having a power supply lead for plating, a bonding pad, and a land for a solder ball is adhered to a first surface of an insulating tape such as a polyimide tape with an adhesive, and is attached to a wire bonding area of the insulating tape. A TAB tape having a BGA structure having a window hole formed by cutting the power supply lead for plating; a TAB tape having a BGA structure bonded to a second surface of the insulating tape; and a bonding wire connected to the bonding pad via the window hole. A power supply lead for plating is generated at the time of forming the window hole by having a width equal to or greater than the width of the bonding pad at a portion facing the window hole. Generation of burrs on the insulating tape and the adhesive The semiconductor device is characterized in that a narrower range of location.
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|---|---|---|---|
| JP33180299A JP3896741B2 (en) | 1999-11-22 | 1999-11-22 | Semiconductor device and TAB tape for semiconductor device |
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| JP33180299A JP3896741B2 (en) | 1999-11-22 | 1999-11-22 | Semiconductor device and TAB tape for semiconductor device |
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|---|---|
| JP2001148444A true JP2001148444A (en) | 2001-05-29 |
| JP3896741B2 JP3896741B2 (en) | 2007-03-22 |
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|
| JP (1) | JP3896741B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288406A (en) * | 2007-05-18 | 2008-11-27 | Hitachi Cable Ltd | Tape carrier for semiconductor device and its manufacturing method |
| JP2009081214A (en) * | 2007-09-25 | 2009-04-16 | Hitachi Cable Ltd | Semiconductor device substrate manufacturing method, and semiconductor device substrate |
| JP2010267837A (en) * | 2009-05-15 | 2010-11-25 | Elpida Memory Inc | Semiconductor device |
| US8061024B2 (en) | 2007-05-25 | 2011-11-22 | Samsung Electronics Co., Ltd. | Method of fabricating a circuit board and semiconductor package. |
-
1999
- 1999-11-22 JP JP33180299A patent/JP3896741B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288406A (en) * | 2007-05-18 | 2008-11-27 | Hitachi Cable Ltd | Tape carrier for semiconductor device and its manufacturing method |
| US8061024B2 (en) | 2007-05-25 | 2011-11-22 | Samsung Electronics Co., Ltd. | Method of fabricating a circuit board and semiconductor package. |
| JP2009081214A (en) * | 2007-09-25 | 2009-04-16 | Hitachi Cable Ltd | Semiconductor device substrate manufacturing method, and semiconductor device substrate |
| JP2010267837A (en) * | 2009-05-15 | 2010-11-25 | Elpida Memory Inc | Semiconductor device |
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