JP3910937B2

JP3910937B2 - Semiconductor device

Info

Publication number: JP3910937B2
Application number: JP2003147914A
Authority: JP
Inventors: 高橋　　義和
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2003-05-26
Filing date: 2003-05-26
Publication date: 2007-04-25
Anticipated expiration: 2019-06-29
Also published as: JP2003347505A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に、表面実装型の半導体装置に関するものである。
【０００２】
【従来の技術】
従来の、テープキャリアを用いたボール・グリッド・アレイ（ＢａｌｌＧｒｉｄＡｒｒｙを、以下「ＢＧＡ」と略する）構造の半導体装置として、例えば、図５に示す構造のものが挙げられる。
【０００３】
図５に示すように、半導体装置１００は、基板表面側の四辺に沿ってアレイ状に設けられ上面に半田ボール２０（外部接続端子）を搭載する複数のランド１７（電極）、及びパターニングされた銅箔１６が、絶縁性接着剤１４によって下面に貼着されているベース基材１２（ポリイミドフィルム）と、絶縁性接着剤１４の下面露出部分及びランド１７に貼着された粘着力を有するシート状のエラストマ２６（弾性体）と、エラストマ２６の下面に略固着され、ランド１７から延出しているインナーリード１８を上面周縁部に有する複数の電極パッド３０にボンディングした半導体素子２８と、インナーリード１８及びボンディング部を保護する絶縁性樹脂３２と、から構成されている。
【０００４】
なお、ここでのベース基材１２、絶縁性接着剤１４、銅箔１６、ランド１７、及びインナーリード１８を総称してテープキャリア２５と呼ぶ。
【０００５】
【発明が解決しようとする課題】
ところで、エレクトロニクス機器の小型化が進む近年では、半導体装置のさらなる縮小化が求められている。しかしながら上述のＢＧＡ構造の半導体装置では、一つのパッケージ内に１個の半導体素子を配置する構成である。つまり、この半導体装置を用いる機器において、例えば、異なる機能を有する半導体素子が必要とされる、あるいは同種の半導体素子であっても複数個の半導体素子が必要とされる場合など、当然ながら必要個数分の半導体装置が搭載されることになり、各半導体装置が各々有しているパッケージや接続端子部の占有スペースを確保する必要がある。そこで、このようなスペースをより少なくすることにより、半導体装置の実装密度を向上させる改善が望まれていた。
【０００６】
本発明は上記事実を考慮して、従来の構造より実装時の実装密度を向上させた半導体装置を提供することを課題とする。
【０００７】
【課題を解決するための手段】
請求項１に記載の半導体装置は、複数の第１の電極パッドが設けられた表面を有する第１の半導体素子と、前記第１の半導体素子の表面上に搭載され、前記第１の半導体素子の外形寸法よりも小さい外形寸法を有しており、複数の第２の電極パッドが設けられた表面を有する第２の半導体素子と、複数のホールを有し、複数の前記ホールが前記第２の半導体素子上に配置されたベース基材と、複数の前記ホールを塞ぐように設けられた複数の電極部と、複数の前記電極部上に設けられた複数の外部接続端子と、一端が前記電極部に接続され、他端が前記第２の電極パッドに接続された第１のインナーリードと、一端が前記電極部に接続され、他端が前記第１の電極パッドに接続された第２のインナーリードと、一端が前記電極部に接続され、前記第２の電極パッドを経由して他端が前記第１の電極パッドに接続された第３のインナーリードと、前記第１のインナーリード、前記第２のインナーリード、及び前記第３のインナーリードと、前記第１のインナーリードと前記第２の電極パッドとの接続点、前記第２のインナーリードと前記第１の電極パッドとの接続点、及び前記第３のインナーリードと前記第１の電極パッドとの接続点とを封止する絶縁性樹脂と、を有することを特徴とする。
【０００８】
請求項１に記載の半導体装置では、１個の半導体素子を一つのパッケージ内に収める従来構造の半導体装置を、所定範囲に複数個実装する場合と比較して、その実装スペースが縮小される。すなわち、従来構造の半導体装置に比べ、実質的に外形寸法が小さくなることで、実装時の実装密度が向上する。
また、各半導体装置が基板のパターン等、外部の経路を通して電気的に接続されていた従来に比べ、半導体素子の間の接続経路が短くなるので、信号伝送時間の遅延に対して有利である。
【００１０】
請求項２に記載の半導体装置は、複数の第１の電極パッドが設けられた表面を有する第１の半導体素子と、前記第１の半導体素子の表面上に搭載され、前記第１の半導体素子の外形寸法よりも小さい外形寸法を有しており、複数の第２の電極パッドが設けられた表面を有する第２の半導体素子と、複数のホールを有し、複数の前記ホールが前記第２の半導体素子上に配置されたベース基材と、複数の前記ホールを塞ぐように設けられた複数の電極部と、複数の前記電極部上に設けられた複数の外部接続端子と、一端が前記電極部に接続され、他端が前記第２の電極パッドに接続された第１のインナーリードと、一端が前記電極部に接続され、他端が前記第１の電極パッドに接続された第２のインナーリードと、一端が、前記第１のインナーリードが接続された前記電極部に接続され、他端が前記第１の電極パッドに接続された第３のインナーリードと、前記第１のインナーリード、前記第２のインナーリード、及び前記第３のインナーリードと、前記第１のインナーリードと前記第２の電極パッドとの接続点、前記第２のインナーリードと前記第１の電極パッドとの接続点、及び前記第３のインナーリードと前記第１の電極パッドとの接続点とを封止する絶縁性樹脂と、を有することを特徴とする。
【００１１】
請求項２に記載の半導体装置では、１個の半導体素子を一つのパッケージ内に収める従来構造の半導体装置を、所定範囲に複数個実装する場合と比較して、その実装スペースが縮小される。すなわち、従来構造の半導体装置に比べ、実質的に外形寸法が小さくなることで、実装時の実装密度が向上する。
また、各半導体装置が基板のパターン等、外部の経路を通して電気的に接続されていた従来に比べ、半導体素子の間の接続経路が短くなるので、信号伝送時間の遅延に対して有利である。
【００１２】
また、第１の半導体素子と第２の半導体素子との間に跨るような複雑な接続構造及び方法が要らなくなり、ボンディング方法が簡単になる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００１７】
［第１の実施形態］
図１には、本発明の第１の実施形態に係る、テープキャリアを用いたＢＧＡ構造の半導体装置５０が示されている。
【００１８】
半導体装置５０は、複数のボール搭載ホール１２ａを有するベース基材１２（ポリイミドフィルム）を備え、ベース基材１２の下面には絶縁性接着剤１４が層状に形成されている。この絶縁性接着剤１４により、ベース基材１２の下面には、パターニングされた銅箔１６や、ボール搭載ホール１２ａの下側開口部を塞ぐよう各々配置されたランド１７（電極部）が貼着されている。
【００１９】
また、各ランド１７からは表面に金メッキが施されたインナーリード１８、５８、６０が、所定方向（図１（Ｂ）の左右及び手前と奥行き方向の４方向）の斜め下方へ延出している。各ランド１７の上面には、ベース基材１２の上面側へ突出する半田ボール２０が搭載されている。この半田ボール２０は、半導体装置５０が回路基板やマザーボード等にリフロー等で表面実装される際、それら基板に形成された電極ランドに溶着されることで、半導体装置５０と基板との機械的な接合部及び電気的な接続部としての役割を果たす。
【００２０】
さらにベース基材１２の下面側には、ランド１７の側面及び下面と絶縁性接着剤１４の下面露出部分に、ソルダーレジスト２２（段差除去部材）が形成されている。このソルダーレジスト２２は、例えば、絶縁性及び耐熱性を有するポリイミド系樹脂を液状で塗布し、加熱処理等を施して固化させたものである。よってランド１７の側面及び下面と絶縁性接着剤１４の下面露出部分は、略膜状に形成されたソルダーレジスト２２で被覆され、同時にランド１７が保護された状態となる。
【００２１】
これにより、ランド１７により形成された段差部分や凹凸部分などにソルダーレジスト２２が隙間なく入り込んで密着し、その形状が保たれる。なお、ここでのベース基材１２、接着剤層１４、銅箔１６、ランド１７、インナーリード１８、５８、６０、及びソルダーレジスト２２を総称してテープキャリア２４と呼ぶ。
【００２２】
また、ソルダーレジスト２２の下面は平滑面となり、この下面に貼着された粘着力を有する弾性体のエラストマ２６によって、半導体素子２８はテープキャリア２４の下部面に略固着され、半導体装置５０の厚み方向（図１（Ｂ）の上下方向）略中央に配置される。
【００２３】
この半導体素子２８の上面側周縁部分には複数の電極パッド３０が設けられており、電極パッド３０には、各電極パッド３０に対応した所定のインナーリード１８、６０がボンディングされている。
【００２４】
また、半導体素子２８の下面には、接着剤５２を介して、外形寸法が半導体素子２８より一回り大きい半導体素子５４が固着されている。この半導体素子５４の上面周縁部にも、半導体素子２８と同様に電極パッド５６が設けられている。
【００２５】
この半導体素子５４の電極パッド５６とランド１７との接続には、ランド１７と電極パッド５６とを直接繋ぐインナーリード５８（厚み方向での屈曲が１回）、及びランド１７から電極パッド３０を経由して電極パッド５６に繋がれるインナーリード６０（厚み方向での屈曲が複数回）が用いられる。
【００２６】
これにより半導体素子２８、５４は、半導体装置５０の実装時に基板との間で外部接続端子としての半田ボール２０を介して基板の電気回路と電気的に接続される。またテープキャリア２４の周縁所定部分は、インナーリード１８、５８、６０及びボンディング部を保護する絶縁性樹脂３２により封止されるている。
【００２７】
次に、上述した構成の半導体装置５０を製造する方法について、その概略を説明する。
【００２８】
まず、絶縁性接着剤１４の下面にカバーテープが貼着されたベース基材１２に、金型あるいはエッチングで必要なホールを開口する。このホールとは、半田ボール２０を搭載するためのボール搭載ホール１２ａ、インナーリード１８と電極パッド３０とを接続するためのボンディングホール、及びベース基材１２の位置決めや搬送に使用するパーフォレーションホールである。
【００２９】
次に、カバーテープを剥離し、絶縁性接着剤１４に銅箔１６を貼り付ける。引き続き、銅箔１６の下面に感光レジストを塗布し、銅箔１６の上面にバックコート材を塗布する。
【００３０】
ここで感光レジストに、回路パターンを焼き付けたマスクを介して露光・現像すると、感光レジストの所定部分が現像液により溶かされて、パターン（凹部）が形成される。さらに、エッチングを施すことで銅箔１６の露出部分が加工され、感光レジスト及びバックコート材を剥離すると、ランド１７及びインナーリード１８、５８、６０が形成される。
【００３１】
さらに、ランド１７及びインナーリード１８、５８、６０の一部にソルダーレジスト２２（絶縁層）を塗布する。このソルダーレジスト２２の塗布方法は、例えばスクリーン印刷などを用いることができる。以上でテープキャリア２４が完成する。
【００３２】
このテープキャリア２４と半導体素子２８、５４を用いた、ＢＧＡ構造の半導体装置の製造は、まず、ソルダーレジスト２２に、所定形状に加工されたシート状のエラストマ２６を熱・荷重で貼り付けた後、半導体素子２８を位置合わせしてエラストマ２６と熱・荷重で接合する。さらに、半導体素子２８の下面に、所定形状に加工されたシート状の接着剤５２を貼り付けた後、半導体素子５４を位置合わせして接着剤５２を介し半導体素子２８と接着する。
【００３３】
次に、「超音波・熱・荷重併用シングルポイントボンディング方式」により、熱、荷重、超音波を加えて、ボンディングホール部でインナーボンディングを行い、インナーリード１８、５８、６０を電極パッド３０、５６に接合させる。ここで、２箇所での接合が行われるインナーリード６０の場合は、下側の電極パッド５６が先に接合された後、上側の電極パッド３０が接合される。したがって、このインナーリード６０により、半導体素子２８と半導体素子５４とが半導体装置５０内で電気的に接続される。
【００３４】
続いて、インナーボンディング部を樹脂３２にて封止し、ランド１７上面に半田ボール２０を搭載して熱を加え、接触部分を接合させる。最後に、テープキャリアから製品部を打ち抜いて、ＢＧＡ構造の半導体装置５０が完成する。
【００３５】
以上説明したように、本実施形態の半導体装置５０では、半導体装置内に複数個の半導体素子（半導体素子２８、５４）が設けられ、各半導体素子が電気的に接続されている。すなわち、半導体素子２８及び半導体素子５４が同一パッケージ内に配置され、パッケージ及びランド１７を共有する構成である。また、半導体素子２８及び半導体素子５４が積層に配置されていることにより、すなわち両半導体素子は厚み方向に重ね合わせらることにより、半導体素子を平面に並べて配置する場合に比べ、半導体装置５０の実装面方向での外形寸法が小さくなる。
【００３６】
これにより、１個の半導体素子を一つのパッケージ内に収める従来構造の半導体装置を、所定範囲に複数個実装する場合と比較して、その実装スペースが縮小されて実装密度が向上する。
【００３７】
また、各半導体装置が基板のパターン等、外部の経路を通して電気的に接続されていた従来に比べ、半導体素子の間の接続経路が短くなることにより、信号伝送時間の遅延に対しても有利である。
【００３８】
なおここで、各半導体素子は異なった機能を有する半導体素子を組み合わせることができる。すなわち、上側の半導体素子２８をロジック系半導体素子とし、下側の半導体素子５４をメモリ系半導体素子とするなどの混載が可能である。もちろん組み合わせはこれに限定されず、ロジック系あるいはメモリ系半導体素子同士とする等、種々の組み合わせとすることにより、半導体装置の機能を増加させることもできる。
【００３９】
また、本実施形態の半導体装置５０では、ベース基材１２とシート状のエラストマ２６との間に、ベース基材１２とランド１７との段差をなくすソルダーレジスト２２が設けられていることで、ベース基材１２の下面に設けられたランド１７による段差が取り除かれる。また、ソルダーレジスト２２が塗布剤であることにより、ベース基材１２下面部の隙間にソルダーレジスト２２が確実に充填されて、隙間が残ることはない。
【００４０】
したがって、平滑とされたベース基材１２の下面部、すなわちソルダーレジスト２２の下面に接着されるエラストマ２６の接着面に部分的な剥離力が生じることはない。よってこの接着面に、部分剥離による空間が発生することはなく、実装により熱履歴が加えられてもパッケージが変形したりクラックが入ることはない。
【００４１】
また言うまでもないが、ソルダーレジスト２２が絶縁性を有することで、電流が流されるランド１７でのショートはない。
【００４２】
さらに本実施形態では、ソルダーレジスト２２がポリイミド系樹脂であり、ポリイミドフィルムとされるベース基材１２と同系の材質である。したがって、ほぼ等しい熱膨張係数であることにより熱応力等の影響も受けにくく、熱履歴を加えてもソルダーレジスト２２がベース基材１２から剥離したり、隙間が生じることなはない。
【００４３】
なお、ソルダーレジスト２２はポリイミド系樹脂以外にも、種々の材料が適用可能である。例えばエポキシ系樹脂を用いた場合では、ポリイミド系樹脂より安価であるため、製造費用が押さえられる利点がある。
【００４４】
［第２の実施形態］
次に、本発明の第２の実施形態について説明する。この第２の実施形態では、上記第１の実施形態で説明した構成とほぼ同一であるため、同一構成部品については同一符合を付し、その構成の説明を省略する。この第２の実施形態の特徴は、前記第１の実施形態における半導体素子の接続構造に関するものである。
【００４５】
図２には、本発明の第２の実施形態に係る半導体装置７０が示されている。半導体装置７０は、半導体素子２８と半導体素子５４とが、同一ランド１７に設けられたインナーリード１８及びインナーリード５８により接続された構造である。つまり、第１の実施形態のような、２箇所で接合されたインナーリード６０を用いないで、各半導体素子が直接ランド１７へ電気的に接続されているものである。
【００４６】
これにより、半導体素子２８と半導体素子５４との間に跨るような複雑な接続構造及び方法が要らなくなり、ボンディング方法が簡単になる。
【００４７】
［第３の実施形態］
次に、本発明の第３の実施形態について説明する。この第３の実施形態では、第１の実施形態で説明した構成と同一構成部品については同一符合を付し、その構成の説明を省略する。第３の実施形態の特徴は、第１及び第２の実施形態とは異なった半導体素子の配置構造に関するものである。
【００４８】
図３及び図４には、本発明の第３の実施形態に係る半導体装置８０が示されている。半導体装置８０は、テープキャリアが同一平面に２つ並べて配置され、各テープキャリアには、外形寸法及び厚さがほぼ等しい半導体素子が設けられている。ここで、左側のテープキャリア２４Ｌには半導体素子２８Ｌが、右側のテープキャリア２４Ｒには半導体素子２８Ｒが、各々エラストマ２６によって略固着されている。また、半導体素子２８Ｌ、２８Ｒは、各々のテープキャリア２４Ｌ、２８Ｒに設けられたランド１７と、インナーリード１８により電極パッド３０で接合されている。
【００４９】
さらに、テープキャリア２４Ｌ、２８Ｒの隣接部分に位置するランド１７の一部からは、隣の半導体素子に接合されたインナーリード８２や、途中で二股に分かれ、各先端が半導体素子２８Ｌ、２８Ｒに接続されたインナーリード８４が設けられている。したがって、このインナーリード８４により、半導体素子２８Ｌ、２８Ｒが電気的に接続される。
【００５０】
このように、本実施形態の半導体装置８０では、半導体素子が同一平面に並べて配置されたことにより、積層に配置する場合に比べて半導体装置が薄くでき、各半導体装置を基板等の平面上に並べて実装する従来の配列に比べても実装面積が縮小される。よって、例えば薄型機器等へ適用される場合、従来構造の半導体装置より実装密度が向上する。
【００５１】
また、このように並列に配置する場合、各半導体素子のサイズにかかわることなく一つのパッケージ内に収納することができる。
【００５２】
なお、上記第１、第２、及び第３の実施形態では、半導体装置内の半導体素子数は２個としたが、配置数はこれに限定されるものではなく、３個以上の場合でも適用可能である。
【００５３】
また全ての実施形態において、ランドと半導体素子の電極パッドとの配線に用いられたインナーリードが金線（ワイヤ）等とされるＢＧＡ構造の半導体装置に適用することもできる。
【００５４】
【発明の効果】
本発明の半導体装置は上記構成としたので、従来の構造より実装時の実装密度を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に係るＢＧＡ構造の半導体装置を示す、（Ａ）は上面図、（Ｂ）は（Ａ）の１−１線での概略断面図である。
【図２】本発明の第２実施の形態に係るＢＧＡ構造の半導体装置を示す、（Ａ）は上面図、（Ｂ）は（Ａ）の２−２線での概略断面図である。
【図３】本発明の第３実施の形態に係るＢＧＡ構造の半導体装置を示す上面図である。
【図４】本発明の第３実施の形態に係るＢＧＡ構造の半導体装置を示す、（Ａ）は図３の４ａ−４ａ線での概略断面図であり、（Ｂ）は図３の４ｂ−４ｂ線での概略断面図である。
【図５】従来のＢＧＡ構造の半導体装置を示す概略断面図である。
【符号の説明】
１２ベース基材
１２ａボール搭載ホール（ホール）
１７ランド（電極部）
１８インナーリード（第１のインナーリード）
２８半導体素子（第２の半導体素子）
２８Ｌ半導体素子
２８Ｒ半導体素子
３０電極パッド（第２の電極パッド）
３２絶縁性樹脂
５０半導体装置
５４半導体素子（第１の半導体素子）
５６電極パッド（第１の電極パッド）
５８インナーリード（第２のインナーリード）
６０インナーリード（第３のインナーリード）
７０半導体装置
８０半導体装置
８２インナーリード（第２のインナーリード）
８４インナーリード（第３のインナーリード） [0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a surface mount type semiconductor device.
[0002]
[Prior art]
An example of a conventional semiconductor device having a ball grid array (Ball Grid Array is abbreviated as “BGA” hereinafter) structure using a tape carrier is shown in FIG.
[0003]
As shown in FIG. 5, the semiconductor device 100 is patterned in a plurality of lands 17 (electrodes) that are provided in an array along the four sides on the substrate surface side and on which the solder balls 20 (external connection terminals) are mounted. A base substrate 12 (polyimide film) in which a copper foil 16 is bonded to the lower surface by an insulating adhesive 14, and a sheet having adhesive force bonded to the exposed portion of the lower surface of the insulating adhesive 14 and the land 17. An elastomer 26 (elastic body), a semiconductor element 28 bonded to a plurality of electrode pads 30 having an inner lead 18 that is substantially fixed to the lower surface of the elastomer 26 and extending from the land 17 at the periphery of the upper surface, and an inner lead 18 and an insulating resin 32 that protects the bonding portion.
[0004]
Here, the base substrate 12, the insulating adhesive 14, the copper foil 16, the land 17, and the inner lead 18 are collectively referred to as a tape carrier 25.
[0005]
[Problems to be solved by the invention]
By the way, in recent years when electronic devices have been reduced in size, further reduction in the size of semiconductor devices has been demanded. However, the above-described semiconductor device having the BGA structure has a configuration in which one semiconductor element is arranged in one package. In other words, in a device using this semiconductor device, for example, when a semiconductor element having a different function is required or a plurality of semiconductor elements are required even if the same type of semiconductor element is used, it is a matter of course. Therefore, it is necessary to secure the space occupied by the packages and connection terminal portions of each semiconductor device. Therefore, it has been desired to improve the mounting density of the semiconductor device by reducing such a space.
[0006]
In view of the above fact, an object of the present invention is to provide a semiconductor device in which the mounting density at the time of mounting is improved as compared with the conventional structure.
[0007]
[Means for Solving the Problems]
The semiconductor device according to claim 1 is mounted on the surface of the first semiconductor element, the first semiconductor element having a surface on which a plurality of first electrode pads are provided, and the first semiconductor element A second semiconductor element having a surface with a plurality of second electrode pads and a plurality of holes, wherein the plurality of holes are said second holes. A base substrate disposed on the semiconductor element, a plurality of electrode portions provided so as to close the plurality of holes, a plurality of external connection terminals provided on the plurality of electrode portions, and one end of the base substrate A first inner lead connected to the electrode portion, the other end connected to the second electrode pad, and a second end connected to the electrode portion and the other end connected to the first electrode pad. The inner lead and one end are connected to the electrode part, A third inner lead having the other end connected to the first electrode pad via the second electrode pad, the first inner lead, the second inner lead, and the third inner lead A lead, a connection point between the first inner lead and the second electrode pad, a connection point between the second inner lead and the first electrode pad, and the third inner lead and the first And an insulating resin that seals a connection point with the electrode pad.
[0008]
In the semiconductor device according to claim 1 , the mounting space is reduced as compared with a case where a plurality of semiconductor devices having a conventional structure in which one semiconductor element is housed in one package are mounted in a predetermined range. That is, as compared with a semiconductor device having a conventional structure, the outer dimensions are substantially reduced, thereby improving the mounting density at the time of mounting.
In addition, since the connection path between the semiconductor elements is shortened compared to the conventional case where each semiconductor device is electrically connected through an external path such as a substrate pattern, it is advantageous for delay of signal transmission time.
[0010]
The semiconductor device according to claim 2, mounted on the surface of the first semiconductor element, the first semiconductor element having a surface provided with a plurality of first electrode pads, and the first semiconductor element A second semiconductor element having a surface with a plurality of second electrode pads and a plurality of holes, wherein the plurality of holes are said second holes. A base substrate disposed on the semiconductor element, a plurality of electrode portions provided so as to close the plurality of holes, a plurality of external connection terminals provided on the plurality of electrode portions, and one end of the base substrate A first inner lead connected to the electrode portion, the other end connected to the second electrode pad, and a second end connected to the electrode portion and the other end connected to the first electrode pad. Inner lead and one end of the first inner A third inner lead having the other end connected to the first electrode pad, the first inner lead, the second inner lead, and the third An inner lead, a connection point between the first inner lead and the second electrode pad, a connection point between the second inner lead and the first electrode pad, and the third inner lead and the And an insulating resin that seals a connection point with the first electrode pad.
[0011]
In the semiconductor device according to claim 2 , the mounting space is reduced as compared with a case where a plurality of semiconductor devices having a conventional structure in which one semiconductor element is contained in one package are mounted in a predetermined range. That is, as compared with a semiconductor device having a conventional structure, the outer dimensions are substantially reduced, thereby improving the mounting density at the time of mounting.
In addition, since the connection path between the semiconductor elements is shortened compared to the conventional case where each semiconductor device is electrically connected through an external path such as a substrate pattern, it is advantageous for delay of signal transmission time.
[0012]
Further, a complicated connection structure and method that spans between the first semiconductor element and the second semiconductor element are not required, and the bonding method is simplified.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0017]
[First Embodiment]
FIG. 1 shows a semiconductor device 50 having a BGA structure using a tape carrier according to the first embodiment of the present invention.
[0018]
The semiconductor device 50 includes a base substrate 12 (polyimide film) having a plurality of ball mounting holes 12 a, and an insulating adhesive 14 is formed in layers on the lower surface of the base substrate 12. With this insulating adhesive 14, the patterned copper foil 16 and lands 17 (electrode portions) arranged so as to close the lower openings of the ball mounting holes 12 a are attached to the lower surface of the base substrate 12. Has been.
[0019]
Further, from each land 17, inner leads 18, 58, 60 whose surfaces are plated with gold extend obliquely downward in a predetermined direction (left and right in FIG. 1B and four directions in the front and depth directions). . Solder balls 20 projecting toward the upper surface side of the base substrate 12 are mounted on the upper surfaces of the lands 17. When the semiconductor device 50 is surface-mounted on a circuit board, a mother board or the like by reflow or the like, the solder ball 20 is welded to an electrode land formed on the board, thereby mechanically connecting the semiconductor device 50 and the board. It serves as a junction and an electrical connection.
[0020]
Further, on the lower surface side of the base substrate 12, solder resists 22 (step removal members) are formed on the side surfaces and the lower surfaces of the lands 17 and the lower surface exposed portions of the insulating adhesive 14. The solder resist 22 is obtained by, for example, applying a polyimide resin having insulating properties and heat resistance in a liquid state and applying heat treatment or the like to solidify. Therefore, the side surface and the lower surface of the land 17 and the exposed lower surface portion of the insulating adhesive 14 are covered with the solder resist 22 formed in a substantially film shape, and at the same time, the land 17 is protected.
[0021]
As a result, the solder resist 22 enters and adheres to the stepped portion or uneven portion formed by the land 17 without any gap, and the shape thereof is maintained. Here, the base substrate 12, the adhesive layer 14, the copper foil 16, the land 17, the inner leads 18, 58 and 60, and the solder resist 22 are collectively referred to as a tape carrier 24.
[0022]
Further, the lower surface of the solder resist 22 is a smooth surface, and the semiconductor element 28 is substantially fixed to the lower surface of the tape carrier 24 by an elastic elastomer 26 having an adhesive force attached to the lower surface, so that the thickness of the semiconductor device 50 is increased. A direction (vertical direction in FIG. 1B) is arranged substantially at the center.
[0023]
A plurality of electrode pads 30 are provided on the peripheral portion on the upper surface side of the semiconductor element 28, and predetermined inner leads 18 and 60 corresponding to the electrode pads 30 are bonded to the electrode pad 30.
[0024]
Further, a semiconductor element 54 whose outer dimension is slightly larger than that of the semiconductor element 28 is fixed to the lower surface of the semiconductor element 28 via an adhesive 52. Similarly to the semiconductor element 28, an electrode pad 56 is provided on the peripheral edge of the upper surface of the semiconductor element 54.
[0025]
For the connection between the electrode pad 56 and the land 17 of the semiconductor element 54, the inner lead 58 (which is bent once in the thickness direction) directly connecting the land 17 and the electrode pad 56, and the land 17 through the electrode pad 30. Then, an inner lead 60 (bending in the thickness direction multiple times) connected to the electrode pad 56 is used.
[0026]
As a result, the semiconductor elements 28 and 54 are electrically connected to an electric circuit of the substrate via the solder balls 20 as external connection terminals between the semiconductor device 28 and the substrate when the semiconductor device 50 is mounted. A predetermined peripheral portion of the tape carrier 24 is sealed with an insulating resin 32 that protects the inner leads 18, 58, 60 and the bonding portion.
[0027]
Next, an outline of a method for manufacturing the semiconductor device 50 having the above-described configuration will be described.
[0028]
First, a hole required by a mold or etching is opened in the base substrate 12 having a cover tape attached to the lower surface of the insulating adhesive 14. The holes are a ball mounting hole 12a for mounting the solder ball 20, a bonding hole for connecting the inner lead 18 and the electrode pad 30, and a perforation hole used for positioning and transporting the base substrate 12. .
[0029]
Next, the cover tape is peeled off, and the copper foil 16 is attached to the insulating adhesive 14. Subsequently, a photosensitive resist is applied to the lower surface of the copper foil 16, and a back coat material is applied to the upper surface of the copper foil 16.
[0030]
Here, when the photosensitive resist is exposed and developed through a mask on which a circuit pattern is baked, a predetermined portion of the photosensitive resist is dissolved by a developer, and a pattern (concave portion) is formed. Further, the exposed portion of the copper foil 16 is processed by etching, and when the photosensitive resist and the back coat material are peeled off, the land 17 and the inner leads 18, 58, 60 are formed.
[0031]
Further, a solder resist 22 (insulating layer) is applied to a part of the land 17 and the inner leads 18, 58 and 60. As a method for applying the solder resist 22, for example, screen printing can be used. Thus, the tape carrier 24 is completed.
[0032]
In manufacturing a BGA-structured semiconductor device using the tape carrier 24 and the semiconductor elements 28 and 54, first, a sheet-like elastomer 26 processed into a predetermined shape is attached to the solder resist 22 with heat and load. The semiconductor element 28 is aligned and joined to the elastomer 26 by heat and load. Furthermore, after a sheet-like adhesive 52 processed into a predetermined shape is attached to the lower surface of the semiconductor element 28, the semiconductor element 54 is aligned and bonded to the semiconductor element 28 via the adhesive 52.
[0033]
Next, according to the “single point bonding method using both ultrasonic, heat and load”, heat, load and ultrasonic waves are applied to perform inner bonding in the bonding hole portion, and the inner leads 18, 58 and 60 are connected to the electrode pads 30 and 56. To be joined. Here, in the case of the inner lead 60 that is joined at two locations, the upper electrode pad 30 is joined after the lower electrode pad 56 is joined first. Therefore, the semiconductor element 28 and the semiconductor element 54 are electrically connected within the semiconductor device 50 by the inner lead 60.
[0034]
Subsequently, the inner bonding portion is sealed with the resin 32, the solder ball 20 is mounted on the upper surface of the land 17, and heat is applied to join the contact portions. Finally, the product portion is punched from the tape carrier, and the semiconductor device 50 having the BGA structure is completed.
[0035]
As described above, in the semiconductor device 50 of the present embodiment, a plurality of semiconductor elements (semiconductor elements 28 and 54) are provided in the semiconductor device, and each semiconductor element is electrically connected. That is, the semiconductor element 28 and the semiconductor element 54 are arranged in the same package and share the package and the land 17. Further, since the semiconductor element 28 and the semiconductor element 54 are arranged in a stacked manner, that is, both the semiconductor elements are overlapped in the thickness direction, the semiconductor device 50 is compared with the case where the semiconductor elements are arranged in a plane. The external dimensions in the mounting surface direction are reduced.
[0036]
As a result, the mounting space is reduced and the mounting density is improved as compared with the case where a plurality of semiconductor devices having a conventional structure in which one semiconductor element is housed in one package are mounted in a predetermined range.
[0037]
Also, compared to the conventional case where each semiconductor device is electrically connected through an external path such as a substrate pattern, the connection path between the semiconductor elements is shortened, which is advantageous for delay in signal transmission time. is there.
[0038]
Here, the semiconductor elements can be combined with semiconductor elements having different functions. That is, the upper semiconductor element 28 can be a logic semiconductor element and the lower semiconductor element 54 can be a memory semiconductor element. Of course, the combination is not limited to this, and the functions of the semiconductor device can be increased by various combinations such as logic or memory semiconductor elements.
[0039]
Further, in the semiconductor device 50 of the present embodiment, the solder resist 22 that eliminates the step between the base substrate 12 and the land 17 is provided between the base substrate 12 and the sheet-like elastomer 26, so that the base A step due to the land 17 provided on the lower surface of the substrate 12 is removed. Further, since the solder resist 22 is a coating agent, the solder resist 22 is surely filled in the gap on the lower surface portion of the base substrate 12, and no gap remains.
[0040]
Therefore, a partial peeling force does not occur on the smoothed lower surface portion of the base substrate 12, that is, the adhesive surface of the elastomer 26 bonded to the lower surface of the solder resist 22. Therefore, a space due to partial peeling does not occur on the bonding surface, and the package is not deformed or cracked even if a thermal history is applied by mounting.
[0041]
Needless to say, since the solder resist 22 has an insulating property, there is no short circuit in the land 17 through which a current flows.
[0042]
Furthermore, in this embodiment, the solder resist 22 is a polyimide resin, and is the same material as the base substrate 12 that is a polyimide film. Therefore, since the thermal expansion coefficients are almost equal, it is hardly affected by thermal stress or the like, and even if a thermal history is applied, the solder resist 22 is not peeled off from the base substrate 12 or a gap is not generated.
[0043]
In addition, various materials can be applied to the solder resist 22 in addition to the polyimide resin. For example, when an epoxy resin is used, it is less expensive than a polyimide resin, and thus there is an advantage that manufacturing costs can be reduced.
[0044]
[Second Embodiment]
Next, a second embodiment of the present invention will be described. In the second embodiment, since the configuration is almost the same as that described in the first embodiment, the same components are denoted by the same reference numerals, and description of the configuration is omitted. The feature of the second embodiment relates to the connection structure of the semiconductor element in the first embodiment.
[0045]
FIG. 2 shows a semiconductor device 70 according to the second embodiment of the present invention. The semiconductor device 70 has a structure in which a semiconductor element 28 and a semiconductor element 54 are connected by an inner lead 18 and an inner lead 58 provided on the same land 17. That is, as in the first embodiment, each semiconductor element is directly connected to the land 17 without using the inner lead 60 joined at two locations.
[0046]
This eliminates the need for a complicated connection structure and method that spans between the semiconductor element 28 and the semiconductor element 54, and simplifies the bonding method.
[0047]
[Third Embodiment]
Next, a third embodiment of the present invention will be described. In the third embodiment, the same components as those described in the first embodiment are denoted by the same reference numerals, and the description of the configuration is omitted. A feature of the third embodiment relates to a semiconductor element arrangement structure different from those of the first and second embodiments.
[0048]
3 and 4 show a semiconductor device 80 according to the third embodiment of the present invention. In the semiconductor device 80, two tape carriers are arranged side by side on the same plane, and each tape carrier is provided with a semiconductor element having substantially the same external dimensions and thickness. Here, the semiconductor element 28L is substantially fixed to the left tape carrier 24L, and the semiconductor element 28R is substantially fixed to the right tape carrier 24R by an elastomer 26, respectively. Further, the semiconductor elements 28L and 28R are joined to the lands 17 provided on the tape carriers 24L and 28R by the electrode pads 30 by the inner leads 18.
[0049]
Further, a part of the land 17 located adjacent to the tape carriers 24L and 28R is divided into an inner lead 82 joined to the adjacent semiconductor element and a fork in the middle, and each tip is connected to the semiconductor elements 28L and 28R. An inner lead 84 is provided. Therefore, the semiconductor elements 28L and 28R are electrically connected by the inner lead 84.
[0050]
As described above, in the semiconductor device 80 according to the present embodiment, the semiconductor elements are arranged side by side in the same plane, so that the semiconductor device can be made thinner than the case where the semiconductor elements are arranged in a stack, and each semiconductor device can be placed on a plane such as a substrate. The mounting area is also reduced compared to a conventional array that is mounted side by side. Therefore, for example, when applied to a thin device or the like, the mounting density is improved as compared with a semiconductor device having a conventional structure.
[0051]
Further, when arranged in parallel as described above, they can be accommodated in one package regardless of the size of each semiconductor element.
[0052]
In the first, second, and third embodiments, the number of semiconductor elements in the semiconductor device is two. However, the number of arrangements is not limited to this, and the number of arrangements is also applicable to three or more. Is possible.
[0053]
In all the embodiments, the present invention can also be applied to a BGA structure semiconductor device in which the inner lead used for wiring between the land and the electrode pad of the semiconductor element is a gold wire (wire) or the like.
[0054]
【The invention's effect】
Since the semiconductor device of the present invention has the above configuration, the mounting density at the time of mounting can be improved as compared with the conventional structure.
[Brief description of the drawings]
1A and 1B show a semiconductor device having a BGA structure according to a first embodiment of the present invention, in which FIG. 1A is a top view and FIG. 1B is a schematic cross-sectional view taken along line 1-1 in FIG.
2A and 2B show a semiconductor device having a BGA structure according to a second embodiment of the present invention, in which FIG. 2A is a top view and FIG. 2B is a schematic cross-sectional view taken along line 2-2 in FIG.
FIG. 3 is a top view showing a semiconductor device having a BGA structure according to a third embodiment of the present invention.
4A and 4B show a semiconductor device having a BGA structure according to a third embodiment of the present invention, in which FIG. 4A is a schematic cross-sectional view taken along line 4a-4a in FIG. 3, and FIG. It is a schematic sectional drawing in 4b line.
FIG. 5 is a schematic cross-sectional view showing a conventional semiconductor device having a BGA structure.
[Explanation of symbols]
12 Base material 12a Ball mounting hole (hole)
17 Land (electrode part)
18 Inner lead (first inner lead)
28 Semiconductor element (second semiconductor element)
28L semiconductor element 28R semiconductor element
30 electrode pad (second electrode pad)
32 Insulating Resin 50 Semiconductor Device 54 Semiconductor Element (First Semiconductor Element)
56 Electrode pad (first electrode pad)
58 Inner lead (second inner lead)
60 Inner lead (third inner lead)
70 Semiconductor Device 80 Semiconductor Device 82 Inner Lead (Second Inner Lead)
84 Inner lead (third inner lead)

Claims

A first semiconductor element having a surface provided with a plurality of first electrode pads;
The second semiconductor device is mounted on the surface of the first semiconductor element, has an outer dimension smaller than the outer dimension of the first semiconductor element, and has a surface provided with a plurality of second electrode pads. A semiconductor element;
A base substrate having a plurality of holes, wherein the plurality of holes are disposed on the second semiconductor element;
A plurality of electrode portions provided to close the plurality of holes;
A plurality of external connection terminals provided on the plurality of electrode portions;
A first inner lead having one end connected to the electrode portion and the other end connected to the second electrode pad;
A second inner lead having one end connected to the electrode portion and the other end connected to the first electrode pad;
A third inner lead having one end connected to the electrode portion and the other end connected to the first electrode pad via the second electrode pad;
The first inner lead, the second inner lead, and the third inner lead; a connection point between the first inner lead and the second electrode pad; the second inner lead and the second inner lead; An insulating resin that seals a connection point with one electrode pad and a connection point between the third inner lead and the first electrode pad;
A semiconductor device comprising:

A first semiconductor element having a surface provided with a plurality of first electrode pads;
The second semiconductor device is mounted on the surface of the first semiconductor element, has an outer dimension smaller than the outer dimension of the first semiconductor element, and has a surface provided with a plurality of second electrode pads. A semiconductor element;
A base substrate having a plurality of holes, wherein the plurality of holes are disposed on the second semiconductor element;
A plurality of electrode portions provided to close the plurality of holes;
A plurality of external connection terminals provided on the plurality of electrode portions;
A first inner lead having one end connected to the electrode portion and the other end connected to the second electrode pad;
A second inner lead having one end connected to the electrode portion and the other end connected to the first electrode pad;
A third inner lead having one end connected to the electrode portion to which the first inner lead is connected and the other end connected to the first electrode pad;
The first inner lead, the second inner lead, and the third inner lead; a connection point between the first inner lead and the second electrode pad; the second inner lead and the second inner lead; An insulating resin that seals a connection point with one electrode pad and a connection point between the third inner lead and the first electrode pad;
A semiconductor device comprising: