JP2001144244A

JP2001144244A - 電子回路装置の製造方法

Info

Publication number: JP2001144244A
Application number: JP32744399A
Authority: JP
Inventors: Yuichi Takai; 雄一高井; Kazuo Nishiyama; 和夫西山; Yoshiyuki Yanagisawa; 喜行柳澤; Masashi Toda; 真史遠田; Toshiharu Yanagida; 敏治柳田; Kiyoshi Hasegawa; 潔長谷川; Isataka Yoshino; 功高吉野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-11-17
Filing date: 1999-11-17
Publication date: 2001-05-25

Abstract

(57)【要約】【課題】複数枚の実装基板をバンプを介して接続して、
実装部品の高密度化および短配線化を実現することがで
きる電子回路装置の製造方法を提供する。【解決手段】第１実装基板配線部（１１，１２，１３，
１４，１５，１６）を有する第１実装基板１０上に、第
１実装基板配線部に接続するように第１実装部品２０を
実装し、第１実装基板上に、第１実装基板配線部に接続
するようにバンプ２３を形成し、バンプの上層に、第２
実装基板配線部（３１，３２，３３，３４）を有する第
２実装基板３０を、第２実装基板配線部とバンプが接続
するように積層させる。以降は、例えば第１実装基板と
第２実装基板の間隙部を樹脂封止（２４）し、第２実装
基板の第１実装基板側の反対側の面上に、第２実装基板
配線部に接続するように第２実装部品（３５，３７）を
実装する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電子回路装置の製造
方法に関し、特に、小型化および高密度化された電子回
路装置の製造方法に関する。

【０００２】

【従来の技術】デジタルビデオカメラ、デジタル携帯電
話、あるいはノートパソコンなど、携帯用電子機器の小
型化、薄型化、軽量化に対する要求は強くなる一方であ
り、これに応えるために近年のＶＬＳＩなど半導体装置
においては３年で７割の縮小化を実現してきており、こ
れに対応してＶＬＳＩなどの半導体装置などを実装基板
上に実装した電子回路装置としては、実装基板上におけ
る実装部品の高密度化や回路の短配線化をいかに実現す
るかが重要な課題として研究および開発がなされてき
た。

【０００３】実装部品密度を向上させるためには、半導
体装置の実装時の端子数密度を向上させる必要がある。
これを実現するために、パッケージの周辺（ペリフェラ
ル）領域に端子を有する周辺端子実装型から、パッケー
ジの下面に端子をエリア化することで端子数密度を高め
やすくしたエリア端子実装型へと開発が進められてい
る。

【０００４】しかしながら、近年の半導体装置の高集積
化と多機能化に伴い、接続端子数はますます増加する傾
向にある。このような半導体装置の多ピン化に対応した
高密度実装を実現するためには、より一層のファインピ
ッチ化が必要となっており、例えば、半導体チップのパ
ッド開口面にバンプを直接形成してベアチップ状態でフ
リップチップ法により実装するベアチップ実装法などが
注目を集め、現在盛んに研究されている。

【０００５】しかしながら、上記のベアチップ実装など
の実装形態は、実装部品としていかに小さくし、いかに
部品間の間隔を詰めることが可能となるかという、実装
基板への高密度実装への追求であり、その方法による高
密度化は限界があった。従って、さらなる実装密度の高
密度化および回路の短配線化を実現するためには、ＬＳ
Ｉなどの実装部品を積層させて実装する３次元実装型へ
の発展が必要である。

【０００６】上記の３次元実装型の研究は古くからなさ
れており、例えば、特開昭６１−１１２３９９号公報に
は、図７に示す電子回路装置が開示されており、第１基
板４０には貫通孔４０ａが形成されており、上面および
下面にそれぞれ第２基板４１および第３基板４２が積層
されて、半導体装置を内蔵するための空隙部が構成され
る。上記空隙部には、例えば半導体チップ４３とその表
面に形成されたバンプ４４からなる半導体装置が収納さ
れ、バンプ４４は空隙部内に延伸して形成された内部配
線４５に接続している。内部配線４５は、第１基板４
０、第２基板４１および第３基板４２を貫通する開口部
に形成されたスルーホール４６を介して、第２基板４１
の下面および第３基板４２の上面にそれぞれ形成された
表面配線４７に接続されている。

【０００７】上記の電子回路装置は、半導体装置を内蔵
することによって、その上面にも回路を形成したり部品
を搭載することが可能となるので、高密度化が図れる。
しかしながら、上記の電子回路装置は、半導体装置を内
蔵した後にスルーホールを形成するので半導体装置がメ
ッキ液などの溶剤にさらされてしまうこと、スルーホー
ルによる接続のため、高密度化、短配線化には限界があ
ること、内蔵する層を含めて最低３枚の基板を張り合わ
せるので、薄型化に限界があることなどの問題点を有し
ている。

【０００８】上記の問題を解決するために、例えば特許
掲載公報２８４２３７８号には、図８に示す電子回路装
置の製造方法が開示されている。この方法について、以
下に説明する。まず、図８（ａ）に示すように、実装基
板５０に半導体装置収納用凹部５０ａと内部配線５１を
形成する。一方、例えば半導体チップ５２とその表面に
形成されたバンプ５３からなる半導体装置を別途形成す
る。

【０００９】次に、図８（ｂ）に示すように、上記の半
導体装置を、実装基板５０に形成された半導体装置収納
用凹部５０ａに、バンプを表面に露出するようにフェー
スアップで嵌込する。

【００１０】次に、図８（ｃ）に示すように、半導体装
置を被覆して、実装基板５０の上下面に全面に、樹脂層
５４を塗布して形成する。

【００１１】次に、図８（ｄ）に示すように、レーザー
加工などにより樹脂層５４に、内部配線５１あるいは半
導体装置のバンプ５３を露出させる開口部５４ａを形成
し、次に、導電性材料の蒸着あるいはペースト塗布など
により、開口部５４ａ内を埋め込みながら、内部配線５
１あるいは半導体装置のバンプ５３などを接続する表面
配線５５を形成する。

【００１２】上記の方法によれば、各層毎にインナービ
ア（開口部）を形成することで、短配線化および高密度
化を実現できる。しかしながら、半導体装置を内蔵した
後でなければ検査できないため、不良品が発生した場合
の部品の交換が困難であること、コストの高い製造工程
であることなどの問題点を有している。

【００１３】上記の問題を解決するために、特願平１１
−１７０９９０号には、以下に説明する電子回路装置の
製造方法が記載されている。図９は上記の電子回路装置
の製造方法により製造した電子回路装置の断面図であ
る。第１実装基板１０の内部に埋め込み配線１１が形成
されており、第１実装基板１０の両面に表面配線（１
２，１３）が形成されている。ここで、上記の表面配線
としては、実装部品の接続の良否を確認するテスト端子
１２’を含んでいる。また、上記の第１実装基板１０を
貫通するスルーホールが形成されており、スルーホール
配線１４と、それに接続するスルーホール電極（１５，
１６）が形成されている。以上のように、埋め込み配線
１１、表面配線（１２，１３）、スルーホール配線１４
およびスルーホール電極（１５，１６）などから、第１
実装基板配線部が構成されている。

【００１４】上記の第１実装基板１０の一方の面上に形
成された表面配線１２などに接続して、半導体チップ
（第１実装部品）２０がはんだなどからなるバンプ２１
を介して接続して実装されており、半導体チップ２０と
第１実装基板１０の間隙部が封止樹脂層２２により封止
されている。さらに、第１実装基板１０の一方の面上に
形成されたスルーホール電極１５などに接続して、はん
だなどからなるバンプ２３が形成されている。バンプ２
３は、例えばその高さが半導体チップ２０の実装後の高
さよりも高くなるように形成されている。ここで、半導
体チップ２０を被覆して、少なくともバンプ２３の頂点
近傍部分が露出するように形成された封止樹脂層などの
保護層２４が形成されている。

【００１５】上記の保護層２４の上層に、異方性導電フ
ィルムあるいは異方性導電ペーストなどの異方性導電層
２５が積層されており、その上層に第２実装基板３０が
積層されている。ここで、異方性導電フィルムとは微細
な導電ボールを絶縁性樹脂中に分散してフィルム状に加
工したものであり、フィルムそのものは絶縁性である
が、この異方性導電フィルムを１対の電極で挟んで押し
つぶすと、導電ボールが１対の電極に接触して、両電極
間を導通させると同時に、両電極を固着することができ
る。異方性導電ペーストとは微細な導電ボールを絶縁性
樹脂中に分散したペーストであり、塗布することにより
形成された異方性導電膜は上記の異方性導電フィルムと
同様の効果を有している。

【００１６】上記の第２実装基板３０の一方の面あるい
は両面に形成された表面配線３１と、第２実装基板３０
を貫通して形成されたスルーホールに配線されたスルー
ホール配線３２と、それに接続するスルーホール電極
（３３，３４）などから、第２実装基板配線部が形成さ
れている。第２実装基板配線部のスルーホール電極３３
などが、異方性導電フィルムあるいは異方性導電ペース
トなどの異方性導電層２５を押しつぶし、異方性導電層
２５中の導電ボールを介してバンプ２３と接続してい
る。さらに、第２実装基板３０の保護層２４側の面の反
対側の面における第２実装基板３０上に、第２実装部品
として、半導体チップ３５がはんだなどからなるバンプ
３６を介して、あるいは抵抗素子やコンデンサなどの一
般電子部品３７が直接、第２実装基板配線部の表面配線
３１などに接続して実装されている。

【００１７】上記の電子回路装置の製造方法について図
面を参照して説明する。まず、図１０（ａ）に示すよう
に、第１実装基板１０に対して、その内部に埋め込み配
線１１を形成し、第１実装基板１０の両面に実装部品の
接続の良否を確認するテスト端子１２’を含む表面配線
（１２，１３）を形成する。さらに、上記の第１実装基
板１０を貫通するスルーホールを形成し、スルーホール
配線１４とそれに接続するスルーホール電極（１５，１
６）を形成する。以上のように、埋め込み配線１１、表
面配線（１２，１３）、スルーホール配線１４およびス
ルーホール電極（１５，１６）などからなる第１実装基
板配線部を形成する。

【００１８】次に、図１０（ｂ）に示すように、はんだ
などからなるバンプ２１が形成された半導体チップ（第
１実装部品）２０を上記の第１実装基板１０の一方の面
上に形成された表面配線１２などに接続して実装する。
このとき、実装部品の接続の良否を確認するテスト端子
１２’を用いて半導体チップ２０の接続状況を調べ、不
良が確認された場合には半導体チップ２０の交換作業
（リワーク）を行うことにより、確実に良品のチップの
みを実装することができる。

【００１９】次に、図１１（ｃ）に示すように、不図示
のディスペンサなどにより半導体チップ２０と第１実装
基板１０の間隙部に樹脂を供給し、アニール処理などの
硬化処理を施して封止樹脂層２２を形成する。

【００２０】次に、図１１（ｄ）に示すように、はんだ
ボールの転写などにより、バンプ２３を、第１実装基板
１０の一方の面上に形成されたスルーホール電極１５な
どに接続して形成する。ここで、バンプ２３の高さＨ１
としては、半導体チップ２０の実装後の高さＨ２よりも
高くなるように設定する。

【００２１】次に、図１２（ｅ）に示すように、例えば
印刷法によりエポキシ樹脂などを半導体チップ２０およ
びバンプ２３を被覆するように供給して、半導体チップ
２０などを樹脂封止する保護層２４を形成する。このと
き、エポキシ樹脂は多めに供給し、余分な樹脂をスキー
ジＳにより除去し、さらに例えば１５０〜２００℃の熱
処理を施して硬化処理を行う。

【００２２】次に、図１２（ｆ）に示すように、保護層
２４を、少なくともバンプ２３の頂点近傍部分が露出す
るまで研磨する。

【００２３】次に、図１３（ｇ）に示すように、保護層
２４の上層に例えば異方性導電フィルムあるいは異方性
導電ペーストなどの異方性導電膜２５を積層させ、その
上層に第２実装基板３０を積層させる。ここで、第２実
装基板３０には、第２実装基板３０の一方の面あるいは
両面に形成された表面配線３１と、第２実装基板３０を
貫通して形成されたスルーホールに配線されたスルーホ
ール配線３２と、それに接続するスルーホール電極（３
３，３４）などからなる第２実装基板配線部が、バンプ
２３の位置に適合するように配置されて形成されてお
り、異方性導電フィルムあるいは異方性導電ペーストな
どの異方性導電層２５を押しつぶし、熱圧着することで
第２実装基板配線部のスルーホール電極３３などとバン
プ２３とを異方性導電層２５中の導電ボールを介して接
続させながら、第２実装基板３０を異方性導電膜２５に
より固着する。これにより、第１実装基板１０の第１実
装基板配線部と、第２実装基板３０の第２実装基板配線
部が接続される。

【００２４】次に、図１３（ｈ）に示すように、第２実
装部品として、はんだなどからなるバンプ３６が形成さ
れた半導体チップ３５や、抵抗素子やコンデンサなどの
一般電子部品３７を、第２実装基板３０の保護層２４側
の面の反対側の面における第２実装基板３０上に、第２
実装基板配線部の表面配線３１などに接続して実装す
る。

【００２５】次に、不図示のディスペンサなどにより半
導体チップ３５と第２実装基板３０の間隙部、あるい
は、一般電子部品３７などと第２実装基板３０の間隙部
に樹脂を供給し、アニール処理などの硬化処理を施して
封止樹脂層３８を形成し、図９に示す電子回路装置に至
る。

【００２６】

【発明が解決しようとする課題】しかしながら、上記の
電子回路装置の製造方法においては、第１実装基板の平
坦度と、バンプの高さを高精度に制御しないと、バンプ
の頂点近傍部分が露出するまで研磨する工程で全てのバ
ンプの頂点近傍部分を均等に露出させることが困難であ
ること、研磨工程に時間が非常にかかってしまうこと、
研磨処理後、第２実装基板を積層させるときに、異方性
導電膜によって接続することが困難であることの問題点
を有している。

【００２７】本発明は上記の問題を鑑みなされたもので
あり、本発明は、バンプの頂点近傍部分を均等に露出さ
せることが困難で処理に時間がかかる研磨処理工程を行
わずに、また、接続の困難な異方性導電膜を用いること
なく、複数枚の実装基板をバンプを介して接続すること
により、実装部品の高密度化および短配線化を実現する
ことができる電子回路装置の製造方法を提供することを
目的とする。

【００２８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の電子回路装置の製造方法は、第１実装基板
配線部を有する第１実装基板上に、前記第１実装基板配
線部に接続するように第１実装部品を実装する工程と、
前記第１実装基板上に、前記第１実装基板配線部に接続
するようにバンプを形成する工程と、前記バンプの上層
に、第２実装基板配線部を有する第２実装基板を、前記
第２実装基板配線部と前記バンプが接続するように積層
させる工程とを有する。

【００２９】上記の本発明の電子回路装置の製造方法
は、好適には、前記第２実装基板を積層させる工程の
後、前記第１実装部品を被覆するように、前記第１実装
基板と前記第２実装基板の間隙部を樹脂封止する工程を
さらに有する。

【００３０】上記の本発明の電子回路装置の製造方法
は、好適には、前記第１実装基板上に第１実装部品を実
装する工程の後、前記第２実装基板を積層させる工程の
前に、前記第１実装基板と前記第１実装部品の間隙部を
樹脂封止する工程をさらに有する。

【００３１】上記の本発明の電子回路装置の製造方法
は、好適には、前記第２実装基板を積層させる工程の
後、前記第２実装基板の前記第１実装基板側の反対側の
面上に、前記第２実装基板配線部に接続するように第２
実装部品を実装する工程をさらに有する。

【００３２】上記の本発明の電子回路装置の製造方法
は、好適には、前記第２実装基板を積層させる工程にお
いては、前記第２実装基板の前記第１実装基板側の面上
に、前記第２実装基板配線部に接続するように第３実装
部品を実装した前記第２実装基板を積層させる。

【００３３】上記の本発明の電子回路装置の製造方法
は、好適には、前記バンプを形成する工程においては、
前記バンプの高さが前記第１実装部品、あるいは、前記
第１実装部品および前記第３実装部品の実装後の高さよ
りもそれぞれ高くなるように形成する。

【００３４】上記の本発明の電子回路装置の製造方法
は、好適には、前記第２実装基板配線部として、前記第
２実装基板を貫通する配線部を含む第２実装基板配線部
を用いる。

【００３５】上記の本発明の電子回路装置の製造方法
は、好適には、前記第１実装基板配線部として、前記第
１実装基板の内部に形成されている埋め込み配線部を含
む第１実装基板配線部を用いる。さらに好適には、前記
埋め込み配線部として、前記第１実装基板を貫通する配
線部を含む埋め込み配線部を用いる。

【００３６】上記の本発明の電子回路装置の製造方法
は、まず、第１実装基板配線部を有する第１実装基板上
に、第１実装基板配線部に接続するように第１実装部品
を実装する。次に、第１実装基板上に、第１実装基板配
線部に接続するようにバンプを形成する。次に、バンプ
の上層に、第２実装基板配線部を有する第２実装基板
を、第２実装基板配線部とバンプが接続するように積層
させる。以降は、例えば第１実装基板と第２実装基板の
間隙部を樹脂封止し、第２実装基板の第１実装基板側の
反対側の面上に、第２実装基板配線部に接続するように
第２実装部品を実装する。上記の第２実装基板の第１実
装基板側の面上に、第２実装基板配線部に接続するよう
に第３実装部品を実装した第２実装基板を用いることも
できる。ここで、上記バンプとしては、第１実装部品、
あるいは、第１実装部品および第３実装部品の実装後の
高さよりもそれぞれ高くなるように形成する。

【００３７】上記の本発明の電子回路装置の製造方法に
よれば、第１実装基板上に、第１実装部品を実装し、さ
らにバンプを形成した後に、バンプの上層に第２実装基
板を積層させ、この後工程で必要に応じて第１実装基板
と第２実装基板の間隙部を樹脂封止するので、問題を発
生させる研磨処理や異方性導電膜は不要であり、複数枚
の実装基板をバンプを介して接続することにより、実装
部品の高密度化および短配線化を実現することができ
る。

【００３８】

【発明の実施の形態】以下に、本発明の電子回路装置の
製造方法の実施の形態について、図面を参照して説明す
る。

【００３９】第１実施形態図１は本実施形態に係る電子回路装置の断面図である。
第１実装基板１０の内部に埋め込み配線１１が形成され
ており、第１実装基板１０の両面に表面配線（１２，１
３）が形成されている。ここで、上記の表面配線として
は、実装部品の接続の良否を確認するテスト端子１２’
を含んでいる。また、上記の第１実装基板１０を貫通す
るスルーホールが形成されており、スルーホール配線１
４と、それに接続するスルーホール電極（１５，１６）
が形成されている。以上のように、埋め込み配線１１、
表面配線（１２，１３）、スルーホール配線１４および
スルーホール電極（１５，１６）などから、第１実装基
板配線部が構成されている。

【００４０】上記の第１実装基板１０の一方の面上に形
成された表面配線１２などに接続して、半導体チップ
（第１実装部品）２０がはんだなどからなるバンプ２１
を介して接続して実装されており、半導体チップ２０と
第１実装基板１０の間隙部が封止樹脂層２２により封止
されている。さらに、第１実装基板１０の一方の面上に
形成されたスルーホール電極１５などに接続して、はん
だなどからなるバンプ２３が形成されている。バンプ２
３は、例えばその高さが半導体チップ２０の実装後の高
さよりも高くなるように形成されている。

【００４１】上記のバンプ２３の上層に、第２実装基板
３０が積層されている。ここで、第２実装基板３０に
は、一方の面あるいは両面に形成された表面配線３１
と、第２実装基板３０を貫通して形成されたスルーホー
ルに配線されたスルーホール配線３２と、それに接続す
るスルーホール電極（３３，３４）などから、第２実装
基板配線部が形成されており、上記のスルーホール電極
３３などが、バンプ２３と接続している。さらに、第２
実装基板３０の第１実装基板１０側の反対側の面上に、
第２実装部品として、半導体チップ３５がはんだなどか
らなるバンプ３６を介して、あるいは抵抗素子やコンデ
ンサなどの一般電子部品３７が直接、第２実装基板配線
部の表面配線３１などに接続して実装されている。

【００４２】さらに、第１実装基板１０と第２実装基板
３０の間隙部が封止樹脂層２４により封止されている。

【００４３】上記の本実施形態の電子回路装置は、３次
元実装型の電子回路装置であり、実装密度を飛躍的に向
上でき、基板間に半導体装置を埋め込むことにより、外
部環境からのストレスから保護されるため、信頼性の向
上を図ることができる。また、３次元に回路を構成する
ことができるので、配線長を最短化することが可能とな
り、高速・高周波に対応した実装形態である。また、第
１および第２実装基板および内蔵する半導体装置を薄く
することで、半導体内蔵基板の膜厚を薄くすることが可
能である。

【００４４】上記の本実施形態に係る電子回路装置の製
造方法について図面を参照して説明する。まず、図２
（ａ）に示すように、第１実装基板１０に対して、その
内部に埋め込み配線１１を形成し、第１実装基板１０の
両面に実装部品の接続の良否を確認するテスト端子１
２’を含む表面配線（１２，１３）を形成する。さら
に、上記の第１実装基板１０を貫通するスルーホールを
形成し、スルーホール配線１４とそれに接続するスルー
ホール電極（１５，１６）を形成する。以上のように、
埋め込み配線１１、表面配線（１２，１３）、スルーホ
ール配線１４およびスルーホール電極（１５，１６）な
どからなる第１実装基板配線部を形成する。

【００４５】次に、図２（ｂ）に示すように、はんだバ
ンプあるいは金スタッドバンプなどのバンプ２１が形成
された半導体チップ（第１実装部品）２０を、上記の第
１実装基板１０の一方の面上に形成された表面配線１２
などに、異方性導電膜（不図示）、表面配線１２に予め
形成されたプリコートはんだ層あるいははんだバンプ自
身などにより接続してフリップチップで実装する。フラ
ックスを含有するはんだにより接続する場合には、必要
に応じてフラックス洗浄を行う。このとき、実装部品の
接続の良否を確認するテスト端子１２’を用いて半導体
チップ２０の接続状況を調べ、不良が確認された場合に
は半導体チップ２０の交換作業（リワーク）を行うこと
により、確実に良品のチップのみを実装することができ
る。

【００４６】次に、図３（ｃ）に示すように、不図示の
ディスペンサなどにより半導体チップ２０と第１実装基
板１０の間隙部に樹脂を供給し、アニール処理などの硬
化処理を施して封止樹脂層２２を形成する。封止樹脂層
２２を形成することにより、半導体チップ２０の接続信
頼性を向上させることができる。

【００４７】次に、図３（ｄ）に示すように、はんだボ
ールあるいはその他の導電性材料ボールの転写などによ
り、バンプ２３を、第１実装基板１０の一方の面上に形
成されたスルーホール電極１５などに接続して形成す
る。ここで、バンプ２３の高さＨ１としては、半導体チ
ップ２０の実装後の高さＨ２よりも高くなるように設定
する。上記のバンプ２３の形成方法としては、メタルジ
ェットに代表される溶融金属の連続滴下によって形成す
ることも可能である。

【００４８】次に、図４（ｅ）に示すように、バンプ２
３の上層に、第２実装基板３０を積層させる。ここで、
第２実装基板３０には、第２実装基板３０の一方の面あ
るいは両面に形成された表面配線３１と、第２実装基板
３０を貫通して形成されたスルーホールに配線されたス
ルーホール配線３２と、それに接続するスルーホール電
極（３３，３４）などからなる第２実装基板配線部が、
バンプ２３の位置に適合するように配置されて形成され
ており、上記の第２実装基板の積層においては、スルー
ホール電極３３などとバンプ２３とを接続するように積
層する。これにより、第１実装基板１０の第１実装基板
配線部と、第２実装基板３０の第２実装基板配線部が接
続される。上記の第２実装基板の積層において、広い面
積で全てのバンプを接続するために、第２実装基板上側
から加圧しながらリフローさせることもできる。上記の
バンプ２３としてフラックスを含有するはんだボールを
用いる場合には、接続後に必要に応じてフラックス洗浄
を行う。

【００４９】次に、図４（ｆ）に示すように、不図示の
ディスペンサなどにより第１実装基板１０と第２実装基
板３０の間隙部に樹脂を供給し、アニール処理などの硬
化処理を施して封止樹脂層２４を形成する。このとき、
例えば１５０〜２００℃の熱処理を施すことで硬化処理
を行うことができる。上記の封止樹脂層２４によりバン
プ２３の根本部分を封止樹脂することで、バンプ２３の
接続信頼性を向上させることができる。上記の封止樹脂
として、フラックスレス樹脂を用いる場合には、この封
止樹脂層を形成工程前のフラックス洗浄処理を省略する
ことができる。

【００５０】次に、外形をカットした後、上記で形成し
た半導体装置内蔵実装基板を通常の実装基板と同様にし
て、第２実装部品として、はんだなどからなるバンプ３
６が形成された半導体チップ３５や、抵抗素子やコンデ
ンサなどの一般電子部品３７を、第２実装基板３０の第
１実装基板１０側の反対側の面上に、第２実装基板配線
部の表面配線３１などに接続して実装する。次に、不図
示のディスペンサなどにより半導体チップ３５と第２実
装基板３０の間隙部、あるいは、一般電子部品３７など
と第２実装基板３０の間隙部に樹脂を供給し、アニール
処理などの硬化処理を施して封止樹脂層３８を形成し、
図１に示す電子回路装置に至る。

【００５１】また、図示はしていないが、半導体チップ
や、抵抗素子やコンデンサなどの一般電子部品を、第１
実装基板１０の第２実装基板３０側の反対側の面上に、
第１実装基板配線部の表面配線１３などに接続して実装
することも可能である。

【００５２】上記の本実施形態の電子回路装置の製造方
法によれば、実装密度を飛躍的に向上でき、内蔵する半
導体装置の信頼性の向上を図ることができ、配線長を最
短化することが可能となる電子回路装置を製造すること
ができる。上記の製造方法においては、第１および第２
実装基板および内蔵する半導体装置を薄くすることで、
半導体内蔵基板の膜厚を薄くすることが可能である。上
記のバンプ２３の高さは、実質的に半導体チップ内蔵層
の膜厚となり、半導体チップ２０の厚さをできるだけ薄
くすることにより、半導体チップ内蔵層の厚さ（バンプ
の高さ）を抑えることができる。例えば半導体チップの
厚さを１００μｍまで抑えると、半導体チップ内蔵層の
厚さを２００μｍ以下に抑えることができる。このた
め、内蔵する半導体チップの厚さは、薄型化されている
ことが望ましい。

【００５３】また、上記の製造方法では、第１実装部品
を実装した後、樹脂封止する前に実装部品の接続の良否
を確認しているので、不良が確認された場合には第１実
装部品の交換作業（リワーク）を行うことにより、確実
に良品のチップのみを実装することができる。また、従
来方法のように研磨処理工程を行わないので、製造工程
時間の短縮および製造コストの削減が可能である。ま
た、ボール搭載機、リフロー装置など、現在広く用いら
れている設備で製造することが可能であるので、新規設
備が必要でないという利点がある。

【００５４】第２実施形態図５は本実施形態に係る電子回路装置の断面図である。
第１実施形態の電子回路装置と実質的に同様であるが、
第２実装基板３０の第１実装基板１０側の面上に、第２
実装基板配線部の表面配線３１ａに接続するように、半
導体チップ（第３実装部品）３５ａがはんだなどからな
るバンプ３６ａを介して接続して実装されており、半導
体チップ３５ａと第２実装基板３０の間隙部が封止樹脂
層３８ａにより封止されていることが異なる。

【００５５】上記の本実施形態の電子回路装置は、第２
実装基板３０を積層させる工程において、第２実装基板
３０の第１実装基板１０側の面上に、予め第２実装基板
配線部の表面配線３１ａに接続するように半導体チップ
（第３実装部品）３５ａを実装した第２実装基板３０を
積層させることにより、製造することができる。

【００５６】上記の本実施形態の電子回路装置の製造方
法によれば、第２実装基板の第１実装基板側の面上にも
部品を実装できるので、さらに実装密度を向上できる。
また、その他第１実施形態と同様の効果を得ることがで
きる。

【００５７】第３実施形態図６は本実施形態に係る電子回路装置の断面図である。
第１実施形態の電子回路装置と実質的に同様であるが、
第１実装基板１０と第２実装基板３０の間隙部に形成さ
れる封止樹脂層２４が形成されていないことが異なる。

【００５８】上記の本実施形態の電子回路装置は、第１
実装基板１０と第２実装基板３０の間隙部を樹脂で封止
する工程を省略することで、後の工程は第１実施形態と
同様に製造することができる。

【００５９】上記の本実施形態の電子回路装置の製造方
法によれば、製造工程を簡略化することが可能で、製造
コストの削減を図ることができる。また、半導体装置内
蔵基板完成後のチップのリワークが可能であり、放熱特
性を向上させることもできる。また、その他第１実施形
態と同様の効果を得ることができる。

【００６０】本発明の電子回路装置に実装する実装部品
としては、ＭＯＳトランジスタ系半導体装置、バイポー
ラ系半導体装置、ＢｉＣＭＯＳ系半導体装置、ロジック
とメモリを搭載した半導体装置など、何にでも適用可能
である。

【００６１】本発明の電子回路装置およびその製造方法
は、上記の実施の形態に限定されない。例えば、第１実
装基板と第２実装基板の間隙部に内蔵される実装部品と
しては、半導体チップの他に抵抗素子やコンデンサなど
の一般電子部品を実装することができる。また、実装基
板、配線層、バンプ、封止樹脂や保護層などを構成する
材料は特に限定はなく、上記の実施の形態に記載の材料
以外のものを用いることも可能である。その他、本発明
の要旨を逸脱しない範囲で種々の変更が可能である。

【００６２】

【発明の効果】上記のように、本発明の電子回路装置の
製造方法によれば、バンプの頂点近傍部分を均等に露出
させることが困難で処理に時間がかかる研磨処理工程を
行わずに、また、接続の困難な異方性導電膜を用いるこ
となく、複数枚の実装基板をバンプを介して接続するこ
とにより、実装部品の高密度化および短配線化を実現す
ることができる電子回路装置を製造することができる。

【図面の簡単な説明】

【図１】図１は第１実施形態に係る電子回路装置の断面
図である。

【図２】図２は第１実施形態に係る電子回路装置の製造
方法の製造工程を示す断面図であり、（ａ）は第１実装
基板配線部の形成工程まで、（ｂ）は第１実装部品の実
装工程までを示す。

【図３】図３は図２の続きの工程を示し、（ｃ）は第１
実装基板と第１実装部品の間隙部の樹脂封止工程まで、
（ｄ）はバンプの形成工程までを示す。

【図４】図４は図３の続きの工程を示し、（ｅ）は第２
実装基板の積層工程まで、（ｆ）は第１実装基板と第２
実装基板の間隙部の樹脂封止工程までを示す。

【図５】図５は第２実施形態に係る電子回路装置の断面
図である。

【図６】図６は第３実施形態に係る電子回路装置の断面
図である。

【図７】図７は第１従来例に係る電子回路装置の切欠斜
視図である。

【図８】図８は第２従来例に係る電子回路装置の製造方
法の製造工程を示す断面図であり、（ａ）は第１実装基
板と実装部品の形成工程まで、（ｂ）は実装部品の嵌込
工程まで、（ｃ）は樹脂層の形成工程まで、（ｄ）は表
面配線の形成工程までを示す。

【図９】図９は第３従来例に係る電子回路装置の断面図
である。

【図１０】図１０は第３従来例に係る電子回路装置の製
造方法の製造工程を示す断面図であり、（ａ）は第１実
装基板配線部の形成工程まで、（ｂ）は第１実装部品の
実装工程までを示す。

【図１１】図１１は図１０の続きの工程を示し、（ｃ）
は第１実装基板と第１実装部品の間隙部の樹脂封止工程
まで、（ｄ）はバンプの形成工程までを示す。

【図１２】図１２は図１１の続きの工程を示し、（ｅ）
は保護膜の形成工程まで、（ｆ）は研磨工程までを示
す。

【図１３】図１３は図１２の続きの工程を示し、（ｇ）
は第２実装基板の積層工程まで、（ｈ）は第２実装部品
の実装工程までを示す。

【符号の説明】

１０…第１実装基板、１１…埋め込み配線、１２，１３
…表面配線、１２’…テスト端子、１４…スルーホール
配線、１５，１６…スルーホール電極、２０，３５，３
５ａ…半導体チップ、２１，２３，３６，３６ａ…バン
プ、２２，３８，３８ａ…封止樹脂層、２４封止樹脂層
（保護層）、２５…異方性導電層、３０…第２実装基
板、３１…表面配線、３２…スルーホール配線、３３，
３４…スルーホール電極、３７…一般電子部品。

───────────────────────────────────────────────────── フロントページの続き (72)発明者柳澤喜行東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者遠田真史東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者柳田敏治東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者長谷川潔東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者吉野功高東京都品川区北品川６丁目７番35号ソニー株式会社内Ｆターム(参考） 5F044 KK01 KK16 LL01 QQ01 RR01 RR18

Claims

【特許請求の範囲】

【請求項１】第１実装基板配線部を有する第１実装基板
上に、前記第１実装基板配線部に接続するように第１実
装部品を実装する工程と、前記第１実装基板上に、前記第１実装基板配線部に接続
するようにバンプを形成する工程と、前記バンプの上層に、第２実装基板配線部を有する第２
実装基板を、前記第２実装基板配線部と前記バンプが接
続するように積層させる工程とを有する電子回路装置の
製造方法。
【請求項２】前記第２実装基板を積層させる工程の後、
前記第１実装部品を被覆するように、前記第１実装基板
と前記第２実装基板の間隙部を樹脂封止する工程をさら
に有する請求項１記載の電子回路装置の製造方法。
【請求項３】前記第１実装基板上に第１実装部品を実装
する工程の後、前記第２実装基板を積層させる工程の前
に、前記第１実装基板と前記第１実装部品の間隙部を樹
脂封止する工程をさらに有する請求項１記載の電子回路
装置の製造方法。
【請求項４】前記第２実装基板を積層させる工程の後、
前記第２実装基板の前記第１実装基板側の反対側の面上
に、前記第２実装基板配線部に接続するように第２実装
部品を実装する工程をさらに有する請求項１記載の電子
回路装置の製造方法。
【請求項５】前記第２実装基板を積層させる工程におい
ては、前記第２実装基板の前記第１実装基板側の面上
に、前記第２実装基板配線部に接続するように第３実装
部品を実装した前記第２実装基板を積層させる請求項１
記載の電子回路装置の製造方法。
【請求項６】前記バンプを形成する工程においては、前
記バンプの高さが前記第１実装部品の実装後の高さより
も高くなるように形成する請求項１記載の電子回路装置
の製造方法。
【請求項７】前記バンプを形成する工程においては、前
記バンプの高さが前記第１実装部品および前記第３実装
部品の実装後の高さよりもそれぞれ高くなるように形成
する請求項５記載の電子回路装置の製造方法。
【請求項８】前記第２実装基板配線部として、前記第２
実装基板を貫通する配線部を含む第２実装基板配線部を
用いる請求項１記載の電子回路装置の製造方法。
【請求項９】前記第１実装基板配線部として、前記第１
実装基板の内部に形成されている埋め込み配線部を含む
第１実装基板配線部を用いる請求項１記載の電子回路装
置の製造方法。
【請求項１０】前記埋め込み配線部として、前記第１実
装基板を貫通する配線部を含む埋め込み配線部を用いる
請求項９記載の電子回路装置の製造方法。