JP2001111052A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2001111052A JP2001111052A JP2000223798A JP2000223798A JP2001111052A JP 2001111052 A JP2001111052 A JP 2001111052A JP 2000223798 A JP2000223798 A JP 2000223798A JP 2000223798 A JP2000223798 A JP 2000223798A JP 2001111052 A JP2001111052 A JP 2001111052A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】ＭＯＳ型セル領域部と耐圧構造部の双方で、コ
レクタ・エミッタ間の耐圧低下を防止する。 【解決手段】ｎシリコン基板８の表面層に高濃度ｐ領域
９を、ＭＯＳ型セル領域と耐圧構造部に形成し、ＭＯＳ
型セル領域のｎシリコン基板８の表面層に、ｐウエル領
域９ａを形成し、ｐウエル領域９ａの表面層にｎ+ ソー
ス領域１０を形成し、ｎ+ ソース領域１０とｎシリコン
基板８に挟まれたｐウエル領域上に第１ゲート酸化膜１
１を形成し、ｎシリコン基板８上に第２およびテラスゲ
ート酸化膜である第２ゲート酸化膜１８を形成し、耐圧
構造部の高濃度ｐ領域９に挟まれたｎシリコン領域８上
に耐圧構造用酸化膜１６を形成する。前記の第２ゲート
酸化膜１８の膜厚を薄く形成することで、段差のあるＡ
部での電界強度を緩和する。
レクタ・エミッタ間の耐圧低下を防止する。 【解決手段】ｎシリコン基板８の表面層に高濃度ｐ領域
９を、ＭＯＳ型セル領域と耐圧構造部に形成し、ＭＯＳ
型セル領域のｎシリコン基板８の表面層に、ｐウエル領
域９ａを形成し、ｐウエル領域９ａの表面層にｎ+ ソー
ス領域１０を形成し、ｎ+ ソース領域１０とｎシリコン
基板８に挟まれたｐウエル領域上に第１ゲート酸化膜１
１を形成し、ｎシリコン基板８上に第２およびテラスゲ
ート酸化膜である第２ゲート酸化膜１８を形成し、耐圧
構造部の高濃度ｐ領域９に挟まれたｎシリコン領域８上
に耐圧構造用酸化膜１６を形成する。前記の第２ゲート
酸化膜１８の膜厚を薄く形成することで、段差のあるＡ
部での電界強度を緩和する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＧＢＴなどの
絶縁ゲート構造のパワー半導体素子である半導体装置お
よびその製造方法に関する。
絶縁ゲート構造のパワー半導体素子である半導体装置お
よびその製造方法に関する。
【０００２】
【従来の技術】ＩＧＢＴやＭＯＳＦＥＴなどの半導体素
子は、電流を通電する領域であるＭＯＳ型セル領域（Ｍ
ＯＳ型ゲート構造部と主電流を通電するソース領域を含
む領域）とチップ周辺部に配置した耐圧構造部により構
成される。図１２は、従来の半導体装置で、同図（ａ）
はチップの平面図、同図（ｂ）は同図（ａ）のＤ部拡大
図である。
子は、電流を通電する領域であるＭＯＳ型セル領域（Ｍ
ＯＳ型ゲート構造部と主電流を通電するソース領域を含
む領域）とチップ周辺部に配置した耐圧構造部により構
成される。図１２は、従来の半導体装置で、同図（ａ）
はチップの平面図、同図（ｂ）は同図（ａ）のＤ部拡大
図である。
【０００３】同図（ａ）において、斜線部分がチップ周
辺の耐圧構造部１０３であり、ゲートパッド部１０４を
除く部分がＭＯＳ型セル領域１０２で、テラスゲート構
造部とｎ+ ソース領域を含む活性領域である。ＭＯＳ型
セル領域１０２内には、図示しない数１００本のストラ
イプ構造のＭＯＳ型セルが配置されている。同図（ｂ）
において、ポリシリコンの抜きの部分１０５（ポリシリ
コン層がない箇所）以外はポリシリコン層が形成されて
いる。ポリシリコン層の下に厚い酸化膜１０６が形成さ
れている。この厚い酸化膜の内、１０７の酸化膜をテラ
スゲート酸化膜と呼ぶこととする。また、１０６ａはゲ
ート酸化膜である薄い酸化膜である。通常は、テラスゲ
ート酸化膜がないチャネル形成領域上の薄いゲート酸化
膜１０６ａのみでＭＯＳ型セル領域全域を形成する場合
の方が多い。このテラスゲート構造はチップのゲート容
量を低減する効果がある。
辺の耐圧構造部１０３であり、ゲートパッド部１０４を
除く部分がＭＯＳ型セル領域１０２で、テラスゲート構
造部とｎ+ ソース領域を含む活性領域である。ＭＯＳ型
セル領域１０２内には、図示しない数１００本のストラ
イプ構造のＭＯＳ型セルが配置されている。同図（ｂ）
において、ポリシリコンの抜きの部分１０５（ポリシリ
コン層がない箇所）以外はポリシリコン層が形成されて
いる。ポリシリコン層の下に厚い酸化膜１０６が形成さ
れている。この厚い酸化膜の内、１０７の酸化膜をテラ
スゲート酸化膜と呼ぶこととする。また、１０６ａはゲ
ート酸化膜である薄い酸化膜である。通常は、テラスゲ
ート酸化膜がないチャネル形成領域上の薄いゲート酸化
膜１０６ａのみでＭＯＳ型セル領域全域を形成する場合
の方が多い。このテラスゲート構造はチップのゲート容
量を低減する効果がある。
【０００４】図１３は、図１２の要部断面図で、同図
（ａ）は図１２（ｂ）のＡ−Ａ線で切断したＭＯＳ型セ
ル領域の断面図、同図（ｂ）は図１２（ａ）のＢ−Ｂ線
で切断した耐圧構造部の断面図である。図１３におい
て、ゲート部分の一部にもテラスゲート酸化膜（厚い酸
化膜）である第１ゲート酸化膜１１８が形成されてお
り、ゲート容量を低減させている。同図（ａ）のＡ部拡
大図に示すように、テラスゲート部の厚いゲート酸化膜
（第２ゲート酸化膜１１８）とチャネル形成領域上に形
成された薄いゲート酸化膜１１１の境界箇所（Ａ部）に
段差が生じる。
（ａ）は図１２（ｂ）のＡ−Ａ線で切断したＭＯＳ型セ
ル領域の断面図、同図（ｂ）は図１２（ａ）のＢ−Ｂ線
で切断した耐圧構造部の断面図である。図１３におい
て、ゲート部分の一部にもテラスゲート酸化膜（厚い酸
化膜）である第１ゲート酸化膜１１８が形成されてお
り、ゲート容量を低減させている。同図（ａ）のＡ部拡
大図に示すように、テラスゲート部の厚いゲート酸化膜
（第２ゲート酸化膜１１８）とチャネル形成領域上に形
成された薄いゲート酸化膜１１１の境界箇所（Ａ部）に
段差が生じる。
【０００５】図１４から図２０は、従来の半導体装置の
製造工程で、工程順に示した要部工程断面図である。そ
れぞれの図の（ａ）は図１２のＡ−Ａ線で切断したＭＯ
Ｓ形セル領域の断面図、図の（ｂ）は図１２（ａ）のＢ
−Ｂ線で切断した耐圧構造部の断面図である。 （１）ｎシリコン基板１０８上に第１酸化膜１１６ａを
形成する（図１４）。 （２）フォト工程（１ＰＥ）により、第１酸化膜１１６
ａを残す部分と第１酸化膜１１６ａを残さない部分を形
成する（図１５）。 （３）ボロンイオンの注入を行う。第１酸化膜１１６ａ
を残さない部分（酸化膜が除去された部分）にボロンイ
オン１２１が入る（図１６）。 （４）その後、熱処理により、イオン注入されたボロン
を拡散させ、高濃度ｐ領域１０９を形成する。この熱処
理工程で酸素を流す。それにより、（ｂ）の工程にてｎ
シリコン基板１０８上の第１酸化膜１１６ａを残した部
分の酸化膜の膜厚は、この熱処理工程で形成される第２
酸化膜１１６ｂが積層されて、さらに厚くなると共に、
第１酸化膜１１６ａを残さなかった部分にも新たな第２
酸化膜１１６ｂが形成される（図１７）。 （５）フォト工程（２ＰＥ）により、ｎシリコン基板１
０８表面に形成された第１酸化膜１１６ａおよび第２酸
化膜１１６ｂを残す部分と、第１酸化膜１１６ａおよび
第２酸化膜１１６ｂを残さない部分を形成する（図１
８）。 （６）全面に薄い第３酸化膜１１６ｃを形成する。第１
酸化膜１１６ａおよび第２酸化膜１１６ｂがない箇所の
ｎシリコン基板１０８表面が露出している箇所に形成さ
れた第３酸化膜１１６ｃは第２ゲート酸化膜１１１とな
り、第１酸化膜１１６ａ、第２酸化膜１１６ｂおよび第
３酸化膜１１６ｃを合わせたものが第２ゲート酸化膜１
１８および耐圧構造用酸化膜１１６となる（図１９）。 （７）ポリシリコン層１１２を形成し、ｐウエル領域１
０９ａ、ｎ+ ソース領域１１０、層間絶縁膜１１３、金
属電極となる金属膜１１４、抵抗性を示すフィールドプ
レート１１５を形成する。このフィールドプレード１１
５は通常のＭＯＳ型半導体素子の抵抗性のフィールドプ
レートと同じである（図２０）。
製造工程で、工程順に示した要部工程断面図である。そ
れぞれの図の（ａ）は図１２のＡ−Ａ線で切断したＭＯ
Ｓ形セル領域の断面図、図の（ｂ）は図１２（ａ）のＢ
−Ｂ線で切断した耐圧構造部の断面図である。 （１）ｎシリコン基板１０８上に第１酸化膜１１６ａを
形成する（図１４）。 （２）フォト工程（１ＰＥ）により、第１酸化膜１１６
ａを残す部分と第１酸化膜１１６ａを残さない部分を形
成する（図１５）。 （３）ボロンイオンの注入を行う。第１酸化膜１１６ａ
を残さない部分（酸化膜が除去された部分）にボロンイ
オン１２１が入る（図１６）。 （４）その後、熱処理により、イオン注入されたボロン
を拡散させ、高濃度ｐ領域１０９を形成する。この熱処
理工程で酸素を流す。それにより、（ｂ）の工程にてｎ
シリコン基板１０８上の第１酸化膜１１６ａを残した部
分の酸化膜の膜厚は、この熱処理工程で形成される第２
酸化膜１１６ｂが積層されて、さらに厚くなると共に、
第１酸化膜１１６ａを残さなかった部分にも新たな第２
酸化膜１１６ｂが形成される（図１７）。 （５）フォト工程（２ＰＥ）により、ｎシリコン基板１
０８表面に形成された第１酸化膜１１６ａおよび第２酸
化膜１１６ｂを残す部分と、第１酸化膜１１６ａおよび
第２酸化膜１１６ｂを残さない部分を形成する（図１
８）。 （６）全面に薄い第３酸化膜１１６ｃを形成する。第１
酸化膜１１６ａおよび第２酸化膜１１６ｂがない箇所の
ｎシリコン基板１０８表面が露出している箇所に形成さ
れた第３酸化膜１１６ｃは第２ゲート酸化膜１１１とな
り、第１酸化膜１１６ａ、第２酸化膜１１６ｂおよび第
３酸化膜１１６ｃを合わせたものが第２ゲート酸化膜１
１８および耐圧構造用酸化膜１１６となる（図１９）。 （７）ポリシリコン層１１２を形成し、ｐウエル領域１
０９ａ、ｎ+ ソース領域１１０、層間絶縁膜１１３、金
属電極となる金属膜１１４、抵抗性を示すフィールドプ
レート１１５を形成する。このフィールドプレード１１
５は通常のＭＯＳ型半導体素子の抵抗性のフィールドプ
レートと同じである（図２０）。
【０００６】図２０のＭＯＳ型セル領域および耐圧構造
部において、第１酸化膜１１６ａおよび第２酸化膜１１
６ｂおよび第３酸化膜１１６ｃを合わせた第２ゲート酸
化膜１１８と耐圧構造部用酸化膜１１６は同時に形成さ
れ、その膜厚は１０００ｎｍ程度である。この製造工程
の場合、図１３に示すＡ部の段差箇所で、ｎシリコン基
板１０８側にも段差が形成される。これは、第２ゲート
酸化膜１１８の形成が、シリコン結晶と製造プロセスで
供給される酸素との反応によって行われるため、ｎシリ
コン基板１０８側にも酸化膜層が形成されるためであ
る。
部において、第１酸化膜１１６ａおよび第２酸化膜１１
６ｂおよび第３酸化膜１１６ｃを合わせた第２ゲート酸
化膜１１８と耐圧構造部用酸化膜１１６は同時に形成さ
れ、その膜厚は１０００ｎｍ程度である。この製造工程
の場合、図１３に示すＡ部の段差箇所で、ｎシリコン基
板１０８側にも段差が形成される。これは、第２ゲート
酸化膜１１８の形成が、シリコン結晶と製造プロセスで
供給される酸素との反応によって行われるため、ｎシリ
コン基板１０８側にも酸化膜層が形成されるためであ
る。
【０００７】
【発明が解決しようとする課題】前記のＡ部を拡大する
と、上側にｄの第２段差、ｎシリコン基板１０８の表面
層にｃの第１段差ができている。第２段差ｄは、第２ゲ
ート酸化膜１１８の膜厚が厚い程大きくなり、また、第
１段差ｃは、第２ゲート酸化膜１１８の膜厚が厚い場合
に大きくなる。また、製造プロセス条件において、ｎシ
リコン基板温度が高い場合や酸素の流量が多い場合など
に大きくなる。
と、上側にｄの第２段差、ｎシリコン基板１０８の表面
層にｃの第１段差ができている。第２段差ｄは、第２ゲ
ート酸化膜１１８の膜厚が厚い程大きくなり、また、第
１段差ｃは、第２ゲート酸化膜１１８の膜厚が厚い場合
に大きくなる。また、製造プロセス条件において、ｎシ
リコン基板温度が高い場合や酸素の流量が多い場合など
に大きくなる。
【０００８】第１段差ｃおよび第２段差ｄが大きくなる
と、この箇所での電界強度が大きくなり、コレクタ・エ
ミッタ間耐圧を印加した場合、この箇所でリーク電流が
増大する。これは、半導体素子の耐圧良品率に影響を与
える。そこで、これらの段差ｃ、ｄを極力小さくするこ
とが求められれる。そのために、第２ゲート酸化膜１１
８を薄くし、段差を小さくすると、段差部分の電界集中
は緩和される。その結果、ＭＯＳ型セル領域でのコレク
タ・エミッタ間耐圧（アバランシェ耐圧）の低下を防止
できる。
と、この箇所での電界強度が大きくなり、コレクタ・エ
ミッタ間耐圧を印加した場合、この箇所でリーク電流が
増大する。これは、半導体素子の耐圧良品率に影響を与
える。そこで、これらの段差ｃ、ｄを極力小さくするこ
とが求められれる。そのために、第２ゲート酸化膜１１
８を薄くし、段差を小さくすると、段差部分の電界集中
は緩和される。その結果、ＭＯＳ型セル領域でのコレク
タ・エミッタ間耐圧（アバランシェ耐圧）の低下を防止
できる。
【０００９】しかし、従来素子では、第２ゲート酸化膜
１１８と耐圧構造用酸化膜１１６は同一条件で形成され
るために、耐圧構造用酸化膜１１６の膜厚が薄くなり、
そのために、耐圧構造部でのコレクタ・エミッタ間耐圧
が低下する。この発明の目的は、前記の課題を解決し
て、ＭＯＳ型セル領域部と耐圧構造部の双方で、コレク
タ・エミッタ間の耐圧低下を防止できる半導体装置を提
供することにある。
１１８と耐圧構造用酸化膜１１６は同一条件で形成され
るために、耐圧構造用酸化膜１１６の膜厚が薄くなり、
そのために、耐圧構造部でのコレクタ・エミッタ間耐圧
が低下する。この発明の目的は、前記の課題を解決し
て、ＭＯＳ型セル領域部と耐圧構造部の双方で、コレク
タ・エミッタ間の耐圧低下を防止できる半導体装置を提
供することにある。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
めに、第１導電形の半導体基板の表面層に形成された複
数の第２導電形のウエル領域と、半導体基板周辺部表面
に形成された耐圧構造用絶縁膜を有する耐圧構造部と、
前記ウエル領域の表面層に形成された第１導電形のソー
ス領域と、該ソース領域と前記半導体基板表面に挟まれ
た前記ウエル領域表面上に形成された第１ゲート絶縁膜
と、前記第１ゲート絶縁膜より厚く、前記第１ゲート絶
縁膜と連続して、前記半導体基板上に形成された第２ゲ
ート絶縁膜とを有する半導体装置において、前記第２ゲ
ート絶縁膜の膜厚が前記耐圧構造用絶縁膜の膜厚より薄
い構成とする。
めに、第１導電形の半導体基板の表面層に形成された複
数の第２導電形のウエル領域と、半導体基板周辺部表面
に形成された耐圧構造用絶縁膜を有する耐圧構造部と、
前記ウエル領域の表面層に形成された第１導電形のソー
ス領域と、該ソース領域と前記半導体基板表面に挟まれ
た前記ウエル領域表面上に形成された第１ゲート絶縁膜
と、前記第１ゲート絶縁膜より厚く、前記第１ゲート絶
縁膜と連続して、前記半導体基板上に形成された第２ゲ
ート絶縁膜とを有する半導体装置において、前記第２ゲ
ート絶縁膜の膜厚が前記耐圧構造用絶縁膜の膜厚より薄
い構成とする。
【００１１】前記半導体装置の製造方法において、第１
導電形の半導体基板上に第１絶縁膜を形成する工程と、
該第１絶縁膜を選択的に除去する工程と、前記第１絶縁
膜をマスクとして前記半導体基板の第２導電形の前記ウ
エル領域を選択的に形成する工程と、前記第１絶縁膜を
耐圧構造用絶縁膜となる箇所を残して除去する工程と、
前記半導体基板上全面に第２絶縁膜を形成する工程と、
前記第２絶縁膜を耐圧構造用絶縁膜となる箇所および前
記第２ゲート絶縁膜となる箇所を残して除去する工程
と、前記ウエル領域の表面層に第１導電形のソース領域
を選択的に形成する工程と、前記半導体基板上全面に第
３絶縁膜を形成する工程と、前記ソース領域上の第３絶
縁膜を選択的に除去する工程とを含む製造工程とすると
よい。
導電形の半導体基板上に第１絶縁膜を形成する工程と、
該第１絶縁膜を選択的に除去する工程と、前記第１絶縁
膜をマスクとして前記半導体基板の第２導電形の前記ウ
エル領域を選択的に形成する工程と、前記第１絶縁膜を
耐圧構造用絶縁膜となる箇所を残して除去する工程と、
前記半導体基板上全面に第２絶縁膜を形成する工程と、
前記第２絶縁膜を耐圧構造用絶縁膜となる箇所および前
記第２ゲート絶縁膜となる箇所を残して除去する工程
と、前記ウエル領域の表面層に第１導電形のソース領域
を選択的に形成する工程と、前記半導体基板上全面に第
３絶縁膜を形成する工程と、前記ソース領域上の第３絶
縁膜を選択的に除去する工程とを含む製造工程とすると
よい。
【００１２】前記第２絶縁膜と第３絶縁膜を積層して形
成される第２ゲート絶縁膜の厚さが、前記第１絶縁膜と
第２絶縁膜および第３絶縁膜で積層されて形成される耐
圧構造用絶縁膜の膜厚より薄くなるために、従来のよう
に、第２ゲート絶縁膜の膜厚が、耐圧構造用絶縁膜の膜
厚と同じ厚みである場合に比べると、第２ゲート絶縁膜
と第１ゲート絶縁膜の境界部の半導体基板側に生じる段
差を小さくできる。段差を小さできることで、第１およ
び第２ゲート絶縁膜内部と半導体基板表面での電界集中
を緩和できる。その結果、コレクタ・エミッタ間の耐圧
不良が低減され、良品率を向上させることができる。
成される第２ゲート絶縁膜の厚さが、前記第１絶縁膜と
第２絶縁膜および第３絶縁膜で積層されて形成される耐
圧構造用絶縁膜の膜厚より薄くなるために、従来のよう
に、第２ゲート絶縁膜の膜厚が、耐圧構造用絶縁膜の膜
厚と同じ厚みである場合に比べると、第２ゲート絶縁膜
と第１ゲート絶縁膜の境界部の半導体基板側に生じる段
差を小さくできる。段差を小さできることで、第１およ
び第２ゲート絶縁膜内部と半導体基板表面での電界集中
を緩和できる。その結果、コレクタ・エミッタ間の耐圧
不良が低減され、良品率を向上させることができる。
【００１３】また、前記の半導体装置の製造方法におい
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、前記
第１絶縁膜をマスクとし、第２導電形不純物をイオン注
入する工程と、前記第１絶縁膜を耐圧構造用絶縁膜とな
る箇所を残して除去する工程と、熱処理して、前記半導
体基板の表面層に第２導電形の前記ウエル領域を選択的
に形成する工程と、全面に第２絶縁膜を形成する工程
と、前記第２絶縁膜を耐圧構造用絶縁膜となる箇所およ
び前記第２ゲート絶縁膜となる箇所を残して除去する工
程と、前記ウエル領域の表面層に第１導電形のソース領
域を選択的に形成する工程と、前記半導体基板上全面に
第３絶縁膜を形成する工程と、前記ソース領域上の第３
絶縁膜を選択的に除去する工程とを含む製造工程とする
とよい。
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、前記
第１絶縁膜をマスクとし、第２導電形不純物をイオン注
入する工程と、前記第１絶縁膜を耐圧構造用絶縁膜とな
る箇所を残して除去する工程と、熱処理して、前記半導
体基板の表面層に第２導電形の前記ウエル領域を選択的
に形成する工程と、全面に第２絶縁膜を形成する工程
と、前記第２絶縁膜を耐圧構造用絶縁膜となる箇所およ
び前記第２ゲート絶縁膜となる箇所を残して除去する工
程と、前記ウエル領域の表面層に第１導電形のソース領
域を選択的に形成する工程と、前記半導体基板上全面に
第３絶縁膜を形成する工程と、前記ソース領域上の第３
絶縁膜を選択的に除去する工程とを含む製造工程とする
とよい。
【００１４】また、前記の半導体装置の製造方法におい
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、前記
第１絶縁膜をマスクとし、第２導電形不純物をイオン注
入する工程と、熱処理して、前記半導体基板の表面層に
第２導電形の前記ウエル領域を選択的に形成する工程
と、全面に第２絶縁膜を形成する工程と、前記第２絶縁
膜を、耐圧構造用絶縁膜となる箇所および前記第２ゲー
ト絶縁膜となる箇所を残して除去する工程と、前記ウエ
ル領域の表面層に第１導電形のソース領域を選択的に形
成する工程と、前記半導体基板上全面に第３絶縁膜を形
成する工程と、前記ソース領域上の第３絶縁膜を選択的
に除去する工程とを含む製造工程とするとよい。
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、前記
第１絶縁膜をマスクとし、第２導電形不純物をイオン注
入する工程と、熱処理して、前記半導体基板の表面層に
第２導電形の前記ウエル領域を選択的に形成する工程
と、全面に第２絶縁膜を形成する工程と、前記第２絶縁
膜を、耐圧構造用絶縁膜となる箇所および前記第２ゲー
ト絶縁膜となる箇所を残して除去する工程と、前記ウエ
ル領域の表面層に第１導電形のソース領域を選択的に形
成する工程と、前記半導体基板上全面に第３絶縁膜を形
成する工程と、前記ソース領域上の第３絶縁膜を選択的
に除去する工程とを含む製造工程とするとよい。
【００１５】また、前記の半導体装置の製造方法におい
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、全面
に第２絶縁膜を形成する工程と、前記ウエルを形成する
箇所と前記耐圧構造用絶縁膜となる箇所の第２絶縁膜を
除去する工程と、前記第１絶縁膜および第１絶縁膜と第
２絶縁膜をそれぞれマスクとし、第２導電形不純物をイ
オン注入する工程と、熱処理して、前記半導体基板の表
面層に第２導電形の前記ウエル領域を選択的に形成する
工程と、前記第２絶縁膜を前記第２ゲート絶縁膜となる
箇所と前記耐圧構造用絶縁膜となる箇所を残して除去す
る工程と、前記半導体基板上全面に第３絶縁膜を形成す
る工程と、前記ソース領域上の第３絶縁膜を選択的に除
去する工程とを含む製造工程とするとよい。
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、全面
に第２絶縁膜を形成する工程と、前記ウエルを形成する
箇所と前記耐圧構造用絶縁膜となる箇所の第２絶縁膜を
除去する工程と、前記第１絶縁膜および第１絶縁膜と第
２絶縁膜をそれぞれマスクとし、第２導電形不純物をイ
オン注入する工程と、熱処理して、前記半導体基板の表
面層に第２導電形の前記ウエル領域を選択的に形成する
工程と、前記第２絶縁膜を前記第２ゲート絶縁膜となる
箇所と前記耐圧構造用絶縁膜となる箇所を残して除去す
る工程と、前記半導体基板上全面に第３絶縁膜を形成す
る工程と、前記ソース領域上の第３絶縁膜を選択的に除
去する工程とを含む製造工程とするとよい。
【００１６】また、前記の半導体装置の製造方法におい
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、全面
に第２絶縁膜を形成する工程と、前記ウエルを形成する
箇所と前記耐圧構造用絶縁膜となる箇所の第２絶縁膜を
除去する工程と、全面に第４絶縁膜を形成する工程と、
前記第１絶縁膜、および第１絶縁膜と第２絶縁膜をそれ
ぞれマスクとし、前記第４絶縁膜を介して第２導電形不
純物をイオン注入する工程と、熱処理して、前記半導体
基板の表面層に第２導電形の前記ウエル領域を選択的に
形成する工程と、前記第２絶縁膜および第４絶縁膜を、
前記耐圧構造用絶縁膜となる箇所と前記第２ゲート絶縁
膜となる箇所を残して除去する工程と、前記半導体基板
上全面に第３絶縁膜を形成する工程と、前記ソース領域
上の第３絶縁膜を選択的に除去する工程とを含む製造工
程とするとよい。
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、全面
に第２絶縁膜を形成する工程と、前記ウエルを形成する
箇所と前記耐圧構造用絶縁膜となる箇所の第２絶縁膜を
除去する工程と、全面に第４絶縁膜を形成する工程と、
前記第１絶縁膜、および第１絶縁膜と第２絶縁膜をそれ
ぞれマスクとし、前記第４絶縁膜を介して第２導電形不
純物をイオン注入する工程と、熱処理して、前記半導体
基板の表面層に第２導電形の前記ウエル領域を選択的に
形成する工程と、前記第２絶縁膜および第４絶縁膜を、
前記耐圧構造用絶縁膜となる箇所と前記第２ゲート絶縁
膜となる箇所を残して除去する工程と、前記半導体基板
上全面に第３絶縁膜を形成する工程と、前記ソース領域
上の第３絶縁膜を選択的に除去する工程とを含む製造工
程とするとよい。
【００１７】また、前記の半導体装置の製造方法におい
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、全面
に第２絶縁膜を形成する工程と、全面にフォトレジスト
を被覆し、パターニングする工程と、前記ウエル領域を
形成する箇所の前記第２絶縁膜と前記第１絶縁膜が除去
された箇所の前記第２絶縁膜を、前記フォトレジストを
マスクに除去する工程と、前記前記フォトレジストをマ
スクとし、第２導電形不純物をイオン注入する工程と、
前記フォトレジストを除去する工程と、熱処理して、前
記半導体基板の表面層に第２導電形の前記ウエル領域を
選択的に形成する工程と、前記第２絶縁膜を、前記耐圧
構造用絶縁膜となる箇所と前記第２ゲート絶縁膜となる
箇所を残して除去する工程と、前記半導体基板上全面に
第３絶縁膜を形成する工程と、前記ソース領域上の第３
絶縁膜を選択的に除去する工程とを含む製造工程とする
とよい。
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、全面
に第２絶縁膜を形成する工程と、全面にフォトレジスト
を被覆し、パターニングする工程と、前記ウエル領域を
形成する箇所の前記第２絶縁膜と前記第１絶縁膜が除去
された箇所の前記第２絶縁膜を、前記フォトレジストを
マスクに除去する工程と、前記前記フォトレジストをマ
スクとし、第２導電形不純物をイオン注入する工程と、
前記フォトレジストを除去する工程と、熱処理して、前
記半導体基板の表面層に第２導電形の前記ウエル領域を
選択的に形成する工程と、前記第２絶縁膜を、前記耐圧
構造用絶縁膜となる箇所と前記第２ゲート絶縁膜となる
箇所を残して除去する工程と、前記半導体基板上全面に
第３絶縁膜を形成する工程と、前記ソース領域上の第３
絶縁膜を選択的に除去する工程とを含む製造工程とする
とよい。
【００１８】また、前記の半導体装置の製造方法におい
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、全面
に第４絶縁膜を形成する工程と、前記第４絶縁膜上にフ
ォトレジストを被覆する工程と、前記ウエル領域形成箇
所と前記第１絶縁膜が除去された箇所の第４絶縁膜上の
フォトレジストを除去する工程と、前記フォトレジスト
をマスクとし、前記第４絶縁膜を介して第２導電形不純
物をイオン注入する工程と、前記フォトレジストを除去
する工程と、熱処理して、前記半導体基板の表面層に第
２導電形の前記ウエル領域を選択的に形成する工程と、
前記第１絶縁膜と第４絶縁膜を、前記耐圧構造用絶縁膜
となる箇所と前記第２ゲート絶縁膜となる箇所を残して
除去する工程と、前記半導体基板上全面に第３絶縁膜を
形成する工程と、前記ソース領域上の第３絶縁膜を選択
的に除去する工程とを含む製造方法とするとよい。
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、全面
に第４絶縁膜を形成する工程と、前記第４絶縁膜上にフ
ォトレジストを被覆する工程と、前記ウエル領域形成箇
所と前記第１絶縁膜が除去された箇所の第４絶縁膜上の
フォトレジストを除去する工程と、前記フォトレジスト
をマスクとし、前記第４絶縁膜を介して第２導電形不純
物をイオン注入する工程と、前記フォトレジストを除去
する工程と、熱処理して、前記半導体基板の表面層に第
２導電形の前記ウエル領域を選択的に形成する工程と、
前記第１絶縁膜と第４絶縁膜を、前記耐圧構造用絶縁膜
となる箇所と前記第２ゲート絶縁膜となる箇所を残して
除去する工程と、前記半導体基板上全面に第３絶縁膜を
形成する工程と、前記ソース領域上の第３絶縁膜を選択
的に除去する工程とを含む製造方法とするとよい。
【００１９】前記のようにすることで、イオン注入され
た不純物の外方拡散が第２絶縁膜、第４絶縁膜で防止さ
れ、素子特性を安定化させることができる。またフォト
レジストを介してイオン注入することで絶縁膜への不純
物イオンの導入が抑えられて絶縁膜の信頼性が向上す
る。
た不純物の外方拡散が第２絶縁膜、第４絶縁膜で防止さ
れ、素子特性を安定化させることができる。またフォト
レジストを介してイオン注入することで絶縁膜への不純
物イオンの導入が抑えられて絶縁膜の信頼性が向上す
る。
【００２０】
【発明の実施の形態】図１は、この発明の第１実施例の
半導体装置の要部断面図で、同図（ａ）はＭＯＳ型セル
領域の断面図、同図（ｂ）は耐圧構造部の断面図であ
る。図１（ａ）、（ｂ）は、図２（ａ）、（ｂ）に対応
する図である。図１において、ｎシリコン基板８の表面
層に高濃度ｐ領域９を、ＭＯＳ型セル領域と耐圧構造部
に形成し、ＭＯＳ型セル領域のｎシリコン基板８の表面
層に、ｐウエル領域９ａを形成し、ｐウエル領域９ａの
表面層にｎ+ ソース領域１０を形成する。ｎ+ ソース領
域１０とｎシリコン基板８に挟まれたｐウエル領域上に
ＭＯＳ型ゲート構造の酸化膜となる第２ゲート酸化膜１
１を形成し、ｎシリコン基板８上に第２およびテラスゲ
ート酸化膜である第２ゲート酸化膜１８を形成し、これ
らのゲート酸化膜１１、１８上に、ゲート電極となるポ
リシリコン層１２を形成する。このポリシリコン層１２
上に層間絶縁膜１３を形成し、層間絶縁膜１３上とｎ+
ソース領域１０および高濃度ｐ領域９の露出部（コンタ
クトホール部）上に、ソース電極となる金属膜１４を形
成する。
半導体装置の要部断面図で、同図（ａ）はＭＯＳ型セル
領域の断面図、同図（ｂ）は耐圧構造部の断面図であ
る。図１（ａ）、（ｂ）は、図２（ａ）、（ｂ）に対応
する図である。図１において、ｎシリコン基板８の表面
層に高濃度ｐ領域９を、ＭＯＳ型セル領域と耐圧構造部
に形成し、ＭＯＳ型セル領域のｎシリコン基板８の表面
層に、ｐウエル領域９ａを形成し、ｐウエル領域９ａの
表面層にｎ+ ソース領域１０を形成する。ｎ+ ソース領
域１０とｎシリコン基板８に挟まれたｐウエル領域上に
ＭＯＳ型ゲート構造の酸化膜となる第２ゲート酸化膜１
１を形成し、ｎシリコン基板８上に第２およびテラスゲ
ート酸化膜である第２ゲート酸化膜１８を形成し、これ
らのゲート酸化膜１１、１８上に、ゲート電極となるポ
リシリコン層１２を形成する。このポリシリコン層１２
上に層間絶縁膜１３を形成し、層間絶縁膜１３上とｎ+
ソース領域１０および高濃度ｐ領域９の露出部（コンタ
クトホール部）上に、ソース電極となる金属膜１４を形
成する。
【００２１】一方、耐圧構造部の高濃度ｐ領域９はｐガ
ードリング領域となり、この高濃度ｐ領域９に挟まれた
ｎシリコン領域８上に耐圧構造用酸化膜１６を形成す
る。この耐圧構造用酸化膜１６上に層間絶縁膜１３を介
して金属膜１４を形成し、この金属膜１４と、高濃度ｐ
領域９が接続している。この金属膜１４上に抵抗性ａ−
Ｓｉ膜のフィールドプレート１５を形成する。図中の２
０はｎシリコン基板であるチップのチップエッジを示
す。
ードリング領域となり、この高濃度ｐ領域９に挟まれた
ｎシリコン領域８上に耐圧構造用酸化膜１６を形成す
る。この耐圧構造用酸化膜１６上に層間絶縁膜１３を介
して金属膜１４を形成し、この金属膜１４と、高濃度ｐ
領域９が接続している。この金属膜１４上に抵抗性ａ−
Ｓｉ膜のフィールドプレート１５を形成する。図中の２
０はｎシリコン基板であるチップのチップエッジを示
す。
【００２２】前記の第２ゲート酸化膜１８の膜厚Ｗは、
耐圧構造用酸化膜１６の膜厚Ｄより薄く形成する。ま
た、第２ゲート酸化膜１８と第１ゲート酸化膜１１の境
界部であるＡ部を拡大すると、上側にｂの段差、ｎシリ
コン基板８の表面層にａの段差ができている。このａの
段差は、従来素子のように、厚い第１ゲート酸化膜の場
合の段差ｃに比べると、第２ゲート酸化膜１８の膜厚Ｗ
が薄いために、極めて小さくなる。その結果、後述する
ように、酸化膜内部およびシリコン表面での最大電界強
度が小さくなり、この箇所でのコレクタ・エミッタ間耐
圧の低下は防止される。また、段差ｂも従来の段差ｄよ
り小さくなるので、電界強度が緩和され、コレクタ・エ
ミッタ間耐圧の低下が防止される。また、耐圧構造部で
の酸化膜（耐圧構造用酸化膜１６）の膜厚は、従来素子
並に厚いために、この箇所でのコレクタ・エミッタ間耐
圧の低下はない。
耐圧構造用酸化膜１６の膜厚Ｄより薄く形成する。ま
た、第２ゲート酸化膜１８と第１ゲート酸化膜１１の境
界部であるＡ部を拡大すると、上側にｂの段差、ｎシリ
コン基板８の表面層にａの段差ができている。このａの
段差は、従来素子のように、厚い第１ゲート酸化膜の場
合の段差ｃに比べると、第２ゲート酸化膜１８の膜厚Ｗ
が薄いために、極めて小さくなる。その結果、後述する
ように、酸化膜内部およびシリコン表面での最大電界強
度が小さくなり、この箇所でのコレクタ・エミッタ間耐
圧の低下は防止される。また、段差ｂも従来の段差ｄよ
り小さくなるので、電界強度が緩和され、コレクタ・エ
ミッタ間耐圧の低下が防止される。また、耐圧構造部で
の酸化膜（耐圧構造用酸化膜１６）の膜厚は、従来素子
並に厚いために、この箇所でのコレクタ・エミッタ間耐
圧の低下はない。
【００２３】前記において、ＭＯＳ型セル領域は、チャ
ネル形成領域上の第１ゲート酸化膜より膜厚が厚い、テ
ラスゲート酸化膜である第２ゲート酸化膜で、ｎシリコ
ン基板８表面の大部分が被覆されているので、テラスゲ
ート構造でない、ｎシリコン基板８上を薄い第１ゲート
酸化膜で被覆する場合に比べて、ゲート容量を減少させ
ることができる。
ネル形成領域上の第１ゲート酸化膜より膜厚が厚い、テ
ラスゲート酸化膜である第２ゲート酸化膜で、ｎシリコ
ン基板８表面の大部分が被覆されているので、テラスゲ
ート構造でない、ｎシリコン基板８上を薄い第１ゲート
酸化膜で被覆する場合に比べて、ゲート容量を減少させ
ることができる。
【００２４】また、前記の耐圧構造部は、数本の高濃度
ｐ領域９で形成されたｐガードリング領域と抵抗性ａ−
Ｓｉ膜によるフィールドプレート１５を併用した構造と
なっている。尚、ＭＯＳ型セル領域のテラスゲートであ
る第２ゲート酸化膜１８の膜厚は３５０ｎｍ程度、チャ
ネル形成用の第１ゲート酸化膜１１の膜厚は８０ｎｍ程
度、また、耐圧構造用酸化膜１６の膜厚は１０００ｎｍ
程度である。ただし、図中の各膜の膜厚は同じ厚さに描
いている。
ｐ領域９で形成されたｐガードリング領域と抵抗性ａ−
Ｓｉ膜によるフィールドプレート１５を併用した構造と
なっている。尚、ＭＯＳ型セル領域のテラスゲートであ
る第２ゲート酸化膜１８の膜厚は３５０ｎｍ程度、チャ
ネル形成用の第１ゲート酸化膜１１の膜厚は８０ｎｍ程
度、また、耐圧構造用酸化膜１６の膜厚は１０００ｎｍ
程度である。ただし、図中の各膜の膜厚は同じ厚さに描
いている。
【００２５】図２から図９は、この発明の第１実施例の
半導体装置の製造工程を工程順に示した要部工程断面図
である。各図において（ａ）はＭＯＳ型セル領域の断面
図、（ｂ）は耐圧構造部の断面図である。 （１）ｎシリコン基板８上に第１酸化膜１６ａを形成す
る（図２）。 （２）フォト工程（１ＰＥ）により、第１酸化膜１６ａ
を残す部分と第１酸化膜１６ａを残さない部分を形成す
る（図３）。 （３）ｎシリコン基板８上の第１酸化膜１６ａを残さな
い部分にイオン注入でボロンイオンを注入する（図
４）。 （４）フォト工程（１．５ＰＥ：１．５ＰＥとは１ＰＥ
の工程と２ＰＥの工程の中間にある工程）により、耐圧
構造部の第１酸化膜１６ａは残し、ＭＯＳ型セル領域の
第１酸化膜１６ａは残さない（図５）。 （５）その後、熱処理（１１５０℃）により拡散させ、
高濃度ｐ領域９を形成する。耐圧構造部に形成された高
濃度ｐ領域９はｐガードリング領域となる。この熱処理
工程は酸素を流しながら行う。そのため、（２）の工程
にてｎシリコン基板８上の第１酸化膜１６ａを残した部
分（耐圧構造部）の酸化膜の膜厚は第２酸化膜１６ｂの
積層により、さらに厚くなり、その膜厚は後工程のゲー
ト酸化膜となる第３酸化膜１６ｃの厚みも加わり１００
０ｎｍ程度となる。一方、第１酸化膜１６ａを残さなか
った部分（ＭＯＳ型セル領域）のｎシリコン基板８が露
出した箇所にも新たに第２酸化膜１６ｂが形成され、そ
の膜厚は、後工程のゲート酸化膜となる第３酸化膜１６
ｃの厚みも加えて３５０ｎｍ程度となる（図６）。 （６）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域
のｎシリコン基板８表面に新たに形成された第２酸化膜
１６ｂを残す部分と第２酸化膜１６ｂを残さない部分を
形成する。また、耐圧構造部では、第２酸化膜１６ｂを
開口して、高濃度ｐ領域９表面を露出する（図７）。 （７）全面に第３酸化膜１６ｃを形成する。第１酸化膜
１６ａおよび第２酸化膜１６ｂがない箇所のｎシリコン
基板８表面が露出している箇所に形成された第３酸化膜
１６ｃは図９の第１ゲート酸化膜１１となり、第２酸化
膜１６ｂと第３酸化膜１６ｃを合わせたものが図９の第
２ゲート酸化膜１８となり、また、第１酸化膜１６ａ、
第２酸化膜１６ｂおよび第３酸化膜１６ｃを合わせたも
のが耐圧構造用酸化膜１６となる。第３酸化膜１６ｃで
ある第１ゲート酸化膜１１の膜厚は８０ｎｍ程度である
（図８）。 （８）ゲート電極となるポリシリコン層１２を形成し、
ｐウエル領域９ａ、ｎ+ソース領域１０、層間絶縁膜１
３、Ａｌ−Ｓｉ金属電極である金属膜１４、抵抗性ａ−
Ｓｉ膜であるフィールドプレート１５を形成する。この
フィールドプレードは通常のＭＯＳ型デバイスの抵抗性
のフィールドプレートと同じで、抵抗性を示せばａ−Ｓ
ｉ膜に限らない。
半導体装置の製造工程を工程順に示した要部工程断面図
である。各図において（ａ）はＭＯＳ型セル領域の断面
図、（ｂ）は耐圧構造部の断面図である。 （１）ｎシリコン基板８上に第１酸化膜１６ａを形成す
る（図２）。 （２）フォト工程（１ＰＥ）により、第１酸化膜１６ａ
を残す部分と第１酸化膜１６ａを残さない部分を形成す
る（図３）。 （３）ｎシリコン基板８上の第１酸化膜１６ａを残さな
い部分にイオン注入でボロンイオンを注入する（図
４）。 （４）フォト工程（１．５ＰＥ：１．５ＰＥとは１ＰＥ
の工程と２ＰＥの工程の中間にある工程）により、耐圧
構造部の第１酸化膜１６ａは残し、ＭＯＳ型セル領域の
第１酸化膜１６ａは残さない（図５）。 （５）その後、熱処理（１１５０℃）により拡散させ、
高濃度ｐ領域９を形成する。耐圧構造部に形成された高
濃度ｐ領域９はｐガードリング領域となる。この熱処理
工程は酸素を流しながら行う。そのため、（２）の工程
にてｎシリコン基板８上の第１酸化膜１６ａを残した部
分（耐圧構造部）の酸化膜の膜厚は第２酸化膜１６ｂの
積層により、さらに厚くなり、その膜厚は後工程のゲー
ト酸化膜となる第３酸化膜１６ｃの厚みも加わり１００
０ｎｍ程度となる。一方、第１酸化膜１６ａを残さなか
った部分（ＭＯＳ型セル領域）のｎシリコン基板８が露
出した箇所にも新たに第２酸化膜１６ｂが形成され、そ
の膜厚は、後工程のゲート酸化膜となる第３酸化膜１６
ｃの厚みも加えて３５０ｎｍ程度となる（図６）。 （６）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域
のｎシリコン基板８表面に新たに形成された第２酸化膜
１６ｂを残す部分と第２酸化膜１６ｂを残さない部分を
形成する。また、耐圧構造部では、第２酸化膜１６ｂを
開口して、高濃度ｐ領域９表面を露出する（図７）。 （７）全面に第３酸化膜１６ｃを形成する。第１酸化膜
１６ａおよび第２酸化膜１６ｂがない箇所のｎシリコン
基板８表面が露出している箇所に形成された第３酸化膜
１６ｃは図９の第１ゲート酸化膜１１となり、第２酸化
膜１６ｂと第３酸化膜１６ｃを合わせたものが図９の第
２ゲート酸化膜１８となり、また、第１酸化膜１６ａ、
第２酸化膜１６ｂおよび第３酸化膜１６ｃを合わせたも
のが耐圧構造用酸化膜１６となる。第３酸化膜１６ｃで
ある第１ゲート酸化膜１１の膜厚は８０ｎｍ程度である
（図８）。 （８）ゲート電極となるポリシリコン層１２を形成し、
ｐウエル領域９ａ、ｎ+ソース領域１０、層間絶縁膜１
３、Ａｌ−Ｓｉ金属電極である金属膜１４、抵抗性ａ−
Ｓｉ膜であるフィールドプレート１５を形成する。この
フィールドプレードは通常のＭＯＳ型デバイスの抵抗性
のフィールドプレートと同じで、抵抗性を示せばａ−Ｓ
ｉ膜に限らない。
【００２６】表１は、本発明のテラスゲート構造と従来
のテラスゲート構造の第２ゲート酸化膜の膜厚と最大電
界強度の関係をシミュレーションした例を示す。
のテラスゲート構造の第２ゲート酸化膜の膜厚と最大電
界強度の関係をシミュレーションした例を示す。
【００２７】
【表１】 ゲート酸化膜の膜厚を３５０ｎｍとした本発明のテラス
ゲート構造では、従来のテラスゲート構造に比べて、最
大電界強度は酸化膜内部で２０％、シリコン基板表面で
２４％低減する。
ゲート構造では、従来のテラスゲート構造に比べて、最
大電界強度は酸化膜内部で２０％、シリコン基板表面で
２４％低減する。
【００２８】図１０は、本発明品と従来品のコレクタ・
エミッタ間耐圧の不良率を示す図である。本発明品の不
良率は半分程度に低減している。図１１は、コレクタ・
エミッタ間耐圧（アバランシェ電圧）と耐圧構造用酸化
膜の膜厚の関係を示した図である。酸化膜の膜厚が３５
０ｎｍの場合、コレクタ・エミッタ間耐圧は、１０００
ｎｍに比べて９０％に低下する。このことは、従来のテ
ラスゲート構造の場合、耐圧構造用酸化膜の膜厚とテラ
スゲート部の第２ゲート酸化膜の膜厚が同一であり、そ
の第２ゲート酸化膜を３５０ｎｍで形成すると耐圧構造
用酸化膜の膜厚も３５０ｎｍとなり、耐圧が９０％に低
下することを意味する。本発明品では、耐圧構造用酸化
膜の膜厚を１０００ｎｍとし、第２ゲート酸化膜の膜厚
を３５０ｎｍとすることができるために、耐圧低下を防
止できる。
エミッタ間耐圧の不良率を示す図である。本発明品の不
良率は半分程度に低減している。図１１は、コレクタ・
エミッタ間耐圧（アバランシェ電圧）と耐圧構造用酸化
膜の膜厚の関係を示した図である。酸化膜の膜厚が３５
０ｎｍの場合、コレクタ・エミッタ間耐圧は、１０００
ｎｍに比べて９０％に低下する。このことは、従来のテ
ラスゲート構造の場合、耐圧構造用酸化膜の膜厚とテラ
スゲート部の第２ゲート酸化膜の膜厚が同一であり、そ
の第２ゲート酸化膜を３５０ｎｍで形成すると耐圧構造
用酸化膜の膜厚も３５０ｎｍとなり、耐圧が９０％に低
下することを意味する。本発明品では、耐圧構造用酸化
膜の膜厚を１０００ｎｍとし、第２ゲート酸化膜の膜厚
を３５０ｎｍとすることができるために、耐圧低下を防
止できる。
【００２９】前記の工程では、ボロンイオン注入（３）
の工程）後に、フォト工程にてＭＯＳ型セル領域の酸化
膜を全て除去（（４）の工程）した後、熱処理によりボ
ロンイオンを拡散させる（（５）の工程）。この場合
は、（５）の工程で、熱処理の条件によっては、熱処理
時に、注入したボロンイオンが外方拡散（アウトディフ
ュージョン））を起こし、ウエハ外に拡散し、この外方
拡散を起こしたボロンイオンが、再度ウエハに拡散し
て、素子の特性を変化させる危険性がある。図２１は、
ＭＯＳセル型領域を例とした、外方拡散の様子を示した
図で、同図（ａ）はイオン注入後で図５（ａ）の図、同
図（ｂ）は熱処理で外方拡散の様子を示す図、同図
（ｃ）は外方拡散で所定外の箇所にｐ領域９ｂが形成さ
れた様子を示す図である。同図（ｂ）の熱処理開始後、
注入されているボロンイオン２１が外方拡散を起こし、
本来ボロンイオン２１が導入されない部分にもボロンイ
オン２１が再拡散する。
の工程）後に、フォト工程にてＭＯＳ型セル領域の酸化
膜を全て除去（（４）の工程）した後、熱処理によりボ
ロンイオンを拡散させる（（５）の工程）。この場合
は、（５）の工程で、熱処理の条件によっては、熱処理
時に、注入したボロンイオンが外方拡散（アウトディフ
ュージョン））を起こし、ウエハ外に拡散し、この外方
拡散を起こしたボロンイオンが、再度ウエハに拡散し
て、素子の特性を変化させる危険性がある。図２１は、
ＭＯＳセル型領域を例とした、外方拡散の様子を示した
図で、同図（ａ）はイオン注入後で図５（ａ）の図、同
図（ｂ）は熱処理で外方拡散の様子を示す図、同図
（ｃ）は外方拡散で所定外の箇所にｐ領域９ｂが形成さ
れた様子を示す図である。同図（ｂ）の熱処理開始後、
注入されているボロンイオン２１が外方拡散を起こし、
本来ボロンイオン２１が導入されない部分にもボロンイ
オン２１が再拡散する。
【００３０】このような外方拡散を起こした場合、同図
（ｃ）のように、ＭＯＳ型セル領域の表面に、本来想定
しないｐ領域９ｂが形成される場合がある。図２２は、
本来想定しないｐ領域９ｂが形成された場合のＭＯＳ型
セル領域の完成図の一例である。この場合、ＭＯＳ型セ
ル領域のｎシリコン基板８の表面がｐ領域９ｂに覆われ
てしまい、このｐ領域９ｂの深さが深いときには、形成
されたｎチャネルがｎシリコン基板８に接続しなくな
る。そのため、ゲート電圧を印加しても、ｎ+ ソース領
域からｎシリコン基板８に電子を注入することができ
ず、ＭＯＳ型デバイスはコレクタ電流を流すことができ
ず、スイッチング素子として機能しない。これを防止す
る方策として以下の実施例を説明する。
（ｃ）のように、ＭＯＳ型セル領域の表面に、本来想定
しないｐ領域９ｂが形成される場合がある。図２２は、
本来想定しないｐ領域９ｂが形成された場合のＭＯＳ型
セル領域の完成図の一例である。この場合、ＭＯＳ型セ
ル領域のｎシリコン基板８の表面がｐ領域９ｂに覆われ
てしまい、このｐ領域９ｂの深さが深いときには、形成
されたｎチャネルがｎシリコン基板８に接続しなくな
る。そのため、ゲート電圧を印加しても、ｎ+ ソース領
域からｎシリコン基板８に電子を注入することができ
ず、ＭＯＳ型デバイスはコレクタ電流を流すことができ
ず、スイッチング素子として機能しない。これを防止す
る方策として以下の実施例を説明する。
【００３１】図２３から図３０は、この発明の第２実施
例の半導体装置の製造方法であり、工程順に示した製造
工程断面図である。尚、（ａ）はＭＯＳ型セル領域の断
面図、（ｂ）は耐圧構造部の断面図である。 （１）ｎシリコン基板８上に第１酸化膜１６ａを形成す
る（図２３）。 （２）フォト工程（１ＰＥ）により、第１酸化膜１６ａ
を残す部分と第１酸化膜１６ａを残さない部分を形成す
る（図２４）。 （３）ｎシリコン基板８上からイオン注入でボロンイオ
ンを注入する。ｎシリコン基板８上の第１酸化膜１６ａ
が残っている部分は、ｎシリコン基板８にはイオン注入
されず（ボロンイオンは、第１酸化膜１６ａを貫通でき
ない）、ｎシリコン基板８上の第１酸化膜１６ａを残さ
ない部分に、イオン注入でボロンイオン２１を注入する
（図２５）。 （４）その後、図５（ａ）のように、ＭＯＳ型セル領域
の第１酸化膜１６ａを除去しないで、熱処理（１１５０
℃）によりボロンイオン２１を拡散させ、高濃度ｐ領域
９を形成する。耐圧構造部に形成された高濃度ｐ領域９
はガードリング領域となる。この熱処理工程は酸素を流
さないで行う。（２）の工程にて、ｎシリコン基板８上
の第１酸化膜１６ａを残した部分の酸化膜の膜厚および
第１酸化膜１６ａを残さなかった部分の酸化膜の膜厚に
大きな変化はない（図２６）。 （５）フォト工程（１．５ＰＥ）により、耐圧構造部の
第１酸化膜１６ａは残し、ＭＯＳ型セル領域の第１酸化
膜１６ａは残さない（図２７）。 （６）その後、熱処理（１１５０℃）を行う。この熱処
理工程は酸素を流しながら行う。そのため、（２）の工
程にてｎシリコン基板８上の第１酸化膜１６ａを残した
部分（耐圧構造部）の酸化膜の膜厚は、第２酸化膜１６
ｂの積層により、さらに厚くなり、その膜厚は後工程の
ゲート酸化膜となる第３酸化膜１６ｃの厚みも加わり１
０００ｎｍ程度となる。一方、第１酸化膜１６ａを残さ
なかった部分（ＭＯＳ型セル領域）のｎシリコン基板８
が露出した箇所にも新たな第２酸化膜１６ｂが形成さ
れ、その膜厚は後工程のゲート酸化膜となる第３酸化膜
１６ｃの厚みも加えて３５０ｎｍ程度となる。このと
き、（４）の工程にて拡散した高濃度ｐ領域９は、さら
に深く拡散される（図２８）。 （７）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域
のｎシリコン基板８表面に新たに形成された第２酸化膜
１６ｂを残す部分と、第２酸化膜１６ｂを残さない部分
を形成する。また、耐圧構造部では、第２酸化膜１６ｂ
を開口して、高濃度ｐ領域９を露出する（図２９）。 （８）全面に薄い第３酸化膜１６ｃを形成する。第１酸
化膜１６ａおよび第２酸化膜１６ｂがない箇所のｎシリ
コン基板８表面が露出している箇所に形成された第３酸
化膜１６ｃは図９の第１ゲート酸化膜１１となり、第２
酸化膜１６ｂと第３酸化膜１６ｃを合わせたものが図９
の第２ゲート酸化膜１８となり、また、第１酸化膜１６
ａ、第２酸化膜１６ｂおよび第３酸化膜１６ｃを合わせ
たものが耐圧構造酸化膜１６となる。第３酸化膜１６ｃ
である第１ゲート酸化膜１１の膜厚は８０ｎｍ程度であ
る（図３０）。 （９）図９と同様に、ゲート電極となるポリシリコン層
１２を形成し、ｐウエル領域９ａ、ｎ+ ソース領域１
０、層間絶縁膜１３、金属電極となる金属膜１４、抵抗
性を示すフィールドプレート１５を形成する。このフィ
ールドプレートは通常のＭＯＳ型半導体素子のフィール
ドプレートと同じで、抵抗性を示せば、ａ−Ｓｉ膜に限
らない。
例の半導体装置の製造方法であり、工程順に示した製造
工程断面図である。尚、（ａ）はＭＯＳ型セル領域の断
面図、（ｂ）は耐圧構造部の断面図である。 （１）ｎシリコン基板８上に第１酸化膜１６ａを形成す
る（図２３）。 （２）フォト工程（１ＰＥ）により、第１酸化膜１６ａ
を残す部分と第１酸化膜１６ａを残さない部分を形成す
る（図２４）。 （３）ｎシリコン基板８上からイオン注入でボロンイオ
ンを注入する。ｎシリコン基板８上の第１酸化膜１６ａ
が残っている部分は、ｎシリコン基板８にはイオン注入
されず（ボロンイオンは、第１酸化膜１６ａを貫通でき
ない）、ｎシリコン基板８上の第１酸化膜１６ａを残さ
ない部分に、イオン注入でボロンイオン２１を注入する
（図２５）。 （４）その後、図５（ａ）のように、ＭＯＳ型セル領域
の第１酸化膜１６ａを除去しないで、熱処理（１１５０
℃）によりボロンイオン２１を拡散させ、高濃度ｐ領域
９を形成する。耐圧構造部に形成された高濃度ｐ領域９
はガードリング領域となる。この熱処理工程は酸素を流
さないで行う。（２）の工程にて、ｎシリコン基板８上
の第１酸化膜１６ａを残した部分の酸化膜の膜厚および
第１酸化膜１６ａを残さなかった部分の酸化膜の膜厚に
大きな変化はない（図２６）。 （５）フォト工程（１．５ＰＥ）により、耐圧構造部の
第１酸化膜１６ａは残し、ＭＯＳ型セル領域の第１酸化
膜１６ａは残さない（図２７）。 （６）その後、熱処理（１１５０℃）を行う。この熱処
理工程は酸素を流しながら行う。そのため、（２）の工
程にてｎシリコン基板８上の第１酸化膜１６ａを残した
部分（耐圧構造部）の酸化膜の膜厚は、第２酸化膜１６
ｂの積層により、さらに厚くなり、その膜厚は後工程の
ゲート酸化膜となる第３酸化膜１６ｃの厚みも加わり１
０００ｎｍ程度となる。一方、第１酸化膜１６ａを残さ
なかった部分（ＭＯＳ型セル領域）のｎシリコン基板８
が露出した箇所にも新たな第２酸化膜１６ｂが形成さ
れ、その膜厚は後工程のゲート酸化膜となる第３酸化膜
１６ｃの厚みも加えて３５０ｎｍ程度となる。このと
き、（４）の工程にて拡散した高濃度ｐ領域９は、さら
に深く拡散される（図２８）。 （７）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域
のｎシリコン基板８表面に新たに形成された第２酸化膜
１６ｂを残す部分と、第２酸化膜１６ｂを残さない部分
を形成する。また、耐圧構造部では、第２酸化膜１６ｂ
を開口して、高濃度ｐ領域９を露出する（図２９）。 （８）全面に薄い第３酸化膜１６ｃを形成する。第１酸
化膜１６ａおよび第２酸化膜１６ｂがない箇所のｎシリ
コン基板８表面が露出している箇所に形成された第３酸
化膜１６ｃは図９の第１ゲート酸化膜１１となり、第２
酸化膜１６ｂと第３酸化膜１６ｃを合わせたものが図９
の第２ゲート酸化膜１８となり、また、第１酸化膜１６
ａ、第２酸化膜１６ｂおよび第３酸化膜１６ｃを合わせ
たものが耐圧構造酸化膜１６となる。第３酸化膜１６ｃ
である第１ゲート酸化膜１１の膜厚は８０ｎｍ程度であ
る（図３０）。 （９）図９と同様に、ゲート電極となるポリシリコン層
１２を形成し、ｐウエル領域９ａ、ｎ+ ソース領域１
０、層間絶縁膜１３、金属電極となる金属膜１４、抵抗
性を示すフィールドプレート１５を形成する。このフィ
ールドプレートは通常のＭＯＳ型半導体素子のフィール
ドプレートと同じで、抵抗性を示せば、ａ−Ｓｉ膜に限
らない。
【００３２】尚、（５）の工程でｎシリコン基板８表面
が露出するが、このときにはボロンイオンの拡散工程を
行った後であるので、シリコン表面のイオン濃度は非常
に低下しており、（６）の工程での熱処理で、ボロンイ
オン２１の外方拡散量は極めて少ない。そのため、素子
特性に変化は起こらない。図３１から図３８は、この発
明の第３実施例の半導体装置の製造方法であり、工程順
に示した製造工程断面図である。尚、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図であ
る。 （１）ｎシリコン基板８上に第１酸化膜１６ａを形成す
る（図３１）。 （２）フォト工程（１ＰＥ）により、第１酸化膜１６ａ
を残す部分と第１酸化膜１６ａを残さない部分を形成す
る。ＭＯＳ型セル領域の第１酸化膜１６ａは残さない
（図３２）。 （３）その後、熱処理（１１５０℃）を行う。この熱処
理工程は酸素を流しながら行う。そのため、（２）の工
程にてｎシリコン基板８上の第１酸化膜１６ａを残した
部分（耐圧構造部）の酸化膜の膜厚は、第２酸化膜１６
ｂの積層により、さらに厚くなり、その膜厚は後工程の
ゲート酸化膜となる第３酸化膜１６ｃの厚みも加わり１
０００ｎｍ程度となる。一方、第１酸化膜１６ａを残さ
なかった部分（ＭＯＳ型セル領域）のｎシリコン基板８
が露出した箇所にも新たな第２酸化膜１６ｂが形成さ
れ、その厚みは、後工程のゲート酸化膜となる第３酸化
膜１６ｃの厚みも加えて３５０ｎｍ程度となる（図３
３）。 （４）フォト工程（１．５ＰＥ）により、耐圧構造部
は、第２酸化膜１６ｂを残す部分と第２酸化膜１６ｂを
残さない部分を形成する。ＭＯＳ型セル領域は、第２酸
化膜１６ｂを残す部分と第２酸化膜１６ｂを残さない部
分を形成する（図３４）。 （５）ｎシリコン基板８上からイオン注入でボロンイオ
ンを注入する。ｎシリコン基板８上の第１酸化膜１６ａ
あるいは第２酸化膜１６ｂが残っている部分は、ｎシリ
コン基板８にはイオン注入されず（ボロンイオンは、第
１酸化膜１６ａあるいは第２酸化膜１６ｂを貫通できな
い）、ｎシリコン基板８上の第１酸化膜１６ａおよび第
２酸化膜１６ｂを残さない部分にイオン注入でボロンイ
オンを注入する（図３５）。 （６）その後、熱処理（１１５０℃）により拡散させ、
高濃度ｐ領域９を形成する。耐圧構造部に形成された高
濃度ｐ領域９はガードリング領域となる。この熱処理工
程は、酸素を流さないで行う。（４）の工程にてｎシリ
コン基板８上の第２酸化膜１６ｂを残した部分の酸化膜
の膜厚および第２酸化膜１６ｂを残さなかった部分の酸
化膜の膜厚に大きな変化はない（図３６）。 （７）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域
のｎシリコン基板８表面に新たに形成された第２酸化膜
１６ｂを残す部分と、第２酸化膜１６ｂを残さない部分
を形成する。また耐圧構造部では、第２酸化膜１６ｂを
開口して、高濃度ｐ領域９を露出する（図３７）。 （８）全面に薄い第３酸化膜１６ｃを形成する。第１酸
化膜１６ａおよび第２酸化膜１６ｂがない箇所のｎシリ
コン基板８表面が露出している箇所に形成された第３酸
化膜１６ｃは図９の第１ゲート酸化膜１１となり、第２
酸化膜１６ｂと第３酸化膜１６ｃを合わせたものが図９
の第２ゲート酸化膜１８となり、また、第１ゲート酸化
膜１６ａ、第２酸化膜１６ｂおよび第３酸化膜１６ｃを
合わせたものが耐圧構造用酸化膜１６となる。第３酸化
膜１６ｃである第１ゲート酸化膜１１の膜厚は８０ｎｍ
程度である（図３８）。 （９）図９と同様に、ゲート電極となるポリシリコン層
１２を形成し、ｐウエル領域９ａ、ｎ+ ソース領域１
０、層間絶縁膜１３、金属電極となる金属膜１４、抵抗
性を示すフィールドプレート１５を形成する。このフィ
ールドプレートは通常のＭＯＳ型半導体素子のフィール
ドプレートと同じで、抵抗性を示せば、ａ−Ｓｉ膜に限
らない。
が露出するが、このときにはボロンイオンの拡散工程を
行った後であるので、シリコン表面のイオン濃度は非常
に低下しており、（６）の工程での熱処理で、ボロンイ
オン２１の外方拡散量は極めて少ない。そのため、素子
特性に変化は起こらない。図３１から図３８は、この発
明の第３実施例の半導体装置の製造方法であり、工程順
に示した製造工程断面図である。尚、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図であ
る。 （１）ｎシリコン基板８上に第１酸化膜１６ａを形成す
る（図３１）。 （２）フォト工程（１ＰＥ）により、第１酸化膜１６ａ
を残す部分と第１酸化膜１６ａを残さない部分を形成す
る。ＭＯＳ型セル領域の第１酸化膜１６ａは残さない
（図３２）。 （３）その後、熱処理（１１５０℃）を行う。この熱処
理工程は酸素を流しながら行う。そのため、（２）の工
程にてｎシリコン基板８上の第１酸化膜１６ａを残した
部分（耐圧構造部）の酸化膜の膜厚は、第２酸化膜１６
ｂの積層により、さらに厚くなり、その膜厚は後工程の
ゲート酸化膜となる第３酸化膜１６ｃの厚みも加わり１
０００ｎｍ程度となる。一方、第１酸化膜１６ａを残さ
なかった部分（ＭＯＳ型セル領域）のｎシリコン基板８
が露出した箇所にも新たな第２酸化膜１６ｂが形成さ
れ、その厚みは、後工程のゲート酸化膜となる第３酸化
膜１６ｃの厚みも加えて３５０ｎｍ程度となる（図３
３）。 （４）フォト工程（１．５ＰＥ）により、耐圧構造部
は、第２酸化膜１６ｂを残す部分と第２酸化膜１６ｂを
残さない部分を形成する。ＭＯＳ型セル領域は、第２酸
化膜１６ｂを残す部分と第２酸化膜１６ｂを残さない部
分を形成する（図３４）。 （５）ｎシリコン基板８上からイオン注入でボロンイオ
ンを注入する。ｎシリコン基板８上の第１酸化膜１６ａ
あるいは第２酸化膜１６ｂが残っている部分は、ｎシリ
コン基板８にはイオン注入されず（ボロンイオンは、第
１酸化膜１６ａあるいは第２酸化膜１６ｂを貫通できな
い）、ｎシリコン基板８上の第１酸化膜１６ａおよび第
２酸化膜１６ｂを残さない部分にイオン注入でボロンイ
オンを注入する（図３５）。 （６）その後、熱処理（１１５０℃）により拡散させ、
高濃度ｐ領域９を形成する。耐圧構造部に形成された高
濃度ｐ領域９はガードリング領域となる。この熱処理工
程は、酸素を流さないで行う。（４）の工程にてｎシリ
コン基板８上の第２酸化膜１６ｂを残した部分の酸化膜
の膜厚および第２酸化膜１６ｂを残さなかった部分の酸
化膜の膜厚に大きな変化はない（図３６）。 （７）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域
のｎシリコン基板８表面に新たに形成された第２酸化膜
１６ｂを残す部分と、第２酸化膜１６ｂを残さない部分
を形成する。また耐圧構造部では、第２酸化膜１６ｂを
開口して、高濃度ｐ領域９を露出する（図３７）。 （８）全面に薄い第３酸化膜１６ｃを形成する。第１酸
化膜１６ａおよび第２酸化膜１６ｂがない箇所のｎシリ
コン基板８表面が露出している箇所に形成された第３酸
化膜１６ｃは図９の第１ゲート酸化膜１１となり、第２
酸化膜１６ｂと第３酸化膜１６ｃを合わせたものが図９
の第２ゲート酸化膜１８となり、また、第１ゲート酸化
膜１６ａ、第２酸化膜１６ｂおよび第３酸化膜１６ｃを
合わせたものが耐圧構造用酸化膜１６となる。第３酸化
膜１６ｃである第１ゲート酸化膜１１の膜厚は８０ｎｍ
程度である（図３８）。 （９）図９と同様に、ゲート電極となるポリシリコン層
１２を形成し、ｐウエル領域９ａ、ｎ+ ソース領域１
０、層間絶縁膜１３、金属電極となる金属膜１４、抵抗
性を示すフィールドプレート１５を形成する。このフィ
ールドプレートは通常のＭＯＳ型半導体素子のフィール
ドプレートと同じで、抵抗性を示せば、ａ−Ｓｉ膜に限
らない。
【００３３】尚、（６）の工程の段階では、ボロンイオ
ンを注入した箇所以外のｎシリコン基板８表面のシリコ
ンは露出がなく、ＭＯＳ型セル領域のｎシリコン基板８
の表面に本来想定しない図２１（ｃ）で示すようなｐ領
域９ｂが形成されることはない。図３９から図４７は、
この発明の第４実施例の半導体装置の製造方法であり、
工程順に示した製造工程断面図である。尚、（ａ）はＭ
ＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
である。 （１）ｎシリコン基板８上に第１酸化膜１６ａを形成す
る（図３９）。 （２）フォト工程（１ＰＥ）により、第１酸化膜１６ａ
を残す部分と第１酸化膜１６ａを残さない部分を形成す
る。ＭＯＳ型セル領域の第１酸化膜１６ａは残さない
（図４０）。 （３）その後、熱処理（１１５０℃）を行う。この熱処
理工程は酸素を流しながら行う。そのため、（２）の工
程にてｎシリコン基板８上の第１酸化膜１６ａを残した
部分（耐圧構造部）の酸化膜の膜厚は、第２酸化膜１６
ｂの積層により、さらに厚くなり、その膜厚は後工程の
ゲート酸化膜となる第３酸化膜１６ｃの厚みも加わり１
０００ｎｍ程度となる。一方、第１酸化膜１６ａを残さ
なかった部分（ＭＯＳ型セル領域）のｎシリコン基板８
が露出した箇所にも新たな第２酸化膜１６ｂが形成さ
れ、その厚みは、後工程のゲート酸化膜となる第３酸化
膜１６ｃの厚みも加えて３５０ｎｍ程度となる（図４
１）。 （４）フォト工程（１．５ＰＥ）により、耐圧構造部
は、第１酸化膜１６ａと第２酸化膜１６ｂを残す部分と
残さない部分を形成する。ＭＯＳ型セル領域は、第２酸
化膜１６ｂを残す部分と残さない部分を形成する（図４
２）。 （５）その後、熱処理（９００℃）を行う。この熱処理
工程は酸素を流しながら行う。（４）の工程にて、第２
酸化膜１６ｂを残さない部分のｎシリコン基板８が露出
した箇所にも新たな酸化膜１６ｄが形成され、第１酸化
膜１６ａあるいは第２酸化膜１６ｂを残した他の部分の
酸化膜の膜厚は、さらに厚くなる。酸化膜１６ｄはスク
リーン酸化膜で、その膜厚は、５０ｎｍ程度である（図
４３）。 （６）ｎシリコン基板８上からイオン注入でボロンイオ
ンを注入する。ｎシリコン基板８上の第１酸化膜１６ａ
あるいは第２酸化膜１６ｂが残っている部分は、ｎシリ
コン基板８にはイオン注入されず（ボロンイオンは、第
１酸化膜１６ａあるいは第２酸化膜１６ｂを貫通できな
い）、ｎシリコン基板８上の第１酸化膜１６ａおよび第
２酸化膜１６ｂを残さない部分に新たな酸化膜３ｄを介
してイオン注入でボロンイオンを注入する（酸化膜１６
ｄは、５０ｎｍ程度と薄いので、ボロン照射加速電圧を
大きくすれば、ボロンイオンは酸化膜１６ｄは貫通でき
る）（図４４）。 （７）その後、熱処理（１１５０℃）により拡散させ、
高濃度ｐ領域９を形成する。耐圧構造部に形成された高
濃度ｐ領域９はガードリング領域となる。この熱処理工
程は、酸素を流さないで行う。（６）の工程にてｎシリ
コン基板８上の第２酸化膜１６ｂを残した部分の酸化膜
の膜厚および第２酸化膜１６ｂを残さなかった部分の酸
化膜の膜厚に大きな変化はない（図４５）。 （８）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域
のｎシリコン基板８表面に新たに形成された第２酸化膜
１６ｂを残す部分と、第２酸化膜１６ｂを残さない部分
を形成する。また耐圧構造部では、第２酸化膜１６ｂを
開口して、高濃度ｐ領域９を露出する（図４６）。 （９）全面に薄い第３酸化膜１６ｃを形成する。第２酸
化膜１６ｂおよび酸化膜１６ｄがない箇所のｎシリコン
基板８表面が露出している箇所に形成された第３酸化膜
１６ｃは図９の第１ゲート酸化膜１１となり、第２酸化
膜１６ｂと第３酸化膜１６ｃおよび酸化膜１６ｄを合わ
せたものが図９の第２ゲート酸化膜１８に相当し、ま
た、第１ゲート酸化膜１６ａ、第２酸化膜１６ｂ、第３
酸化膜１６ｃおよび酸化膜１６ｄを合わせたものが耐圧
構造用酸化膜１６となる。第３酸化膜１６ｃである第１
ゲート酸化膜１１の膜厚は８０ｎｍ程度である（図４
７）。 （１０）図９と同様に、ゲート電極となるポリシリコン
層１２を形成し、ｐウエル領域９ａ、ｎ+ ソース領域１
０、層間絶縁膜１３、金属電極となる金属膜１４、抵抗
性を示すフィールドプレート１５を形成する。このフィ
ールドプレートは通常のＭＯＳ型半導体素子のフィール
ドプレートと同じで、抵抗性を示せば、ａ−Ｓｉ膜に限
らない。
ンを注入した箇所以外のｎシリコン基板８表面のシリコ
ンは露出がなく、ＭＯＳ型セル領域のｎシリコン基板８
の表面に本来想定しない図２１（ｃ）で示すようなｐ領
域９ｂが形成されることはない。図３９から図４７は、
この発明の第４実施例の半導体装置の製造方法であり、
工程順に示した製造工程断面図である。尚、（ａ）はＭ
ＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
である。 （１）ｎシリコン基板８上に第１酸化膜１６ａを形成す
る（図３９）。 （２）フォト工程（１ＰＥ）により、第１酸化膜１６ａ
を残す部分と第１酸化膜１６ａを残さない部分を形成す
る。ＭＯＳ型セル領域の第１酸化膜１６ａは残さない
（図４０）。 （３）その後、熱処理（１１５０℃）を行う。この熱処
理工程は酸素を流しながら行う。そのため、（２）の工
程にてｎシリコン基板８上の第１酸化膜１６ａを残した
部分（耐圧構造部）の酸化膜の膜厚は、第２酸化膜１６
ｂの積層により、さらに厚くなり、その膜厚は後工程の
ゲート酸化膜となる第３酸化膜１６ｃの厚みも加わり１
０００ｎｍ程度となる。一方、第１酸化膜１６ａを残さ
なかった部分（ＭＯＳ型セル領域）のｎシリコン基板８
が露出した箇所にも新たな第２酸化膜１６ｂが形成さ
れ、その厚みは、後工程のゲート酸化膜となる第３酸化
膜１６ｃの厚みも加えて３５０ｎｍ程度となる（図４
１）。 （４）フォト工程（１．５ＰＥ）により、耐圧構造部
は、第１酸化膜１６ａと第２酸化膜１６ｂを残す部分と
残さない部分を形成する。ＭＯＳ型セル領域は、第２酸
化膜１６ｂを残す部分と残さない部分を形成する（図４
２）。 （５）その後、熱処理（９００℃）を行う。この熱処理
工程は酸素を流しながら行う。（４）の工程にて、第２
酸化膜１６ｂを残さない部分のｎシリコン基板８が露出
した箇所にも新たな酸化膜１６ｄが形成され、第１酸化
膜１６ａあるいは第２酸化膜１６ｂを残した他の部分の
酸化膜の膜厚は、さらに厚くなる。酸化膜１６ｄはスク
リーン酸化膜で、その膜厚は、５０ｎｍ程度である（図
４３）。 （６）ｎシリコン基板８上からイオン注入でボロンイオ
ンを注入する。ｎシリコン基板８上の第１酸化膜１６ａ
あるいは第２酸化膜１６ｂが残っている部分は、ｎシリ
コン基板８にはイオン注入されず（ボロンイオンは、第
１酸化膜１６ａあるいは第２酸化膜１６ｂを貫通できな
い）、ｎシリコン基板８上の第１酸化膜１６ａおよび第
２酸化膜１６ｂを残さない部分に新たな酸化膜３ｄを介
してイオン注入でボロンイオンを注入する（酸化膜１６
ｄは、５０ｎｍ程度と薄いので、ボロン照射加速電圧を
大きくすれば、ボロンイオンは酸化膜１６ｄは貫通でき
る）（図４４）。 （７）その後、熱処理（１１５０℃）により拡散させ、
高濃度ｐ領域９を形成する。耐圧構造部に形成された高
濃度ｐ領域９はガードリング領域となる。この熱処理工
程は、酸素を流さないで行う。（６）の工程にてｎシリ
コン基板８上の第２酸化膜１６ｂを残した部分の酸化膜
の膜厚および第２酸化膜１６ｂを残さなかった部分の酸
化膜の膜厚に大きな変化はない（図４５）。 （８）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域
のｎシリコン基板８表面に新たに形成された第２酸化膜
１６ｂを残す部分と、第２酸化膜１６ｂを残さない部分
を形成する。また耐圧構造部では、第２酸化膜１６ｂを
開口して、高濃度ｐ領域９を露出する（図４６）。 （９）全面に薄い第３酸化膜１６ｃを形成する。第２酸
化膜１６ｂおよび酸化膜１６ｄがない箇所のｎシリコン
基板８表面が露出している箇所に形成された第３酸化膜
１６ｃは図９の第１ゲート酸化膜１１となり、第２酸化
膜１６ｂと第３酸化膜１６ｃおよび酸化膜１６ｄを合わ
せたものが図９の第２ゲート酸化膜１８に相当し、ま
た、第１ゲート酸化膜１６ａ、第２酸化膜１６ｂ、第３
酸化膜１６ｃおよび酸化膜１６ｄを合わせたものが耐圧
構造用酸化膜１６となる。第３酸化膜１６ｃである第１
ゲート酸化膜１１の膜厚は８０ｎｍ程度である（図４
７）。 （１０）図９と同様に、ゲート電極となるポリシリコン
層１２を形成し、ｐウエル領域９ａ、ｎ+ ソース領域１
０、層間絶縁膜１３、金属電極となる金属膜１４、抵抗
性を示すフィールドプレート１５を形成する。このフィ
ールドプレートは通常のＭＯＳ型半導体素子のフィール
ドプレートと同じで、抵抗性を示せば、ａ−Ｓｉ膜に限
らない。
【００３４】尚、第３実施例との違いは、ボロンイオン
注入（（６）の工程）前に５０ｎｍ程度の酸化膜（スク
リーン酸化膜）を形成する（（５）の工程）ことであ
る。この５０ｎｍ程度の酸化膜を形成することで、
（７）の熱処理で外方拡散を防止すことができる。図４
８から図５６は、この発明の第５実施例の半導体装置の
製造方法であり、工程順に示した製造工程断面図であ
る。尚、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は
耐圧構造部の断面図である。 （１）ｎシリコン基板８上に第１酸化膜１６ａを形成す
る（図４８）。 （２）フォト工程（１ＰＥ）により、耐圧構造部には、
第１酸化膜１６ａを残す部分と第１酸化膜１６ａを残さ
ない部分を形成する。ＭＯＳ型セル領域の第１酸化膜１
６ａは残さない（図４９）。 （３）その後、熱処理（１１５０℃）を行う。この熱処
理工程は酸素を流しながら行う。そのため、（２）の工
程にてｎシリコン基板８上の第１酸化膜１６ａを残した
部分（耐圧構造部）の酸化膜の膜厚は、第２酸化膜１６
ｂの積層により、さらに厚くなり、その膜厚は後工程の
ゲート酸化膜となる第３酸化膜１６ｃの厚みも加わり１
０００ｎｍ程度となる。一方、第１酸化膜１６ａを残さ
なかった部分（ＭＯＳ型セル領域）のｎシリコン基板８
が露出した箇所にも新たな第２酸化膜１６ｂが形成さ
れ、その厚みは、後工程のゲート酸化膜となる第３酸化
膜１６ｃの厚みも加えて３５０ｎｍ程度となる（図５
０）。 （４）フォト工程（１．５ＰＥ）を行う。フォト工程
（１．５ＰＥ）は、ウエハ全域にレジスト膜２２を塗布
し、露光、エッチングを行い、その後ベークを行い硬化
させる。その後、第１酸化膜１６ａおよび第２酸化膜１
６ｂのエッチングを行う。この後、ウエハ表面には、レ
ジスト膜を残しておく。このとき、耐圧構造部では、第
２酸化膜１６ｂを残す部分と第２酸化膜１６ｂを残さな
い部分を形成する（図５１）。 （５）ｎシリコン基板８上からイオン注入でボロンイオ
ンを注入する。レジスト膜２２が残っている部分のｎシ
リコン基板８にはイオン注入されず（ボロンイオンは、
レジスト膜２２を貫通できない）、レジスト膜２２を残
さない部分のみにイオン注入でボロンイオン２１が注入
される（図５２）。 （６）レジスト膜２２を剥離液で除去する（図５３）。 （７）その後、熱処理（１１５０℃）により拡散させ、
高濃度ｐ領域９を形成する。耐圧構造部に形成された高
濃度ｐ領域９はガードリング領域となる。この熱処理工
程は、酸素を流さないで行う。（３）の工程にてｎシリ
コン基板８上の第１酸化膜１６ａを残した部分の酸化膜
の膜厚および第１酸化膜１６ａを残さなかった部分の酸
化膜の膜厚に大きな変化はない（図５４）。 （８）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域
のｎシリコン基板８表面に新たに形成された第２酸化膜
１６ｂを残す部分と、第２酸化膜１６ｂを残さない部分
を形成する。また耐圧構造部では、第２酸化膜１６ｂを
開口して、高濃度ｐ領域９を露出する（図５５）。 （９）全面に薄い第３酸化膜１６ｃを形成する。第１酸
化膜１６ａおよび第２酸化膜１６ｂがない箇所のｎシリ
コン基板８表面が露出している箇所に形成された第３酸
化膜１６ｃは図９の第１ゲート酸化膜１１となり、第２
酸化膜１６ｂと第３酸化膜１６ｃおよび酸化膜１６ｄを
合わせたものが図９の第２ゲート酸化膜１８となり、ま
た、第１ゲート酸化膜１６ａ、第２酸化膜１６ｂ、第３
酸化膜１６ｃおよび酸化膜１６ｄを合わせたものが耐圧
構造用酸化膜１６となる。第３酸化膜１６ｃである第１
ゲート酸化膜１１の膜厚は８０ｎｍ程度である（図５
６）。 （１０）図９と同様に、ゲート電極となるポリシリコン
層１２を形成し、ｐウエル領域９ａ、ｎ+ ソース領域１
０、層間絶縁膜１３、金属電極となる金属膜１４、抵抗
性を示すフィールドプレート１５を形成する。このフィ
ールドプレートは通常のＭＯＳ型半導体素子のフィール
ドプレートと同じで、抵抗性を示せば、ａ−Ｓｉ膜に限
らない。
注入（（６）の工程）前に５０ｎｍ程度の酸化膜（スク
リーン酸化膜）を形成する（（５）の工程）ことであ
る。この５０ｎｍ程度の酸化膜を形成することで、
（７）の熱処理で外方拡散を防止すことができる。図４
８から図５６は、この発明の第５実施例の半導体装置の
製造方法であり、工程順に示した製造工程断面図であ
る。尚、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は
耐圧構造部の断面図である。 （１）ｎシリコン基板８上に第１酸化膜１６ａを形成す
る（図４８）。 （２）フォト工程（１ＰＥ）により、耐圧構造部には、
第１酸化膜１６ａを残す部分と第１酸化膜１６ａを残さ
ない部分を形成する。ＭＯＳ型セル領域の第１酸化膜１
６ａは残さない（図４９）。 （３）その後、熱処理（１１５０℃）を行う。この熱処
理工程は酸素を流しながら行う。そのため、（２）の工
程にてｎシリコン基板８上の第１酸化膜１６ａを残した
部分（耐圧構造部）の酸化膜の膜厚は、第２酸化膜１６
ｂの積層により、さらに厚くなり、その膜厚は後工程の
ゲート酸化膜となる第３酸化膜１６ｃの厚みも加わり１
０００ｎｍ程度となる。一方、第１酸化膜１６ａを残さ
なかった部分（ＭＯＳ型セル領域）のｎシリコン基板８
が露出した箇所にも新たな第２酸化膜１６ｂが形成さ
れ、その厚みは、後工程のゲート酸化膜となる第３酸化
膜１６ｃの厚みも加えて３５０ｎｍ程度となる（図５
０）。 （４）フォト工程（１．５ＰＥ）を行う。フォト工程
（１．５ＰＥ）は、ウエハ全域にレジスト膜２２を塗布
し、露光、エッチングを行い、その後ベークを行い硬化
させる。その後、第１酸化膜１６ａおよび第２酸化膜１
６ｂのエッチングを行う。この後、ウエハ表面には、レ
ジスト膜を残しておく。このとき、耐圧構造部では、第
２酸化膜１６ｂを残す部分と第２酸化膜１６ｂを残さな
い部分を形成する（図５１）。 （５）ｎシリコン基板８上からイオン注入でボロンイオ
ンを注入する。レジスト膜２２が残っている部分のｎシ
リコン基板８にはイオン注入されず（ボロンイオンは、
レジスト膜２２を貫通できない）、レジスト膜２２を残
さない部分のみにイオン注入でボロンイオン２１が注入
される（図５２）。 （６）レジスト膜２２を剥離液で除去する（図５３）。 （７）その後、熱処理（１１５０℃）により拡散させ、
高濃度ｐ領域９を形成する。耐圧構造部に形成された高
濃度ｐ領域９はガードリング領域となる。この熱処理工
程は、酸素を流さないで行う。（３）の工程にてｎシリ
コン基板８上の第１酸化膜１６ａを残した部分の酸化膜
の膜厚および第１酸化膜１６ａを残さなかった部分の酸
化膜の膜厚に大きな変化はない（図５４）。 （８）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域
のｎシリコン基板８表面に新たに形成された第２酸化膜
１６ｂを残す部分と、第２酸化膜１６ｂを残さない部分
を形成する。また耐圧構造部では、第２酸化膜１６ｂを
開口して、高濃度ｐ領域９を露出する（図５５）。 （９）全面に薄い第３酸化膜１６ｃを形成する。第１酸
化膜１６ａおよび第２酸化膜１６ｂがない箇所のｎシリ
コン基板８表面が露出している箇所に形成された第３酸
化膜１６ｃは図９の第１ゲート酸化膜１１となり、第２
酸化膜１６ｂと第３酸化膜１６ｃおよび酸化膜１６ｄを
合わせたものが図９の第２ゲート酸化膜１８となり、ま
た、第１ゲート酸化膜１６ａ、第２酸化膜１６ｂ、第３
酸化膜１６ｃおよび酸化膜１６ｄを合わせたものが耐圧
構造用酸化膜１６となる。第３酸化膜１６ｃである第１
ゲート酸化膜１１の膜厚は８０ｎｍ程度である（図５
６）。 （１０）図９と同様に、ゲート電極となるポリシリコン
層１２を形成し、ｐウエル領域９ａ、ｎ+ ソース領域１
０、層間絶縁膜１３、金属電極となる金属膜１４、抵抗
性を示すフィールドプレート１５を形成する。このフィ
ールドプレートは通常のＭＯＳ型半導体素子のフィール
ドプレートと同じで、抵抗性を示せば、ａ−Ｓｉ膜に限
らない。
【００３５】尚、（７）の熱処理工程では、ボロンイオ
ンを注入した箇所以外のｎシリコン基板８表面のシリコ
ンは露出がなく、ＭＯＳ型セル領域のｎシリコン基板８
の表面に本来想定しないｐ領域が形成されることはな
い。また、レジスト膜がボロンイオン注入のストッパと
なり、その下の第２酸化膜１６ｂにボロンイオンが打ち
込まれず、酸化膜の長期信頼性が高まる。
ンを注入した箇所以外のｎシリコン基板８表面のシリコ
ンは露出がなく、ＭＯＳ型セル領域のｎシリコン基板８
の表面に本来想定しないｐ領域が形成されることはな
い。また、レジスト膜がボロンイオン注入のストッパと
なり、その下の第２酸化膜１６ｂにボロンイオンが打ち
込まれず、酸化膜の長期信頼性が高まる。
【００３６】図５７から図６５は、この発明の第６実施
例の半導体装置の製造方法であり、工程順に示した製造
工程断面図である。尚、（ａ）はＭＯＳ型セル領域の断
面図、（ｂ）は耐圧構造部の断面図である。 （１）ｎシリコン基板８上に第１酸化膜１６ａを形成す
る（図５７）。 （２）フォト工程（１ＰＥ）により、耐圧構造部には、
第１酸化膜１６ａを残す部分と第１酸化膜１６ａを残さ
ない部分を形成する。ＭＯＳ型セル領域の第１酸化膜１
６ａは残さない（図５８）。 （３）その後、熱処理（９００℃）を行う。この熱処理
工程は酸素を流しながら行う。（２）の工程にて、第２
酸化膜１６ｂを残さない部分のｎシリコン基板８が露出
した箇所にも新たな酸化膜１６ｄが形成され、第１酸化
膜１６ａあるいは第２酸化膜１６ｂを残した他の部分の
酸化膜の膜厚は、さらに厚くなる。酸化膜１６ｄの膜厚
は、５０ｎｍ程度である（図５９）。 （４）フォト工程（１．５ＰＥ）を行う。フォト工程
（１．５ＰＥ）は、ウエハ表面全域にレジスト膜２２を
塗布し、露光、エッチングを行い、その後ベークを行い
硬化させる。ウエハの表面には、パターニングされたレ
ジスト膜を残す。このとき、耐圧構造部では、（２）の
フォト工程（１ＰＥ）により、第１酸化膜１６ａを残し
た部分と対応してレジスト膜２２を残す。ＭＯＳ型セル
領域では、レジスト膜２２を残す部分とレジスト膜２２
を残さない部分を形成する（図６０）。 （５）ｎシリコン基板８上からイオン注入でボロンイオ
ンを注入する。レジスト膜２２が残っている部分のｎシ
リコン基板８にはイオン注入されず（ボロンイオンは、
レジスト膜２２を貫通できない）、レジスト膜２２を残
さない部分のみにイオン注入でボロンイオンが注入され
る（図６１）。 （６）レジスト膜２２を剥離液で除去する（図６２）。 （７）その後、熱処理（１１５０℃）により拡散させ、
高濃度ｐ領域９を形成する。耐圧構造部に形成された高
濃度ｐ領域９はガードリング領域となる。この熱処理工
程は、酸素を流しながら行う。そのため、（２）の工程
にてｎシリコン基板８上の第１酸化膜１６ａを残した部
分（耐圧構造部）の酸化膜の膜厚は、第２酸化膜１６ｂ
の積層により、さらに厚くなり、その膜厚は、後工程の
ゲート酸化膜となる第２酸化膜１６ｃの厚みも加わり１
０００ｎｍ程度となる。一方、第１酸化膜１６ａを残さ
なかった部分（ＭＯＳ型セル領域）のｎシリコン基板８
が露出した箇所にも新たな第２酸化膜１６ｂが形成さ
れ、その膜厚は、後工程のゲート酸化膜となる第３酸化
膜１６ｃの厚みも加えて３５０ｎｍ程度となる（図６
３）。 （８）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域
のｎシリコン基板８表面に新たに形成された第２酸化膜
１６ｂを残す部分と、第２酸化膜１６ｂを残さない部分
を形成する。また耐圧構造部では、第２酸化膜１６ｂを
開口して、高濃度ｐ領域９を露出する（図６４）。 （９）全面に薄い第３酸化膜１６ｃを形成する。第１酸
化膜１６ａおよび第２酸化膜１６ｂがない箇所のｎシリ
コン基板８表面が露出している箇所に形成された第３酸
化膜１６ｃは図９の第１ゲート酸化膜１１となり、第２
酸化膜１６ｂと第３酸化膜１６ｃを合わせたものが図９
の第２ゲート酸化膜１８となり、また、第１ゲート酸化
膜１６ａ、第２酸化膜１６ｂおよび第３酸化膜１６ｃを
合わせたものが耐圧構造用酸化膜１６となる。第３酸化
膜１６ｃである第１ゲート酸化膜１１の膜厚は８０ｎｍ
程度である（図６５）。 （１０）図９と同様に、ゲート電極となるポリシリコン
層１２を形成し、ｐウエル領域９ａ、ｎ+ ソース領域１
０、層間絶縁膜１３、金属電極となる金属膜１４、抵抗
性を示すフィールドプレート１５を形成する。このフィ
ールドプレートは通常のＭＯＳ型半導体素子のフィール
ドプレートと同じで、抵抗性を示せば、ａ−Ｓｉ膜に限
らない。
例の半導体装置の製造方法であり、工程順に示した製造
工程断面図である。尚、（ａ）はＭＯＳ型セル領域の断
面図、（ｂ）は耐圧構造部の断面図である。 （１）ｎシリコン基板８上に第１酸化膜１６ａを形成す
る（図５７）。 （２）フォト工程（１ＰＥ）により、耐圧構造部には、
第１酸化膜１６ａを残す部分と第１酸化膜１６ａを残さ
ない部分を形成する。ＭＯＳ型セル領域の第１酸化膜１
６ａは残さない（図５８）。 （３）その後、熱処理（９００℃）を行う。この熱処理
工程は酸素を流しながら行う。（２）の工程にて、第２
酸化膜１６ｂを残さない部分のｎシリコン基板８が露出
した箇所にも新たな酸化膜１６ｄが形成され、第１酸化
膜１６ａあるいは第２酸化膜１６ｂを残した他の部分の
酸化膜の膜厚は、さらに厚くなる。酸化膜１６ｄの膜厚
は、５０ｎｍ程度である（図５９）。 （４）フォト工程（１．５ＰＥ）を行う。フォト工程
（１．５ＰＥ）は、ウエハ表面全域にレジスト膜２２を
塗布し、露光、エッチングを行い、その後ベークを行い
硬化させる。ウエハの表面には、パターニングされたレ
ジスト膜を残す。このとき、耐圧構造部では、（２）の
フォト工程（１ＰＥ）により、第１酸化膜１６ａを残し
た部分と対応してレジスト膜２２を残す。ＭＯＳ型セル
領域では、レジスト膜２２を残す部分とレジスト膜２２
を残さない部分を形成する（図６０）。 （５）ｎシリコン基板８上からイオン注入でボロンイオ
ンを注入する。レジスト膜２２が残っている部分のｎシ
リコン基板８にはイオン注入されず（ボロンイオンは、
レジスト膜２２を貫通できない）、レジスト膜２２を残
さない部分のみにイオン注入でボロンイオンが注入され
る（図６１）。 （６）レジスト膜２２を剥離液で除去する（図６２）。 （７）その後、熱処理（１１５０℃）により拡散させ、
高濃度ｐ領域９を形成する。耐圧構造部に形成された高
濃度ｐ領域９はガードリング領域となる。この熱処理工
程は、酸素を流しながら行う。そのため、（２）の工程
にてｎシリコン基板８上の第１酸化膜１６ａを残した部
分（耐圧構造部）の酸化膜の膜厚は、第２酸化膜１６ｂ
の積層により、さらに厚くなり、その膜厚は、後工程の
ゲート酸化膜となる第２酸化膜１６ｃの厚みも加わり１
０００ｎｍ程度となる。一方、第１酸化膜１６ａを残さ
なかった部分（ＭＯＳ型セル領域）のｎシリコン基板８
が露出した箇所にも新たな第２酸化膜１６ｂが形成さ
れ、その膜厚は、後工程のゲート酸化膜となる第３酸化
膜１６ｃの厚みも加えて３５０ｎｍ程度となる（図６
３）。 （８）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域
のｎシリコン基板８表面に新たに形成された第２酸化膜
１６ｂを残す部分と、第２酸化膜１６ｂを残さない部分
を形成する。また耐圧構造部では、第２酸化膜１６ｂを
開口して、高濃度ｐ領域９を露出する（図６４）。 （９）全面に薄い第３酸化膜１６ｃを形成する。第１酸
化膜１６ａおよび第２酸化膜１６ｂがない箇所のｎシリ
コン基板８表面が露出している箇所に形成された第３酸
化膜１６ｃは図９の第１ゲート酸化膜１１となり、第２
酸化膜１６ｂと第３酸化膜１６ｃを合わせたものが図９
の第２ゲート酸化膜１８となり、また、第１ゲート酸化
膜１６ａ、第２酸化膜１６ｂおよび第３酸化膜１６ｃを
合わせたものが耐圧構造用酸化膜１６となる。第３酸化
膜１６ｃである第１ゲート酸化膜１１の膜厚は８０ｎｍ
程度である（図６５）。 （１０）図９と同様に、ゲート電極となるポリシリコン
層１２を形成し、ｐウエル領域９ａ、ｎ+ ソース領域１
０、層間絶縁膜１３、金属電極となる金属膜１４、抵抗
性を示すフィールドプレート１５を形成する。このフィ
ールドプレートは通常のＭＯＳ型半導体素子のフィール
ドプレートと同じで、抵抗性を示せば、ａ−Ｓｉ膜に限
らない。
【００３７】尚、第６実施例では、第５実施例の効果に
加えて、ボロンイオン注入箇所に酸化膜を被覆している
ので、（７）の熱処理工程で外方拡散が起こらない。前
記の第１から第６実施例では、１ＰＥあるいは１．５Ｐ
Ｅのフォト工程にて、耐圧構造部に第１酸化膜１６ａあ
るいは第２酸化膜１６ｂを残さない部分を形成したが、
２ＰＥ以降に耐圧構造部に高濃度ｐ領域を拡散しガード
リング領域を形成する場合もあるので、耐圧構造部全て
に第１酸化膜１６ａあるいは第２酸化膜１６ｂを残して
も問題ない。また、第６実施例では、１．５ＰＥのフォ
ト工程にて、耐圧構造部にレジスト膜を残したが、耐圧
構造部には、厚い第１酸化膜１６ａがあるので、耐圧構
造部のレジスト膜２２は必ずしも残さなくても問題な
い。
加えて、ボロンイオン注入箇所に酸化膜を被覆している
ので、（７）の熱処理工程で外方拡散が起こらない。前
記の第１から第６実施例では、１ＰＥあるいは１．５Ｐ
Ｅのフォト工程にて、耐圧構造部に第１酸化膜１６ａあ
るいは第２酸化膜１６ｂを残さない部分を形成したが、
２ＰＥ以降に耐圧構造部に高濃度ｐ領域を拡散しガード
リング領域を形成する場合もあるので、耐圧構造部全て
に第１酸化膜１６ａあるいは第２酸化膜１６ｂを残して
も問題ない。また、第６実施例では、１．５ＰＥのフォ
ト工程にて、耐圧構造部にレジスト膜を残したが、耐圧
構造部には、厚い第１酸化膜１６ａがあるので、耐圧構
造部のレジスト膜２２は必ずしも残さなくても問題な
い。
【００３８】
【発明の効果】この発明によれば、耐圧構造用絶縁膜の
膜厚を厚くし、第２ゲート絶縁膜の膜厚を薄くすること
で、第２ゲート絶縁膜と第１ゲート絶縁膜の境界部での
半導体基板表面の段差を極めて小さくし、この段差を小
さくすることで、境界部の電界強度を低下させ、半導体
装置の耐圧低下を防止できる。また、耐圧構造用絶縁膜
の膜厚を厚くすることで、半導体装置の周辺部での耐圧
低下を防止できる。その結果、半導体装置の耐圧良品率
を向上させることができる。
膜厚を厚くし、第２ゲート絶縁膜の膜厚を薄くすること
で、第２ゲート絶縁膜と第１ゲート絶縁膜の境界部での
半導体基板表面の段差を極めて小さくし、この段差を小
さくすることで、境界部の電界強度を低下させ、半導体
装置の耐圧低下を防止できる。また、耐圧構造用絶縁膜
の膜厚を厚くすることで、半導体装置の周辺部での耐圧
低下を防止できる。その結果、半導体装置の耐圧良品率
を向上させることができる。
【００３９】また、ＭＯＳ型セル領域のｐウエル領域形
成箇所以外を絶縁膜で被覆することで、イオン注入後の
熱処理による外方拡散した不純物（ボロンイオン）が再
度ｐウエル以外の箇所に再拡散することを防止すること
で、素子特性の悪化を防止することができる。さらに、
イオン注入する箇所に薄い酸化膜（スクリーン酸化膜）
を形成することで、その後の熱処理による外方拡散を防
止し、素子特性の悪化を防止することができる。
成箇所以外を絶縁膜で被覆することで、イオン注入後の
熱処理による外方拡散した不純物（ボロンイオン）が再
度ｐウエル以外の箇所に再拡散することを防止すること
で、素子特性の悪化を防止することができる。さらに、
イオン注入する箇所に薄い酸化膜（スクリーン酸化膜）
を形成することで、その後の熱処理による外方拡散を防
止し、素子特性の悪化を防止することができる。
【００４０】また、イオン注入時のマスクとなる酸化膜
の上にレジスト膜を被覆することで、不純物（ボロンイ
オン）が酸化膜に導入されることを防止し、酸化膜の長
期信頼性を確保することができる。
の上にレジスト膜を被覆することで、不純物（ボロンイ
オン）が酸化膜に導入されることを防止し、酸化膜の長
期信頼性を確保することができる。
【図１】この発明の第１実施例の半導体装置の要部断面
図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐
圧構造部の断面図
図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐
圧構造部の断面図
【図２】この発明の第１実施例の半導体装置の製造工程
を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図
を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図３】図２に続く、この発明の半導体装置の製造工程
を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図
を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図４】図３に続く、この発明の半導体装置の製造工程
を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図
を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図５】図４に続く、この発明の半導体装置の製造工程
を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図
を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図６】図５に続く、この発明の半導体装置の製造工程
を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図
を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図７】図６に続く、この発明の半導体装置の製造工程
を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図
を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図８】図７に続く、この発明の半導体装置の製造工程
を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図
を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図９】図８に続く、この発明の半導体装置の製造工程
を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図
を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型
セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図１０】本発明品と従来品のコレクタ・エミッタ間耐
圧の不良率を示す図
圧の不良率を示す図
【図１１】コレクタ・エミッタ間耐圧（アバランシェ電
圧）と耐圧構造用酸化膜の膜厚の関係を示した図
圧）と耐圧構造用酸化膜の膜厚の関係を示した図
【図１２】従来の半導体装置で、（ａ）はチップの平面
図、（ｂ）は（ａ）のＡ部拡大図
図、（ｂ）は（ａ）のＡ部拡大図
【図１３】図１２の要部断面図で、（ａ）は図１２
（ｂ）のＡ−Ａ線で切断したＭＯＳ型セル領域の断面
図、（ｂ）は図１２（ａ）のＢ−Ｂ線で切断じた耐圧構
造部の断面図
（ｂ）のＡ−Ａ線で切断したＭＯＳ型セル領域の断面
図、（ｂ）は図１２（ａ）のＢ−Ｂ線で切断じた耐圧構
造部の断面図
【図１４】従来の半導体装置の製造工程で、工程順に示
した要部工程断面図
した要部工程断面図
【図１５】図１４に続く、従来の半導体装置の製造工程
で、工程順に示した要部工程断面図
で、工程順に示した要部工程断面図
【図１６】図１５に続く、従来の半導体装置の製造工程
で、工程順に示した要部工程断面図
で、工程順に示した要部工程断面図
【図１７】図１６に続く、従来の半導体装置の製造工程
で、工程順に示した要部工程断面図
で、工程順に示した要部工程断面図
【図１８】図１７に続く、従来の半導体装置の製造工程
で、工程順に示した要部工程断面図
で、工程順に示した要部工程断面図
【図１９】図１８に続く、従来の半導体装置の製造工程
で、工程順に示した要部工程断面図
で、工程順に示した要部工程断面図
【図２０】図１９に続く、従来の半導体装置の製造工程
で、工程順に示した要部工程断面図
で、工程順に示した要部工程断面図
【図２１】ＭＯＳセル型領域を例とした、外方拡散の様
子を示した図で、（ａ）はイオン注入後の図、（ｂ）は
熱処理で外方拡散の様子を示す図、（ｃ）は外方拡散で
所定外の箇所にｐ領域９ｂが形成された様子を示す図
子を示した図で、（ａ）はイオン注入後の図、（ｂ）は
熱処理で外方拡散の様子を示す図、（ｃ）は外方拡散で
所定外の箇所にｐ領域９ｂが形成された様子を示す図
【図２２】本来想定しないｐ領域９ｂが形成された場合
のＭＯＳ型セル領域の完成図
のＭＯＳ型セル領域の完成図
【図２３】この発明の第２実施例の半導体装置の製造工
程を、工程順に示した要部工程断面図で、（ａ）はＭＯ
Ｓ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
程を、工程順に示した要部工程断面図で、（ａ）はＭＯ
Ｓ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図２４】図２３に続く、この発明の第２実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図２５】図２４に続く、この発明の第２実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図２６】図２５に続く、この発明の第２実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図２７】図２６に続く、この発明の第２実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図２８】図２７に続く、この発明の第２実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図２９】図２８に続く、この発明の第２実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図３０】図２９に続く、この発明の第２実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図３１】この発明の第３実施例の半導体装置の製造工
程を、工程順に示した要部工程断面図で、（ａ）はＭＯ
Ｓ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
程を、工程順に示した要部工程断面図で、（ａ）はＭＯ
Ｓ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図３２】図３１に続く、この発明の第３実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図３３】図３２に続く、この発明の第３実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図３４】図３３に続く、この発明の第３実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図３５】図３４に続く、この発明の第３実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図３６】図３５に続く、この発明の第３実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図３７】図３６に続く、この発明の第３実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図３８】図３７に続く、この発明の第３実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図３９】この発明の第４実施例の半導体装置の製造工
程を、工程順に示した要部工程断面図で、（ａ）はＭＯ
Ｓ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
程を、工程順に示した要部工程断面図で、（ａ）はＭＯ
Ｓ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図４０】図３９に続く、この発明の第４実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図４１】図４０に続く、この発明の第４実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図４２】図４１に続く、この発明の第４実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図４３】図４２に続く、この発明の第４実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図４４】図４３に続く、この発明の第４実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図４５】図４４に続く、この発明の第４実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図４６】図４５に続く、この発明の第４実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図４７】図４６に続く、この発明の第４実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図４８】この発明の第５実施例の半導体装置の製造工
程を、工程順に示した要部工程断面図で、（ａ）はＭＯ
Ｓ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
程を、工程順に示した要部工程断面図で、（ａ）はＭＯ
Ｓ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図４９】図４８に続く、この発明の第５実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図５０】図４９に続く、この発明の第５実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図５１】図５０に続く、この発明の第５実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図５２】図５１に続く、この発明の第５実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図５３】図５２に続く、この発明の第５実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図５４】図５３に続く、この発明の第５実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図５５】図５４に続く、この発明の第５実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図５６】図５５に続く、この発明の第５実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図５７】この発明の第６実施例の半導体装置の製造工
程を、工程順に示した要部工程断面図で、（ａ）はＭＯ
Ｓ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
程を、工程順に示した要部工程断面図で、（ａ）はＭＯ
Ｓ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図５８】図５７に続く、この発明の第６実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図５９】図５８に続く、この発明の第６実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図６０】図５９に続く、この発明の第６実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図６１】図６０に続く、この発明の第６実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図６２】図６１に続く、この発明の第６実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図６３】図６２に続く、この発明の第６実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図６４】図６３に続く、この発明の第６実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
【図６５】図６４に続く、この発明の第６実施例の半導
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
体装置の製造工程を工程順に示した要部工程断面図で、
（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造
部の断面図
８ ｎシリコン基板 ９ 高濃度ｐ領域 ９ａ ｐウエル領域 ９ｂ ｐ領域 １０ ｎ+ ソース領域 １１ 第１ゲート酸化膜 １２ ポリシリコン膜 １３ 層間絶縁膜 １４ 金属膜 １５ フィールドプレート １６ 耐圧構造用酸化膜 １６ａ 第１酸化膜 １６ｂ 第２酸化膜 １６ｃ 第３酸化膜 １６ｄ 酸化膜（スクリーン酸化膜） １８ 第２ゲート酸化膜 ２０ チップエッジ ２１ ボロンイオン ２２ レジスト膜 ａ、ｂ 段差 Ｗ 第１ゲート酸化膜の膜厚 Ｄ 耐圧構造用酸化膜の膜厚
Claims (8)
- 【請求項１】第１導電形の半導体基板の表面層に形成さ
れた複数の第２導電形のウエル領域と、半導体基板周辺
部表面に形成された耐圧構造用絶縁膜を有する耐圧構造
部と、前記ウエル領域の表面層に形成された第１導電形
のソース領域と、該ソース領域と前記半導体基板表面に
挟まれた前記ウエル領域表面上に形成された第１ゲート
絶縁膜と、前記第１ゲート絶縁膜より厚く、前記第１ゲ
ート絶縁膜と連続して、前記半導体基板上に形成された
第２ゲート絶縁膜とを有する半導体装置において、前記
第２ゲート絶縁膜の膜厚が前記耐圧構造用絶縁膜の膜厚
より薄いことを特徴とする半導体装置。 - 【請求項２】請求項１の半導体装置の製造方法におい
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、前記
第１絶縁膜をマスクとして前記半導体基板の第２導電形
の前記ウエル領域を選択的に形成する工程と、前記第１
絶縁膜と第４絶縁膜を耐圧構造用絶縁膜となる箇所を残
して除去する工程と、前記半導体基板上全面に第２絶縁
膜を形成する工程と、前記第２絶縁膜を耐圧構造用絶縁
膜となる箇所および前記第２ゲート絶縁膜となる箇所を
残して除去する工程と、前記ウエル領域の表面層に第１
導電形のソース領域を選択的に形成する工程と、前記半
導体基板上全面に第３絶縁膜を形成する工程と、前記ソ
ース領域上の第３絶縁膜を選択的に除去する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項３】請求項１の半導体装置の製造方法におい
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、前記
第１絶縁膜をマスクとし、第２導電形不純物をイオン注
入する工程と、前記第１絶縁膜を耐圧構造用絶縁膜とな
る箇所を残して除去する工程と、熱処理して、前記半導
体基板の表面層に第２導電形の前記ウエル領域を選択的
に形成する工程と、全面に第２絶縁膜を形成する工程
と、前記第２絶縁膜を耐圧構造用絶縁膜となる箇所およ
び前記第２ゲート絶縁膜となる箇所を残して除去する工
程と、前記ウエル領域の表面層に第１導電形のソース領
域を選択的に形成する工程と、前記半導体基板上全面に
第３絶縁膜を形成する工程と、前記ソース領域上の第３
絶縁膜を選択的に除去する工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項４】請求項１の半導体装置の製造方法におい
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、前記
第１絶縁膜をマスクとし、第２導電形不純物をイオン注
入する工程と、熱処理して、前記半導体基板の表面層に
第２導電形の前記ウエル領域を選択的に形成する工程
と、全面に第２絶縁膜を形成する工程と、前記第２絶縁
膜を、耐圧構造用絶縁膜となる箇所および前記第２ゲー
ト絶縁膜となる箇所を残して除去する工程と、前記ウエ
ル領域の表面層に第１導電形のソース領域を選択的に形
成する工程と、前記半導体基板上全面に第３絶縁膜を形
成する工程と、前記ソース領域上の第３絶縁膜を選択的
に除去する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項５】請求項１の半導体装置の製造方法におい
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、全面
に第２絶縁膜を形成する工程と、前記ウエルを形成する
箇所と前記耐圧構造用絶縁膜となる箇所の第２絶縁膜を
除去する工程と、前記第１絶縁膜および第１絶縁膜と第
２絶縁膜をそれぞれマスクとし、第２導電形不純物をイ
オン注入する工程と、熱処理して、前記半導体基板の表
面層に第２導電形の前記ウエル領域を選択的に形成する
工程と、前記第２絶縁膜を前記第２ゲート絶縁膜となる
箇所と前記耐圧構造用絶縁膜となる箇所を残して除去す
る工程と、前記半導体基板上全面に第３絶縁膜を形成す
る工程と、前記ソース領域上の第３絶縁膜を選択的に除
去する工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項６】請求項１の半導体装置の製造方法におい
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、全面
に第２絶縁膜を形成する工程と、前記ウエルを形成する
箇所と前記耐圧構造用絶縁膜となる箇所の第２絶縁膜を
除去する工程と、全面に第４絶縁膜を形成する工程と、
前記第１絶縁膜、および第１絶縁膜と第２絶縁膜をそれ
ぞれマスクとし、前記第４絶縁膜を介して第２導電形不
純物をイオン注入する工程と、熱処理して、前記半導体
基板の表面層に第２導電形の前記ウエル領域を選択的に
形成する工程と、前記第２絶縁膜および第４絶縁膜を、
前記耐圧構造用絶縁膜となる箇所と前記第２ゲート絶縁
膜となる箇所を残して除去する工程と、前記半導体基板
上全面に第３絶縁膜を形成する工程と、前記ソース領域
上の第３絶縁膜を選択的に除去する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項７】請求項１の半導体装置の製造方法におい
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、全面
に第２絶縁膜を形成する工程と、全面にフォトレジスト
を被覆し、パターニングする工程と、前記ウエル領域を
形成する箇所の前記第２絶縁膜と前記第１絶縁膜が除去
された箇所の前記第２絶縁膜を、前記フォトレジストを
マスクに除去する工程と、前記前記フォトレジストをマ
スクとし、第２導電形不純物をイオン注入する工程と、
前記フォトレジストを除去する工程と、熱処理して、前
記半導体基板の表面層に第２導電形の前記ウエル領域を
選択的に形成する工程と、前記第２絶縁膜を、前記耐圧
構造用絶縁膜となる箇所と前記第２ゲート絶縁膜となる
箇所を残して除去する工程と、前記半導体基板上全面に
第３絶縁膜を形成する工程と、前記ソース領域上の第３
絶縁膜を選択的に除去する工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項８】請求項１の半導体装置の製造方法におい
て、第１導電形の半導体基板上に第１絶縁膜を形成する
工程と、該第１絶縁膜を選択的に除去する工程と、全面
に第４絶縁膜を形成する工程と、前記第４絶縁膜上にフ
ォトレジストを被覆する工程と、前記ウエル領域形成箇
所と前記第１絶縁膜が除去された箇所の第４絶縁膜上の
フォトレジストを除去する工程と、前記フォトレジスト
をマスクとし、前記第４絶縁膜を介して第２導電形不純
物をイオン注入する工程と、前記フォトレジストを除去
する工程と、熱処理して、前記半導体基板の表面層に第
２導電形の前記ウエル領域を選択的に形成する工程と、
前記第１絶縁膜と第４絶縁膜を、前記耐圧構造用絶縁膜
となる箇所と前記第２ゲート絶縁膜となる箇所を残して
除去する工程と、前記半導体基板上全面に第３絶縁膜を
形成する工程と、前記ソース領域上の第３絶縁膜を選択
的に除去する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-221141 | 1999-08-04 | ||
| JP1999221141 | 1999-08-04 | ||
| JP22114199 | 1999-08-04 | ||
| JP2000223798A JP4830184B2 (ja) | 1999-08-04 | 2000-07-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001111052A true JP2001111052A (ja) | 2001-04-20 |
| JP4830184B2 JP4830184B2 (ja) | 2011-12-07 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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