JP2001085631A - Ｃｍｏｓ出力回路 - Google Patents
Ｃｍｏｓ出力回路Info
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Abstract
(57)【要約】
【課題】 必要最小限の回路面積にて、ＯＵＴへのトリ
ガ電圧の印加によるラッチアップを的確に減少させる。 【解決手段】 ＰＭＯＳ１０とＮＭＯＳ２０がＶＣＣと
ＶＳＳとの間に直列に接続されたＣＭＯＳ出力回路にお
ける少なくとも一方のＭＯＳトランジスタにおいて、ソ
ース１０Ｓ，２０Ｓ上において該ソースとのコンタクト
４１，５１がとられる位置とゲート１０Ｇ，２０Ｇとの
間の距離を、ドレイン１０Ｄ，２０Ｄ上において該ドレ
インとコンタクト４２，５２がとられる位置とゲート１
０Ｇ，２０Ｇとの間の距離よりも長くしている。これに
より、ＣＭＯＳ出力回路に要する面積を大幅に増大させ
ることなく、ソース１０Ｓ，２０Ｓ部分の抵抗成分を大
きくすることができるため、結果として必要最小限の回
路面積にてラッチアップを的確に減少させることができ
る。
ガ電圧の印加によるラッチアップを的確に減少させる。 【解決手段】 ＰＭＯＳ１０とＮＭＯＳ２０がＶＣＣと
ＶＳＳとの間に直列に接続されたＣＭＯＳ出力回路にお
ける少なくとも一方のＭＯＳトランジスタにおいて、ソ
ース１０Ｓ，２０Ｓ上において該ソースとのコンタクト
４１，５１がとられる位置とゲート１０Ｇ，２０Ｇとの
間の距離を、ドレイン１０Ｄ，２０Ｄ上において該ドレ
インとコンタクト４２，５２がとられる位置とゲート１
０Ｇ，２０Ｇとの間の距離よりも長くしている。これに
より、ＣＭＯＳ出力回路に要する面積を大幅に増大させ
ることなく、ソース１０Ｓ，２０Ｓ部分の抵抗成分を大
きくすることができるため、結果として必要最小限の回
路面積にてラッチアップを的確に減少させることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ（Comple
mentary Metal-Oxide Semiconductor)型半導体集積回路
におけるラッチアップ防止用のＣＭＯＳ出力回路に関す
るものである。
mentary Metal-Oxide Semiconductor)型半導体集積回路
におけるラッチアップ防止用のＣＭＯＳ出力回路に関す
るものである。
【０００２】
【従来の技術】図２は、従来の一般的なＣＭＯＳ型半導
体集積回路におけるＣＭＯＳ出力回路の概略の断面図、
及び図３は図２のＣＭＯＳ出力回路に寄生的に形成され
るバイポーラトランジスタ及び抵抗の接続関係を示す回
路図である。図２に示すＣＭＯＳ出力回路は、例えばＮ
型サブストレート（基板）１に形成されている。このＮ
型サブストレート１内には、Ｐウェル２が形成され、該
サブストレート１の主表面にＰチャネル型ＭＯＳトラン
ジスタ（以下、ＰＭＯＳという）１０が形成され、さら
に該Ｐウェル２の主表面にＮチャネル型ＭＯＳトランジ
スタ（以下、ＮＭＯＳという）２０が形成されている。
ＰＭＯＳ１０は、サブストレート１の主表面に形成され
たｐ+ 拡散層からなるソース１０Ｓ及びドレイン１０Ｄ
と、そのソース１０Ｓ及びドレイン１０Ｄ間に形成され
たゲート１０Ｇとで構成されている。ＮＭＯＳ２０は、
Ｐウェル２の主表面に形成されたｎ+ 拡散層からなるソ
ース２０Ｓ及びドレイン２０Ｄと、そのソース２０Ｓ及
びドレイン２０Ｄ間に形成されたゲート２０Ｇとで構成
されている。また、ＰＭＯＳ１０のソース１０Ｓの近傍
にはｎ+ 拡散層３１が形成されると共に、ＮＭＯＳ２０
のソース２０Ｓの近傍にもｐ+ 拡散層３２が形成されて
いる。
体集積回路におけるＣＭＯＳ出力回路の概略の断面図、
及び図３は図２のＣＭＯＳ出力回路に寄生的に形成され
るバイポーラトランジスタ及び抵抗の接続関係を示す回
路図である。図２に示すＣＭＯＳ出力回路は、例えばＮ
型サブストレート（基板）１に形成されている。このＮ
型サブストレート１内には、Ｐウェル２が形成され、該
サブストレート１の主表面にＰチャネル型ＭＯＳトラン
ジスタ（以下、ＰＭＯＳという）１０が形成され、さら
に該Ｐウェル２の主表面にＮチャネル型ＭＯＳトランジ
スタ（以下、ＮＭＯＳという）２０が形成されている。
ＰＭＯＳ１０は、サブストレート１の主表面に形成され
たｐ+ 拡散層からなるソース１０Ｓ及びドレイン１０Ｄ
と、そのソース１０Ｓ及びドレイン１０Ｄ間に形成され
たゲート１０Ｇとで構成されている。ＮＭＯＳ２０は、
Ｐウェル２の主表面に形成されたｎ+ 拡散層からなるソ
ース２０Ｓ及びドレイン２０Ｄと、そのソース２０Ｓ及
びドレイン２０Ｄ間に形成されたゲート２０Ｇとで構成
されている。また、ＰＭＯＳ１０のソース１０Ｓの近傍
にはｎ+ 拡散層３１が形成されると共に、ＮＭＯＳ２０
のソース２０Ｓの近傍にもｐ+ 拡散層３２が形成されて
いる。
【０００３】ＰＭＯＳ１０のソース１０Ｓ及びｎ+ 拡散
層３１は高位電源（以下、ＶＣＣという）に接続され、
ＰＭＯＳ１０のゲート１０ＧとＮＭＯＳ２０のゲート２
０Ｇが入力端子ＩＮに共通接続され、さらにＰＭＯＳ１
０のドレイン１０ＤとＮＭＯＳ２０のドレイン２０Ｄが
出力端子ＯＵＴに共通接続されている。ＮＭＯＳ２０の
ソース２０Ｓとｐ+ 拡散層３２は、低位電源（以下、Ｖ
ＳＳという）に接続されている。このようなＣＭＯＳ出
力回路では、図３にも示すように、通常、寄生的にバイ
ポーラトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４及び寄生抵
抗Ｒ２が形成される。図２において、ドレイン１０Ｄと
Ｐウェル２の間には寄生的にＰＮＰトランジスタＴ１が
形成されると共に、ソース１０ＳとＰウェル２との間に
もＰＮＰトランジスタＴ３が形成される。さらに、サブ
ストレート１とソース２０Ｓ及びドレイン２０Ｄとの間
にも、寄生的にＮＰＮトランジスタＴ２，Ｔ４がそれぞ
れ形成される。トランジスタＴ１とＴ３のベースはｎ+
拡散層３１に接続され、さらにトランジスタＴ２とＴ４
のベースがｐ+ 拡散層３２に接続されている。
層３１は高位電源（以下、ＶＣＣという）に接続され、
ＰＭＯＳ１０のゲート１０ＧとＮＭＯＳ２０のゲート２
０Ｇが入力端子ＩＮに共通接続され、さらにＰＭＯＳ１
０のドレイン１０ＤとＮＭＯＳ２０のドレイン２０Ｄが
出力端子ＯＵＴに共通接続されている。ＮＭＯＳ２０の
ソース２０Ｓとｐ+ 拡散層３２は、低位電源（以下、Ｖ
ＳＳという）に接続されている。このようなＣＭＯＳ出
力回路では、図３にも示すように、通常、寄生的にバイ
ポーラトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４及び寄生抵
抗Ｒ２が形成される。図２において、ドレイン１０Ｄと
Ｐウェル２の間には寄生的にＰＮＰトランジスタＴ１が
形成されると共に、ソース１０ＳとＰウェル２との間に
もＰＮＰトランジスタＴ３が形成される。さらに、サブ
ストレート１とソース２０Ｓ及びドレイン２０Ｄとの間
にも、寄生的にＮＰＮトランジスタＴ２，Ｔ４がそれぞ
れ形成される。トランジスタＴ１とＴ３のベースはｎ+
拡散層３１に接続され、さらにトランジスタＴ２とＴ４
のベースがｐ+ 拡散層３２に接続されている。
【０００４】また、図３に示すように、Ｐウェル２内に
寄生抵抗Ｒ１が形成され、それがトランジスタＴ１のコ
レクタ、トランジスタＴ２のベース、トランジスタＴ３
のコレクタ、及びトランジスタＴ４のベースと、該トラ
ンジスタＴ２のエミッタ及びＶＳＳとの間に接続されて
いる。サブストレート１内の抵抗Ｒ２は、ＶＣＣ及びト
ランジスタＴ３のエミッタと、トランジスタＴ１のベー
ス、トランジスタＴ２のコレクタ、トランジスタＴ３の
ベース及びトランジスタＴ４のコレクタとの間に接続さ
れている。なお、図３中のｉ１，ｉ２はコレクタ電流で
ある。この種のＣＭＯＳ出力回路では、入力端子ＩＮに
“Ｈ”レベル（ＶＣＣレベル）の信号が入力されると、
ＰＭＯＳ１０がオフ状態、ＮＭＯＳ２０がオン状態とな
り、出力端子ＯＵＴが“Ｌ”レベル（ＶＳＳレベル）と
なる。入力端子ＩＮに“Ｌ”レベルの信号が入力される
と、ＰＭＯＳ１０がオン状態、ＮＭＯＳ２０がオフ状態
となり、出力端子ＯＵＴが“Ｈ”レベルとなる。
寄生抵抗Ｒ１が形成され、それがトランジスタＴ１のコ
レクタ、トランジスタＴ２のベース、トランジスタＴ３
のコレクタ、及びトランジスタＴ４のベースと、該トラ
ンジスタＴ２のエミッタ及びＶＳＳとの間に接続されて
いる。サブストレート１内の抵抗Ｒ２は、ＶＣＣ及びト
ランジスタＴ３のエミッタと、トランジスタＴ１のベー
ス、トランジスタＴ２のコレクタ、トランジスタＴ３の
ベース及びトランジスタＴ４のコレクタとの間に接続さ
れている。なお、図３中のｉ１，ｉ２はコレクタ電流で
ある。この種のＣＭＯＳ出力回路では、入力端子ＩＮに
“Ｈ”レベル（ＶＣＣレベル）の信号が入力されると、
ＰＭＯＳ１０がオフ状態、ＮＭＯＳ２０がオン状態とな
り、出力端子ＯＵＴが“Ｌ”レベル（ＶＳＳレベル）と
なる。入力端子ＩＮに“Ｌ”レベルの信号が入力される
と、ＰＭＯＳ１０がオン状態、ＮＭＯＳ２０がオフ状態
となり、出力端子ＯＵＴが“Ｈ”レベルとなる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記構
成のＣＭＯＳ出力回路では、出力端子ＯＵＴからのトリ
ガ（一般的には、ＶＣＣレベルよりも高い電圧印加、あ
るいはＶＳＳレベルよりも低い電圧印加）により、ＣＭ
ＯＳ回路特有のラッチアップ現象が発生しやすいという
問題があった。ここで、図３を参照しつつ、ラッチアッ
プ発生に至るメカニズムを説明する。例えば、出力端子
ＯＵＴにＶＣＣレベルよりも高いトリガ電圧が印加され
ると、トランジスタＴ１がオン状態となる。その結果、
コレクタ電流ｉ１が出力端子ＯＵＴからトランジスタＴ
１及びＰウェル２の寄生抵抗Ｒ１を通ってＶＳＳへ流れ
る。このとき、Ｐウェル２内の寄生抵抗Ｒ１のためにト
ランジスタＴ２のベース電位が上昇し、該トランジスタ
Ｔ２のベース・エミッタ間が順バイアスされてオン状態
になる。トランジスタＴ２がオン状態になると、該トラ
ンジスタＴ２のコレクタ電流ｉ２がＶＣＣからサブスト
レート１内の抵抗Ｒ２を通り、さらにトランジスタＴ２
を介してＶＳＳへ流れるため、該サブストレート１内の
抵抗Ｒ２により、トランジスタＴ３のベース電位が下降
し、該ベース・エミッタ間が順バイアスされてオン状態
となる。
成のＣＭＯＳ出力回路では、出力端子ＯＵＴからのトリ
ガ（一般的には、ＶＣＣレベルよりも高い電圧印加、あ
るいはＶＳＳレベルよりも低い電圧印加）により、ＣＭ
ＯＳ回路特有のラッチアップ現象が発生しやすいという
問題があった。ここで、図３を参照しつつ、ラッチアッ
プ発生に至るメカニズムを説明する。例えば、出力端子
ＯＵＴにＶＣＣレベルよりも高いトリガ電圧が印加され
ると、トランジスタＴ１がオン状態となる。その結果、
コレクタ電流ｉ１が出力端子ＯＵＴからトランジスタＴ
１及びＰウェル２の寄生抵抗Ｒ１を通ってＶＳＳへ流れ
る。このとき、Ｐウェル２内の寄生抵抗Ｒ１のためにト
ランジスタＴ２のベース電位が上昇し、該トランジスタ
Ｔ２のベース・エミッタ間が順バイアスされてオン状態
になる。トランジスタＴ２がオン状態になると、該トラ
ンジスタＴ２のコレクタ電流ｉ２がＶＣＣからサブスト
レート１内の抵抗Ｒ２を通り、さらにトランジスタＴ２
を介してＶＳＳへ流れるため、該サブストレート１内の
抵抗Ｒ２により、トランジスタＴ３のベース電位が下降
し、該ベース・エミッタ間が順バイアスされてオン状態
となる。
【０００６】このようにして、トランジスタＴ２，Ｔ３
がオン状態になると、それらに互いに正帰還がかかり、
出力端子ＯＵＴからのトリガがなくても、ＶＣＣからＶ
ＳＳへ電流が流れ続ける、いわゆるラッチアップ状態と
なり、半導体集積回路の誤動作や電源線の溶断、あるい
は素子の破壊を引き起こす。同様に、出力端子ＯＵＴに
ＶＳＳレベルよりも低いトリガ電圧が印加された場合
も、トランジスタＴ４→Ｔ３→Ｔ２の順で、各トランジ
スタＴ４，Ｔ３，Ｔ２がオン状態になり、やはりラッチ
アップ状態に至る。本発明は、前記従来技術が持ってい
た課題として、出力端子ＯＵＴからのトリガによってラ
ッチアップが発生しやすく、回路形成面積を大幅に増大
させることなく、そのラッチアップを比較的簡単な構成
で低減することが困難な点について解決したＣＭＯＳ出
力回路を提供するものである。
がオン状態になると、それらに互いに正帰還がかかり、
出力端子ＯＵＴからのトリガがなくても、ＶＣＣからＶ
ＳＳへ電流が流れ続ける、いわゆるラッチアップ状態と
なり、半導体集積回路の誤動作や電源線の溶断、あるい
は素子の破壊を引き起こす。同様に、出力端子ＯＵＴに
ＶＳＳレベルよりも低いトリガ電圧が印加された場合
も、トランジスタＴ４→Ｔ３→Ｔ２の順で、各トランジ
スタＴ４，Ｔ３，Ｔ２がオン状態になり、やはりラッチ
アップ状態に至る。本発明は、前記従来技術が持ってい
た課題として、出力端子ＯＵＴからのトリガによってラ
ッチアップが発生しやすく、回路形成面積を大幅に増大
させることなく、そのラッチアップを比較的簡単な構成
で低減することが困難な点について解決したＣＭＯＳ出
力回路を提供するものである。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、ＮＭＯＳとＰＭＯＳ
とが、ＶＣＣ及びＶＳＳとの間に直列に接続されたＣＭ
ＯＳ出力回路において、前記ＮＭＯＳと前記ＰＭＯＳの
少なくとも一方のＭＯＳトランジスタのソースに直列に
付加された抵抗成分であって、前記抵抗成分は、前記一
方のＭＯＳトランジスタのソース上にて該ソースとのコ
ンタクトがとられる位置と前記一方のＭＯＳトランジス
タのゲートとの間の距離が、前記一方のＭＯＳトランジ
スタのドレイン上にて該ドレインとのコンタクトがとら
れる位置と前記一方のＭＯＳトランジスタのゲートとの
間の距離よりも長くすることで得られる。
に、本発明のうちの第１の発明は、ＮＭＯＳとＰＭＯＳ
とが、ＶＣＣ及びＶＳＳとの間に直列に接続されたＣＭ
ＯＳ出力回路において、前記ＮＭＯＳと前記ＰＭＯＳの
少なくとも一方のＭＯＳトランジスタのソースに直列に
付加された抵抗成分であって、前記抵抗成分は、前記一
方のＭＯＳトランジスタのソース上にて該ソースとのコ
ンタクトがとられる位置と前記一方のＭＯＳトランジス
タのゲートとの間の距離が、前記一方のＭＯＳトランジ
スタのドレイン上にて該ドレインとのコンタクトがとら
れる位置と前記一方のＭＯＳトランジスタのゲートとの
間の距離よりも長くすることで得られる。
【０００８】第２の発明は、第１の発明のＣＭＯＳ出力
回路において、ゲート長方向における前記一方のＭＯＳ
トランジスタの前記ソースの長さが、前記ゲート長方向
における前記一方のＭＯＳトランジスタの前記ドレイン
の長さよりも長い。第３の発明は、高位電圧及び低位電
圧が供給され動作するＣＭＯＳ出力回路であって、第１
導電型の基板と、前記基板に形成された第２導電型のウ
ェルと、前記ウェルに形成され、前記高位電圧または低
位電圧の一方を導く前記第１導電型のソース、及び出力
端子に接続された前記第１導電型のドレインを有する第
１のＭＯＳトランジスタと、前記ウェルを除く前記基板
に形成され、前記高位電圧または前記低位電圧の他方を
導く前記第２導電型のソース、及び前記出力端子に接続
された前記第２導電型のドレインを有する第２のＭＯＳ
トランジスタと、前記第１または第２のＭＯＳトランジ
スタの一方のＭＯＳトランジスタのソース上にて該ソー
スとのコンタクトがとられる位置とゲートとの間の距離
を、前記一方のＭＯＳトランジスタのドレイン上にて該
ドレインとのコンタクトがとられる位置とゲートとの間
の距離よりも長くすることで形成される前記一方のＭＯ
Ｓトランジスタのソースに直列に接続された抵抗手段と
を有する。
回路において、ゲート長方向における前記一方のＭＯＳ
トランジスタの前記ソースの長さが、前記ゲート長方向
における前記一方のＭＯＳトランジスタの前記ドレイン
の長さよりも長い。第３の発明は、高位電圧及び低位電
圧が供給され動作するＣＭＯＳ出力回路であって、第１
導電型の基板と、前記基板に形成された第２導電型のウ
ェルと、前記ウェルに形成され、前記高位電圧または低
位電圧の一方を導く前記第１導電型のソース、及び出力
端子に接続された前記第１導電型のドレインを有する第
１のＭＯＳトランジスタと、前記ウェルを除く前記基板
に形成され、前記高位電圧または前記低位電圧の他方を
導く前記第２導電型のソース、及び前記出力端子に接続
された前記第２導電型のドレインを有する第２のＭＯＳ
トランジスタと、前記第１または第２のＭＯＳトランジ
スタの一方のＭＯＳトランジスタのソース上にて該ソー
スとのコンタクトがとられる位置とゲートとの間の距離
を、前記一方のＭＯＳトランジスタのドレイン上にて該
ドレインとのコンタクトがとられる位置とゲートとの間
の距離よりも長くすることで形成される前記一方のＭＯ
Ｓトランジスタのソースに直列に接続された抵抗手段と
を有する。
【０００９】第４の発明は、第３の発明のＣＭＯＳ出力
回路において、ゲート長方向における前記一方のＭＯＳ
トランジスタの前記ソースの長さが、前記ゲート長方向
における前記一方のＭＯＳトランジスタの前記ドレイン
の長さよりも長い。第５の発明は、高位電圧及び低位電
圧が供給され動作するＣＭＯＳ出力回路であって、主表
面を有する基板と、前記基板の主表面の第１の領域に形
成され、前記高位電圧または低位電圧の一方が供給され
る第１導電型のソース、及び出力端子に接続された前記
第１導電型のドレインを有する第１のＭＯＳトランジス
タと、前記基板の主表面の第２の領域に形成され、前記
高位電圧または前記低位電圧の他方が供給される第２導
電型のソース、及び前記出力端子に接続された前記第２
導電型のドレインを有する第２のＭＯＳトランジスタと
を備え、前記第１のＭＯＳトランジスタのソース上にて
該ソースとのコンタクトがとられる位置と前記第１のＭ
ＯＳトランジスタのゲートとの間の距離が、前記第１の
ＭＯＳトランジスタのドレイン上にて該ドレインとのコ
ンタクトがとられる位置と前記第１のＭＯＳトランジス
タのゲートとの間の距離よりも長い。
回路において、ゲート長方向における前記一方のＭＯＳ
トランジスタの前記ソースの長さが、前記ゲート長方向
における前記一方のＭＯＳトランジスタの前記ドレイン
の長さよりも長い。第５の発明は、高位電圧及び低位電
圧が供給され動作するＣＭＯＳ出力回路であって、主表
面を有する基板と、前記基板の主表面の第１の領域に形
成され、前記高位電圧または低位電圧の一方が供給され
る第１導電型のソース、及び出力端子に接続された前記
第１導電型のドレインを有する第１のＭＯＳトランジス
タと、前記基板の主表面の第２の領域に形成され、前記
高位電圧または前記低位電圧の他方が供給される第２導
電型のソース、及び前記出力端子に接続された前記第２
導電型のドレインを有する第２のＭＯＳトランジスタと
を備え、前記第１のＭＯＳトランジスタのソース上にて
該ソースとのコンタクトがとられる位置と前記第１のＭ
ＯＳトランジスタのゲートとの間の距離が、前記第１の
ＭＯＳトランジスタのドレイン上にて該ドレインとのコ
ンタクトがとられる位置と前記第１のＭＯＳトランジス
タのゲートとの間の距離よりも長い。
【００１０】第６の発明は、第５の発明のＣＭＯＳ出力
回路において、ゲート長方向における前記第１のＭＯＳ
トランジスタの前記ソースの長さが、前記ゲート長方向
における前記第１のＭＯＳトランジスタの前記ドレイン
の長さよりも長い。第７の発明は、第５の発明のＣＭＯ
Ｓ出力回路において、前記第２のＭＯＳトランジスタの
ソース上において該ソースとのコンタクトがとられる位
置と前記第２のＭＯＳトランジスタのゲートとの間の距
離が、前記第２のＭＯＳトランジスタのドレイン上にお
いて該ドレインとのコンタクトがとられる位置と前記第
２のＭＯＳトランジスタのゲートとの間の距離よりも長
い。第８の発明は、第７の発明のＣＭＯＳ出力回路にお
いて、ゲート長方向における前記第２のＭＯＳトランジ
スタの前記ソースの長さが、前記ゲート長方向における
前記第２のＭＯＳトランジスタの前記ドレインの長さよ
りも長い。
回路において、ゲート長方向における前記第１のＭＯＳ
トランジスタの前記ソースの長さが、前記ゲート長方向
における前記第１のＭＯＳトランジスタの前記ドレイン
の長さよりも長い。第７の発明は、第５の発明のＣＭＯ
Ｓ出力回路において、前記第２のＭＯＳトランジスタの
ソース上において該ソースとのコンタクトがとられる位
置と前記第２のＭＯＳトランジスタのゲートとの間の距
離が、前記第２のＭＯＳトランジスタのドレイン上にお
いて該ドレインとのコンタクトがとられる位置と前記第
２のＭＯＳトランジスタのゲートとの間の距離よりも長
い。第８の発明は、第７の発明のＣＭＯＳ出力回路にお
いて、ゲート長方向における前記第２のＭＯＳトランジ
スタの前記ソースの長さが、前記ゲート長方向における
前記第２のＭＯＳトランジスタの前記ドレインの長さよ
りも長い。
【００１１】第１〜第８の発明によれば、ＣＭＯＳ出力
回路における少なくとも一方のＭＯＳトランジスタにお
いて、ソース上において該ソースとのコンタクトがとら
れる位置とゲートとの間の距離を、ドレイン上において
該ドレインとコンタクトがとられる位置とゲートとの間
の距離よりも長くしている。これにより、ＶＣＣ（高位
電圧）とＶＳＳ（低位電圧）の間に寄生的に形成される
バイポーラトランジスタのエミッタ部に直列に抵抗成分
（抵抗手段）が付加され、その抵抗成分（抵抗手段）に
よって出力端子へのトリガ電圧印加時における該バイポ
ーラトランジスタのオン状態への移行が抑制される。従
って、前記課題を解決できるのである。
回路における少なくとも一方のＭＯＳトランジスタにお
いて、ソース上において該ソースとのコンタクトがとら
れる位置とゲートとの間の距離を、ドレイン上において
該ドレインとコンタクトがとられる位置とゲートとの間
の距離よりも長くしている。これにより、ＶＣＣ（高位
電圧）とＶＳＳ（低位電圧）の間に寄生的に形成される
バイポーラトランジスタのエミッタ部に直列に抵抗成分
（抵抗手段）が付加され、その抵抗成分（抵抗手段）に
よって出力端子へのトリガ電圧印加時における該バイポ
ーラトランジスタのオン状態への移行が抑制される。従
って、前記課題を解決できるのである。
【００１２】
【発明の実施の形態】図４は、本発明の実施形態の原理
を示すＣＭＯＳ出力回路における寄生バイポーラトラン
ジスタ及び抵抗の接続関係の回路図であり、従来の図２
及び図３中の要素と共通の要素には共通の符号が付され
ている。図４のＣＭＯＳ出力回路は、従来の図３に示す
寄生のＮＰＮトランジスタＴ２のエミッタ部及びＰＮＰ
トランジスタＴ３のエミッタ部に、それぞれ直列に抵抗
手段である寄生抵抗Ｒ３，Ｒ４を付加した構造であり、
その他は従来と同一の構造である。即ち、図４のＣＭＯ
Ｓ出力回路では、図２のＰＭＯＳ１０及びＮＭＯＳ２０
のソース１０Ｓ，２０Ｓにそれぞれ直列に寄生抵抗Ｒ
３，Ｒ４を付加した構造になっている。
を示すＣＭＯＳ出力回路における寄生バイポーラトラン
ジスタ及び抵抗の接続関係の回路図であり、従来の図２
及び図３中の要素と共通の要素には共通の符号が付され
ている。図４のＣＭＯＳ出力回路は、従来の図３に示す
寄生のＮＰＮトランジスタＴ２のエミッタ部及びＰＮＰ
トランジスタＴ３のエミッタ部に、それぞれ直列に抵抗
手段である寄生抵抗Ｒ３，Ｒ４を付加した構造であり、
その他は従来と同一の構造である。即ち、図４のＣＭＯ
Ｓ出力回路では、図２のＰＭＯＳ１０及びＮＭＯＳ２０
のソース１０Ｓ，２０Ｓにそれぞれ直列に寄生抵抗Ｒ
３，Ｒ４を付加した構造になっている。
【００１３】図４のＣＭＯＳ出力回路において、例え
ば、従来説明と同様に、出力端子ＯＵＴにＶＣＣレベル
より高いトリガ電圧が印加された場合、トランジスタＴ
１のエミッタ・ベース間が順バイアスされてオン状態と
なり、その結果、Ｐウェル２内の寄生抵抗Ｒ１のために
トランジスタＴ２のベース電位が上昇してエミッタ・ベ
ース間が順バイアスされ、該トランジスタＴ２がオン状
態になる。このように、トランジスタＴ１，Ｔ２は従来
と同様にオン状態へ移行するが、該トランジスタＴ２の
エミッタに直列に接続された抵抗Ｒ３により、サブスト
レート１内の抵抗Ｒ２を流れるコレクタ電流ｉ２が制限
され、トランジスタＴ３のベース電位の下降が従来より
緩和される。その結果、トランジスタＴ３がオン状態へ
移行しにくくなるため、トランジスタＴ２とＴ３に互い
に正帰還がかからず、ラッチアップ状態が発生しにくく
なる。
ば、従来説明と同様に、出力端子ＯＵＴにＶＣＣレベル
より高いトリガ電圧が印加された場合、トランジスタＴ
１のエミッタ・ベース間が順バイアスされてオン状態と
なり、その結果、Ｐウェル２内の寄生抵抗Ｒ１のために
トランジスタＴ２のベース電位が上昇してエミッタ・ベ
ース間が順バイアスされ、該トランジスタＴ２がオン状
態になる。このように、トランジスタＴ１，Ｔ２は従来
と同様にオン状態へ移行するが、該トランジスタＴ２の
エミッタに直列に接続された抵抗Ｒ３により、サブスト
レート１内の抵抗Ｒ２を流れるコレクタ電流ｉ２が制限
され、トランジスタＴ３のベース電位の下降が従来より
緩和される。その結果、トランジスタＴ３がオン状態へ
移行しにくくなるため、トランジスタＴ２とＴ３に互い
に正帰還がかからず、ラッチアップ状態が発生しにくく
なる。
【００１４】逆に、出力端子ＯＵＴにＶＳＳレベルより
も低いトリガ電圧が印加された場合も、トランジスタＴ
３のエミッタに直列に接続された抵抗Ｒ４により、該ト
ランジスタＴ３のコレクタ電流が制限されるため、トラ
ンジスタＴ２がオン状態へ移行しにくくなり、それによ
ってラッチアップの発生がしにくい。従って、寄生的に
形成されるトランジスタＴ２，Ｔ３のエミッタ部分に寄
生抵抗Ｒ３，Ｒ４をそれぞれ付加した簡単な構造で、ラ
ッチアップを的確に減少できる。
も低いトリガ電圧が印加された場合も、トランジスタＴ
３のエミッタに直列に接続された抵抗Ｒ４により、該ト
ランジスタＴ３のコレクタ電流が制限されるため、トラ
ンジスタＴ２がオン状態へ移行しにくくなり、それによ
ってラッチアップの発生がしにくい。従って、寄生的に
形成されるトランジスタＴ２，Ｔ３のエミッタ部分に寄
生抵抗Ｒ３，Ｒ４をそれぞれ付加した簡単な構造で、ラ
ッチアップを的確に減少できる。
【００１５】図１は、図４の原理を用いた本発明の実施
形態を示すＣＭＯＳ出力回路の概略のレイアウト図であ
る。ＰＭＯＳ１０のソース１０Ｓ側とＮＭＯＳ２０のソ
ース２０Ｓ側に、それぞれ抵抗手段である図４の寄生抵
抗Ｒ３とＲ４を付加するために、次のような手段を講じ
ている。ＰＭＯＳ１０のソース１０Ｓ側のコンタクト４
１とゲート１０Ｇとの距離を、ドレイン１０Ｄ側のコン
タクト４２とゲート１０Ｇとの距離よりも長くして該ソ
ース１０Ｓ部分の抵抗成分を大きくしている。同様に、
ＮＭＯＳ２０のソース２０Ｓ側のコンタクト５１とゲー
ト２０Ｇとの距離を、ドレイン２０Ｄ側のコンタクト５
２とゲート２０Ｇとの距離よりも長くして該ソース２０
Ｓ部分の抵抗成分を大きくしている。これにより、ＣＭ
ＯＳ出力回路に要する面積を大幅に増大させることな
く、必要最小限の回路面積にて、図１の寄生抵抗Ｒ３，
Ｒ４を簡単に形成でき、ラッチアップを的確に減少でき
る。
形態を示すＣＭＯＳ出力回路の概略のレイアウト図であ
る。ＰＭＯＳ１０のソース１０Ｓ側とＮＭＯＳ２０のソ
ース２０Ｓ側に、それぞれ抵抗手段である図４の寄生抵
抗Ｒ３とＲ４を付加するために、次のような手段を講じ
ている。ＰＭＯＳ１０のソース１０Ｓ側のコンタクト４
１とゲート１０Ｇとの距離を、ドレイン１０Ｄ側のコン
タクト４２とゲート１０Ｇとの距離よりも長くして該ソ
ース１０Ｓ部分の抵抗成分を大きくしている。同様に、
ＮＭＯＳ２０のソース２０Ｓ側のコンタクト５１とゲー
ト２０Ｇとの距離を、ドレイン２０Ｄ側のコンタクト５
２とゲート２０Ｇとの距離よりも長くして該ソース２０
Ｓ部分の抵抗成分を大きくしている。これにより、ＣＭ
ＯＳ出力回路に要する面積を大幅に増大させることな
く、必要最小限の回路面積にて、図１の寄生抵抗Ｒ３，
Ｒ４を簡単に形成でき、ラッチアップを的確に減少でき
る。
【００１６】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （ａ） 上記実施形態では、ＰＭＯＳ１０及びＮＭＯＳ
２０のソース１０Ｓ，２０Ｓ側に寄生抵抗Ｒ３，Ｒ４を
それぞれ形成しているが、そのいずれか一方に寄生抵抗
Ｒ３またはＲ４を形成しても、出力端子ＯＵＴに印加さ
れるトリガ電圧の極性によってはラッチアップを減少で
きる。 （ｂ） 上記実施形態では、Ｎ型サブストレート１上に
形成されるＣＭＯＳ型集積回路について説明したが、Ｐ
型サブストレート上に形成されるＣＭＯＳ型集積回路に
ついても、上記実施形態と同様の作用、効果が得られ
る。
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （ａ） 上記実施形態では、ＰＭＯＳ１０及びＮＭＯＳ
２０のソース１０Ｓ，２０Ｓ側に寄生抵抗Ｒ３，Ｒ４を
それぞれ形成しているが、そのいずれか一方に寄生抵抗
Ｒ３またはＲ４を形成しても、出力端子ＯＵＴに印加さ
れるトリガ電圧の極性によってはラッチアップを減少で
きる。 （ｂ） 上記実施形態では、Ｎ型サブストレート１上に
形成されるＣＭＯＳ型集積回路について説明したが、Ｐ
型サブストレート上に形成されるＣＭＯＳ型集積回路に
ついても、上記実施形態と同様の作用、効果が得られ
る。
【００１７】
【発明の効果】以上詳細に説明したように、第１〜第８
の発明によれば、ＣＭＯＳ出力回路における少なくとも
一方のＭＯＳトランジスタにおいて、ソース上において
該ソースとのコンタクトがとられる位置とゲートとの間
の距離を、ドレイン上において該ドレインとコンタクト
がとられる位置とゲートとの間の距離よりも長くしたの
で、ＶＣＣ（高位電圧）とＶＳＳ（低位電圧）の間に寄
生的に形成されるバイポーラトランジスタのエミッタ部
に直列に抵抗成分（抵抗手段）が付加され、その抵抗成
分（抵抗手段）によってトリガ電圧印加時のバイポーラ
トランジスタのオン状態への移行が抑制され、簡単な構
造で的確にラッチアップの発生を低減できる。特に、Ｃ
ＭＯＳ出力回路に要する面積を大幅に増大させることな
く、ＭＯＳトランジスタのソース部分の抵抗成分（抵抗
手段）を大きくすることができるため、結果として必要
最小限の回路面積にてラッチアップを的確に減少させる
ことができる。
の発明によれば、ＣＭＯＳ出力回路における少なくとも
一方のＭＯＳトランジスタにおいて、ソース上において
該ソースとのコンタクトがとられる位置とゲートとの間
の距離を、ドレイン上において該ドレインとコンタクト
がとられる位置とゲートとの間の距離よりも長くしたの
で、ＶＣＣ（高位電圧）とＶＳＳ（低位電圧）の間に寄
生的に形成されるバイポーラトランジスタのエミッタ部
に直列に抵抗成分（抵抗手段）が付加され、その抵抗成
分（抵抗手段）によってトリガ電圧印加時のバイポーラ
トランジスタのオン状態への移行が抑制され、簡単な構
造で的確にラッチアップの発生を低減できる。特に、Ｃ
ＭＯＳ出力回路に要する面積を大幅に増大させることな
く、ＭＯＳトランジスタのソース部分の抵抗成分（抵抗
手段）を大きくすることができるため、結果として必要
最小限の回路面積にてラッチアップを的確に減少させる
ことができる。
【図１】本発明の実施形態を示すＣＭＯＳ出力回路の概
略のレイアウト図である。
略のレイアウト図である。
【図２】従来のＣＭＯＳ出力回路の概略の断面図であ
る。
る。
【図３】図２に示すＣＭＯＳ出力回路における寄生バイ
ポーラトランジスタ及び抵抗の接続関係を示す回路図で
ある。
ポーラトランジスタ及び抵抗の接続関係を示す回路図で
ある。
【図４】本発明の実施形態の原理を示すＣＭＯＳ出力回
路における寄生バイポーラトランジスタ及び抵抗の抵抗
関係の回路図である。
路における寄生バイポーラトランジスタ及び抵抗の抵抗
関係の回路図である。
１ Ｎ型サブストレート ２ Ｐウェル １０ ＰＭＯＳ １０Ｄ，２０Ｄ ドレイン １０Ｇ，２０Ｇ ゲート １０Ｓ，２０Ｓ ソース ２０ ＮＭＯＳ Ｔ１，Ｔ３ ＰＮＰトランジスタ Ｔ２，Ｔ４ ＮＰＮトランジスタ Ｒ１，Ｒ３，Ｒ４ 寄生抵抗 Ｒ２ Ｎ型サブストレートの抵抗 ＩＮ 入力端子 ＯＵＴ 出力端子 ＶＣＣ 高位電源 ＶＳＳ 低位電源 ４１，４２，５１，５２ コンタクト
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 19/00 １０１Ｆ
Claims (8)
- 【請求項１】 Ｎチャネル型ＭＯＳトランジスタとＰチ
ャネル型ＭＯＳトランジスタとが、高位電源及び低位電
源との間に直列に接続されたＣＭＯＳ出力回路におい
て、 前記Ｎチャネル型ＭＯＳトランジスタと前記Ｐチャネル
型ＭＯＳトランジスタの少なくとも一方のＭＯＳトラン
ジスタのソースに直列に付加された抵抗成分であって、
前記抵抗成分は、前記一方のＭＯＳトランジスタのソー
ス上にて該ソースとのコンタクトがとられる位置と前記
一方のＭＯＳトランジスタのゲートとの間の距離が、前
記一方のＭＯＳトランジスタのドレイン上にて該ドレイ
ンとのコンタクトがとられる位置と前記一方のＭＯＳト
ランジスタのゲートとの間の距離よりも長くすることで
得られることを特徴とするＣＭＯＳ出力回路。 - 【請求項２】 ゲート長方向における前記一方のＭＯＳ
トランジスタの前記ソースの長さが、前記ゲート長方向
における前記一方のＭＯＳトランジスタの前記ドレイン
の長さよりも長いことを特徴とする請求項１記載のＣＭ
ＯＳ出力回路。 - 【請求項３】 高位電圧及び低位電圧が供給され動作す
るＣＭＯＳ出力回路であって、 第１導電型の基板と、 前記基板に形成された第２導電型のウェルと、 前記ウェルに形成され、前記高位電圧または低位電圧の
一方を導く前記第１導電型のソース、及び出力端子に接
続された前記第１導電型のドレインを有する第１のＭＯ
Ｓトランジスタと、 前記ウェルを除く前記基板に形成され、前記高位電圧ま
たは前記低位電圧の他方を導く前記第２導電型のソー
ス、及び前記出力端子に接続された前記第２導電型のド
レインを有する第２のＭＯＳトランジスタと、 前記第１または第２のＭＯＳトランジスタの一方のＭＯ
Ｓトランジスタのソース上にて該ソースとのコンタクト
がとられる位置とゲートとの間の距離を、前記一方のＭ
ＯＳトランジスタのドレイン上にて該ドレインとのコン
タクトがとられる位置とゲートとの間の距離よりも長く
することで形成される前記一方のＭＯＳトランジスタの
ソースに直列に接続された抵抗手段とを有することを特
徴とするＣＭＯＳ出力回路。 - 【請求項４】 ゲート長方向における前記一方のＭＯＳ
トランジスタの前記ソースの長さが、前記ゲート長方向
における前記一方のＭＯＳトランジスタの前記ドレイン
の長さよりも長いことを特徴とする請求項３記載のＣＭ
ＯＳ出力回路。 - 【請求項５】 高位電圧及び低位電圧が供給され動作す
るＣＭＯＳ出力回路であって、 主表面を有する基板と、 前記基板の主表面の第１の領域に形成され、前記高位電
圧または低位電圧の一方が供給される第１導電型のソー
ス、及び出力端子に接続された前記第１導電型のドレイ
ンを有する第１のＭＯＳトランジスタと、 前記基板の主表面の第２の領域に形成され、前記高位電
圧または前記低位電圧の他方が供給される第２導電型の
ソース、及び前記出力端子に接続された前記第２導電型
のドレインを有する第２のＭＯＳトランジスタとを備
え、 前記第１のＭＯＳトランジスタのソース上にて該ソース
とのコンタクトがとられる位置と前記第１のＭＯＳトラ
ンジスタのゲートとの間の距離が、前記第１のＭＯＳト
ランジスタのドレイン上にて該ドレインとのコンタクト
がとられる位置と前記第１のＭＯＳトランジスタのゲー
トとの間の距離よりも長いことを特徴とするＣＭＯＳ出
力回路。 - 【請求項６】 ゲート長方向における前記第１のＭＯＳ
トランジスタの前記ソースの長さが、前記ゲート長方向
における前記第１のＭＯＳトランジスタの前記ドレイン
の長さよりも長いことを特徴とする請求項５記載のＣＭ
ＯＳ出力回路。 - 【請求項７】 前記第２のＭＯＳトランジスタのソース
上において該ソースとのコンタクトがとられる位置と前
記第２のＭＯＳトランジスタのゲートとの間の距離が、
前記第２のＭＯＳトランジスタのドレイン上において該
ドレインとのコンタクトがとられる位置と前記第２のＭ
ＯＳトランジスタのゲートとの間の距離よりも長いこと
を特徴とする請求項５記載のＣＭＯＳ出力回路。 - 【請求項８】 ゲート長方向における前記第２のＭＯＳ
トランジスタの前記ソースの長さが、前記ゲート長方向
における前記第２のＭＯＳトランジスタの前記ドレイン
の長さよりも長いことを特徴とする請求項７記載のＣＭ
ＯＳ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000228447A JP2001085631A (ja) | 2000-07-28 | 2000-07-28 | Ｃｍｏｓ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000228447A JP2001085631A (ja) | 2000-07-28 | 2000-07-28 | Ｃｍｏｓ出力回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13701892A Division JP3184298B2 (ja) | 1992-05-28 | 1992-05-28 | Ｃｍｏｓ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085631A true JP2001085631A (ja) | 2001-03-30 |
Family
ID=18721729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000228447A Pending JP2001085631A (ja) | 2000-07-28 | 2000-07-28 | Ｃｍｏｓ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085631A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1303669C (zh) * | 2002-09-18 | 2007-03-07 | 松下电器产业株式会社 | 在集成电路的设计中使用的供电路径的结构 |
-
2000
- 2000-07-28 JP JP2000228447A patent/JP2001085631A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1303669C (zh) * | 2002-09-18 | 2007-03-07 | 松下电器产业株式会社 | 在集成电路的设计中使用的供电路径的结构 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030527 |