JP2001084129A - データ処理装置 - Google Patents

データ処理装置

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JP2001084129A
JP2001084129A JP25664799A JP25664799A JP2001084129A JP 2001084129 A JP2001084129 A JP 2001084129A JP 25664799 A JP25664799 A JP 25664799A JP 25664799 A JP25664799 A JP 25664799A JP 2001084129 A JP2001084129 A JP 2001084129A
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JP
Japan
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data
storage
circuit
notification signal
storage unit
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JP25664799A
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English (en)
Inventor
Yoshihiko Imamura
義彦 今村
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

(57)【要約】 【課題】 小規模な回路構成で、ＦＩＦＯ回路のオーバ
ーフローおよびアンダーフローを高性能に回避できるデ
ータ処理装置を提供する。 【解決手段】 ＦＩＦＯ回路３４４1 ，３４４3 から内
部バス制御回路３４２に残量の増減を示す各々１ビット
の信号および残量が所定量を越えているか否かを示す信
号を出力する。内部バス制御回路３４２では、残量が所
定量を越えていないことを条件に、残量増加通知信号に
基づいて記憶データをＭＳＢに向けてシフトしてＬＳＢ
に「１」を設定し、残量減少通知信号に基づいて記憶デ
ータをＬＳＢに向けてシフトしてＭＳＢに「０」を設定
する。そして、記憶データのＬＳＢから「０」を持つビ
ットを検索してビットの位置に基づいて、ＦＩＦＯ回路
３４４1 ，３４４3 に読み出し指示信号を出力するか否
かを判定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ処理装置に
関し、特に、ＦＩＦＯ回路の入出力制御に特徴を有する
データ処理装置に関する。
【０００２】
【従来の技術】例えば、画像処理装置などは、リアルタ
イムな画像表示を可能にするためにリアルタイム処理を
行う回路と、例えばメモリアクセスなどの非リアルタイ
ム処理を行う回路とを有し、これらの回路の間にＦＩＦ
Ｏ(First In First Out)回路を介在させて、データ処理
のタイミングのずれを吸収している。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た画像処理回路では、ＦＩＦＯ回路の記憶容量は有限で
あることから、ＦＩＦＯ回路がオーバーフローまたはア
ンダーフローすると、リアルタイム処理が破綻してしま
うという問題がある。このような問題を解決するために
種々の手法が提案されているが、小規模な回路構成で、
十分な性能を発揮する手法は知られていない。
【０００４】本発明は上述した従来技術の問題点に鑑み
てなされ、小規模な回路構成で、ＦＩＦＯ回路のオーバ
ーフローおよびアンダーフローを高性能に回避できるデ
ータ処理装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
第１の観点のデータ処理装置は、第１の記憶部と、入力
したデータを前記第１の記憶部に書き込み、読み出し指
示信号に基づいて、当該書き込んだデータを入力順に読
み出して出力し、前記第１の記憶部内のデータが記憶さ
れていない未記憶領域の記憶容量を示す残量を監視し、
当該残量が第１の所定量だけ増加したことを示す第１の
通知信号と、当該残量が第１の所定量だけ減少したこと
を示す第２の通知信号と、当該残量が第２の所定量を越
えたか否かを示す第３の通知信号とを生成する制御部と
を有する記憶回路と、複数ビットからなる記憶データを
記憶し、前記第３の通知信号が前記第２の所定量を越え
ていないことを示していることを条件に、前記第１の通
知信号が前記残量の前記第１の所定量の増加を示したと
きに、前記記憶データを第１の方向にシフトして当該第
１の方向とは逆方向の第２の方向の最端ビットに第１の
論理値を設定し、前記第２の通知信号が前記残量の前記
第１の所定量の減少を示したときに、前記記憶データを
前記第２の方向にシフトして前記第１の方向の最端ビッ
トに第２の論理値を設定する第２の記憶部と、前記第２
の記憶部の前記記憶データの第２の方向の最端ビットか
ら前記第２の論理値を持つビットを検索し、当該検索し
たビットの位置に基づいて、前記記憶回路に前記読み出
し指示信号を出力するか否かを判定する判定部とを有す
る制御回路とを有する。
【０００６】本発明の第１のデータ処理装置の作用は以
下に示すようになる。本発明の第１の観点のデータ処理
装置では、記憶回路において、制御部によって第１の記
憶部の未記憶領域の記憶容量を示す残量が監視され、当
該残量が第１の所定量だけ増加したことを示す第１の通
知信号と、当該残量が第１の所定量だけ減少したことを
示す第２の通知信号と、当該残量が第２の所定量を越え
たか否かを示す第３の通知信号とが生成される。そし
て、当該生成された第１の通知信号、第２の通知信号お
よび第３の通知信号が、制御回路に出力される。次に、
制御回路では、第２の記憶部において、前記第３の通知
信号が前記第２の所定量を越えていないことを示してい
ることを条件に、前記第１の通知信号が前記残量の前記
第１の所定量の増加を示したときに、前記記憶データを
第１の方向にシフトして当該第１の方向とは逆方向の第
２の方向の最端ビットに第１の論理値が設定され、前記
第２の通知信号が前記残量の前記第１の所定量の減少を
示したときに、前記記憶データを前記第２の方向にシフ
トして前記第１の方向の最端ビットに第２の論理値が設
定される。また、判定部によって、前記第２の記憶部の
前記記憶データの第２の方向の最端ビットから前記第２
の論理値を持つビットが検索され、当該検索されたビッ
トの位置に基づいて、前記記憶回路に読み出し指示信号
を出力するか否かが判定される。そして、前記判定部か
ら前記記憶回路に前記読み出し指示信号が出力される
と、当該読み出し指示信号に応じて前記第１の記憶部か
らデータが入力順に読み出される。
【０００７】本発明の第１の観点のデータ処理装置によ
れば、記憶回路から制御回路には、第１の通知信号、第
２の通知信号および第３の通知信号を伝送すればよい。
このとき、第１〜第３の通知信号は、それぞれ１本の信
号線で伝送できる。その結果、少ない数の信号線を用い
て、小規模な装置構成を実現できる。また、第１の観点
のデータ処理装置によれば、残量を示すデータについ
て、重み付けを乗算することは行わないため、乗算器、
および重み付け係数を記憶する記憶部が不要となり、小
規模な装置構成を実現できる。
【０００８】本発明の第１の観点のデータ処理装置は、
好ましくは、前記第２の記憶部は、前記第３の通知信号
が前記第２の所定量を越えていることを示す場合に、前
記第１の通知信号および前記第２の通信信号が前記増加
および減少を示しても、前記記憶データをそのまま保持
する。
【０００９】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記制御部は、前記第１の記憶部の
記憶容量を各々前記第１の所定量ＬからなるＭ（Ｍは２
以上の整数）個の記憶容量に分割して前記未記憶領域の
残量を管理し、Ｌ×Ｎ（Ｎは２以上の整数）で示される
前記第２の所定量を前記残量が越えたか否かを示す前記
第３の通知信号を生成し、前記第２の記憶部は、Ｓが
「Ｎ＋１≦Ｓ＜Ｍ」を満たす整数である場合に、Ｓビッ
トからなる前記記憶データを記憶する。
【００１０】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記制御部は、前記第１の記憶部に
前記データを書き込む際に用いる書込ポインタを生成す
る書込ポインタ制御回路と、前記第１の記憶部から前記
データを読み出す際に用いる読出ポインタを前記読み出
し指示信号に基づいて生成する読出ポインタ制御回路
と、前記書込ポインタおよび前記読出ポインタを用い
て、前記第１の記憶部の残量を監視して前記第１の通知
信号、前記第２の通知信号および前記第３の通知信号を
生成する残量監視回路とを有する。
【００１１】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記制御回路は、閾値を記憶する第
３の記憶部をさらに有し、前記判定部は、前記検索した
ビット位置と前記閾値とを比較して、前記記憶回路に前
記読み出し指示信号を出力するか否かを判定する。
【００１２】また、本発明の第１の観点のデータ処理装
置は、好ましくは、複数の前記記憶回路を有し、前記制
御回路は、前記複数の記憶回路のそれぞれに対応する複
数の前記第２の記憶部を有し、前記判定部は、前記複数
の第２の記憶部の前記記憶データの各々について、前記
第２の方向の最端ビットから前記第２の論理値を持つビ
ットを検索し、前記第２の方向の最端ビットから所定の
閾値以下の数のビットに前記第２の論理値を持つ複数の
前記記憶データが存在する場合に、当該複数の記憶デー
タのうち、最も前記第２の方向の最端ビットに近い位置
のビットが前記第２の論理値を持つ前記記憶データを特
定し、当該特定した記憶データに対応した前記記憶回路
に前記読み出し指示信号を出力する。
【００１３】また、本発明の第２の観点のデータ処理装
置は、第１の記憶部と、書き込み指示信号に基づいて入
力したデータを前記第１の記憶部に書き込み、当該書き
込んだデータを入力順に読み出して出力し、前記第１の
記憶部内のデータが記憶されている記憶領域の記憶容量
を示す残量を監視し、当該残量が第１の所定量だけ増加
したことを示す第１の通知信号と、当該残量が第１の所
定量だけ減少したことを示す第２の通知信号と、当該残
量が第２の所定量を越えたか否かを示す第３の通知信号
とを生成する制御部とを有する記憶回路と、複数ビット
からなる記憶データを記憶し、前記第３の通知信号が前
記第２の所定量を越えていないことを示していることを
条件に、前記第１の通知信号が前記残量の前記第１の所
定量の増加を示したときに、前記記憶データを第１の方
向にシフトして当該第１の方向とは逆方向の第２の方向
の最端ビットに第１の論理値を設定し、前記第２の通知
信号が前記残量の前記第１の所定量の減少を示したとき
に、前記記憶データを前記第２の方向にシフトして前記
第１の方向の最端ビットに第２の論理値を設定する第２
の記憶部と、前記第２の記憶部の前記記憶データの第２
の方向の最端ビットから前記第２の論理値を持つビット
を検索し、当該検索したビットの位置に基づいて、前記
記憶回路に前記書き込み指示信号を出力するか否かを判
定する判定部とを有する制御回路とを有する。
【００１４】本発明の第２の観点のデータ処理装置の作
用は以下に示すようになる。本発明の第２の観点のデー
タ処理装置では、記憶回路において、制御部によって第
１の記憶部のデータが記憶されている記憶領域の記憶容
量を示す残量が監視され、当該残量が第１の所定量だけ
増加したことを示す第１の通知信号と、当該残量が第１
の所定量だけ減少したことを示す第２の通知信号と、当
該残量が第２の所定量を越えたか否かを示す第３の通知
信号とが生成される。そして、当該生成された第１の通
知信号、第２の通知信号および第３の通知信号が、制御
回路に出力される。次に、制御回路では、第２の記憶部
において、前記第３の通知信号が前記第２の所定量を越
えていないことを示していることを条件に、前記第１の
通知信号が前記残量の前記第１の所定量の増加を示した
ときに、前記記憶データを第１の方向にシフトして当該
第１の方向とは逆方向の第２の方向の最端ビットに第１
の論理値が設定され、前記第２の通知信号が前記残量の
前記第１の所定量の減少を示したときに、前記記憶デー
タを前記第２の方向にシフトして前記第１の方向の最端
ビットに第２の論理値が設定される。また、判定部によ
って、前記第２の記憶部の前記記憶データの第２の方向
の最端ビットから前記第２の論理値を持つビットが検索
され、当該検索されたビットの位置に基づいて、前記記
憶回路に前記書き込み指示信号を出力するか否かが判定
される。そして、前記判定部から前記記憶回路に前記書
き込み指示信号が出力されると、当該書き込み指示信号
に応じて前記第１の記憶部にデータが書き込まれる。
【００１５】本発明の第２の観点のデータ処理装置によ
れば、記憶回路から制御回路には、第１の通知信号、第
２の通知信号および第３の通知信号を伝送すればよい。
このとき、第１〜第３の通知信号は、それぞれ１本の信
号線で伝送できる。その結果、少ない数の信号線を用い
て、小規模な装置構成を実現できる。また、第１の観点
のデータ処理装置によれな、残量を示すデータについ
て、重み付けを乗算することは行わないため、乗算器、
および重み付け係数を記憶する記憶部が不要となり、小
規模な装置構成を実現できる。
【００１６】また、本発明の第３の観点のデータ処理装
置は、リアルタイムにデータの入力を行うインターフェ
イス回路と、データ転送ラインと、前記インターフェイ
ス回路と前記データ転送ラインとの間に介在する記憶回
路と、前記記憶回路を制御する制御回路とを有し、前記
記憶回路は、第１の記憶部と、前記インターフェイス回
路を介して入力したデータに応じたデータを前記第１の
記憶部にリアルタイムに書き込み、読み出し指示信号に
基づいて、当該書き込んだデータを入力順に前記データ
転送ラインに読み出して出力し、前記第１の記憶部内の
データが記憶されていない未記憶領域の記憶容量を示す
残量を監視し、当該残量が第１の所定量だけ増加したこ
とを示す第１の通知信号と、当該残量が第１の所定量だ
け減少したことを示す第２の通知信号と、当該残量が第
２の所定量を越えたか否かを示す第３の通知信号とを生
成する制御部とを有し、前記制御回路は、複数ビットか
らなる記憶データを記憶し、前記第３の通知信号が前記
第２の所定量を越えていないことを示していることを条
件に、前記第１の通知信号が前記残量の前記第１の所定
量の増加を示したときに、前記記憶データを第１の方向
にシフトして当該第１の方向とは逆方向の第２の方向の
最端ビットに第１の論理値を設定し、前記第２の通知信
号が前記残量の前記第１の所定量の減少を示したとき
に、前記記憶データを前記第２の方向にシフトして前記
第１の方向の最端ビットに第２の論理値を設定する第２
の記憶部と、前記第２の記憶部の前記記憶データの第２
の方向の最端ビットから前記第２の論理値を持つビット
を検索し、当該検索したビットの位置に基づいて、前記
記憶回路に前記読み出し指示信号を出力するか否かを判
定する判定部とを有する。
【００１７】本発明の第３の観点のデータ処理装置の作
用は以下に示すようになる。本発明の第３の観点のデー
タ処理装置では、インターフェイス回路を介してリアル
タイムにデータが入力され、当該データが記憶回路にリ
アルタイムに書き込まれる。そして、前述した第２の観
点のデータ処理装置で示した作用を経て、前記記憶回路
から前記データ転送ラインにデータが読み出される。
【００１８】また、本発明の第４の観点のデータ処理装
置は、リアルタイムにデータの出力を行うインターフェ
イス回路と、データ転送ラインと、前記インターフェイ
ス回路と前記データ転送ラインとの間に介在する記憶回
路と、前記記憶回路を制御する制御回路とを有し、前記
記憶回路は、第１の記憶部と、書き込み指示信号に基づ
いて前記データ転送ラインから入力したデータを前記第
１の記憶部に書き込み、当該書き込んだデータを入力順
にリアルタイムに読み出して前記インターフェイス回路
側に出力し、前記第１の記憶部内のデータが記憶されて
いる記憶領域の記憶容量を示す残量を監視し、当該残量
が第１の所定量だけ増加したことを示す第１の通知信号
と、当該残量が第１の所定量だけ減少したことを示す第
２の通知信号と、当該残量が第２の所定量を越えたか否
かを示す第３の通知信号とを生成する制御部とを有し、
前記制御回路は、複数ビットからなる記憶データを記憶
し、前記第３の通知信号が前記第２の所定量を越えてい
ないことを示していることを条件に、前記第１の通知信
号が前記残量の前記第１の所定量の増加を示したとき
に、前記記憶データを第１の方向にシフトして当該第１
の方向とは逆方向の第２の方向の最端ビットに第１の論
理値を設定し、前記第２の通知信号が前記残量の前記第
１の所定量の減少を示したときに、前記記憶データを前
記第２の方向にシフトして前記第１の方向の最端ビット
に第２の論理値を設定する第２の記憶部と、前記第２の
記憶部の前記記憶データの第２の方向の最端ビットから
前記第２の論理値を持つビットを検索し、当該検索した
ビットの位置に基づいて、前記記憶回路に前記書き込み
指示信号を出力するか否かを判定する判定部とを有す
る。
【００１９】本発明の第４の観点のデータ処理装置の作
用は以下に示すようになる。本発明の第４の観点のデー
タ処理装置では、前述した第２の観点のデータ処理装置
の作用を経て、データ転送ラインから記憶回路にデータ
が書き込まれ、当該書き込まれたデータが入力順にリア
ルタイムに読み出され、当該読み出されたデータがリア
ルタイムにインターフェイス回路を介して出力される。
【００２０】
【発明の実施の形態】以下、本発明の実施形態に係わる
マルチプロセッサシステムについて説明する。なお、本
実施形態に係わるマルチプロセッサシステムを説明する
前に、本発明の背景技術となるマルチプロセッサシステ
ムについて説明する。背景技術 図１は、本背景技術のマルチプロセッサシステム３００
の構成図である。図１は本背景技術のマルチプロセッサ
システム３００の構成図、図２は図１に示す内部バス制
御回路２４２の構成を説明するための図である。図１に
示すように、マルチプロセッサシステム３００は、例え
ば、メモリ制御回路３４１、内部バス制御回路２４２、
プロセッシングエレメント３４３1 ，３４３2 ３４
３3 、ＦＩＦＯ回路２４４1 ，２４４2 ，２４４3 ，２
４４4 、メモリＩ／Ｆ回路１４５、システムＩ／Ｆ回路
２４６および内部バス３４７，３４８を１チップ内に有
する。
【００２１】マルチプロセッサシステム３００では、外
部端子２４６ａ1 を介して画像データ処理回路２１1 か
らプロセッシングエレメント３４３1 にリアルタイムに
データが入力され、当該データを用いてプロセッシング
エレメント３４３1 においてリアルタイムに処理が行わ
れる。次に、プロセッシングエレメント３４３1 からＦ
ＩＦＯ回路２４４1 にリアルタイムにデータＳ２６４1
が書き込まれ（入力され）た後に、内部バス制御回路３
４２からの読み出し指示信号Ｓ２６５1 に基づいて、Ｆ
ＩＦＯ回路２４４1 から内部バス３４７にデータＳ２６
７1 が入力順に読み出される（出力される）。当該読み
出されたデータＳ２６７1 は、書き込み指示信号Ｓ２６
５2 に基づいて、内部バス３４７からＦＩＦＯ回路２４
４2 に、データＳ２６７2 として書き込まれた後に、デ
ータＳ２６４2 がプロセッシングエレメント３４３3 に
入力順にリアルタイムに読み出される。
【００２２】次に、プロセッシングエレメント３４３3
において、データＳ２６４2 を用いて処理が行われる。
そして、プロセッシングエレメント３４３3 からＦＩＦ
Ｏ回路２４４3 にデータＳ２６４3 がリアルタイムに書
き込まれ、内部バス制御回路３４２からの読み出し指示
信号Ｓ２６５3 に基づいて、ＦＩＦＯ回路２４４3 から
内部バス３４７にデータＳ２６７3 が入力順に読み出さ
れる。当該読み出されたデータＳ２６７3 は、書き込み
指示信号Ｓ２６５4 に基づいて、内部バス３４７からＦ
ＩＦＯ回路２４４4 に、データＳ２６７4 として書き込
まれた後に、データＳ２６４4 がプロセッシングエレメ
ント３４３2 に入力順にリアルタイムに読み出される。
なお、当該例では、プロセッシングエレメント３４３3
がリアルタイム処理を行う場合を例示するが、プロセッ
シングエレメント３４３3 は非リアルタイム処理を行う
ことも可能である。
【００２３】ＦＩＦＯ回路２４４1 ，２４４3 は、それ
ぞれの記憶部の全記憶領域を図２に示すように１６分割
して記憶部の残量（未記憶領域の記憶容量）を監視し、
プロセッシングエレメント３４３1 ，３４３3 から記憶
部へのデータＳ２６４1 ，Ｓ２６４3 の書き込みによっ
て、記憶部の残量が記憶容量の１／１６だけ減少する度
に１個のパルスを発生する残量減少通知信号Ｓ２６６1
＿ｄｅｃ，Ｓ２６６3＿ｄｅｃを内部バス制御回路２４
２に出力する。ＦＩＦＯ回路２４４1 ，２４４3 は、読
み出し指示信号Ｓ２６５1 ，Ｓ２６５3 によって、デー
タＳ２６７1 ，Ｓ２６７3 が内部バス３４７に読み出さ
れ、記憶部の残量が記憶容量の１／１６だけ増加する度
に１個のパルスを発生する残量増加通知信号Ｓ２６６1
＿ｉｎｃ，Ｓ２６６3 ＿ｉｎｃを内部バス制御回路２４
２に出力する。
【００２４】ＦＩＦＯ回路２４４2 ，２４４4 は、それ
ぞれ記憶部の全記憶領域を図２に示すように１６分割し
て記憶部の残量（データが既に記憶されている記憶領域
の記憶容量）を監視し、書き込み指示信号Ｓ２６５2 ，
Ｓ２６５4 による内部バス３４７からのデータＳ２６７
2 ，Ｓ２６７4 の書き込みによって、記憶部の残量が記
憶容量の１／１６だけ増加する度に１個のパルスを発生
する残量増加通知信号Ｓ２６６2 ＿ｉｎｃ，Ｓ２６６4
＿ｉｎｃを内部バス制御回路２４２に出力する。ＦＩＦ
Ｏ回路２４４2 ，２４４4 は、プロセッシングエレメン
ト３４３3 ，３４３2 にデータＳ２６４2 ，Ｓ２６４2
がリアルタイムに読み出され、記憶部の残量が記憶容量
の１／１６だけ減少する度に１個のパルスを発生する残
量減少通知信号Ｓ２６６2 ＿ｄｅｃ，Ｓ２６６4 ＿ｄｅ
ｃを内部バス制御回路２４２に出力する。
【００２５】図３は、図１に示す内部バス制御回路２４
２を説明するための図である。図３に示すように、内部
バス制御回路２４２は、１６ビットのシフトレジスタ２
８０1 〜３８０4 、閾値設定レジスタ２８１および比較
判定回路２８２を有する。図４は、図３に示すシフトレ
ジスタ２８０1 を説明するための図である。図４に示す
ように、シフトレジスタ２８０1 は、１６ビットのデー
タを記憶し、端子ｉｎｃ，ｄｅｃ，ｒｅｓｅｔ，ｓｅ
ｔ，ｏｕｔを有する。端子ｉｎｃおよびｄｅｃには、図
１および図３に示す残量増加通知信号Ｓ２６６1 ＿ｉｎ
ｃおよび残量減少通知信号Ｓ２６６1 ＿ｄｅｃがそれぞ
れ入力される。
【００２６】シフトレジスタ２８０1 は、残量増加通知
信号Ｓ２６６1 ＿ｉｎｃにパルスが生じたことを検出し
たタイミングで、記憶データをＬＳＢ(Least Significa
nt Bit) からＭＳＢ(Most Significant Bit)に向けて１
ビットだけシフトし、ＬＳＢに新たな値として論理値
「１」を設定する。また、シフトレジスタ２８０1 は、
残量減少通知信号Ｓ２６６1 ＿ｄｅｃにパルスが発生し
たことを検出したタイミングで、記憶データをＭＳＢか
らＬＳＢに向けて１ビットだけシフトし、ＭＳＢに新た
な値として論理値「０」を設定する。
【００２７】例えば、シフトレジスタ２８０1 は、初期
状態として、図５（Ａ）に示す記憶データが記憶されて
いる場合に、残量増加通知信号Ｓ２６６1 ＿ｉｎｃにパ
ルスが発生すると、図５（Ｂ）に示すように、記憶デー
タをＭＳＢに向けてシフトしてＬＳＢに論理値「１」を
設定する。次に、再び残量増加通知信号Ｓ２６６1 ＿ｉ
ｎｃにパルスが発生すると、図５（Ｃ）に示すように、
シフトレジスタ２８０1 は、記憶データをＭＳＢに向け
てシフトしてＬＳＢに論理値「１」を設定する。次に、
残量減少通知信号Ｓ２６６1 ＿ｄｅｃにパルスが発生す
ると、図５（Ｄ）に示すように、シフトレジスタ２８０
1 は、記憶データをＬＳＢに向けてシフトしてＭＳＢに
論理値「０」を設定する。このとき、シフトレジスタ２
８０1 の記憶データは、ＦＩＦＯ回路２４４1 の記憶部
の全記憶領域を図２に示すように１６分割して監視した
ときに、論理値「１」が記憶部の残量を示している。例
えば、図５（Ｂ）に示す場合には、ＬＳＢから８ビット
の論理値「１」があるため、記憶部の「８／１６」、す
なわち半分が残量であることを示している。
【００２８】シフトレジスタ２８０2 〜２８０4 は、そ
れぞれ残量増加通知信号Ｓ２６６2＿ｉｎｃ〜Ｓ２６６
4 ＿ｉｎｃおよび残量減少通知信号Ｓ２６６2 ＿ｄｅｃ
〜Ｓ２６６4 ＿ｄｅｃに基づいて動作する点を除いて、
基本的に前述したシフトレジスタ２８０1 と同じであ
る。
【００２９】比較判定回路２８２は、シフトレジスタ２
８０1 〜３８０4 から入力した記憶データＳ２８０1 〜
Ｓ２８０4 のうち、閾値データＳ２８１が示す例えば
「４」に対応する４ビット目以下のビットに論理値
「０」を持つ記憶データＳ２８０1〜Ｓ２８０4 の中
で、最もＬＳＢに近いビットに論理値「０」を持つ記憶
データＳ２８０1 〜Ｓ２８０4 を検索し、当該検索した
記憶データＳ２８０1 〜Ｓ２８０4 を出力したシフトレ
ジスタ２８０1 〜２８０4 に対応するＦＩＦＯ回路２４
４1 〜２４４4 を次に制御を行う対象として決定する。
このとき、比較判定回路２８２において、前記検索によ
って得られた記憶データＳ２８０1 〜Ｓ２８０4 が複数
存在する場合には、優先順位が最も高いＦＩＦＯ回路２
４４1 〜２４４4 を次に制御を行う対象として決定す
る。例えば、ＦＩＦＯ回路２４４1 〜２４４4 に向けて
順に高くなるように優先順位が決められている。
【００３０】比較判定回路２８２は、ＦＩＦＯ回路２４
４1 ，２４４3 を、次に制御を行う対象として決定した
場合には、読み出し指示信号Ｓ２６５1 ，Ｓ２６５3 を
それぞれＦＩＦＯ回路２４４1 ，２４４3 に出力する。
比較判定回路２８２は、ＦＩＦＯ回路２４４2 ，２４４
4 を、次に制御を行う対象として決定した場合には、書
き込み指示信号Ｓ２６５2 ，Ｓ２６５4 をそれぞれＦＩ
ＦＯ回路２４４2 ，２４４4 に出力する。
【００３１】上述したように、マルチプロセッサシステ
ム２００では、図３に示す内部バス制御回路２４２の比
較判定回路２８２において、１６ビットのシフトレジス
タ２８０1 〜２８０4 を用いることで、ＦＩＦＯ回路２
４４1 〜２４４4 の記憶部の全記憶領域の残量を図２に
示すように１６分割して監視する。ところで、ＦＩＦＯ
回路２４４1 〜２４４4 の記憶部の残量が、例えば図６
に示すような場合に、閾値データＳ２８１が示す「４」
に対応する残量「４／１６」近傍の残量情報、例えば、
「１／１６」〜「６／１６」は、次に制御を行う対象と
するＦＩＦＯ回路２４４1 〜２４４4 を決定する上で重
要な意味を持つが、それ以外の残量情報は、次に制御を
行う対象を決定する上で、緊急度の観点からは重要性は
低い。なお、マルチプロセッサシステム３００の小規模
化という観点から、シフトレジスタ２８０1 〜２８０4
のビット数を削減したいという要請がある。
【００３２】以下に示す本実施形態でのマルチプロセッ
サシステムでは、内部バス制御回路２４２の比較判定回
路２８２が次に制御を行う対象とするＦＩＦＯ回路２４
４1〜２４４4 を決定する上で重要性の低い情報を削除
することで、シフトレジスタ２８０1 〜２８０4 のビッ
ト数を削減して小規模化を図っている。
【００３３】本発明の実施形態 図７は、本実施形態のマルチプロセッサシステム４００
の構成図である。図７に示すように、マルチプロセッサ
システム４００は、例えば、メモリ制御回路３４１、内
部バス制御回路３４２、プロセッシングエレメント３４
３1 ，３４３2 ３４３3 、ＦＩＦＯ回路３４４1 ，３４
４2 ，３４４3 ，３４４4 、メモリＩ／Ｆ回路１４５、
システムＩ／Ｆ回路２４６および内部バス３４７，３４
８を１チップ内に有する。ここで、ＦＩＦＯ回路３４４
1 〜３４４4 が本発明の記憶回路に対応し、内部バス制
御回路３４２が本発明の制御回路に対応している。
【００３４】ここで、内部バス３４７，３４８のバス
幅、メモリＩ／Ｆ回路１４５のデータ入出力のデータ
幅、並びにＦＩＦＯ回路３４４1 〜３４４4 のバッファ
幅は共に６４ビットである。ＦＩＦＯ回路３４４1 〜３
４４4 のバッファ幅は、内部バス３４７から見たとき
に、１回のアクセスで受け渡しが可能なデータのビット
数を示している。
【００３５】なお、本実施形態では、一例として、マル
チプロセッサシステム４００において、画像データ処理
回路２１1 ，２１2 との間で画像データをリアルタイム
で入出力しながら、所定の画像処理を行う場合を例示し
て説明する。また、画像データ処理回路２１1 ，２１2
は、例えば、水平同期信号Ｈｓｙｎｃおよびピクセルク
ロック信号ＰＣに基づいて、画像処理を行う。
【００３６】マルチプロセッサシステム４００では、図
８に示すように、ＦＩＦＯ回路３４４1 ，３４４4 に対
して、図８中左側に位置するプロセッシングエレメント
３４３1 ，３４３2 が、リアルタイム処理が要求される
リアルタイム処理系３３０を構成する。また、マルチプ
ロセッサシステム４００では、図８に示すように、ＦＩ
ＦＯ回路３４４1 〜３４４4 に対して、図８中右側に位
置するメモリ制御回路３４１および内部バス制御回路３
４２が、リアルタイム処理が要求されない非リアルタイ
ム（シーケンシャル）処理系３３１を構成する。本実施
形態では、ＦＩＦＯ回路３４４1 ，３４４4 によって、
リアルタイム処理系３３０と非リアルタイム処理系３３
１との間での処理タイミングのずれを吸収する。なお、
プロセッシングエレメント３４３3 は、リアルタイム処
理および非リアルタイム処理の何れを行ってもよい。
【００３７】メモリ制御回路３４１は、プロセッシング
エレメント３４３1 ，３４３2 ，３４３3 によるメイン
メモリ２０へのデータの書き込みおよびメインメモリ２
０からのデータの読み出しを制御する。このとき、メモ
リ制御回路３４１によるメインメモリ２０に対してのア
クセス動作は、内部バス制御回路３４２からの制御信号
Ｓ３４２ａに基づいて行われる。ここで、メインメモリ
２０としては、例えばＳＤＲＡＭ(Synchronous Dynamic
Random Access Memory)などが用いられる。
【００３８】メモリ制御回路３４１によるメインメモリ
２０に対してのアクセスは、メモリアクセスの効率化と
いう観点から、後述するように、所定のデータ量のデー
タを単位として行うことが望ましい。この場合に、メイ
ンメモリ２０に対してのアクセス速度は、プロセッシン
グエレメント３４３1 〜３４３3 の処理速度、ＦＩＦＯ
回路３４４1 〜３４４4 のデータ幅および段数、内部バ
ス３４７のデータ転送速度、並びにメインメモリ２０と
してＳＤＲＡＭなどを用いた場合にはリフレッシュ動作
の期間などを基準に、プロセッシングエレメント３４３
1 ，３４３2 の処理のリアルタイム性を保証すうように
決定する必要がある。
【００３９】メインメモリ２０に対してのメモリアクセ
スとしては、例えば１６回のバーストメモリアクセスが
採用される。当該バーストメモリアクセスは、メモリ制
御回路３４１および内部バス制御回路３４２の制御に基
づいて行われ、メモリ制御回路３４１によってメインメ
モリ２０内のアクセスを行うアドレスを１回指定した後
に、メインメモリ２０内の当該指定したアドレスと当該
指定したアドレスに連続したアドレスに対して合計１６
回のアクセスが連続して行われる。画像処理などでは、
メインメモリ２０内の連続したアドレスに対してのアク
セスが連続して発生することが多く、このようなバース
トメモリアクセスを採用することで、メインメモリ２０
に対してのアクセス効率を大幅に高めることができる。
【００４０】また、メインメモリ２０は、例えば、図９
に示すように、６４ビットのデータ幅を有する。メイン
メモリ２０は、例えば、１６ビットのデータ幅のＳＤＲ
ＡＭを並列に４個接続したり、あるいは、３２ビットの
データ幅のＳＤＲＡＭを並列に２個接続して構成され
る。なお、メインメモリ２０の実現方式は任意である。
図９において、記憶領域１５０1 には、ＦＩＦＯ回路３
４４1 〜３４４4 の一つ当たりの記憶容量分のデータが
記憶される。
【００４１】プロセッシングエレメント３４３1 ，３４
３2 は、それぞれシステムＩ／Ｆ回路２４６の外部端子
２４６ａ1 ，２４６ａ2 に接続され、それぞれ外部端子
２４６ａ1 ，２４６ａ2 に接続された画像データ処理回
路２１1 ，２１2 との間でリアルタイムにデータの入出
力を行いながら、割り当てられた処理（タスク）を実行
する。なお、本実施形態では、外部端子２４６ａ1 ，２
４６ａ2 に、画像データ処理回路２１1 ，２１2 が接続
された場合を例示して説明する。プロセッシングエレメ
ント３４３1 ，３４３2 の各々は、図示しない信号発生
装置から入力した水平同期信号Ｈｓｙｎｃおよびピクセ
ルクロック信号ＰＣを基準として所定の期間内に各ピク
セルについての処理を行う。ここで、ピクセルクロック
信号ＰＣは、水平同期信号Ｈｓｙｎｃに同期した信号で
あり、水平同期信号Ｈｓｙｎｃの１周期内に、Ｐ（Ｐは
整数）周期分のピクセルクロック信号ＰＣが含まれる。
【００４２】また、プロセッシングエレメント３４
３1 ，３４３2 は、必要に応じて、他のプロセッシング
エレメントに出力するデータをＦＩＦＯ回路３４４1 ，
３４４4に出力すると共に、他のプロセッシングエレメ
ントからのデータをＦＩＦＯ回路３４４1 ，３４４4 か
ら入力する。これにより、プロセッシングエレメント３
４３1 〜３４３3 において、相互に通信を行いながら所
定の処理を協働して行うことができる。
【００４３】また、プロセッシングエレメント３４
３1 ，３４３2 は、必要に応じて、メインメモリ２０に
書き込むデータをＦＩＦＯ回路３４４1 ，３４４4 に出
力すると共に、メインメモリ２０から読み出したデータ
をＦＩＦＯ回路３４４1 ，３４４2 から入力する。すな
わち、プロセッシングエレメント３４３1 ，３４３
4 は、メインメモリ２０から読み出された処理に必要な
データを入力すると共に、処理の結果であるデータをメ
インメモリ２０に書き込むために当該データをＦＩＦＯ
回路３４４1 ，３４４4 に出力する。
【００４４】プロセッシングエレメント３４３3 は、プ
ロセッシングエレメント３４３1 ，３４３2 とは異な
り、システムＩ／Ｆ回路２４６には接続されていない。
プロセッシングエレメント３４３3 は、ＦＩＦＯ回路３
４４2 ，３４４3 およびメインメモリ２０との間でデー
タをリアルタイムあるいは非リアルタイム（シーケンシ
ャル）に入出力しながら、当該データをリアルタイムあ
るいは非リアルタイムに処理する。
【００４５】なお、プロセッシングエレメント３４３1
〜３４３3 としては、例えば、高度なインテリジェント
機能を有するＣＰＵやＤＳＰなどが用いられる。また、
プロセッシングエレメント３４３1 〜３４３3 の処理能
力および構成は、相互に同じでも良いし、異なっていて
もよい。
【００４６】ＦＩＦＯ回路３４４1 〜３４４4 は、図９
に示すように、６４ビットのバッファ幅を有し、メイン
メモリ２０へのデータ転送の単位である１０２４（６４
×１６）ビット分のデータの整数（正の整数）倍、好ま
しくは２倍以上の記憶容量を有している。なお、ＦＩＦ
Ｏ回路３４４1 〜３４４4 のバッファ幅は、プロセッシ
ングエレメント３４３1 〜３４３3 が扱うデータの単位
の幅には依存しない。
【００４７】また、ＦＩＦＯ回路３４４1 ，３４４3 か
ら内部バス３４７へのデータの読み出し、内部バス３４
７からＦＩＦＯ回路３４４2 ，３４４4 へのデータの書
き込みは、メインメモリ２０へのデータ転送の単位であ
る１０２４ビット分のデータを単位として行われる。
【００４８】また、ＦＩＦＯ回路３４４1 ，３４４
3 は、それぞれ内部バス制御回路３４２からの読み出し
指示信号Ｓ３６５1 ，Ｓ３６５3 によって制御されるタ
イミングで、プロセッシングエレメント３４３1 ，３４
３3 から入力した６４ビットのデータＳ３６４1 ，Ｓ３
６４3 を入力順で内部バス３４７に出力する。
【００４９】また、ＦＩＦＯ回路３４４2 ，３４４
4 は、それぞれ内部バス制御回路３４２からの書き込み
指示信号Ｓ３６５2 ，Ｓ３６５4 によって制御されるタ
イミングで、内部バス３４７から入力した６４ビットの
データＳ３６７2 ，Ｓ３６７4 を入力順で、それぞれプ
ロセッシングエレメント３４３3 ，３４３2 に出力す
る。
【００５０】図１０は、ＦＩＦＯ回路３４４1 の構成を
説明するための図である。図１０に示すように、ＦＩＦ
Ｏ回路３４４1 は、記憶部３５０1 、アドレスデコーダ
３５１1 およびＦＩＦＯ制御回路３５２1 を有する。こ
こで、記憶部３５０1 が本発明の第１の記憶部に対応
し、ＦＩＦＯ制御回路３５２1 が本発明の制御部に対応
している。記憶部３５０1 は、例えば、６４ビットデー
タ幅のラインを６４行持っている。プロセッシングエレ
メント３４３1 から記憶部３５０1 には、プロセッシン
グエレメント３４３1 のリアルタイム処理に応じて例え
ば単位時間当たりに一定のデータ量のデータＳ３６４1
が書き込まれる。記憶部３５０1 から内部バス３４７へ
のデータの読み出しは、１０２４ビット（１６ライン）
単位で行われる。すなわち、１回のデータ転送イベント
で１６ライン分だけ、記憶部３５０1 の残量（データ未
記憶領域のデータ量）が増加する。一方、プロセッシン
グエレメント３４３1 が、記憶部３５０1 に対してアク
セスするデータの単位は、内部バス３４７の動作とは無
関係であり、例えば、数ビットおよび数百ビットなどで
ある。
【００５１】なお、本実施形態では、ＦＩＦＯ回路３４
４1 〜３４４4 の残量は、プロセッシングエレメント３
４３1 〜３４３3 がリアルタイム処理を行う場合を想定
して、プロセッシングエレメント３４３1 ，３４３3 か
らデータを入力するＦＩＦＯ回路３４４1 ，３４４3 に
ついては記憶部内のデータが記憶されていない未記憶領
域の容量を示し、プロセッシングエレメント３４３3 ，
３４３2 にデータを出力するＦＩＦＯ回路３４４2 ，３
４４2 については記憶部内のデータが既にされている記
憶領域の容量を示す。
【００５２】ＦＩＦＯ制御回路３５２1 は、図１０に示
すように、書込ポインタ制御回路３６０1 、読出ポイン
タ制御回路３６１1 および残量増減検出回路３６２1 を
有する。書込ポインタ制御回路３６０1 は、信号線３６
３1 を介してプロセッシングエレメント３４３1 から入
力した書き込み指示信号Ｓ３６３1 に基づいて、データ
線３６４1 を介してプロセッシングエレメント３４３1
から入力したデータＳ３６４1 を記憶部３５０1 に書き
込む際に用いる書込ポインタＳ３６０1 を生成し、これ
を残量増減検出回路３６２1 に出力する。読出ポインタ
制御回路３６１1 は、信号線３６５1 を介して内部バス
制御回路３４２から入力した読み出し指示信号Ｓ３６５
1 に基づいて、記憶部３５０1 からデータＳ３６７1 を
読み出す際に用いる読出ポインタＳ３６１1 を生成し、
これを残量増減検出回路３６２1 に出力する。
【００５３】アドレスデコーダ３５１1 は、書込ポイン
タ制御回路３６０1 が生成した書込ポインタに基づいて
書込アドレスを生成する。データ線３６４1 を介してプ
ロセッシングエレメント３１４1 から入力したしたデー
タＳ３６４1 は、記憶部３５０1 内の当該生成したアド
レスに書き込まれる。また、アドレスデコーダ３５１1
は、読出ポインタ制御回路３６１1 が生成した読出ポイ
ンタに基づいて読出アドレスを生成する。記憶部３５０
1 内の当該読出アドレスから読み出されたデータＳ３６
７1 は内部バス３４７に出力される。
【００５４】残量増減検出回路３６２1 は、記憶部３５
０1 の全記憶領域を図１１に示すように１６分割して、
記憶部３５０1 の残量（未記憶領域の記憶容量）を監視
する。残量増減検出回路３６２1 は、記憶部３５０1 の
残量（未記憶領域の記憶容量）が記憶部３５０1 の記憶
容量の５／１６以下であることを条件に、当該記憶容量
の１／１６分のデータ量がプロセッシングエレメント３
４３1 から記憶部３５０1 に書き込まれたタイミングで
１個のパルスを発生する残量減少通知信号Ｓ３６６1 ＿
ｄｅｃ（本発明の第２の通知信号）を生成し、これを信
号線３６６1 を介して内部バス制御回路３４２に出力す
る。すなわち、プロセッシングエレメント３４３1 から
記憶部３５０1 へのデータＳ３６４1 の書き込みによっ
て、記憶部３５０1 の残量が、記憶部３５０1 の記憶容
量の１／１６（第１の所定量）だけ減少する度に１個の
パルスが残量減少通知信号Ｓ３６６1 ＿ｄｅｃに発生す
る。具体的には、残量増減検出回路３６２1 は、書込ポ
インタＳ３６０1 を監視し、書込ポインタＳ３６０1 に
応じて指し示されるアドレスが記憶部３５０1 の全記憶
領域のアドレス空間内に割り当てられた全アドレスの１
／１６だけ増加する度に１個のパルスを発生する残量減
少通知信号Ｓ３６６1 ＿ｄｅｃを生成する。
【００５５】残量検出回路３６２1 は、記憶部３５０1
の残量（未記憶領域の記憶容量）が記憶部３５０1 の記
憶容量の５／１６（第２の所定量）以下であることを条
件に、当該記憶容量の１／１６分のデータ量が記憶部３
５０1 から内部バス３４７に読み出されたタイミングで
１個のパルスを発生する残量増加通知信号Ｓ３６６1＿
ｉｎｃ（本発明の第１の通知信号）を生成し、これを信
号線３６６1 を介して内部バス制御回路３４２に出力す
る。すなわち、記憶部３５０1 から内部バス３４７への
データＳ３６７1 の読み出しによって、記憶部３５０1
の残量（未記憶領域の記憶容量）が、記憶部３５０1 の
記憶容量の１／１６（第１の所定量）だけ増加する度に
１個のパルスが残量増加通知信号Ｓ３６６1 ＿ｉｎｃに
発生する。具体的には、残量増減検出回路３６２1 は、
読出ポインタＳ３６１1 を監視し、読出ポインタＳ３６
１1 に応じて指し示されるアドレスが記憶部３５０1 の
全記憶領域のアドレス空間内に割り当てられた全アドレ
スの１／１６だけ増加する度に１個のパルスを発生する
残量増加通知信号Ｓ３６６1 ＿ｉｎｃを生成する。
【００５６】また、残量増減検出回路３６２1 は、記憶
部３５０1 の残量（未記憶領域の記憶容量）が記憶部３
５０1 の記憶容量の５／１６以下である場合には例えば
論理値「０」を示し、残量が記憶部３５０1 の記憶容量
の５／１６を越える場合には例えば論理値「１」を示す
オーバ通知信号Ｓ３６６1 ＿ｐｓｅｔ（本発明の第３の
通知信号）を生成し、これを内部バス制御回路３４２に
出力する。
【００５７】なお、ここでは、残量増減検出回路３６２
1 において、記憶部３５０1 の記憶領域を１６分割して
残量を監視する場合を例示したが、ｍを２以上の整数と
した場合に、当該記憶領域を２m 等分して監視してもよ
い。また、信号線３６６1 は、残量減少通知信号Ｓ３６
６1 ＿ｄｅｃを伝送するための信号線と、残量増加通知
信号Ｓ３６６1 ＿ｉｎｃを伝送するための信号線と、オ
ーバ通知信号Ｓ３６６1 ＿ｐｓｅｔを伝送するための信
号線との合計３本の信号線から構成される。記憶部１５
０1 は、例えば、図１１に示すように、６４ビットのラ
インを１２８本持ち、８１９２ビットの記憶容量を有し
ている。記憶部１５０1 は、例えば、各ラインが各々１
６本のレジスタから構成される４個のモジュールによっ
て構成されていてもよいし、各ラインが６４本のレジス
タによって構成されていてもよい。
【００５８】図１２は、ＦＩＦＯ回路３４４2 の構成を
説明するための図である。図１２に示すように、ＦＩＦ
Ｏ回路３４４2 は、記憶部３５０2 、アドレスデコーダ
３５１2 およびＦＩＦＯ制御回路３５２2 を有する。こ
こで、記憶部３５０2 が本発明の第１の記憶部に対応
し、ＦＩＦＯ制御回路３５２2 が本発明の制御部に対応
している。記憶部３５０2 およびアドレスデコーダ３５
１2 は、基本的に、前述したＦＩＦＯ回路３４４1 の記
憶部３５０1 およびアドレスデコーダ３５１1 とそれぞ
れ同じである。ＦＩＦＯ制御回路３５２2 は、図１２に
示すように、書込ポインタ制御回路３６０2 、読出ポイ
ンタ制御回路３６１2 および残量増減検出回路３６２2
を有する。書込ポインタ制御回路３６０2 は、信号線３
６５2 を介して内部バス制御回路３４２から入力した書
き込み指示信号Ｓ３６３2 に基づいて、データ線３６７
2を介して内部バス３４７から入力したデータＳ３６７
2 を記憶部３５０2 に書き込む際に用いる書込ポインタ
Ｓ３６０2 を生成し、これを残量増減検出回路３６２2
に出力する。読出ポインタ制御回路３６１2 は、信号線
３６３2 を介してプロセッシングエレメント３４３3 か
ら入力した読み出し指示信号Ｓ３６３2 に基づいて、記
憶部３５０2 からデータＳ３６４2 を読み出す際に用い
る読出ポインタＳ３６１2 を生成し、これを残量増減検
出回路３６２2 に出力する。
【００５９】残量増減検出回路３６２2 は、記憶部３５
０2 の全記憶領域を図１１に示すように１６分割して、
記憶部３５０2 の残量（データが既に記憶されている記
憶領域の記憶容量）を監視する。残量増減検出回路３６
２2 は、記憶部３５０2 の残量が記憶部３５０2 の記憶
容量の５／１６以下であることを条件に、当該記憶容量
の１／１６分のデータ量が内部バス３４７から記憶部３
５０2 に書き込まれたタイミングで１個のパルスを発生
する残量増加通知信号Ｓ３６６2 ＿ｄｅｃを生成し、こ
れを信号線３６６2 を介して内部バス制御回路３４２に
出力する。すなわち、内部バス３４７から記憶部３５０
2 へのデータＳ３６７2 の書き込みによって、記憶部３
５０2 の残量（データが既に記憶されている記憶領域の
記憶容量）が、記憶部３５０2 の記憶容量の１／１６だ
け増加する度に１個のパルスが残量増加通知信号Ｓ３６
６2＿ｉｎｃに発生する。具体的には、残量増減検出回
路３６２2 は、書込ポインタＳ３６０2 を監視し、書込
ポインタＳ３６０2 に応じて指し示されるアドレスが記
憶部３５０2 の全記憶領域のアドレス空間内に割り当て
られた全アドレスの１／１６だけ増加する度に１個のパ
ルスを発生する残量増加通知信号Ｓ３６６2 ＿ｉｎｃを
生成する。
【００６０】残量増減検出回路３６２2 は、記憶部３５
０2 の残量が記憶部３５０2 の記憶容量の５／１６以下
であることを条件に、当該記憶容量の１／１６分のデー
タ量が記憶部３５０2 からプロセッシングエレメント３
４３2 に読み出されたタイミングで１個のパルスを発生
する残量減少通知信号Ｓ３６６2 ＿ｄｅｃを生成し、こ
れを信号線３６６2 を介して内部バス制御回路３４２に
出力する。すなわち、記憶部３５０2 からプロセッシン
グエレメント３４３3 へのデータＳ３６４2 の読み出し
によって、記憶部３５０2 の残量（データが既に記憶さ
れている記憶領域の記憶容量）が、記憶部３５０2 の記
憶容量の１／１６だけ減少する度に１個のパルスが残量
減少通知信号Ｓ３６６2 ＿ｄｅｃに発生する。具体的に
は、残量増減検出回路３６２2 は、読出ポインタＳ３６
１2 を監視し、読出ポインタＳ３６１2 に応じて指し示
されるアドレスが記憶部３５０2 の全記憶領域のアドレ
ス空間内に割り当てられた全アドレスの１／１６だけ増
加する度に１個のパルスを発生する残量増加通知信号Ｓ
３６６2 ＿ｄｅｃを生成する。また、残量検出回路３６
２2 は、記憶部３５０2 の残量（未記憶領域の記憶容
量）が記憶部３５０2 の記憶容量の５／１６以下である
場合には例えば論理値「０」を示し、残量が記憶部３５
０2 の記憶容量の５／１６を越える場合には例えば論理
値「１」を示すオーバ通知信号Ｓ３６６2 ＿ｐｓｅｔを
生成し、これを内部バス制御回路３４２に出力する。
【００６１】図１３は、ＦＩＦＯ回路３４４3 の構成を
説明するための図である。図１３に示すように、ＦＩＦ
Ｏ回路３４４3 は、記憶部３５０3 、アドレスデコーダ
３５１3 およびＦＩＦＯ制御回路３５２3 を有する。こ
こで、アドレスデコーダ３５１3 は、図１０に示すアド
レスデコーダ３５１1 と同じである。また、記憶部３５
０3 およびＦＩＦＯ制御回路３５２3 は、プロセッシン
グエレメント３４３3 からデータＳ３６４3 および書き
込み指示信号Ｓ３６３3 を入力して処理を行う点を除い
て、図１０に示す記憶部３５０1 およびＦＩＦＯ制御回
路３５２1 と同じである。
【００６２】図１４は、ＦＩＦＯ回路３４４4 の構成を
説明するための図である。図１４に示すように、ＦＩＦ
Ｏ回路３４４4 は、記憶部３５０4 、アドレスデコーダ
３５１4 およびＦＩＦＯ制御回路３５２4 を有する。こ
こで、アドレスデコーダ３５１4 は、図１２に示すアド
レスデコーダ３５１2 と同じである。また、記憶部３５
０4 およびＦＩＦＯ制御回路３５２4 は、プロセッシン
グエレメント３４３2 にデータＳ３６４4 を出力し、プ
ロセッシングエレメント３４３2 から読み出し指示信号
Ｓ３６３4 を入力して処理を行う点を除いて、図１２に
示す記憶部３５０2 およびＦＩＦＯ制御回路３５２2 と
同じである。
【００６３】図１５は、図７，図８，図１０〜図１４に
示す内部バス制御回路３４２を説明するための図である
内部バス制御回路３４２は、内部バス３４７のアービト
レーションを行う。具体的には、内部バス制御回路３４
２は、ＦＩＦＯ回路３４４1 〜３４４4 による内部バス
３４７に対してのデータの入出力を制御する。また、内
部バス制御回路３４２は、メモリ制御回路３４１に制御
信号Ｓ３４２ａを出力して、メインメモリ２０による内
部バス３４７に対してのデータの入出力を制御する。な
お、内部バス制御回路３４２は、バス使用要求が複数発
生した場合に対処するために、当該バス使用要求を順次
処理するための順序回路を用いて、待ち行列を作成して
バスアービトレーションを行う。
【００６４】図１５に示すように、内部バス制御回路３
４２は、６ビットのシフトレジスタ３８０1 〜３８
０4 、閾値設定レジスタ３８１および比較判定回路３８
２を有する。ここで、シフトレジスタ３８０1 〜３８０
4 が本発明の第２の記憶部に対応し、比較判定回路３８
２が本発明の判定部に対応している。また、本実施形態
では、本発明の第１の方向はＭＳＢの方向を示し、第２
の方向はＬＳＢの方向を示す。また、第１の論理値は論
理値「１」を示し、第２の論理値は論理値「０」を示
す。図１６は、シフトレジスタ３８０1 を説明するため
の図である。図１６に示すように、シフトレジスタ３８
０1 は、６ビットのデータを記憶し、端子ｐｓｅｔ，ｉ
ｎｃ，ｄｅｃ，ｒｅｓｅｔ，ｓｅｔ，ｏｕｔを有する。
端子ｐｓｅｔ，ｉｎｃおよびｄｅｃには、それぞれ図１
０に示す残量増減検出回路３６２1 からのオーバ通知信
号Ｓ３６６1 ＿ｐｓｅｔ、残量増加通知信号Ｓ３６６1
＿ｉｎｃおよび残量減少通知信号Ｓ３６６1 ＿ｄｅｃが
入力される。また、端子ｒｅｓｅｔおよびｓｅｔには、
図１５中３４２内部バス制御回路に明示しないその他の
回路からのリセット信号Ｓ＿ｒｅｓｔおよびセット信号
Ｓ＿ｓｅｔが入力される。
【００６５】シフトレジスタ３８０1 は、オーバ通知信
号Ｓ３６６1 ＿ｐｓｅｔが論理値「０」を示す場合に、
残量増加通知信号Ｓ３６６1 ＿ｉｎｃにパルスが生じた
ことを検出したタイミングで、記憶データをＬＳＢ(Lea
st Significant Bit) からＭＳＢ(Most Significant Bi
t)に向けて（第１の方向に向けて）１ビットだけシフト
し、ＬＳＢ（第２の方向の最端ビット）に新たな値とし
て論理値「１」を設定する。また、シフトレジスタ３８
０1 は、オーバ通知信号Ｓ３６６1 ＿ｐｓｅｔが論理値
「０」を示す場合に、残量減少通知信号Ｓ３６６1 ＿ｄ
ｅｃにパルスが発生したことを検出したタイミングで、
記憶データをＭＳＢからＬＳＢに向けて（第２の方向に
向けて）１ビットだけシフトし、ＭＳＢ（第１の方向の
最端ビット）に新たな値として論理値「０」を設定す
る。
【００６６】また、シフトレジスタ３８０1 は、オーバ
通知信号Ｓ３６６1 ＿ｐｓｅｔが論理値「１」を示す場
合に、残量増加通知信号Ｓ３６６1 ＿ｉｎｃおよび残量
減少通知信号Ｓ３６６1 ＿ｄｅｃにパルスが生じても、
記憶データをシフトしない、すなわち記憶データを保持
する。
【００６７】シフトレジスタ３８０1 は、リセット信号
Ｓ＿ｒｅｓｔにパルスが発生したことを検出すると、記
憶データの全ビットを「０」に設定する。シフトレジス
タ３８０1 は、セット信号Ｓ＿ｓｅｔにパルスが発生し
たことを検出すると、記憶データの全ビットを「１」に
設定する。
【００６８】シフトレジスタ３８０1 は、６ビットの記
憶データＳ３８０1 を、図１５に示す比較判定回路３８
２に出力する。
【００６９】以下、シフトレジスタ３８０1 の動作例に
ついて説明する。図１７は、シフトレジスタ３８０1 の
動作例を説明するための図である。図１７（Ａ）に示す
ように、シフトレジスタ３８０1 には、ある任意の時刻
の状態として、記憶データＳ３８０1 は「０００１１
１」を示している。
【００７０】次に、残量増加通知信号Ｓ３６６1 ＿ｉｎ
ｃにパルスが発生すると、すなわち記憶部３５０1 から
内部バス３４７へのデータＳ３６７1 の読み出しによっ
て、記憶部３５０1 の残量（未記憶領域の記憶容量）が
記憶部３５０1 の記憶容量の１／８だけ増加すると、図
１７（Ｂ）に示すようにシフトレジスタ３８０1 の記憶
データがＭＳＢに向けて１ビットだけシフトしてＬＳＢ
に論理値「１」が設定される。これにより、記憶データ
Ｓ３８０1 は「００１１１１」を示すようになる。
【００７１】次に、残量増加通知信号Ｓ３６６1 ＿ｉｎ
ｃにパルスが再び発生すると、図１７（Ｃ）に示すよう
にシフトレジスタ３８０1 の記憶データがＭＳＢに向け
て１ビットだけシフトしてＬＳＢに論理値「１」が設定
される。これにより、記憶データＳ３８０1 は「０１１
１１１」を示すようになる。
【００７２】次に、残量増加通知信号Ｓ３６６1 ＿ｉｎ
ｃにパルスが再び発生すると、図１７（Ｄ）に示すよう
にシフトレジスタ３８０1 の記憶データがＭＳＢに向け
て１ビットだけシフトしてＬＳＢに論理値「１」が設定
される。これにより、記憶データＳ３８０1 は「１１１
１１１」を示すようになる。
【００７３】次に、残量増加通知信号Ｓ３６６1 ＿ｉｎ
ｃにパルスが再び発生すると、この場合にはオーバ通知
信号Ｓ３６６1 ＿ｐｓｅｔが論理値「１」を示している
ため、シフトレジスタ３８０1 は、図１７（Ｄ）に示す
記憶データを保持する。すなわち、マルチプロセッサシ
ステム３００では、図７に示すＦＩＦＯ回路３４４1 ，
３４４2 ，３４４4 の記憶領域の残量が例えば図１９に
示すように記憶容量の５／１６を越える場合に、ＦＩＦ
Ｏ回路３４４1 〜３４４4 にそれぞれ対応する図１５に
示すシフトレジスタ３８０1 ，３８０2 ，３８０4 の記
憶データＳ３８０1 ，Ｓ３８０2 ，Ｓ３８０4 は共に
「１１１１１１」となる。
【００７４】以上、シフトレジスタ３８０1 について説
明したが、シフトレジスタ３８０2〜３８０4 は、それ
ぞれＦＩＦＯ回路３４４2 〜３４４4 から入力した残量
増加通知信号Ｓ３６６2 ＿ｉｎｃ〜Ｓ３６６4 ＿ｉｎ
ｃ、残量減少通知信号Ｓ３６６2 ＿ｄｅｃ〜Ｓ３６６4
＿ｄｅｃおよびオーバ通知信号Ｓ３６６2 ＿ｐｓｅｔ〜
Ｓ３６６4 ＿ｐｓｅｔに基づいて処理を行う点を除い
て、シフトレジスタ３８０1 と同じである。シフトレジ
スタ３８０2 〜３８０4 は、記憶データＳ３８０2 〜Ｓ
３８０4 を比較判定回路３８２に出力する。
【００７５】閾値設定レジスタ３８１は、例えば「４」
を示す閾値データＳ３８１を記憶している。
【００７６】比較判定回路３８２は、シフトレジスタ３
８０1 〜３８０4 から入力した記憶データＳ３８０1 〜
Ｓ３８０4 のうち、閾値データＳ３８１が示す「４」に
対応する４ビット目以下のビットに論理値「０」を持つ
記憶データＳ３８０1 〜Ｓ３８０4 の中で、最もＬＳＢ
に近いビットに論理値「０」を持つ記憶データＳ３８０
1 〜Ｓ３８０4 を検索し、当該検索した記憶データＳ３
８０1 〜Ｓ３８０4 を出力したシフトレジスタ３８０1
〜３８０4 に対応するＦＩＦＯ回路３４４1 〜３４４4
を次に制御を行う対象として決定する。このとき、比較
判定回路３８２において、前記検索によって得られた記
憶データＳ３８０1 〜Ｓ３８０4 が複数存在する場合に
は、優先順位が最も高いＦＩＦＯ回路３４４1 〜３４４
4 を次に制御を行う対象として決定する。本実施形態で
は、例えば、ＦＩＦＯ回路３４４1 〜３４４4 に向けて
順に高くなるように優先順位が決められている。
【００７７】比較判定回路３８２は、ＦＩＦＯ回路３４
４1 ，３４４3 を、次に制御を行う対象として決定した
場合には、読み出し指示信号Ｓ３６５1 ，Ｓ３６５3 を
それぞれＦＩＦＯ回路３４４1 ，３４４3 に出力する。
比較判定回路３８２は、ＦＩＦＯ回路３４４2 ，３４４
4 を、次に制御を行う対象として決定した場合には、書
き込み指示信号Ｓ３６５2 ，Ｓ３６５4 をそれぞれＦＩ
ＦＯ回路３４４2 ，３４４4 に出力する。
【００７８】図１９は、比較判定回路３８２の処理を示
すフローチャートである。 ステップＳ１：比較判定回路３８２は、検出の対象とす
るビットを示すデータＮｃを初期値「０」に設定する。
すなわち、記憶データＳ３８０1 〜Ｓ３８０4の０ビッ
ト（ＬＳＢ）から、論理値「０」のビットを検索する準
備をするためのものである。
【００７９】ステップＳ２：比較判定回路３８２は、記
憶データＳ３８０1 〜Ｓ３８０4 のデータＮｃが示すビ
ットが論理値「１」であるか否かを判断する。
【００８０】ステップＳ３：比較判定回路３８２は、ス
テップＳ２の判断において、記憶データＳ３８０1 〜Ｓ
３８０4 のデータＮｃが示すビットが全て論理値「１」
であるか否かを判断し、全て論理値「１」であると判断
した場合にはステップＳ５の処理を実行し、そうでない
場合にはステップＳ４の処理を実行する。
【００８１】ステップＳ４：比較判定回路３８２は、ス
テップＳ３において、データＮｃが示すビットが論理値
「０」であると判断した記憶データＳ３８０1 〜Ｓ３８
０4に対応するＦＩＦＯ回路３４４1 〜３４４4 を次の
制御の対象として決定する。このとき、比較判定回路３
８２は、データＮｃが示すビットが論理値「０」である
と判断した記憶データＳ３８０1 〜Ｓ３８０4 が２以上
存在する場合には、前述した優先順位に基づいて、最も
優先順位の高い１個のＦＩＦＯ回路３４４1〜３４４4
を次の制御の対象として決定する。
【００８２】ステップＳ５：比較判定回路３８２は、デ
ータＮｃに「１」を加算する。
【００８３】ステップＳ６：比較判定回路３８２は、デ
ータＮｃが、閾値データＳ３８１が示す「４」以下であ
るか否かを判断し、「４」以下であると判断した場合に
はステップＳ２の処理を実行し、そうでない場合には処
理を終了する。
【００８４】メモリＩ／Ｆ回路３４５は、外部端子３４
５ａを有し、外部端子３４５ａには内部バス３４８を介
してメモリ制御回路３４１が接続されていると共に、メ
インメモリ２０が接続されている。
【００８５】システムＩ／Ｆ回路１４６は、外部端子２
４６ａ1 ，２４６ａ2 を有し、外部端子２４６ａ1 ，２
４６ａ2 はそれぞれプロセッシングエレメント３４
３1 ，３４３2 に接続されている。
【００８６】以下、図７に示すマルチプロセッサシステ
ム４００の動作例について説明する。画像データ処理回
路２１1 からのデータが、外部端子２４６ａ1 を介して
リアルタイムにプロセッシングエレメント３４３1 に入
力され、当該データに基づいてプロセッシングエレメン
ト３４３1 において所定の処理がリアルタイムに行われ
る。そして、プロセッシングエレメント３４３1 の処理
結果であるデータＳ３６４1 がＦＩＦＯ回路３４４1 に
リアルタイムに書き込まれる。また、プロセッシングエ
レメント３４３3 において、ＦＩＦＯ回路３４４2 から
入力したデータＳ３６４2 に基づいて所定の処理が行わ
れ、その処理結果のデータＳ３６４3 がＦＩＦＯ回路３
４４3 に書き込まれる。、また、プロセッシングエレメ
ント３４３2 において、ＦＩＦＯ回路３４４4からのデ
ータＳ３６４4 に基づいて処理の処理がリアルタイムに
行われ、その処理結果のデータが、外部端子２４６ａ2
を介してリアルタイムに画像データ処理回路２１2 に出
力される。上述したプロセッシングエレメント３４３1
〜３４３3 の処理は並行して行われ、当該処理中に、Ｆ
ＩＦＯ回路３４４1 〜３４４4 から内部バス制御回路３
４２に、記憶部３５０1 〜３５０4 の残量の増減に応じ
た残量増加通知信号Ｓ３６６1 ＿ｉｎｃ〜Ｓ３６６4 ＿
ｉｎｃ、残量減少通知信号Ｓ３６６1 ＿ｄｅｃ〜Ｓ３６
６4 ＿ｄｅｃおよびオーバ通知信号Ｓ３６６1 ＿ｐｓｅ
ｔ〜Ｓ３６６4 ＿ｐｓｅｔが出力される。
【００８７】次に、図１５に示す内部バス制御回路３４
２のシフトレジスタ３８０1 〜３８０4 に、残量増加通
知信号Ｓ３６６1 ＿ｉｎｃ〜Ｓ３６６4 ＿ｉｎｃ、残量
減少通知信号Ｓ３６６1 ＿ｄｅｃ〜Ｓ３６６4 ＿ｄｅｃ
およびオーバ通知信号Ｓ３６６1 ＿ｐｓｅｔ〜Ｓ３６６
4 ＿ｐｓｅｔに応じた記憶データＳ３８０1 〜Ｓ３８０
4 が記憶され、これらが比較判定回路３８２に出力され
る。
【００８８】次に、比較判定回路３８２において、図１
９に示す手順に従って処理が行われ、次に制御の対象と
するＦＩＦＯ回路３４４1 〜３４４4 が決定される。そ
して、ＦＩＦＯ回路３４４1 ，３４４3 が制御の対象と
して決定された場合には、内部バス制御回路３４２から
ＦＩＦＯ回路３４４1 ，３４４3 に読み出し指示信号Ｓ
３６５1 ，Ｓ３６５3 が出力され、ＦＩＦＯ回路３４４
1 ，３４４３から内部バス３４７にデータが読み出され
る。当該読み出されたデータは、他のＦＩＦＯ回路３４
４１ 〜３４４4 に書き込まれたり、外部端子１４５ａ
を介してメインメモリ２０に書き込まれる。また、ＦＩ
ＦＯ回路３４４2 ，３４４4 が制御の対象として決定さ
れた場合には、それぞれＦＩＦＯ回路３４４2 ，３４４
4 に書き込み指示信号Ｓ３６５2 ，Ｓ３６５4 が出力さ
れ、他のＦＩＦＯ回路３４４1 〜３４４4 あるいはメイ
ンメモリ２０から内部バス３４７に出力されたデータ
が、ＦＩＦＯ回路３４４2 ，３４４4 に書き込まれる。
【００８９】以上説明したように、マルチプロセッサシ
ステム４００によれば、上述したように内部バス制御回
路３４２において、ＦＩＦＯ回路３４４1 〜３４４4 の
うち残量が閾値以下のものの中で最も残量が少ないもの
を優先的に制御の対象とできる。その結果、プロセッシ
ングエレメント３４３1 ，３４３2 のリアルタイム処理
が破綻することを効果的に回避できる。また、マルチプ
ロセッサシステム４００によれば、内部バス制御回路３
４２において次に制御対象とするＦＩＦＯ回路３４４1
〜３４４4 を決定する際に、前述した第２の背景技術の
ように重み付けを行う乗算回路や、重み付けデータを記
憶するレジスタあるいはＲＯＭなどを設ける必要がな
く、小規模化を図れる。また、マルチプロセッサシステ
ム４００では、ＦＩＦＯ回路３４４1 〜３４４4 から比
較判定回路３８２には、残量増加通知信号Ｓ３６６1 ＿
ｉｎｃ〜Ｓ３６６4 ＿ｉｎｃおよび残量減少通知信号Ｓ
３６６1 ＿ｄｅｃ〜Ｓ３６６4 ＿ｄｅｃの他にオーバ通
知信号Ｓ３６６1 ＿ｐｓｅｔ〜Ｓ３６６4 ＿ｐｓｅｔを
伝送することから、図１５に示すシフトレジスタ３８０
1 〜３８０4 として図１６に示すように６ビットの記憶
データ持つものを用いても、比較判定回路３８２におい
て次に制御を行うＦＩＦＯ回路３４４1 〜３４４4 を適
切に決定でき、小規模化を図れる。すなわち、マルチプ
ロセッサシステム２００では、内部バス制御回路３４２
の比較判定回路３８２が次に制御を行う対象とするＦＩ
ＦＯ回路３４４1 〜３４４4 を決定する上で重要性の低
い情報を削除することで、シフトレジスタ３８０１〜３
８０４ のビット数を削減して小規模化を図っている。
【００９０】本発明は上述した実施形態には限定されな
い。本発明は、プロセッシングエレメントの数および接
続形態は上述したものには限定されない。また、上述し
た実施形態では、マルチプロセッサシステムを、リアル
タイム処理を行う画像データ処理回路に接続した場合を
例示したが、その他のリアルタイム処理を行う回路に接
続してもよい。
【００９１】また、上述した実施形態では、マルチプロ
セッサシステム３００，４００を、画像処理の分野に適
用した場合を例示したが、本発明は、ＦＡ(Factory Aut
omation)、ＮＣ(Numerical Control) 、放送および通信
などの分野に適用してもよい。
【００９２】また、本発明では、図１５に示すシフトレ
ジスタ３８０1 〜３８０4 において、例えば、初期状態
として「１１１１」を記憶し、オーバ通知信号Ｓ３６６
1 ＿ｐｓｅｔ〜Ｓ３６６4 ＿ｐｓｅｔが論理値「０」で
あることを条件に、残量増加通知信号Ｓ３６６1 ＿ｉｎ
ｃ〜Ｓ３６６4 ＿ｉｎｃにパルスが発生したときに、記
憶データをＭＳＢにシフトしてＬＳＢに「０」を設定
し、残量減少通知信号Ｓ３６６1 ＿ｄｅｃ〜Ｓ３６６4
＿ｄｅｃにパルスが発生したときに、記憶データをＬＳ
ＢにシフトしてＭＳＢに「１」を設定するようにしても
よい。この場合には、比較判定回路３８２において、Ｌ
ＳＢから最も近い位置に論理値「１」を持つ記憶データ
に対応するＦＩＦＯ回路３４４1 〜３４４4 を次の制御
の対象として決定する。
【００９３】また、本発明では、上述した場合と、シフ
トレジスタ３８０1 〜３８０4 のシフト方向を逆にし
て、ＭＳＢ側から第２の論理値を示すビットを検索する
ようにしてもよい。
【００９４】また、上述した実施形態では、シフトレジ
スタ３８０1 〜３８０4 の記憶データのシフトを、オー
バ通知信号Ｓ３６６1 ＿ｐｓｅｔ〜Ｓ３６６4 ＿ｐｓｅ
ｔが論理値「０」であることを条件に行ったが、論理値
「１」であることを条件に行うようにしてもよい。
【００９５】また、上述した実施形態では、図１１に示
すようにＦＩＦＯ回路３４４1 〜３４４4 の記憶領域を
１６分割して残量を監視したが、残量を監視する単位は
任意である。この場合に、例えば、ＦＩＦＯ回路３４４
1 〜３４４4 の記憶容量を各々Ｌで示される記憶容量か
らなるＭ（Ｍは２以上の整数）個の記憶容量に分割して
残量を管理した場合に、残量検出回路３６２1 〜３６２
4 は残量がＬ×Ｎ（Ｎは２以上の整数）を越えたか否か
を示すオーバ通知信号Ｓ３６６1 ＿ｐｓｅｔ〜Ｓ３６６
4 ＿ｐｓｅｔを生成する。この場合に、内部バス制御回
路３４２のシフトレジスタ３８０1 〜３８０4 は、「Ｎ
＋１≦Ｓ＜Ｍ」とすると、Ｓビットからなる記憶データ
Ｓ３８０1 〜Ｓ３８０4 を記憶する。すなわち、上述し
た実施形態では、Ｍ＝１６、Ｎ＝４、Ｓ＝６の場合を例
示しているが、これらの値は上述した条件の範囲で任意
に変更可能である。
【００９６】
【発明の効果】以上説明したように、本発明のデータ処
理装置によれば、記憶回路と制御回路との間で伝送され
る信号の数を少なくでき、小規模な装置構成を実現でき
る。また、本発明のデータ処理装置によれば、残量を示
すデータについて、重み付けを乗算することは行わない
ため、乗算器、および重み付け係数を記憶する記憶部が
不要となり、小規模かつ低価格な装置構成を実現でき
る。
【図面の簡単な説明】
【図１】図１は、本発明の背景技術のマルチプロセッサ
システムの構成図である。
【図２】図２は、図１に示すＦＩＦＯ回路の残量イメー
ジを説明するための図である。
【図３】図３は、図１に示す内部バス制御回路を説明す
るための図である。
【図４】図４は、図３に示すシフトレジスタを説明する
ための図である。
【図５】図５は、図４に示すシフトレジスタの動作を説
明するための図である。
【図６】図６は、図１に示すＦＩＦＯ回路の残量イメー
ジの一例を説明するための図である。
【図７】図７は、本発明の実施形態のマルチプロセッサ
システムの構成図である。
【図８】図８は、図７に示すマルチプロセッサシステム
のリアルタイム処理系と非リアルタイム処理系とを説明
するための図である。
【図９】図９は、図７に示すＦＩＦＯ回路およびメイン
メモリの記憶領域を説明するための図である。
【図１０】図１０は、図７に示すＦＩＦＯ回路３４４1
を説明するための図である。
【図１１】図１１は、図１０に示すＦＩＦＯ回路の記憶
領域を説明するための図である。
【図１２】図１２は、図７に示すＦＩＦＯ回路３４４2
を説明するための図である。
【図１３】図１３は、図７に示すＦＩＦＯ回路３４４3
を説明するための図である。
【図１４】図１４は、図７に示すＦＩＦＯ回路３４４4
を説明するための図である。
【図１５】図１５は、図７に示す内部バス制御回路を説
明するための図である。
【図１６】図１６は、図１５に示すシフトレジスタを説
明するための図である。
【図１７】図１７は、図１６に示すシフトレジスタの動
作を説明するための図である。
【図１８】図１８は、図７に示すＦＩＦＯ回路の記憶状
態の一例を説明するための図である。
【図１９】図１９は、図１５に示す比較判定回路の処理
の手順を示すフローチャートである。
【符号の説明】
２０…メインメモリ、２１1 ，２１2 …画像データ処理
回路、３４１…メモリ制御回路、３４２…内部バス制御
回路、３４３1 〜３４３5 …プロセッシングエレメン
ト、３４４1 〜３４４4 …ＦＩＦＯ回路、３４５…メモ
リＩ／Ｆ回路、３４５ａ…外部端子、２４６…システム
Ｉ／Ｆ回路、１４５ａ，２４６ａ1 〜２４６ａ4 …外部
端子、３４７，３４８…内部バス、３８０1 〜３８０4
…シフトレジスタ、３８１…閾値設定レジスタ、３８２
…比較判定回路

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】第１の記憶部と、 入力したデータを前記第１の記憶部に書き込み、読み出
    し指示信号に基づいて、当該書き込んだデータを入力順
    に読み出して出力し、前記第１の記憶部内のデータが記
    憶されていない未記憶領域の記憶容量を示す残量を監視
    し、当該残量が第１の所定量だけ増加したことを示す第
    １の通知信号と、当該残量が第１の所定量だけ減少した
    ことを示す第２の通知信号と、当該残量が第２の所定量
    を越えたか否かを示す第３の通知信号とを生成する制御
    部とを有する記憶回路と、 複数ビットからなる記憶データを記憶し、前記第３の通
    知信号が前記第２の所定量を越えていないことを示して
    いることを条件に、前記第１の通知信号が前記残量の前
    記第１の所定量の増加を示したときに、前記記憶データ
    を第１の方向にシフトして当該第１の方向とは逆方向の
    第２の方向の最端ビットに第１の論理値を設定し、前記
    第２の通知信号が前記残量の前記第１の所定量の減少を
    示したときに、前記記憶データを前記第２の方向にシフ
    トして前記第１の方向の最端ビットに第２の論理値を設
    定する第２の記憶部と、 前記第２の記憶部の前記記憶データの第２の方向の最端
    ビットから前記第２の論理値を持つビットを検索し、当
    該検索したビットの位置に基づいて、前記記憶回路に前
    記読み出し指示信号を出力するか否かを判定する判定部
    とを有する制御回路とを有するデータ処理装置。
  2. 【請求項２】前記第２の記憶部は、前記第３の通知信号
    が前記第２の所定量を越えていることを示す場合に、前
    記第１の通知信号および前記第２の通信信号が前記増加
    および減少を示しても、前記記憶データをそのまま保持
    する請求項１に記載のデータ処理装置。
  3. 【請求項３】前記制御部は、 前記第１の記憶部の記憶容量を各々前記第１の所定量Ｌ
    からなるＭ（Ｍは２以上の整数）個の記憶容量に分割し
    て前記未記憶領域の残量を管理し、Ｌ×Ｎ（Ｎは２以上
    の整数）で示される前記第２の所定量を前記残量が越え
    たか否かを示す前記第３の通知信号を生成し、 前記第２の記憶部は、Ｓが「Ｎ＋１≦Ｓ＜Ｍ」を満たす
    整数である場合に、Ｓビットからなる前記記憶データを
    記憶する請求項１に記載のデータ処理装置。
  4. 【請求項４】前記制御部は、 前記第１の記憶部に前記データを書き込む際に用いる書
    込ポインタを生成する書込ポインタ制御回路と、 前記第１の記憶部から前記データを読み出す際に用いる
    読出ポインタを前記読み出し指示信号に基づいて生成す
    る読出ポインタ制御回路と、 前記書込ポインタおよび前記読出ポインタを用いて、前
    記第１の記憶部の残量を監視して前記第１の通知信号、
    前記第２の通知信号および前記第３の通知信号を生成す
    る残量監視回路とを有する請求項１に記載のデータ処理
    装置。
  5. 【請求項５】前記制御回路は、 閾値を記憶する第３の記憶部をさらに有し、 前記判定部は、前記検索したビット位置と前記閾値とを
    比較して、前記記憶回路に前記読み出し指示信号を出力
    するか否かを判定する請求項１に記載のデータ処理装
    置。
  6. 【請求項６】複数の前記記憶回路を有し、 前記制御回路は、 前記複数の記憶回路のそれぞれに対応する複数の前記第
    ２の記憶部を有し、 前記判定部は、前記複数の第２の記憶部の前記記憶デー
    タの各々について、前記第２の方向の最端ビットから前
    記第２の論理値を持つビットを検索し、前記第２の方向
    の最端ビットから所定の閾値以下の数のビットに前記第
    ２の論理値を持つ複数の前記記憶データが存在する場合
    に、当該複数の記憶データのうち、最も前記第２の方向
    の最端ビットに近い位置のビットが前記第２の論理値を
    持つ前記記憶データを特定し、当該特定した記憶データ
    に対応した前記記憶回路に前記読み出し指示信号を出力
    する請求項１に記載のデータ処理装置。
  7. 【請求項７】前記制御部は、リアルタイムに入力した前
    記データを前記第１の記憶部に書き込む請求項１に記載
    のデータ処理装置。
  8. 【請求項８】第１の記憶部と、 書き込み指示信号に基づいて入力したデータを前記第１
    の記憶部に書き込み、当該書き込んだデータを入力順に
    読み出して出力し、前記第１の記憶部内のデータが記憶
    されている記憶領域の記憶容量を示す残量を監視し、当
    該残量が第１の所定量だけ増加したことを示す第１の通
    知信号と、当該残量が第１の所定量だけ減少したことを
    示す第２の通知信号と、当該残量が第２の所定量を越え
    たか否かを示す第３の通知信号とを生成する制御部とを
    有する記憶回路と、 複数ビットからなる記憶データを記憶し、前記第３の通
    知信号が前記第２の所定量を越えていないことを示して
    いることを条件に、前記第１の通知信号が前記残量の前
    記第１の所定量の増加を示したときに、前記記憶データ
    を第１の方向にシフトして当該第１の方向とは逆方向の
    第２の方向の最端ビットに第１の論理値を設定し、前記
    第２の通知信号が前記残量の前記第１の所定量の減少を
    示したときに、前記記憶データを前記第２の方向にシフ
    トして前記第１の方向の最端ビットに第２の論理値を設
    定する第２の記憶部と、 前記第２の記憶部の前記記憶データの第２の方向の最端
    ビットから前記第２の論理値を持つビットを検索し、当
    該検索したビットの位置に基づいて、前記記憶回路に前
    記書き込み指示信号を出力するか否かを判定する判定部
    とを有する制御回路とを有するデータ処理装置。
  9. 【請求項９】前記第２の記憶部は、前記第３の通知信号
    が前記第２の所定量を越えていることを示す場合に、前
    記第１の通知信号および前記第２の通信信号が前記増加
    および減少を示しても、前記記憶データをそのまま保持
    する請求項８に記載のデータ処理装置。
  10. 【請求項１０】前記制御部は、 前記第１の記憶部の記憶容量を各々前記第１の所定量Ｌ
    からなるＭ（Ｍは２以上の整数）個の記憶容量に分割し
    て前記未記憶領域の残量を管理し、Ｌ×Ｎ（Ｎは２以上
    の整数）で示される前記第２の所定量を前記残量が越え
    たか否かを示す前記第３の通知信号を生成し、 前記第２の記憶部は、Ｓが「Ｎ＋１≦Ｓ＜Ｍ」を満たす
    整数である場合に、Ｓビットからなる前記記憶データを
    記憶する請求項８に記載のデータ処理装置。
  11. 【請求項１１】前記制御部は、 前記第１の記憶部に前記データを書き込む際に用いる書
    込ポインタを前記書き込み指示信号に基づいて生成する
    書込ポインタ制御回路と、 前記第１の記憶部から前記データを読み出す際に用いる
    読出ポインタを生成する読出ポインタ制御回路と、 前記書込ポインタおよび前記読出ポインタを用いて、前
    記第１の記憶部の残量を監視して前記第１の通知信号、
    前記第２の通知信号および前記第３の通知信号を生成す
    る残量監視回路とを有する請求項８に記載のデータ処理
    装置。
  12. 【請求項１２】前記制御回路は、 閾値を記憶する第３の記憶部をさらに有し、 前記判定部は、前記検索したビット位置と前記閾値とを
    比較して、前記記憶回路に前記書き込み指示信号を出力
    するか否かを判定する請求項８に記載のデータ処理装
    置。
  13. 【請求項１３】複数の前記記憶回路を有し、 前記制御回路は、 前記複数の記憶回路のそれぞれに対応する複数の前記第
    ２の記憶部を有し、 前記判定部は、前記複数の第２の記憶部の前記記憶デー
    タの各々について、前記第２の方向の最端ビットから前
    記第２の論理値を持つビットを検索し、前記第２の方向
    の最端ビットから所定の閾値以下の数のビットに前記第
    ２の論理値を持つ複数の前記記憶データが存在する場合
    に、当該複数の記憶データのうち、最も前記第２の方向
    の最端ビットに近い位置のビットが前記第２の論理値を
    持つ前記記憶データを特定し、当該特定した記憶データ
    に対応した前記記憶回路に前記書き込み出し指示信号を
    出力する請求項８に記載のデータ処理装置。
  14. 【請求項１４】前記制御部は、前記書き込んだデータを
    入力順にリアルタイムに読み出して出力する請求項８に
    記載のデータ処理装置。
  15. 【請求項１５】リアルタイムにデータの入力を行うイン
    ターフェイス回路と、 データ転送ラインと、 前記インターフェイス回路と前記データ転送ラインとの
    間に介在する記憶回路と、 前記記憶回路を制御する制御回路とを有し、 前記記憶回路は、 第１の記憶部と、 前記インターフェイス回路を介して入力したデータに応
    じたデータを前記第１の記憶部にリアルタイムに書き込
    み、読み出し指示信号に基づいて、当該書き込んだデー
    タを入力順に前記データ転送ラインに読み出して出力
    し、前記第１の記憶部内のデータが記憶されていない未
    記憶領域の記憶容量を示す残量を監視し、当該残量が第
    １の所定量だけ増加したことを示す第１の通知信号と、
    当該残量が第１の所定量だけ減少したことを示す第２の
    通知信号と、当該残量が第２の所定量を越えたか否かを
    示す第３の通知信号とを生成する制御部とを有し、 前記制御回路は、 複数ビットからなる記憶データを記憶し、前記第３の通
    知信号が前記第２の所定量を越えていないことを示して
    いることを条件に、前記第１の通知信号が前記残量の前
    記第１の所定量の増加を示したときに、前記記憶データ
    を第１の方向にシフトして当該第１の方向とは逆方向の
    第２の方向の最端ビットに第１の論理値を設定し、前記
    第２の通知信号が前記残量の前記第１の所定量の減少を
    示したときに、前記記憶データを前記第２の方向にシフ
    トして前記第１の方向の最端ビットに第２の論理値を設
    定する第２の記憶部と、 前記第２の記憶部の前記記憶データの第２の方向の最端
    ビットから前記第２の論理値を持つビットを検索し、当
    該検索したビットの位置に基づいて、前記記憶回路に前
    記読み出し指示信号を出力するか否かを判定する判定部
    とを有するデータ処理装置。
  16. 【請求項１６】前記インターフェイス回路を介してリア
    ルタイムに入力したデータに基づいてリアルタイム処理
    を行い、当該リアルタイム処理によって得られたデータ
    をリアルタイムに前記記憶回路に出力するデータ処理回
    路をさらに有する請求項１５に記載のデータ処理装置。
  17. 【請求項１７】リアルタイムにデータの出力を行うイン
    ターフェイス回路と、 データ転送ラインと、 前記インターフェイス回路と前記データ転送ラインとの
    間に介在する記憶回路と、 前記記憶回路を制御する制御回路とを有し、 前記記憶回路は、 第１の記憶部と、 書き込み指示信号に基づいて前記データ転送ラインから
    入力したデータを前記第１の記憶部に書き込み、当該書
    き込んだデータを入力順にリアルタイムに読み出して前
    記インターフェイス回路側に出力し、前記第１の記憶部
    内のデータが記憶されている記憶領域の記憶容量を示す
    残量を監視し、当該残量が第１の所定量だけ増加したこ
    とを示す第１の通知信号と、当該残量が第１の所定量だ
    け減少したことを示す第２の通知信号と、当該残量が第
    ２の所定量を越えたか否かを示す第３の通知信号とを生
    成する制御部とを有し、 前記制御回路は、 複数ビットからなる記憶データを記憶し、前記第３の通
    知信号が前記第２の所定量を越えていないことを示して
    いることを条件に、前記第１の通知信号が前記残量の前
    記第１の所定量の増加を示したときに、前記記憶データ
    を第１の方向にシフトして当該第１の方向とは逆方向の
    第２の方向の最端ビットに第１の論理値を設定し、前記
    第２の通知信号が前記残量の前記第１の所定量の減少を
    示したときに、前記記憶データを前記第２の方向にシフ
    トして前記第１の方向の最端ビットに第２の論理値を設
    定する第２の記憶部と、 前記第２の記憶部の前記記憶データの第２の方向の最端
    ビットから前記第２の論理値を持つビットを検索し、当
    該検索したビットの位置に基づいて、前記記憶回路に前
    記書き込み指示信号を出力するか否かを判定する判定部
    とを有するデータ処理装置。
  18. 【請求項１８】前記記憶回路からリアルタイムに入力し
    たデータに基づいてリアルタイム処理を行い、当該リア
    ルタイム処理によって得られたデータをリアルタイムに
    前記インターフェイス回路に出力するデータ処理回路を
    さらに有する請求項１７に記載のデータ処理装置。
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