JP2001084755A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JP2001084755A JP2001084755A JP25664699A JP25664699A JP2001084755A JP 2001084755 A JP2001084755 A JP 2001084755A JP 25664699 A JP25664699 A JP 25664699A JP 25664699 A JP25664699 A JP 25664699A JP 2001084755 A JP2001084755 A JP 2001084755A
- Authority
- JP
- Japan
- Prior art keywords
- data
- storage
- remaining amount
- circuit
- storage unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Image Input (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】
【課題】 小規模な回路構成で、ＦＩＦＯ回路のオーバ
ーフローおよびアンダーフローを高性能に回避できるデ
ータ処理装置を提供する。 【解決手段】 ＦＩＦＯ回路３４４1 ，３４４3 から内
部バス制御回路３４２に、残量の増減を示す各々１ビッ
トの残量増加通知信号および残量減少通知信号を出力す
る。内部バス制御回路３４２では、残量増加通知信号に
基づいて記憶データをＭＳＢに向けてシフトしてＬＳＢ
に「１」を設定し、残量減少通知信号に基づいて記憶デ
ータをＬＳＢに向けてシフトしてＭＳＢに「０」を設定
する。そして、記憶データのＬＳＢから「０」を持つビ
ットを検索し、当該検索したビットの位置に基づいて、
ＦＩＦＯ回路３４４1 ，３４４3 読み出し指示信号を出
力するか否かを判定する。
ーフローおよびアンダーフローを高性能に回避できるデ
ータ処理装置を提供する。 【解決手段】 ＦＩＦＯ回路３４４1 ，３４４3 から内
部バス制御回路３４２に、残量の増減を示す各々１ビッ
トの残量増加通知信号および残量減少通知信号を出力す
る。内部バス制御回路３４２では、残量増加通知信号に
基づいて記憶データをＭＳＢに向けてシフトしてＬＳＢ
に「１」を設定し、残量減少通知信号に基づいて記憶デ
ータをＬＳＢに向けてシフトしてＭＳＢに「０」を設定
する。そして、記憶データのＬＳＢから「０」を持つビ
ットを検索し、当該検索したビットの位置に基づいて、
ＦＩＦＯ回路３４４1 ，３４４3 読み出し指示信号を出
力するか否かを判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ処理装置に
関し、特に、ＦＩＦＯ回路の入出力制御に特徴を有する
データ処理装置に関する。
関し、特に、ＦＩＦＯ回路の入出力制御に特徴を有する
データ処理装置に関する。
【０００２】
【従来の技術】例えば、画像処理装置などは、リアルタ
イムな画像表示を可能にするためにリアルタイム処理を
行う回路と、例えばメモリアクセスなどの非リアルタイ
ム処理を行う回路とを有し、これらの回路の間にＦＩＦ
Ｏ(First In First Out)回路を介在させて、データ処理
のタイミングのずれを吸収している。
イムな画像表示を可能にするためにリアルタイム処理を
行う回路と、例えばメモリアクセスなどの非リアルタイ
ム処理を行う回路とを有し、これらの回路の間にＦＩＦ
Ｏ(First In First Out)回路を介在させて、データ処理
のタイミングのずれを吸収している。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た画像処理回路では、ＦＩＦＯ回路の記憶容量は有限で
あることから、ＦＩＦＯ回路がオーバーフローまたはア
ンダーフローすると、リアルタイム処理が破綻してしま
うという問題がある。このような問題を解決するために
種々の手法が提案されているが、小規模な回路構成で、
十分な性能を発揮する手法は知られていない。
た画像処理回路では、ＦＩＦＯ回路の記憶容量は有限で
あることから、ＦＩＦＯ回路がオーバーフローまたはア
ンダーフローすると、リアルタイム処理が破綻してしま
うという問題がある。このような問題を解決するために
種々の手法が提案されているが、小規模な回路構成で、
十分な性能を発揮する手法は知られていない。
【０００４】本発明は上述した従来技術の問題点に鑑み
てなされ、小規模な回路構成で、ＦＩＦＯ回路のオーバ
ーフローおよびアンダーフローを高性能に回避できるデ
ータ処理装置を提供することを目的とする。
てなされ、小規模な回路構成で、ＦＩＦＯ回路のオーバ
ーフローおよびアンダーフローを高性能に回避できるデ
ータ処理装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
第１の観点のデータ処理装置は、第１の記憶部と、入力
したデータを前記第１の記憶部に書き込み、読み出し指
示信号に基づいて、当該書き込んだデータを入力順に読
み出して出力し、前記第１の記憶部内のデータが記憶さ
れていない未記憶領域の残量を監視し、当該残量が所定
量だけ増加したことを示す残量増加通知信号と、当該残
量が所定量だけ減少したことを示す残量減少通知信号と
を生成する制御部とを有する記憶回路と、複数ビットか
らなる記憶データを記憶し、前記残量増加通知信号が前
記残量の前記所定量の増加を示したときに前記記憶デー
タを第１の方向にシフトし、当該第１の方向とは逆方向
の第２の方向の最端ビットに第１の論理値を設定し、前
記残量減少通知信号が前記残量の前記所定量の減少を示
したときに前記記憶データを前記第２の方向にシフト
し、前記第１の方向の最端ビットに第２の論理値を設定
する第２の記憶部と、前記第２の記憶部の前記記憶デー
タの第２の方向の最端ビットから前記第２の論理値を持
つビットを検索し、当該検索したビットの位置に基づい
て、前記記憶回路に前記読み出し指示信号を出力するか
否かを判定する判定部とを有する制御回路とを有する。
点を解決し、上述した目的を達成するために、本発明の
第１の観点のデータ処理装置は、第１の記憶部と、入力
したデータを前記第１の記憶部に書き込み、読み出し指
示信号に基づいて、当該書き込んだデータを入力順に読
み出して出力し、前記第１の記憶部内のデータが記憶さ
れていない未記憶領域の残量を監視し、当該残量が所定
量だけ増加したことを示す残量増加通知信号と、当該残
量が所定量だけ減少したことを示す残量減少通知信号と
を生成する制御部とを有する記憶回路と、複数ビットか
らなる記憶データを記憶し、前記残量増加通知信号が前
記残量の前記所定量の増加を示したときに前記記憶デー
タを第１の方向にシフトし、当該第１の方向とは逆方向
の第２の方向の最端ビットに第１の論理値を設定し、前
記残量減少通知信号が前記残量の前記所定量の減少を示
したときに前記記憶データを前記第２の方向にシフト
し、前記第１の方向の最端ビットに第２の論理値を設定
する第２の記憶部と、前記第２の記憶部の前記記憶デー
タの第２の方向の最端ビットから前記第２の論理値を持
つビットを検索し、当該検索したビットの位置に基づい
て、前記記憶回路に前記読み出し指示信号を出力するか
否かを判定する判定部とを有する制御回路とを有する。
【０００６】本発明の第１の観点のデータ処理装置で
は、記憶回路において、制御部によって第１の記憶部の
未記憶領域の残量が監視され、当該残量が所定量だけ増
加および減少したことを示す残量増加通知信号および残
量減少通知信号が生成される。そして、当該生成された
残量増加通知信号および残量減少通知信号は、制御回路
に出力される。次に、制御回路では、第２の記憶部にお
いて、前記残量増加通知信号が前記残量の所定量の増加
を示したときに記憶データが第１の方向にシフトされ、
当該第１の方向とは逆方向の第２の方向の最端ビットに
第１の論理値が設定される。また、第２の記憶部におい
て、前記残量減少通知信号が前記残量の前記所定量の減
少を示したときに前記記憶データが前記第２の方向にシ
フトされ、前記第１の方向の最端ビットに第２の論理値
が設定される。また、判定部によって、前記第２の記憶
部の前記記憶データの第２の方向の最端ビットから前記
第２の論理値を持つビットが検索され、当該検索された
ビットの位置に基づいて、前記記憶回路に読み出し指示
信号を出力するか否かが判定される。そして、前記判定
部から前記記憶回路に前記読み出し指示信号が出力され
ると、当該読み出し指示信号に応じて前記第１の記憶部
からデータが入力順に読み出される。
は、記憶回路において、制御部によって第１の記憶部の
未記憶領域の残量が監視され、当該残量が所定量だけ増
加および減少したことを示す残量増加通知信号および残
量減少通知信号が生成される。そして、当該生成された
残量増加通知信号および残量減少通知信号は、制御回路
に出力される。次に、制御回路では、第２の記憶部にお
いて、前記残量増加通知信号が前記残量の所定量の増加
を示したときに記憶データが第１の方向にシフトされ、
当該第１の方向とは逆方向の第２の方向の最端ビットに
第１の論理値が設定される。また、第２の記憶部におい
て、前記残量減少通知信号が前記残量の前記所定量の減
少を示したときに前記記憶データが前記第２の方向にシ
フトされ、前記第１の方向の最端ビットに第２の論理値
が設定される。また、判定部によって、前記第２の記憶
部の前記記憶データの第２の方向の最端ビットから前記
第２の論理値を持つビットが検索され、当該検索された
ビットの位置に基づいて、前記記憶回路に読み出し指示
信号を出力するか否かが判定される。そして、前記判定
部から前記記憶回路に前記読み出し指示信号が出力され
ると、当該読み出し指示信号に応じて前記第１の記憶部
からデータが入力順に読み出される。
【０００７】本発明の第１の観点のデータ処理装置によ
れば、第１の記憶部の残量が所定量だけ増加および減少
したことを示す残量増加通知信号および残量減少通知信
号が、記憶回路から制御回路に出力される。このとき、
残量増加通知信号および残量減少通知信号は、それぞれ
残量の増加および減少を示すのみであるため、それぞれ
１本の信号線で伝送できる。その結果、少ない数の信号
線を用いて、小規模な装置構成を実現できる。また、第
１の観点のデータ処理装置によれな、残量を示すデータ
について、重み付けを乗算することは行わないため、乗
算器、および重み付け係数を記憶する記憶部が不要とな
り、小規模な装置構成を実現できる。
れば、第１の記憶部の残量が所定量だけ増加および減少
したことを示す残量増加通知信号および残量減少通知信
号が、記憶回路から制御回路に出力される。このとき、
残量増加通知信号および残量減少通知信号は、それぞれ
残量の増加および減少を示すのみであるため、それぞれ
１本の信号線で伝送できる。その結果、少ない数の信号
線を用いて、小規模な装置構成を実現できる。また、第
１の観点のデータ処理装置によれな、残量を示すデータ
について、重み付けを乗算することは行わないため、乗
算器、および重み付け係数を記憶する記憶部が不要とな
り、小規模な装置構成を実現できる。
【０００８】本発明の第１の観点のデータ処理装置は、
好ましくは、前記制御部は、前記第１の記憶部に前記デ
ータを書き込む際に用いる書込ポインタを生成する書込
ポインタ制御回路と、前記第１の記憶部から前記データ
を読み出す際に用いる読出ポインタを前記読み出し指示
信号に基づいて生成する読出ポインタ制御回路と、前記
書込ポインタおよび前記読出ポインタを用いて、前記第
１の記憶部の残量を監視して前記残量増加通知信号およ
び前記残量減少通知信号を生成する残量増減監視回路と
を有する。
好ましくは、前記制御部は、前記第１の記憶部に前記デ
ータを書き込む際に用いる書込ポインタを生成する書込
ポインタ制御回路と、前記第１の記憶部から前記データ
を読み出す際に用いる読出ポインタを前記読み出し指示
信号に基づいて生成する読出ポインタ制御回路と、前記
書込ポインタおよび前記読出ポインタを用いて、前記第
１の記憶部の残量を監視して前記残量増加通知信号およ
び前記残量減少通知信号を生成する残量増減監視回路と
を有する。
【０００９】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記残量増減監視回路は、前記第１
の記憶部の記憶領域をｍ（ｍは２以上の整数）等分に分
割した場合に、当該分割した一の記憶領域の記憶容量を
単位として前記残量を監視する。
置は、好ましくは、前記残量増減監視回路は、前記第１
の記憶部の記憶領域をｍ（ｍは２以上の整数）等分に分
割した場合に、当該分割した一の記憶領域の記憶容量を
単位として前記残量を監視する。
【００１０】また、本発明の第１の観点のデータ処理装
置は、好ましくは、前記第２の記憶部は、ｍビットから
なる前記記憶データを記憶する。
置は、好ましくは、前記第２の記憶部は、ｍビットから
なる前記記憶データを記憶する。
【００１１】また、本発明の第１の観点のデータ処理装
置は、前記制御回路は、閾値を記憶する第３の記憶部を
さらに有し、前記判定部は、前記検索したビット位置と
前記閾値とを比較して、前記記憶回路に前記読み出し指
示信号を出力するか否かを判定する。
置は、前記制御回路は、閾値を記憶する第３の記憶部を
さらに有し、前記判定部は、前記検索したビット位置と
前記閾値とを比較して、前記記憶回路に前記読み出し指
示信号を出力するか否かを判定する。
【００１２】また、本発明の第２の観点のデータ処理装
置は、第１の記憶部と、書き込み指示信号に基づいて入
力したデータを前記第１の記憶部に書き込み、当該書き
込んだデータを入力順に読み出して出力し、前記第１の
記憶部内のデータが記憶されている使用領域の残量を監
視し、当該残量が所定量だけ増加したことを示す残量増
加通知信号と、当該残量が所定量だけ減少したことを示
す残量減少通知信号とを生成する制御部とを有する記憶
回路と、複数ビットからなる記憶データを記憶し、前記
残量増加通知信号が前記残量の前記所定量の増加を示し
たときに前記記憶データを第１の方向にシフトし、当該
第１の方向とは逆方向の第２の方向の最端ビットに第１
の論理値を設定し、前記残量減少通知信号が前記残量の
前記所定量の減少を示したときに前記記憶データを前記
第２の方向にシフトし、前記第１の方向の最端ビットに
第２の論理値を設定する第２の記憶部と、前記第２の記
憶部の前記記憶データの第２の方向の最端ビットから前
記第２の論理値を持つビットを検索し、当該検索したビ
ットの位置に基づいて、前記記憶回路に前記読み出し指
示信号を出力するか否かを判定する判定部とを有する制
御回路とを有する。
置は、第１の記憶部と、書き込み指示信号に基づいて入
力したデータを前記第１の記憶部に書き込み、当該書き
込んだデータを入力順に読み出して出力し、前記第１の
記憶部内のデータが記憶されている使用領域の残量を監
視し、当該残量が所定量だけ増加したことを示す残量増
加通知信号と、当該残量が所定量だけ減少したことを示
す残量減少通知信号とを生成する制御部とを有する記憶
回路と、複数ビットからなる記憶データを記憶し、前記
残量増加通知信号が前記残量の前記所定量の増加を示し
たときに前記記憶データを第１の方向にシフトし、当該
第１の方向とは逆方向の第２の方向の最端ビットに第１
の論理値を設定し、前記残量減少通知信号が前記残量の
前記所定量の減少を示したときに前記記憶データを前記
第２の方向にシフトし、前記第１の方向の最端ビットに
第２の論理値を設定する第２の記憶部と、前記第２の記
憶部の前記記憶データの第２の方向の最端ビットから前
記第２の論理値を持つビットを検索し、当該検索したビ
ットの位置に基づいて、前記記憶回路に前記読み出し指
示信号を出力するか否かを判定する判定部とを有する制
御回路とを有する。
【００１３】本発明の第２の観点のデータ処理装置で
は、記憶回路において、制御部によって第１の記憶部の
使用憶領域の残量が監視され、当該残量が所定量だけ増
加および減少したことを示す残量増加通知信号および残
量減少通知信号が生成される。そして、当該生成された
残量増加通知信号および残量減少通知信号は、制御回路
に出力される。次に、制御回路では、第２の記憶部にお
いて、前記残量増加通知信号が前記残量の所定量の増加
を示したときに記憶データが第１の方向にシフトされ、
当該第１の方向とは逆方向の第２の方向の最端ビットに
第１の論理値が設定される。また、第２の記憶部におい
て、前記残量減少通知信号が前記残量の前記所定量の減
少を示したときに前記記憶データが前記第２の方向にシ
フトされ、前記第１の方向の最端ビットに第２の論理値
が設定される。また、判定部によって、前記第２の記憶
部の前記記憶データの第２の方向の最端ビットから前記
第２の論理値を持つビットが検索され、当該検索された
ビットの位置に基づいて、前記記憶回路に書き込み指示
信号を出力するか否かが判定される。そして、前記判定
部から前記記憶回路に前記書き込み指示信号が出力され
ると、当該書き込み指示信号に応じて前記第１の記憶部
にデータが書き込まれる。
は、記憶回路において、制御部によって第１の記憶部の
使用憶領域の残量が監視され、当該残量が所定量だけ増
加および減少したことを示す残量増加通知信号および残
量減少通知信号が生成される。そして、当該生成された
残量増加通知信号および残量減少通知信号は、制御回路
に出力される。次に、制御回路では、第２の記憶部にお
いて、前記残量増加通知信号が前記残量の所定量の増加
を示したときに記憶データが第１の方向にシフトされ、
当該第１の方向とは逆方向の第２の方向の最端ビットに
第１の論理値が設定される。また、第２の記憶部におい
て、前記残量減少通知信号が前記残量の前記所定量の減
少を示したときに前記記憶データが前記第２の方向にシ
フトされ、前記第１の方向の最端ビットに第２の論理値
が設定される。また、判定部によって、前記第２の記憶
部の前記記憶データの第２の方向の最端ビットから前記
第２の論理値を持つビットが検索され、当該検索された
ビットの位置に基づいて、前記記憶回路に書き込み指示
信号を出力するか否かが判定される。そして、前記判定
部から前記記憶回路に前記書き込み指示信号が出力され
ると、当該書き込み指示信号に応じて前記第１の記憶部
にデータが書き込まれる。
【００１４】本発明の第２の観点のデータ処理装置によ
れば、第１の記憶部の残量が所定量だけ増加および減少
したことを示す残量増加通知信号および残量減少通知信
号が、記憶回路から制御回路に出力される。このとき、
残量増加通知信号および残量減少通知信号は、それぞれ
残量の増加および減少を示すのみであるため、それぞれ
１本の信号線で伝送できる。その結果、少ない数の信号
線を用いて、小規模な装置構成を実現できる。また、第
２の観点のデータ処理装置によれば、残量を示すデータ
について、重み付けを乗算することは行わないため、乗
算器、および重み付け係数を記憶する記憶部が不要とな
り、小規模な装置構成を実現できる。
れば、第１の記憶部の残量が所定量だけ増加および減少
したことを示す残量増加通知信号および残量減少通知信
号が、記憶回路から制御回路に出力される。このとき、
残量増加通知信号および残量減少通知信号は、それぞれ
残量の増加および減少を示すのみであるため、それぞれ
１本の信号線で伝送できる。その結果、少ない数の信号
線を用いて、小規模な装置構成を実現できる。また、第
２の観点のデータ処理装置によれば、残量を示すデータ
について、重み付けを乗算することは行わないため、乗
算器、および重み付け係数を記憶する記憶部が不要とな
り、小規模な装置構成を実現できる。
【００１５】また、本発明の第３の観点のデータ処理装
置は、リアルタイムにデータの入力を行うインターフェ
イス回路と、データ転送ラインと、前記インターフェイ
ス回路と前記データ転送ラインとの間に介在する記憶回
路と、前記記憶回路を制御する制御回路とを有し、前記
記憶回路は、第１の記憶部と、前記インターフェイス回
路からリアルタイムに入力したデータを前記第１の記憶
部に書き込み、読み出し指示信号に基づいて、当該書き
込んだデータを入力順に読み出して前記データ転送ライ
ンに出力し、前記第１の記憶部内のデータが記憶されて
いない未記憶領域の残量を監視し、当該残量が所定量だ
け増加したことを示す残量増加通知信号と、当該残量が
所定量だけ減少したことを示す残量減少通知信号とを生
成する制御部とを有し、前記制御回路は、複数ビットか
らなる記憶データを記憶し、前記残量増加通知信号が前
記残量の前記所定量の増加を示したときに前記記憶デー
タを第１の方向にシフトし、当該第１の方向とは逆方向
の第２の方向の最端ビットに第１の論理値を設定し、前
記残量減少通知信号が前記残量の前記所定量の減少を示
したときに前記記憶データを前記第２の方向にシフト
し、前記第１の方向の最端ビットに第２の論理値を設定
する第２の記憶部と、前記第２の記憶部の前記記憶デー
タの第２の方向の最端ビットから前記第２の論理値を持
つビットを検索し、当該検索したビットの位置に基づい
て、前記記憶回路に前記読み出し指示信号を出力するか
否かを判定する判定部とを有する。
置は、リアルタイムにデータの入力を行うインターフェ
イス回路と、データ転送ラインと、前記インターフェイ
ス回路と前記データ転送ラインとの間に介在する記憶回
路と、前記記憶回路を制御する制御回路とを有し、前記
記憶回路は、第１の記憶部と、前記インターフェイス回
路からリアルタイムに入力したデータを前記第１の記憶
部に書き込み、読み出し指示信号に基づいて、当該書き
込んだデータを入力順に読み出して前記データ転送ライ
ンに出力し、前記第１の記憶部内のデータが記憶されて
いない未記憶領域の残量を監視し、当該残量が所定量だ
け増加したことを示す残量増加通知信号と、当該残量が
所定量だけ減少したことを示す残量減少通知信号とを生
成する制御部とを有し、前記制御回路は、複数ビットか
らなる記憶データを記憶し、前記残量増加通知信号が前
記残量の前記所定量の増加を示したときに前記記憶デー
タを第１の方向にシフトし、当該第１の方向とは逆方向
の第２の方向の最端ビットに第１の論理値を設定し、前
記残量減少通知信号が前記残量の前記所定量の減少を示
したときに前記記憶データを前記第２の方向にシフト
し、前記第１の方向の最端ビットに第２の論理値を設定
する第２の記憶部と、前記第２の記憶部の前記記憶デー
タの第２の方向の最端ビットから前記第２の論理値を持
つビットを検索し、当該検索したビットの位置に基づい
て、前記記憶回路に前記読み出し指示信号を出力するか
否かを判定する判定部とを有する。
【００１６】本発明の第３の観点のデータ処理装置で
は、インターフェイス回路から記憶回路にリアルタイム
にデータにデータが入力され、記憶回路から読み出され
たデータがデータ転送ラインに出力される。記憶回路お
よび制御回路の作用は、前述した第１の観点のデータ処
理装置と同じである。
は、インターフェイス回路から記憶回路にリアルタイム
にデータにデータが入力され、記憶回路から読み出され
たデータがデータ転送ラインに出力される。記憶回路お
よび制御回路の作用は、前述した第１の観点のデータ処
理装置と同じである。
【００１７】また、本発明の第４の観点のデータ処理装
置は、リアルタイムにデータの入力を行うインターフェ
イス回路と、データ転送ラインと、前記インターフェイ
ス回路と前記データ転送ラインとの間に介在する記憶回
路と、前記記憶回路を制御する制御回路とを有し、前記
記憶回路は、第１の記憶部と、書き込み指示信号に基づ
いて前記データ転送ラインから入力したデータを前記第
１の記憶部に書き込み、当該書き込んだデータを入力順
にリアルタイムに読み出して前記インターフェイス回路
に出力し、前記第１の記憶部内のデータが記憶されてい
る使用領域の残量を監視し、当該残量が所定量だけ増加
したことを示す残量増加通知信号と、当該残量が所定量
だけ減少したことを示す残量減少通知信号とを生成する
制御部とを有し、前記制御回路は、複数ビットからなる
記憶データを記憶し、前記残量増加通知信号が前記残量
の前記所定量の増加を示したときに前記記憶データを第
１の方向にシフトし、当該第１の方向とは逆方向の第２
の方向の最端ビットに第１の論理値を設定し、前記残量
減少通知信号が前記残量の前記所定量の減少を示したと
きに前記記憶データを前記第２の方向にシフトし、前記
第１の方向の最端ビットに第２の論理値を設定する第２
の記憶部と、前記第２の記憶部の前記記憶データの第２
の方向の最端ビットから前記第２の論理値を持つビット
を検索し、当該検索したビットの位置に基づいて、前記
記憶回路に前記読み出し指示信号を出力するか否かを判
定する判定部とを有する。
置は、リアルタイムにデータの入力を行うインターフェ
イス回路と、データ転送ラインと、前記インターフェイ
ス回路と前記データ転送ラインとの間に介在する記憶回
路と、前記記憶回路を制御する制御回路とを有し、前記
記憶回路は、第１の記憶部と、書き込み指示信号に基づ
いて前記データ転送ラインから入力したデータを前記第
１の記憶部に書き込み、当該書き込んだデータを入力順
にリアルタイムに読み出して前記インターフェイス回路
に出力し、前記第１の記憶部内のデータが記憶されてい
る使用領域の残量を監視し、当該残量が所定量だけ増加
したことを示す残量増加通知信号と、当該残量が所定量
だけ減少したことを示す残量減少通知信号とを生成する
制御部とを有し、前記制御回路は、複数ビットからなる
記憶データを記憶し、前記残量増加通知信号が前記残量
の前記所定量の増加を示したときに前記記憶データを第
１の方向にシフトし、当該第１の方向とは逆方向の第２
の方向の最端ビットに第１の論理値を設定し、前記残量
減少通知信号が前記残量の前記所定量の減少を示したと
きに前記記憶データを前記第２の方向にシフトし、前記
第１の方向の最端ビットに第２の論理値を設定する第２
の記憶部と、前記第２の記憶部の前記記憶データの第２
の方向の最端ビットから前記第２の論理値を持つビット
を検索し、当該検索したビットの位置に基づいて、前記
記憶回路に前記読み出し指示信号を出力するか否かを判
定する判定部とを有する。
【００１８】本発明の第４の観点のデータ処理装置で
は、インターフェイス回路から記憶回路にリアルタイム
にデータが入力され、記憶回路から読み出されたデータ
がデータ転送ラインに出力される。記憶回路および制御
回路の作用は、前述した第２の観点のデータ処理装置と
同じである。
は、インターフェイス回路から記憶回路にリアルタイム
にデータが入力され、記憶回路から読み出されたデータ
がデータ転送ラインに出力される。記憶回路および制御
回路の作用は、前述した第２の観点のデータ処理装置と
同じである。
【００１９】
【発明の実施の形態】以下、本発明の実施形態に係わる
マルチプロセッサシステムについて説明する。先ず、本
発明の実施形態のマルチプロセッサシステムを説明する
前に、本実施形態の背景技術となるマルチプロセッサシ
ステムについて説明する。第１の背景技術 図１は、本実施形態のマルチプロセッサシステム１００
の構成図である。図１に示すように、マルチプロセッサ
システム１００は、例えば、メモリ制御回路１４１、内
部バス制御回路１４２、プロセッシングエレメント１４
３1 ，１４３2 ，１４３3 、ＦＩＦＯ回路１４４1 ，１
４４2 ，１４４3 ，１４４4 、メモリＩ／Ｆ回路１４
５、システムＩ／Ｆ回路２４６および内部バス１４７，
１４８を１チップ内に有する。
マルチプロセッサシステムについて説明する。先ず、本
発明の実施形態のマルチプロセッサシステムを説明する
前に、本実施形態の背景技術となるマルチプロセッサシ
ステムについて説明する。第１の背景技術 図１は、本実施形態のマルチプロセッサシステム１００
の構成図である。図１に示すように、マルチプロセッサ
システム１００は、例えば、メモリ制御回路１４１、内
部バス制御回路１４２、プロセッシングエレメント１４
３1 ，１４３2 ，１４３3 、ＦＩＦＯ回路１４４1 ，１
４４2 ，１４４3 ，１４４4 、メモリＩ／Ｆ回路１４
５、システムＩ／Ｆ回路２４６および内部バス１４７，
１４８を１チップ内に有する。
【００２０】外部端子２４６ａ1 ，２４６ａ2 は、デー
タをリアルタイムに入出力する端子である。ここで、プ
ロセッシングエレメント１４３1 ，１４３2 は、システ
ムＩ／Ｆ回路２４６の要求を満たすような仕組みでリア
ルタイム処理が実行されているものとする。プロセッシ
ングエレメント１４３1 ，１４３2 には、それぞれＦＩ
ＦＯ回路１４４1 ，１４４4 が接続されている。ＦＩＦ
Ｏ回路１４４1 ，１４４4 は、それぞれ内部バス１４７
に接続されている。マルチプロセッサシステム１００に
は、さらにプロセッシングエレメント１４３3 が内蔵さ
れている。プロセッシングエレメント１４３3 は、ＦＩ
ＦＯ回路１４４2 から読み出したデータを用いて所定の
演算を行い、その演算結果をＦＩＦＯ回路１４４3 に書
き込む。ＦＩＦＯ回路１４４2 ，１４４3 は、それぞれ
内部バス１４７に接続されている。
タをリアルタイムに入出力する端子である。ここで、プ
ロセッシングエレメント１４３1 ，１４３2 は、システ
ムＩ／Ｆ回路２４６の要求を満たすような仕組みでリア
ルタイム処理が実行されているものとする。プロセッシ
ングエレメント１４３1 ，１４３2 には、それぞれＦＩ
ＦＯ回路１４４1 ，１４４4 が接続されている。ＦＩＦ
Ｏ回路１４４1 ，１４４4 は、それぞれ内部バス１４７
に接続されている。マルチプロセッサシステム１００に
は、さらにプロセッシングエレメント１４３3 が内蔵さ
れている。プロセッシングエレメント１４３3 は、ＦＩ
ＦＯ回路１４４2 から読み出したデータを用いて所定の
演算を行い、その演算結果をＦＩＦＯ回路１４４3 に書
き込む。ＦＩＦＯ回路１４４2 ，１４４3 は、それぞれ
内部バス１４７に接続されている。
【００２１】また、マルチプロセッサシステム１００
は、メインメモリ２０にアクセスするためのメモリＩ／
Ｆ回路１４５を有している。メモリＩ／Ｆ回路１４５
は、メモリ制御回路１４１によって管理される。ここ
で、メモリＩ／Ｆ回路１４５5 は、必ずしもリアルタイ
ムで動作している必要性はない。また、メインメモリ２
０へのアクセス、並びに内部バス１４７を介したＦＩＦ
Ｏ回路１４４1 〜１４４4 相互間でのデータ転送は内部
バス制御回路１４２によって制御される。ここで、転送
されるデータ量の大きさや単位などのデータ転送の方法
は、任意とする。ただし、内部バス１４７で転送される
データは、任意の時刻で最大１組である。同時に３個以
上のＦＩＦＯ回路１４４1 〜１４４4 の相互間でデータ
が転送されることはないものとする。
は、メインメモリ２０にアクセスするためのメモリＩ／
Ｆ回路１４５を有している。メモリＩ／Ｆ回路１４５
は、メモリ制御回路１４１によって管理される。ここ
で、メモリＩ／Ｆ回路１４５5 は、必ずしもリアルタイ
ムで動作している必要性はない。また、メインメモリ２
０へのアクセス、並びに内部バス１４７を介したＦＩＦ
Ｏ回路１４４1 〜１４４4 相互間でのデータ転送は内部
バス制御回路１４２によって制御される。ここで、転送
されるデータ量の大きさや単位などのデータ転送の方法
は、任意とする。ただし、内部バス１４７で転送される
データは、任意の時刻で最大１組である。同時に３個以
上のＦＩＦＯ回路１４４1 〜１４４4 の相互間でデータ
が転送されることはないものとする。
【００２２】ここでは、マルチプロセッサシステム１０
０内において、以下に示すようにデータが流れる場合を
例示して説明する。なお、マルチプロセッサシステム１
００内でのデータの流れは、実行するアプリケーション
プログラムに応じて決定される。外部端子２４６ａ1 か
ら画像データなどのデータがリアルタイムにプロセッシ
ングエレメント１４３1 に入力され、プロセッシングエ
レメント１４３1 において処理される。次に、プロセッ
シングエレメント１４３1 からＦＩＦＯ回路１４４1 に
データがリアルタイムに書き込まれ、ＦＩＦＯ回路１４
４1 から内部バス１４７にデータが読み出された後に、
ＦＩＦＯ回路１４４2 に書き込まれる。次に、ＦＩＦＯ
回路１４４2 からプロセッシングエレメント１４３3 に
データが読み出され、プロセッシングエレメント１４３
3 において処理される。次に、プロセッシングエレメン
ト１４３3 からＦＩＦＯ回路１４４3 にデータが書き込
まれ、ＦＩＦＯ回路１４４3 から内部バス１４７にデー
タが読み出された後に、ＦＩＦＯ回路１４４4 に書き込
まれる。次に、ＦＩＦＯ回路１４４4 からプロセッシン
グエレメント１４３2 にデータが読み出され、プロセッ
シングエレメント１４３2 において処理された後に、外
部端子２４６ａ2 を介して出力される。
０内において、以下に示すようにデータが流れる場合を
例示して説明する。なお、マルチプロセッサシステム１
００内でのデータの流れは、実行するアプリケーション
プログラムに応じて決定される。外部端子２４６ａ1 か
ら画像データなどのデータがリアルタイムにプロセッシ
ングエレメント１４３1 に入力され、プロセッシングエ
レメント１４３1 において処理される。次に、プロセッ
シングエレメント１４３1 からＦＩＦＯ回路１４４1 に
データがリアルタイムに書き込まれ、ＦＩＦＯ回路１４
４1 から内部バス１４７にデータが読み出された後に、
ＦＩＦＯ回路１４４2 に書き込まれる。次に、ＦＩＦＯ
回路１４４2 からプロセッシングエレメント１４３3 に
データが読み出され、プロセッシングエレメント１４３
3 において処理される。次に、プロセッシングエレメン
ト１４３3 からＦＩＦＯ回路１４４3 にデータが書き込
まれ、ＦＩＦＯ回路１４４3 から内部バス１４７にデー
タが読み出された後に、ＦＩＦＯ回路１４４4 に書き込
まれる。次に、ＦＩＦＯ回路１４４4 からプロセッシン
グエレメント１４３2 にデータが読み出され、プロセッ
シングエレメント１４３2 において処理された後に、外
部端子２４６ａ2 を介して出力される。
【００２３】以下、ＦＩＦＯ回路１４４1 について説明
する。図２は、ＦＩＦＯ回路１４４1 の構成を説明する
ための図である。なお、ＦＩＦＯ回路１４４3 は、プロ
セッシングエレメント１４３3 からデータを入力する点
を除いて、ＦＩＦＯ回路１４４1 と同じである。ＦＩＦ
Ｏ回路１４４1 にはプロセッシングエレメント１４３1
から一定の頻度でリアルタイムにデータが書き込まれ、
内部バス制御回路１４２からの読み出し指示信号Ｓ１６
５1 に基づいてＦＩＦＯ回路１４４1 から内部バス１４
７にデータが読み出される。
する。図２は、ＦＩＦＯ回路１４４1 の構成を説明する
ための図である。なお、ＦＩＦＯ回路１４４3 は、プロ
セッシングエレメント１４３3 からデータを入力する点
を除いて、ＦＩＦＯ回路１４４1 と同じである。ＦＩＦ
Ｏ回路１４４1 にはプロセッシングエレメント１４３1
から一定の頻度でリアルタイムにデータが書き込まれ、
内部バス制御回路１４２からの読み出し指示信号Ｓ１６
５1 に基づいてＦＩＦＯ回路１４４1 から内部バス１４
７にデータが読み出される。
【００２４】図２に示すように、ＦＩＦＯ回路１４４1
は、記憶部１５０1 、アドレスデコーダ１５１1 および
ＦＩＦＯ制御回路１５２1 を有する。記憶部１５０
1 は、６４ビットデータ幅のラインを６４行持っている
ものとする。記憶部１５０1 から内部バス１４７へのデ
ータの読み出しは、１０２４ビット（１６ライン）単位
で行われる。すなわち、１回のデータ転送イベントで１
６ラインだけ、記憶部１５０1 の残量（未記憶領域の記
憶容量）が増加する。一方、プロセッシングエレメント
１４３1 が、記憶部１５０1 に対してアクセスするデー
タの単位は、内部バス１４７の動作とは無関係であり、
数ビットおよび数百ビットなどである。
は、記憶部１５０1 、アドレスデコーダ１５１1 および
ＦＩＦＯ制御回路１５２1 を有する。記憶部１５０
1 は、６４ビットデータ幅のラインを６４行持っている
ものとする。記憶部１５０1 から内部バス１４７へのデ
ータの読み出しは、１０２４ビット（１６ライン）単位
で行われる。すなわち、１回のデータ転送イベントで１
６ラインだけ、記憶部１５０1 の残量（未記憶領域の記
憶容量）が増加する。一方、プロセッシングエレメント
１４３1 が、記憶部１５０1 に対してアクセスするデー
タの単位は、内部バス１４７の動作とは無関係であり、
数ビットおよび数百ビットなどである。
【００２５】ＦＩＦＯ制御回路１５２1 は、書込ポイン
タ制御回路１６０1 、読出ポインタ制御回路１６１1 お
よび残量検出回路１６２1 を有する。書込ポインタ制御
回路１６０1 は、プロセッシングエレメント１４３1 か
ら入力した書き込み指示信号Ｓ１６３1 に基づいて、プ
ロセッシングエレメント１４３1 が出力したデータＳ１
６４1 を記憶部１５０1 に書き込む際に用いる書込ポイ
ンタＳ１６０1 を生成し、これを残量検出回路１６２1
に出力する。読出ポインタ制御回路１６１1 は、内部バ
ス制御回路１４２から入力した読み出し指示信号Ｓ１６
５1 に基づいて、記憶部１５０1 からデータを読み出す
際に用いる読出ポインタＳ１６１1 を生成し、これを残
量検出回路１６２1 に出力する。アドレスデコーダ１５
１1 は、書込ポインタ制御回路１６０1 が生成した書込
ポインタに基づいて書込アドレスを生成する。プロセッ
シングエレメント１４３1 が出力したデータＳ１６４1
は、記憶部１５０1 内の当該生成したアドレスに書き込
まれる。また、アドレスデコーダ１５１1 は、読出ポイ
ンタ制御回路１６１1 が生成した読出ポインタに基づい
て読出アドレスを生成する。記憶部１５０1 内の当該読
出アドレスから読み出されたデータＳ１６７1 は内部バ
ス１４７に出力される。
タ制御回路１６０1 、読出ポインタ制御回路１６１1 お
よび残量検出回路１６２1 を有する。書込ポインタ制御
回路１６０1 は、プロセッシングエレメント１４３1 か
ら入力した書き込み指示信号Ｓ１６３1 に基づいて、プ
ロセッシングエレメント１４３1 が出力したデータＳ１
６４1 を記憶部１５０1 に書き込む際に用いる書込ポイ
ンタＳ１６０1 を生成し、これを残量検出回路１６２1
に出力する。読出ポインタ制御回路１６１1 は、内部バ
ス制御回路１４２から入力した読み出し指示信号Ｓ１６
５1 に基づいて、記憶部１５０1 からデータを読み出す
際に用いる読出ポインタＳ１６１1 を生成し、これを残
量検出回路１６２1 に出力する。アドレスデコーダ１５
１1 は、書込ポインタ制御回路１６０1 が生成した書込
ポインタに基づいて書込アドレスを生成する。プロセッ
シングエレメント１４３1 が出力したデータＳ１６４1
は、記憶部１５０1 内の当該生成したアドレスに書き込
まれる。また、アドレスデコーダ１５１1 は、読出ポイ
ンタ制御回路１６１1 が生成した読出ポインタに基づい
て読出アドレスを生成する。記憶部１５０1 内の当該読
出アドレスから読み出されたデータＳ１６７1 は内部バ
ス１４７に出力される。
【００２６】残量検出回路１６２1 は、書込ポインタＳ
１６０1 と読出ポインタＳ１６１1とを比較して、記憶
部１５０1 のデータ未記憶領域の容量を示すＦＩＦＯ残
量データＳ１６６1 を生成し、これを内部バス制御回路
１４２に出力する残量検出回路１６２1 では、記憶部１
５０1 に記憶可能なデータのデータ容量を深さ方向に２
m 等分して、記憶部１５０1 内の未記憶領域の容量をｍ
ビットで表現する。ここでは、ｍ＝３とする。記憶部１
５０1 は、例えば、６４ビットのラインを６４本持ち、
４０９６ビットの記憶容量を有している。記憶部１５０
1 は、例えば、各ラインが各々１６本のレジスタから構
成される４個のモジュール、あるいは、各ラインが６４
本のレジスタなどで構成される。
１６０1 と読出ポインタＳ１６１1とを比較して、記憶
部１５０1 のデータ未記憶領域の容量を示すＦＩＦＯ残
量データＳ１６６1 を生成し、これを内部バス制御回路
１４２に出力する残量検出回路１６２1 では、記憶部１
５０1 に記憶可能なデータのデータ容量を深さ方向に２
m 等分して、記憶部１５０1 内の未記憶領域の容量をｍ
ビットで表現する。ここでは、ｍ＝３とする。記憶部１
５０1 は、例えば、６４ビットのラインを６４本持ち、
４０９６ビットの記憶容量を有している。記憶部１５０
1 は、例えば、各ラインが各々１６本のレジスタから構
成される４個のモジュール、あるいは、各ラインが６４
本のレジスタなどで構成される。
【００２７】記憶部１５０1 の未記憶領域の容量は、書
込ポインタＳ１６０1 が示す値から読出ポインタＳ１６
１1 が示す値を減算した結果を、記憶部１５０1 の全体
容量から減算したものになる。ここでは、ｍ＝３である
ため、残量検出回路１６２1 は、記憶部１５０1 を構成
する６４本のラインを８個の領域に分割し、書込ポイン
タＳ１６０1 および読出ポインタＳ１６１1 とに基づい
て、記憶部１５０1 内の全体容量に対しての未記憶領域
の容量の比率を示すＦＩＦＯ残量データＳ１６６1 を生
成する。例えば、記憶部１５０1 のうち５２ラインが使
用されている場合には、未記憶領域は１２ラインにな
り、ＦＩＦＯ残量データＳ１６６1 は、１２／６４×１
０の少数点以下の端数を切り上げて「２」を示す。残量
検出回路１６２1 は、「２」をエンコードした３ビット
の２進数のデータ「０１０」を、ＦＩＦＯ残量データＳ
１６６1 として内部バス制御回路１４２に出力する。
込ポインタＳ１６０1 が示す値から読出ポインタＳ１６
１1 が示す値を減算した結果を、記憶部１５０1 の全体
容量から減算したものになる。ここでは、ｍ＝３である
ため、残量検出回路１６２1 は、記憶部１５０1 を構成
する６４本のラインを８個の領域に分割し、書込ポイン
タＳ１６０1 および読出ポインタＳ１６１1 とに基づい
て、記憶部１５０1 内の全体容量に対しての未記憶領域
の容量の比率を示すＦＩＦＯ残量データＳ１６６1 を生
成する。例えば、記憶部１５０1 のうち５２ラインが使
用されている場合には、未記憶領域は１２ラインにな
り、ＦＩＦＯ残量データＳ１６６1 は、１２／６４×１
０の少数点以下の端数を切り上げて「２」を示す。残量
検出回路１６２1 は、「２」をエンコードした３ビット
の２進数のデータ「０１０」を、ＦＩＦＯ残量データＳ
１６６1 として内部バス制御回路１４２に出力する。
【００２８】図３は、ＦＩＦＯ回路１４４2 の構成を説
明するための図である。なお、ＦＩＦＯ回路１４４
4 は、プロセッシングエレメント１４３2 にデータを出
力する点を除いて、ＦＩＦＯ回路１４４2 と同じであ
る。ＦＩＦＯ回路１４４2 には、内部バス制御回路１４
２からの書き込み指示信号Ｓ１６５2 に基づいて内部バ
ス１４７からのデータが書き込まれ、ＦＩＦＯ回路１４
４2 からプロセッシングエレメント１４３3 に一定の頻
度でデータが読み出される。
明するための図である。なお、ＦＩＦＯ回路１４４
4 は、プロセッシングエレメント１４３2 にデータを出
力する点を除いて、ＦＩＦＯ回路１４４2 と同じであ
る。ＦＩＦＯ回路１４４2 には、内部バス制御回路１４
２からの書き込み指示信号Ｓ１６５2 に基づいて内部バ
ス１４７からのデータが書き込まれ、ＦＩＦＯ回路１４
４2 からプロセッシングエレメント１４３3 に一定の頻
度でデータが読み出される。
【００２９】図３に示すように、ＦＩＦＯ回路１４４2
は、記憶部１５０2 、アドレスデコーダ１５１2 および
ＦＩＦＯ制御回路１５２2 を有する。記憶部１５０
2 は、アドレスデコーダ１５１2 からのアドレスに基づ
いて、内部バス１４７からのデータを書き込み、読み出
したデータをプロセッシングエレメント１４３3 に出力
する点を除いて、前述した図２に示す記憶部１５０1 と
同じである。ＦＩＦＯ制御回路１５２2 は、書込ポイン
タ制御回路１６０2 、読出ポインタ制御回路１６１2 お
よび残量検出回路１６２2 を有する。書込ポインタ制御
回路１６０2 は、内部バス制御回路１４２から入力した
書き込み指示信号Ｓ１６５2 に基づいて、内部バス１４
７からのデータＳ１６７2 を書き込む際に用いる書込ポ
インタＳ１６０2 を生成し、これを残量検出回路１６２
2 に出力する。読出ポインタ制御回路１６１2 は、プロ
セッシングエレメント１４３3 から入力した読み出し指
示信号Ｓ１６３2 に基づいて、プロセッシングエレメン
ト１４３3 にデータＳ１６４2 を読み出す際に用いる読
出ポインタＳ１６１1 を生成し、これを残量検出回路１
６２2 に出力する。アドレスデコーダ１５１2 は、書込
ポインタ制御回路１６０2 が生成した書込ポインタに基
づいて書込アドレスを生成する。内部バス１４７からの
データＳ１６７2 が、、記憶部１５０2 内の当該生成し
たアドレスに書き込まれる。また、アドレスデコーダ１
５１2 は、読出ポインタ制御回路１６１2 が生成した読
出ポインタに基づいて読出アドレスを生成する。記憶部
１５０2 内の当該読出アドレスから読み出されたデータ
Ｓ１６４2 はプロセッシングエレメント１４３3 に出力
される。
は、記憶部１５０2 、アドレスデコーダ１５１2 および
ＦＩＦＯ制御回路１５２2 を有する。記憶部１５０
2 は、アドレスデコーダ１５１2 からのアドレスに基づ
いて、内部バス１４７からのデータを書き込み、読み出
したデータをプロセッシングエレメント１４３3 に出力
する点を除いて、前述した図２に示す記憶部１５０1 と
同じである。ＦＩＦＯ制御回路１５２2 は、書込ポイン
タ制御回路１６０2 、読出ポインタ制御回路１６１2 お
よび残量検出回路１６２2 を有する。書込ポインタ制御
回路１６０2 は、内部バス制御回路１４２から入力した
書き込み指示信号Ｓ１６５2 に基づいて、内部バス１４
７からのデータＳ１６７2 を書き込む際に用いる書込ポ
インタＳ１６０2 を生成し、これを残量検出回路１６２
2 に出力する。読出ポインタ制御回路１６１2 は、プロ
セッシングエレメント１４３3 から入力した読み出し指
示信号Ｓ１６３2 に基づいて、プロセッシングエレメン
ト１４３3 にデータＳ１６４2 を読み出す際に用いる読
出ポインタＳ１６１1 を生成し、これを残量検出回路１
６２2 に出力する。アドレスデコーダ１５１2 は、書込
ポインタ制御回路１６０2 が生成した書込ポインタに基
づいて書込アドレスを生成する。内部バス１４７からの
データＳ１６７2 が、、記憶部１５０2 内の当該生成し
たアドレスに書き込まれる。また、アドレスデコーダ１
５１2 は、読出ポインタ制御回路１６１2 が生成した読
出ポインタに基づいて読出アドレスを生成する。記憶部
１５０2 内の当該読出アドレスから読み出されたデータ
Ｓ１６４2 はプロセッシングエレメント１４３3 に出力
される。
【００３０】残量検出回路１６２2 は、書込ポインタＳ
１６０2 と読出ポインタＳ１６１2とを比較して、記憶
部１５０2 のデータが記憶されている領域（使用領域）
の容量を示すＦＩＦＯ残量データＳ１６６2 を生成し、
これを内部バス制御回路１４２に出力する残量検出回路
１６２2 では、記憶部１５０2 に記憶可能なデータのデ
ータ容量を深さ方向に２m 等分して、記憶部１５０2 内
のデータが既に記憶されている領域の容量をｍビットで
表現する。ここでは、ｍ＝３とする。
１６０2 と読出ポインタＳ１６１2とを比較して、記憶
部１５０2 のデータが記憶されている領域（使用領域）
の容量を示すＦＩＦＯ残量データＳ１６６2 を生成し、
これを内部バス制御回路１４２に出力する残量検出回路
１６２2 では、記憶部１５０2 に記憶可能なデータのデ
ータ容量を深さ方向に２m 等分して、記憶部１５０2 内
のデータが既に記憶されている領域の容量をｍビットで
表現する。ここでは、ｍ＝３とする。
【００３１】記憶部１５０2 の使用領域の容量は、書込
ポインタＳ１６０2 が示す値から読出ポインタＳ１６１
2 が示す値を減算したものになる。ここでは、ｍ＝３で
あるため、残量検出回路１６２2 は、記憶部１５０1 を
構成する６４本のラインを８個の領域に分割し、書込ポ
インタＳ１６０2 および読出ポインタＳ１６１2 とに基
づいて、記憶部１５０2 内の全体容量に対しての使用領
域の容量の比率を示すＦＩＦＯ残量データＳ１６６2 を
生成する。ここで、記憶部１５０2 のうち１２ラインが
使用されている場合には、ＦＩＦＯ残量データＳ１６６
2 は、１２／６４×１０の少数点以下の端数を切り上げ
て「２」を示す。残量検出回路１６２2 は、「２」をエ
ンコードした３ビットの２進数のデータ「０１０」を、
ＦＩＦＯ残量データＳ１６６2 として内部バス制御回路
１４２に出力する。
ポインタＳ１６０2 が示す値から読出ポインタＳ１６１
2 が示す値を減算したものになる。ここでは、ｍ＝３で
あるため、残量検出回路１６２2 は、記憶部１５０1 を
構成する６４本のラインを８個の領域に分割し、書込ポ
インタＳ１６０2 および読出ポインタＳ１６１2 とに基
づいて、記憶部１５０2 内の全体容量に対しての使用領
域の容量の比率を示すＦＩＦＯ残量データＳ１６６2 を
生成する。ここで、記憶部１５０2 のうち１２ラインが
使用されている場合には、ＦＩＦＯ残量データＳ１６６
2 は、１２／６４×１０の少数点以下の端数を切り上げ
て「２」を示す。残量検出回路１６２2 は、「２」をエ
ンコードした３ビットの２進数のデータ「０１０」を、
ＦＩＦＯ残量データＳ１６６2 として内部バス制御回路
１４２に出力する。
【００３２】図４は、図１〜図３に示す内部バス制御回
路１４２を説明するための図である。図４に示すよう
に、内部バス制御回路１４２は、レジスタ１８０1 〜１
８０4、閾値設定レジスタ１８１および比較判定回路１
８２を有する。レジスタ１８０1 〜１８０4 は、３ビッ
トの記憶容量を有し、それぞれＦＩＦＯ回路１４４1 〜
１４４4 から３ビットのＦＩＦＯ残量データＳ１６６1
〜Ｓ１６６4 を入力して記憶する。閾値設定レジスタ１
８１は、２／８×１０の小数点以下の端数を切り上げた
「２」を閾値として記憶している。比較判定回路１８２
は、レジスタ１８０1 〜１８０4 に記憶されているＦＩ
ＦＯ残量データＳ１６６1 〜Ｓ１６６4 と、閾値設定レ
ジスタ１８１に記憶されている閾値Ｓ１８１とを比較
し、ＦＩＦＯ残量データＳ１６６1 〜Ｓ１６６4 のうち
閾値Ｓ１８１未満であるものを検出し、当該検出したＦ
ＩＦＯ残量データＳ１６６1 〜Ｓ１６６4 を出力したＦ
ＩＦＯ回路１４４1 〜１４４4 を次に制御を行う対象と
して決定する。このとき、ＦＩＦＯ残量データＳ１６６
1 〜Ｓ１６６4 のうち２つ以上のＦＩＦＯ残量が閾値Ｓ
１８１未満である場合には、例えば、優先順位が最も高
いデータを出力したＦＩＦＯ回路１４４1 〜１４４4 を
次に制御を行う対象として決定する。
路１４２を説明するための図である。図４に示すよう
に、内部バス制御回路１４２は、レジスタ１８０1 〜１
８０4、閾値設定レジスタ１８１および比較判定回路１
８２を有する。レジスタ１８０1 〜１８０4 は、３ビッ
トの記憶容量を有し、それぞれＦＩＦＯ回路１４４1 〜
１４４4 から３ビットのＦＩＦＯ残量データＳ１６６1
〜Ｓ１６６4 を入力して記憶する。閾値設定レジスタ１
８１は、２／８×１０の小数点以下の端数を切り上げた
「２」を閾値として記憶している。比較判定回路１８２
は、レジスタ１８０1 〜１８０4 に記憶されているＦＩ
ＦＯ残量データＳ１６６1 〜Ｓ１６６4 と、閾値設定レ
ジスタ１８１に記憶されている閾値Ｓ１８１とを比較
し、ＦＩＦＯ残量データＳ１６６1 〜Ｓ１６６4 のうち
閾値Ｓ１８１未満であるものを検出し、当該検出したＦ
ＩＦＯ残量データＳ１６６1 〜Ｓ１６６4 を出力したＦ
ＩＦＯ回路１４４1 〜１４４4 を次に制御を行う対象と
して決定する。このとき、ＦＩＦＯ残量データＳ１６６
1 〜Ｓ１６６4 のうち２つ以上のＦＩＦＯ残量が閾値Ｓ
１８１未満である場合には、例えば、優先順位が最も高
いデータを出力したＦＩＦＯ回路１４４1 〜１４４4 を
次に制御を行う対象として決定する。
【００３３】図５はＦＩＦＯ回路１４４1 〜１４４4 の
記憶状態の一例を示す図である。ここで、図５（Ａ）は
内部バス制御回路１４２においてＮ回目に判定を行った
ときの記憶状態を示しており、図５（Ｂ）は内部バス制
御回路１４２において（Ｎ＋１）回目に判定を行ったと
きの記憶状態を示している。
記憶状態の一例を示す図である。ここで、図５（Ａ）は
内部バス制御回路１４２においてＮ回目に判定を行った
ときの記憶状態を示しており、図５（Ｂ）は内部バス制
御回路１４２において（Ｎ＋１）回目に判定を行ったと
きの記憶状態を示している。
【００３４】図５において、斜線の部分は、既にデータ
が記憶さている領域（使用領域）のデータ量をグラフで
示しており、「０／８」〜「８／８」は残量を示してい
る。図５に示すように、ＦＩＦＯ残量データＳ１６
６1 ，Ｓ１６６3 は、前述したように記憶部１５０1 ，
１５０3 のデータ未記憶領域の容量の比率を示している
ことから、使用領域が増加するに従って値が「０／８」
に向けて減少する。ＦＩＦＯ回路１４４1 ，１４４3 に
は、一定の頻度でプロセッシングエレメント１４３1 ，
１４３3 からデータが書き込まれるため、内部バス１４
７にデータが読み出されていない間は、ＦＩＦＯ残量デ
ータＳ１６６1 ，Ｓ１６６3 が示す値は「０／８」に向
けて減少する。
が記憶さている領域（使用領域）のデータ量をグラフで
示しており、「０／８」〜「８／８」は残量を示してい
る。図５に示すように、ＦＩＦＯ残量データＳ１６
６1 ，Ｓ１６６3 は、前述したように記憶部１５０1 ，
１５０3 のデータ未記憶領域の容量の比率を示している
ことから、使用領域が増加するに従って値が「０／８」
に向けて減少する。ＦＩＦＯ回路１４４1 ，１４４3 に
は、一定の頻度でプロセッシングエレメント１４３1 ，
１４３3 からデータが書き込まれるため、内部バス１４
７にデータが読み出されていない間は、ＦＩＦＯ残量デ
ータＳ１６６1 ，Ｓ１６６3 が示す値は「０／８」に向
けて減少する。
【００３５】ＦＩＦＯ残量データＳ１６６2 ，１６６4
は、前述したように記憶部１５０2，１５０4 のデータ
が既に記憶されている領域の容量の比率を示しているこ
とから、使用領域が増加するに従って「８／８」に向け
て値が増加する。ＦＩＦＯ回路１４４2 ，１４４4 から
は、一定の頻度でプロセッシングエレメント１４３3 ，
１４３2 にデータが読み出されるため、内部バス１４７
からデータが書き込まれていない間は、ＦＩＦＯ残量デ
ータＳ１６６2 ，１６６4 が示す値は「０／８」に向け
て減少する。
は、前述したように記憶部１５０2，１５０4 のデータ
が既に記憶されている領域の容量の比率を示しているこ
とから、使用領域が増加するに従って「８／８」に向け
て値が増加する。ＦＩＦＯ回路１４４2 ，１４４4 から
は、一定の頻度でプロセッシングエレメント１４３3 ，
１４３2 にデータが読み出されるため、内部バス１４７
からデータが書き込まれていない間は、ＦＩＦＯ残量デ
ータＳ１６６2 ，１６６4 が示す値は「０／８」に向け
て減少する。
【００３６】ここで、図５（Ａ）に示すように、ＦＩＦ
Ｏ回路１４４1 ，１４４3 ，１４４4 から出力されたＦ
ＩＦＯ残量データＳ１６６1 ，Ｓ１６６3 ，Ｓ１６６4
が、閾値データＳ１８１が示す値に対応する「２／８」
未満になった場合を考える。この場合には、ＦＩＦＯ回
路１４４4 ，１４４1 ，１４４2 ，１４４3 の順で優先
順位が高くなるように動的に（ダイナミックに）決めら
れる場合には、内部バス制御回路１４２において、ＦＩ
ＦＯ回路１４４3 が次に制御を行う対象として決定され
る。そして、内部バス制御回路１４２からの制御信号Ｓ
１６５3 に基づいて、ＦＩＦＯ回路１４４3 から内部バ
ス１４７にデータが読み出される。
Ｏ回路１４４1 ，１４４3 ，１４４4 から出力されたＦ
ＩＦＯ残量データＳ１６６1 ，Ｓ１６６3 ，Ｓ１６６4
が、閾値データＳ１８１が示す値に対応する「２／８」
未満になった場合を考える。この場合には、ＦＩＦＯ回
路１４４4 ，１４４1 ，１４４2 ，１４４3 の順で優先
順位が高くなるように動的に（ダイナミックに）決めら
れる場合には、内部バス制御回路１４２において、ＦＩ
ＦＯ回路１４４3 が次に制御を行う対象として決定され
る。そして、内部バス制御回路１４２からの制御信号Ｓ
１６５3 に基づいて、ＦＩＦＯ回路１４４3 から内部バ
ス１４７にデータが読み出される。
【００３７】従って、図５（Ｂ）に示すように、内部バ
ス制御回路１４２において次に判定を行う時点では、Ｆ
ＩＦＯ回路１４４3 から出力されるＦＩＦＯ残量データ
Ｓ１６６3 は「４／８」に対応する値を示している。
ス制御回路１４２において次に判定を行う時点では、Ｆ
ＩＦＯ回路１４４3 から出力されるＦＩＦＯ残量データ
Ｓ１６６3 は「４／８」に対応する値を示している。
【００３８】次に、内部バス制御回路１４２において、
図５（Ｂ）に示すように、ＦＩＦＯ残量データＳ１６６
1 ，Ｓ１６６2 ，Ｓ１６６4 が、閾値データＳ１８１が
示す値に対応する「２／８」未満になっていることが検
出され、前述した優先順位に基づいて、ＦＩＦＯ回路１
４４2 が次に制御を行う対象として決定される。上述し
たように、複数のＦＩＦＯ残量データが閾値未満になっ
た場合に、前回サービスされたポイントの次から、順に
優先順位が高くなるように、次に制御を行う対象を決定
する方式をラウンドロビン方式という。この方式は、比
較判定回路１８２におけるデータ処理量が少なく、回路
規模を縮小できるという利点がある。
図５（Ｂ）に示すように、ＦＩＦＯ残量データＳ１６６
1 ，Ｓ１６６2 ，Ｓ１６６4 が、閾値データＳ１８１が
示す値に対応する「２／８」未満になっていることが検
出され、前述した優先順位に基づいて、ＦＩＦＯ回路１
４４2 が次に制御を行う対象として決定される。上述し
たように、複数のＦＩＦＯ残量データが閾値未満になっ
た場合に、前回サービスされたポイントの次から、順に
優先順位が高くなるように、次に制御を行う対象を決定
する方式をラウンドロビン方式という。この方式は、比
較判定回路１８２におけるデータ処理量が少なく、回路
規模を縮小できるという利点がある。
【００３９】しかしながら、本来であれば、閾値を下回
り「０／８」に一番近いものがその時点で最初に制御を
行う対象として決定されるべきである。具体的には、図
５（Ｂ）に示す例では、内部バス制御回路１４２は、Ｆ
ＩＦＯ回路１４４4 に対しての制御を最初に行うべきで
ある。この例では、ＦＩＦＯ回路１４４4 についての優
先順位が低いために、内部バス制御回路１４２が他のＦ
ＩＦＯ回路の制御を行っている間に、ＦＩＦＯ回路１４
４4 が空になり、プロセッシングエレメント１４３4 に
よるリアルタイム処理が破綻してシステムはエラー状態
になる可能性が高い。上述した方式は、ＦＩＦＯ残量デ
ータＳ１６６1 〜Ｓ１６６4 のなかで閾値未満の数が多
くなった場合、例えば、閾値をやや低めに設定している
場合などに特にエラー状態に陥りやすくなるという問題
がある。
り「０／８」に一番近いものがその時点で最初に制御を
行う対象として決定されるべきである。具体的には、図
５（Ｂ）に示す例では、内部バス制御回路１４２は、Ｆ
ＩＦＯ回路１４４4 に対しての制御を最初に行うべきで
ある。この例では、ＦＩＦＯ回路１４４4 についての優
先順位が低いために、内部バス制御回路１４２が他のＦ
ＩＦＯ回路の制御を行っている間に、ＦＩＦＯ回路１４
４4 が空になり、プロセッシングエレメント１４３4 に
よるリアルタイム処理が破綻してシステムはエラー状態
になる可能性が高い。上述した方式は、ＦＩＦＯ残量デ
ータＳ１６６1 〜Ｓ１６６4 のなかで閾値未満の数が多
くなった場合、例えば、閾値をやや低めに設定している
場合などに特にエラー状態に陥りやすくなるという問題
がある。
【００４０】第２の背景技術 上述した第１の背景技術の問題点を解決するために、当
該第２の背景技術のマルチプロセッサシステムでは、閾
値未満の値を示すＦＩＦＯ残量データのうち、図５に示
す「０／８」に対応する値に近い値を示すものに大きな
重み付けを行って処理する。この場合に、複数のＦＩＦ
Ｏ残量データのうち閾値未満のものを対象にグループ
（レベル）分けを行い、それに応じた重みをかける。図
５に示す例では、閾値を「２／８」に対応する値に設定
しているが、実際には「０／８」という指標（数値）は
ありえないので、グループ分けは「１／８」と「２／
８」との２つになる。
該第２の背景技術のマルチプロセッサシステムでは、閾
値未満の値を示すＦＩＦＯ残量データのうち、図５に示
す「０／８」に対応する値に近い値を示すものに大きな
重み付けを行って処理する。この場合に、複数のＦＩＦ
Ｏ残量データのうち閾値未満のものを対象にグループ
（レベル）分けを行い、それに応じた重みをかける。図
５に示す例では、閾値を「２／８」に対応する値に設定
しているが、実際には「０／８」という指標（数値）は
ありえないので、グループ分けは「１／８」と「２／
８」との２つになる。
【００４１】ここでは、図６に示すように、図１に示す
構成に対して、プロセッシングエレメント１４３4 ，１
４３5 およびＦＩＦＯ回路１４４5 ，１４４6 をさらに
加えた構成のマルチプロセッサシステム２００を例示し
て説明する。ＦＩＦＯ回路１４４1 ，１４４3 は、それ
ぞれプロセッシングエレメント１４３1 ，１４３3 から
のデータを書き込み、これを読み出して内部バス１４７
に出力する。また、ＦＩＦＯ回路１４４2 ，１４４4 ，
１４４5 ，１４４6 は、内部バス１４７からのデータを
書き込み、これを読み出してそれぞれプロセッシングエ
レメント１４３3 ，１４３2 ，１４３4 ，１４３5 に出
力する。
構成に対して、プロセッシングエレメント１４３4 ，１
４３5 およびＦＩＦＯ回路１４４5 ，１４４6 をさらに
加えた構成のマルチプロセッサシステム２００を例示し
て説明する。ＦＩＦＯ回路１４４1 ，１４４3 は、それ
ぞれプロセッシングエレメント１４３1 ，１４３3 から
のデータを書き込み、これを読み出して内部バス１４７
に出力する。また、ＦＩＦＯ回路１４４2 ，１４４4 ，
１４４5 ，１４４6 は、内部バス１４７からのデータを
書き込み、これを読み出してそれぞれプロセッシングエ
レメント１４３3 ，１４３2 ，１４３4 ，１４３5 に出
力する。
【００４２】図７は、図６に示す内部バス制御回路２４
２を説明するための図である。図７に示すように、内部
バス制御回路２４２は、レジスタ２８０1 〜２８０6、
閾値設定レジスタ２８１および比較判定回路２８２を有
する。レジスタ２８０1 〜２８０6 は、３ビットの記憶
容量を有し、それぞれＦＩＦＯ回路２４４1 〜２４４6
から３ビットのＦＩＦＯ残量データＳ２６６1 〜Ｓ２６
６6 を入力して記憶する。閾値設定レジスタ２８１は、
例えば、「２」を閾値として記憶し、これを閾値Ｓ２８
１として比較判定回路２８２に出力する。比較判定回路
２８２は、レジスタ２８０1 〜２８０6 に記憶されてい
るＦＩＦＯ残量データＳ２６６1 〜Ｓ２６６6 のうち、
閾値Ｓ２８１未満のであるものを検出し、そのうち
「１」を示すものについては「２」を乗ずる重み付けを
行い、「２」を示すものについては「１」を乗ずる重み
付けを行う。これにより、ＦＩＦＯ残量データＳ２６６
1 〜Ｓ２６６6 が残量「１／８」に応じた「１」を示す
場合には当該データは「２」に重み付けされ、ＦＩＦＯ
残量データＳ２６６1 〜Ｓ２６６6 が残量「２／８」に
応じた「２」を示す場合には当該データは「１」に重み
付けされる。比較判定回路２８２は、ＦＩＦＯ残量デー
タＳ２６６1 〜Ｓ２６６6 と閾値Ｓ２８１とを比較し、
ＦＩＦＯ残量データＳ２６６1 〜Ｓ２６６6 のうち閾値
Ｓ２８１未満であるものを検索し、当該検索したＦＩＦ
Ｏ残量データＳ２６６1 〜Ｓ２６６6 について上述した
重み付けを行った後に、これら重み付けを行ったＦＩＦ
Ｏ残量データＳ２６６1 〜Ｓ２６６6 のうち値が最も大
きいもの特定する。そして、比較判定回路２８２は、当
該特定したＦＩＦＯ残量データＳ２６６1 〜Ｓ２６６6
を出力したＦＩＦＯ回路２４４1 〜２４４6 を次に制御
を行う対象として決定する。このとき、重み付けを行っ
たＦＩＦＯ残量データＳ２６６1 〜Ｓ２６６6 のうち最
も値が大きいものが２以上存在する場合には、例えば、
優先順位が最も高いデータを出力したＦＩＦＯ回路２４
４1 〜２４４6 を次に制御を行う対象として決定する。
当該優先順位は、例えば、ＦＩＦＯ回路２４４6 〜２４
４1 の順で優先順位が高くなるように決められている。
すなわち、ＦＩＦＯ回路２４４1 が最も優先順位が高く
設定されている。
２を説明するための図である。図７に示すように、内部
バス制御回路２４２は、レジスタ２８０1 〜２８０6、
閾値設定レジスタ２８１および比較判定回路２８２を有
する。レジスタ２８０1 〜２８０6 は、３ビットの記憶
容量を有し、それぞれＦＩＦＯ回路２４４1 〜２４４6
から３ビットのＦＩＦＯ残量データＳ２６６1 〜Ｓ２６
６6 を入力して記憶する。閾値設定レジスタ２８１は、
例えば、「２」を閾値として記憶し、これを閾値Ｓ２８
１として比較判定回路２８２に出力する。比較判定回路
２８２は、レジスタ２８０1 〜２８０6 に記憶されてい
るＦＩＦＯ残量データＳ２６６1 〜Ｓ２６６6 のうち、
閾値Ｓ２８１未満のであるものを検出し、そのうち
「１」を示すものについては「２」を乗ずる重み付けを
行い、「２」を示すものについては「１」を乗ずる重み
付けを行う。これにより、ＦＩＦＯ残量データＳ２６６
1 〜Ｓ２６６6 が残量「１／８」に応じた「１」を示す
場合には当該データは「２」に重み付けされ、ＦＩＦＯ
残量データＳ２６６1 〜Ｓ２６６6 が残量「２／８」に
応じた「２」を示す場合には当該データは「１」に重み
付けされる。比較判定回路２８２は、ＦＩＦＯ残量デー
タＳ２６６1 〜Ｓ２６６6 と閾値Ｓ２８１とを比較し、
ＦＩＦＯ残量データＳ２６６1 〜Ｓ２６６6 のうち閾値
Ｓ２８１未満であるものを検索し、当該検索したＦＩＦ
Ｏ残量データＳ２６６1 〜Ｓ２６６6 について上述した
重み付けを行った後に、これら重み付けを行ったＦＩＦ
Ｏ残量データＳ２６６1 〜Ｓ２６６6 のうち値が最も大
きいもの特定する。そして、比較判定回路２８２は、当
該特定したＦＩＦＯ残量データＳ２６６1 〜Ｓ２６６6
を出力したＦＩＦＯ回路２４４1 〜２４４6 を次に制御
を行う対象として決定する。このとき、重み付けを行っ
たＦＩＦＯ残量データＳ２６６1 〜Ｓ２６６6 のうち最
も値が大きいものが２以上存在する場合には、例えば、
優先順位が最も高いデータを出力したＦＩＦＯ回路２４
４1 〜２４４6 を次に制御を行う対象として決定する。
当該優先順位は、例えば、ＦＩＦＯ回路２４４6 〜２４
４1 の順で優先順位が高くなるように決められている。
すなわち、ＦＩＦＯ回路２４４1 が最も優先順位が高く
設定されている。
【００４３】図８はＦＩＦＯ回路２４４1 〜２４４6 の
記憶状態の一例を示す図である。ここで、図８（Ａ）は
内部バス制御回路２４２においてＮ回目に判定を行った
ときの記憶状態を示しており、図８（Ｂ）は内部バス制
御回路２４２においてＮ＋１回目に判定を行ったときの
記憶状態を示している。ここで、図８（Ａ）に示すよう
に、ＦＩＦＯ回路１４４4 ，１４４6 から出力されたＦ
ＩＦＯ残量データＳ２６６4 ，Ｓ２６６6 が、閾値デー
タＳ２８１が示す値に対応する「２／８」未満になった
場合を考える。この場合には、内部バス制御回路２４２
において、ＦＩＦＯ残量データＳ２６６4 ，Ｓ２６６6
が示す「２」に重み付け「１」が乗じられ、前述した優
先順位に基づいて、ＦＩＦＯ残量データＳ２６６4 を出
力したＦＩＦＯ回路２４４4 が次に制御を行う対象とし
て決定される。そして、内部バス制御回路２４２からの
書き込み指示信号Ｓ２６５4 に基づいて、内部バス１４
７からＦＩＦＯ回路１４４4 にデータが書き込まれる。
記憶状態の一例を示す図である。ここで、図８（Ａ）は
内部バス制御回路２４２においてＮ回目に判定を行った
ときの記憶状態を示しており、図８（Ｂ）は内部バス制
御回路２４２においてＮ＋１回目に判定を行ったときの
記憶状態を示している。ここで、図８（Ａ）に示すよう
に、ＦＩＦＯ回路１４４4 ，１４４6 から出力されたＦ
ＩＦＯ残量データＳ２６６4 ，Ｓ２６６6 が、閾値デー
タＳ２８１が示す値に対応する「２／８」未満になった
場合を考える。この場合には、内部バス制御回路２４２
において、ＦＩＦＯ残量データＳ２６６4 ，Ｓ２６６6
が示す「２」に重み付け「１」が乗じられ、前述した優
先順位に基づいて、ＦＩＦＯ残量データＳ２６６4 を出
力したＦＩＦＯ回路２４４4 が次に制御を行う対象とし
て決定される。そして、内部バス制御回路２４２からの
書き込み指示信号Ｓ２６５4 に基づいて、内部バス１４
７からＦＩＦＯ回路１４４4 にデータが書き込まれる。
【００４４】従って、図８（Ｂ）に示すように、内部バ
ス制御回路２４２において次に判定を行う時点では、Ｆ
ＩＦＯ回路１４４4 から出力されるＦＩＦＯ残量データ
Ｓ２６６4 は「４／８」に対応する値を示している。
ス制御回路２４２において次に判定を行う時点では、Ｆ
ＩＦＯ回路１４４4 から出力されるＦＩＦＯ残量データ
Ｓ２６６4 は「４／８」に対応する値を示している。
【００４５】次に、内部バス制御回路２４２において、
図８（Ｂ）に示すように、ＦＩＦＯ残量データＳ２６６
3 ，Ｓ２６６6 が、閾値データＳ２８１が示す値に対応
する「２／８」未満になっていることが検出され、ＦＩ
ＦＯ残量データＳ２６６3 が示す「２」に重み付け
「１」が乗じられて「２」になり、ＦＩＦＯ残量データ
Ｓ２６６6 が示す「１」に重み付け「２」が乗じられて
「２」になる。その結果、ＦＩＦＯ残量データＳ２６６
3 とＳ２６６6 とで重み付け後の値が同じになり、前述
した優先順位に基づいて、ＦＩＦＯ残量データＳ２６６
3 を出力したＦＩＦＯ回路２４４3 が次に制御を行う対
象として決定される。このように、上述したマルチプロ
セッサシステム２００においても、図８（Ｂ）に示す場
合に、内部バス制御回路２４２によって本来次に制御の
対象とされるべき、ＦＩＦＯ回路１４４6 が制御の対象
とならず、プロセッシングエレメント１４３6 が行うリ
アルタイム処理が破綻し、システムはエラー状態になる
可能性が高い。
図８（Ｂ）に示すように、ＦＩＦＯ残量データＳ２６６
3 ，Ｓ２６６6 が、閾値データＳ２８１が示す値に対応
する「２／８」未満になっていることが検出され、ＦＩ
ＦＯ残量データＳ２６６3 が示す「２」に重み付け
「１」が乗じられて「２」になり、ＦＩＦＯ残量データ
Ｓ２６６6 が示す「１」に重み付け「２」が乗じられて
「２」になる。その結果、ＦＩＦＯ残量データＳ２６６
3 とＳ２６６6 とで重み付け後の値が同じになり、前述
した優先順位に基づいて、ＦＩＦＯ残量データＳ２６６
3 を出力したＦＩＦＯ回路２４４3 が次に制御を行う対
象として決定される。このように、上述したマルチプロ
セッサシステム２００においても、図８（Ｂ）に示す場
合に、内部バス制御回路２４２によって本来次に制御の
対象とされるべき、ＦＩＦＯ回路１４４6 が制御の対象
とならず、プロセッシングエレメント１４３6 が行うリ
アルタイム処理が破綻し、システムはエラー状態になる
可能性が高い。
【００４６】当該第２の背景技術において、前述した第
１の背景技術と異なる最終結果を出すためには、「１／
８」に対する重み係数を「２／８」に対する重み係数の
３倍以上にしなければならない。すなわち、重み付けを
行うグループを、Ｎ段階のグループに分けている場合に
は、各グループのための重み係数は一次の線形関係では
うまく決定できない。理論的には、２次の係数となる。
この判定を内部バス制御回路２４２内の比較判定回路２
８２で実行するには、図７に示す３ビットのレジスタ２
８０1 〜２８０6 の他に、Ｎ段階の重み付け係数を保持
するためのレジスタが比較判定回路２８２内に必要にな
る。これを実現するためには、ＦＩＦＯの数（図６に示
す構成の場合には６個）分の乗算器が必要になる。ま
た、その後の処理に対して、単純に考えると、６個分の
信号から最小値を検出する装置が必要になる。しかしな
がら、この方式もＦＩＦＯの数が多くなってくると実用
上耐えられないものとなる。ＦＩＦＯの数分の乗算器を
チップ上に搭載すると、システムが大規模化するという
問題がある。
１の背景技術と異なる最終結果を出すためには、「１／
８」に対する重み係数を「２／８」に対する重み係数の
３倍以上にしなければならない。すなわち、重み付けを
行うグループを、Ｎ段階のグループに分けている場合に
は、各グループのための重み係数は一次の線形関係では
うまく決定できない。理論的には、２次の係数となる。
この判定を内部バス制御回路２４２内の比較判定回路２
８２で実行するには、図７に示す３ビットのレジスタ２
８０1 〜２８０6 の他に、Ｎ段階の重み付け係数を保持
するためのレジスタが比較判定回路２８２内に必要にな
る。これを実現するためには、ＦＩＦＯの数（図６に示
す構成の場合には６個）分の乗算器が必要になる。ま
た、その後の処理に対して、単純に考えると、６個分の
信号から最小値を検出する装置が必要になる。しかしな
がら、この方式もＦＩＦＯの数が多くなってくると実用
上耐えられないものとなる。ＦＩＦＯの数分の乗算器を
チップ上に搭載すると、システムが大規模化するという
問題がある。
【００４７】第３の背景技術 当該第３の背景技術のマルチプロセッサシステムでは、
例えば、図６および図７に示す内部バス制御回路２４２
において、ＦＩＦＯ回路１４４1 〜１４４6 から入力し
たＦＩＦＯ残量データＳ２６６1 〜Ｓ２６６6 のうち、
閾値設定レジスタ２８１に設定された閾値Ｓ２８１未満
のＦＩＦＯ残量データＳ２６６1 〜Ｓ２６６6 を入力し
たタイミングで、これらに対応する制御リクエストをリ
クエストキューに格納する。すなわち、閾値Ｓ２８１未
満のＦＩＦＯ残量データＳ２６６1 〜Ｓ２６６6 が、Ｆ
ＩＦＯ回路１４４1 〜Ｓ１４４6 から出力された順に、
それらに対応する制御リクエストをリクエストキューに
格納する。そして、比較判定回路は、リクエストキュー
から制御リクエストを入力順に出力し、当該出力した制
御リクエストに対応するＦＩＦＯ回路１４４1 〜１４４
6に対して制御信号Ｓ２６５1 〜Ｓ２６５6 を出力し
て、これらを制御する。当該マルチプロセッサシステム
によれば、ＦＩＦＯ回路１４４1 〜１４４6 のうち残量
が最初に閾値未満になったものから、内部バス制御回路
による制御の対象とするため、前述した第２の背景技術
のマルチプロセッサシステムに比べて合理的である。し
かしながら、当該第３の背景技術のマルチプロセッサシ
ステムでは、内部バス１４７との間で単位時間当たりに
入出力されるデータ量が、ＦＩＦＯ回路１４４1 〜１４
４6 の相互間で大きく異なる場合には、プロセッシング
エレメント１４３1 〜１４３6 が行うリアルタイム処理
が破綻し、システムはエラー状態になる可能性がある。
例えば、図６および図７に示す内部バス制御回路２４２
において、ＦＩＦＯ回路１４４1 〜１４４6 から入力し
たＦＩＦＯ残量データＳ２６６1 〜Ｓ２６６6 のうち、
閾値設定レジスタ２８１に設定された閾値Ｓ２８１未満
のＦＩＦＯ残量データＳ２６６1 〜Ｓ２６６6 を入力し
たタイミングで、これらに対応する制御リクエストをリ
クエストキューに格納する。すなわち、閾値Ｓ２８１未
満のＦＩＦＯ残量データＳ２６６1 〜Ｓ２６６6 が、Ｆ
ＩＦＯ回路１４４1 〜Ｓ１４４6 から出力された順に、
それらに対応する制御リクエストをリクエストキューに
格納する。そして、比較判定回路は、リクエストキュー
から制御リクエストを入力順に出力し、当該出力した制
御リクエストに対応するＦＩＦＯ回路１４４1 〜１４４
6に対して制御信号Ｓ２６５1 〜Ｓ２６５6 を出力し
て、これらを制御する。当該マルチプロセッサシステム
によれば、ＦＩＦＯ回路１４４1 〜１４４6 のうち残量
が最初に閾値未満になったものから、内部バス制御回路
による制御の対象とするため、前述した第２の背景技術
のマルチプロセッサシステムに比べて合理的である。し
かしながら、当該第３の背景技術のマルチプロセッサシ
ステムでは、内部バス１４７との間で単位時間当たりに
入出力されるデータ量が、ＦＩＦＯ回路１４４1 〜１４
４6 の相互間で大きく異なる場合には、プロセッシング
エレメント１４３1 〜１４３6 が行うリアルタイム処理
が破綻し、システムはエラー状態になる可能性がある。
【００４８】以下、上述した第１〜第３の背景技術の問
題点を解決した本発明の実施形態について説明する。第１実施形態 図９は、本実施形態のマルチプロセッサシステム３００
の構成図である。図９に示すように、マルチプロセッサ
システム３００は、例えば、メモリ制御回路３４１、内
部バス制御回路３４２、プロセッシングエレメント３４
３1 ，３４３2 ３４３3 、ＦＩＦＯ回路３４４1 ，３４
４2 ，３４４3 ，３４４4 、メモリＩ／Ｆ回路１４５、
システムＩ／Ｆ回路２４６および内部バス３４７，３４
８を１チップ内に有する。ここで、ＦＩＦＯ回路３４４
1 〜３４４4 が本発明の記憶回路に対応し、内部バス制
御回路３４２が本発明の制御回路に対応している。
題点を解決した本発明の実施形態について説明する。第１実施形態 図９は、本実施形態のマルチプロセッサシステム３００
の構成図である。図９に示すように、マルチプロセッサ
システム３００は、例えば、メモリ制御回路３４１、内
部バス制御回路３４２、プロセッシングエレメント３４
３1 ，３４３2 ３４３3 、ＦＩＦＯ回路３４４1 ，３４
４2 ，３４４3 ，３４４4 、メモリＩ／Ｆ回路１４５、
システムＩ／Ｆ回路２４６および内部バス３４７，３４
８を１チップ内に有する。ここで、ＦＩＦＯ回路３４４
1 〜３４４4 が本発明の記憶回路に対応し、内部バス制
御回路３４２が本発明の制御回路に対応している。
【００４９】ここで、内部バス３４７，３４８のバス
幅、メモリＩ／Ｆ回路３４５のデータ入出力のデータ
幅、並びにＦＩＦＯ回路３４４1 〜３４４4 のバッファ
幅は共に６４ビットである。ＦＩＦＯ回路３４４1 〜３
４４4 のバッファ幅は、内部バス３４７から見たとき
に、１回のアクセスで受け渡しが可能なデータのビット
数を示している。
幅、メモリＩ／Ｆ回路３４５のデータ入出力のデータ
幅、並びにＦＩＦＯ回路３４４1 〜３４４4 のバッファ
幅は共に６４ビットである。ＦＩＦＯ回路３４４1 〜３
４４4 のバッファ幅は、内部バス３４７から見たとき
に、１回のアクセスで受け渡しが可能なデータのビット
数を示している。
【００５０】なお、本実施形態では、一例として、マル
チプロセッサシステム３００において、画像データ処理
回路２１1 ，２１2 との間で画像データをリアルタイム
で入出力しながら、所定の画像処理を行う場合を例示し
て説明する。また、画像データ処理回路２１1 ，２１2
は、例えば、水平同期信号Ｈｓｙｎｃおよびピクセルク
ロック信号ＰＣに基づいて、画像処理を行う。
チプロセッサシステム３００において、画像データ処理
回路２１1 ，２１2 との間で画像データをリアルタイム
で入出力しながら、所定の画像処理を行う場合を例示し
て説明する。また、画像データ処理回路２１1 ，２１2
は、例えば、水平同期信号Ｈｓｙｎｃおよびピクセルク
ロック信号ＰＣに基づいて、画像処理を行う。
【００５１】マルチプロセッサシステム３００では、図
１０に示すように、ＦＩＦＯ回路３４４1 ，３４４4 に
対して、図１０中左側に位置するプロセッシングエレメ
ント３４３1 ，３４３2 が、リアルタイム処理が要求さ
れるリアルタイム処理系３３０を構成する。また、マル
チプロセッサシステム３００では、図１０に示すよう
に、ＦＩＦＯ回路３４４1 〜３４４4 に対して、図１０
中右側に位置するメモリ制御回路３４１および内部バス
制御回路３４２が、リアルタイム処理が要求されない非
リアルタイム（シーケンシャル）処理系３３１を構成す
る。本実施形態では、ＦＩＦＯ回路３４４1 ，３４４4
によって、リアルタイム処理系３３０と非リアルタイム
処理系３３１との間での処理タイミングのずれを吸収す
る。なお、プロセッシングエレメント３４３3 は、リア
ルタイム処理および非リアルタイム処理の何れを行って
もよい。
１０に示すように、ＦＩＦＯ回路３４４1 ，３４４4 に
対して、図１０中左側に位置するプロセッシングエレメ
ント３４３1 ，３４３2 が、リアルタイム処理が要求さ
れるリアルタイム処理系３３０を構成する。また、マル
チプロセッサシステム３００では、図１０に示すよう
に、ＦＩＦＯ回路３４４1 〜３４４4 に対して、図１０
中右側に位置するメモリ制御回路３４１および内部バス
制御回路３４２が、リアルタイム処理が要求されない非
リアルタイム（シーケンシャル）処理系３３１を構成す
る。本実施形態では、ＦＩＦＯ回路３４４1 ，３４４4
によって、リアルタイム処理系３３０と非リアルタイム
処理系３３１との間での処理タイミングのずれを吸収す
る。なお、プロセッシングエレメント３４３3 は、リア
ルタイム処理および非リアルタイム処理の何れを行って
もよい。
【００５２】メモリ制御回路３４１は、プロセッシング
エレメント３４３1 ，３４３2 ，３４３3 によるメイン
メモリ２０へのデータの書き込みおよびメインメモリ２
０からのデータの読み出しを制御する。このとき、メモ
リ制御回路３４１によるメインメモリ２０に対してのア
クセス動作は、内部バス制御回路３４２からの制御信号
Ｓ３４２ａに基づいて行われる。ここで、メインメモリ
２０としては、例えばＳＤＲＡＭ(Synchronous Dynamic
Random Access Memory)などが用いられる。
エレメント３４３1 ，３４３2 ，３４３3 によるメイン
メモリ２０へのデータの書き込みおよびメインメモリ２
０からのデータの読み出しを制御する。このとき、メモ
リ制御回路３４１によるメインメモリ２０に対してのア
クセス動作は、内部バス制御回路３４２からの制御信号
Ｓ３４２ａに基づいて行われる。ここで、メインメモリ
２０としては、例えばＳＤＲＡＭ(Synchronous Dynamic
Random Access Memory)などが用いられる。
【００５３】メモリ制御回路３４１によるメインメモリ
２０に対してのアクセスは、メモリアクセスの効率化と
いう観点から、後述するように、所定のデータ量のデー
タを単位として行うことが望ましい。この場合に、メイ
ンメモリ２０に対してのアクセス速度は、プロセッシン
グエレメント３４３1 〜３４３3 の処理速度、ＦＩＦＯ
回路３４４1 〜３４４4 のデータ幅および段数、内部バ
ス３４７のデータ転送速度、並びにメインメモリ２０と
してＳＤＲＡＭなどを用いた場合にはリフレッシュ動作
の期間などを基準に、プロセッシングエレメント３４３
1 ，３４３2 の処理のリアルタイム性を保証すうように
決定する必要がある。
２０に対してのアクセスは、メモリアクセスの効率化と
いう観点から、後述するように、所定のデータ量のデー
タを単位として行うことが望ましい。この場合に、メイ
ンメモリ２０に対してのアクセス速度は、プロセッシン
グエレメント３４３1 〜３４３3 の処理速度、ＦＩＦＯ
回路３４４1 〜３４４4 のデータ幅および段数、内部バ
ス３４７のデータ転送速度、並びにメインメモリ２０と
してＳＤＲＡＭなどを用いた場合にはリフレッシュ動作
の期間などを基準に、プロセッシングエレメント３４３
1 ，３４３2 の処理のリアルタイム性を保証すうように
決定する必要がある。
【００５４】メインメモリ２０に対してのメモリアクセ
スとしては、例えば１６回のバーストメモリアクセスが
採用される。当該バーストメモリアクセスは、メモリ制
御回路３４１および内部バス制御回路３４２の制御に基
づいて行われ、メモリ制御回路３４１によってメインメ
モリ２０内のアクセスを行うアドレスを１回指定した後
に、メインメモリ２０内の当該指定したアドレスと当該
指定したアドレスに連続したアドレスに対して合計１６
回のアクセスが連続して行われる。画像処理などでは、
メインメモリ２０内の連続したアドレスに対してのアク
セスが連続して発生することが多く、このようなバース
トメモリアクセスを採用することで、メインメモリ２０
に対してのアクセス効率を大幅に高めることができる。
スとしては、例えば１６回のバーストメモリアクセスが
採用される。当該バーストメモリアクセスは、メモリ制
御回路３４１および内部バス制御回路３４２の制御に基
づいて行われ、メモリ制御回路３４１によってメインメ
モリ２０内のアクセスを行うアドレスを１回指定した後
に、メインメモリ２０内の当該指定したアドレスと当該
指定したアドレスに連続したアドレスに対して合計１６
回のアクセスが連続して行われる。画像処理などでは、
メインメモリ２０内の連続したアドレスに対してのアク
セスが連続して発生することが多く、このようなバース
トメモリアクセスを採用することで、メインメモリ２０
に対してのアクセス効率を大幅に高めることができる。
【００５５】また、メインメモリ２０は、例えば、図１
１に示すように、６４ビットのデータ幅を有する。メイ
ンメモリ２０は、例えば、１６ビットのデータ幅のＳＤ
ＲＡＭを並列に４個接続したり、あるいは、３２ビット
のデータ幅のＳＤＲＡＭを並列に２個接続して構成され
る。なお、メインメモリ２０の実現方式は任意である。
図１１において、記憶領域１５０1 には、ＦＩＦＯ回路
３４４1 〜３４４4 の一つ当たりの記憶容量分のデータ
が記憶される。
１に示すように、６４ビットのデータ幅を有する。メイ
ンメモリ２０は、例えば、１６ビットのデータ幅のＳＤ
ＲＡＭを並列に４個接続したり、あるいは、３２ビット
のデータ幅のＳＤＲＡＭを並列に２個接続して構成され
る。なお、メインメモリ２０の実現方式は任意である。
図１１において、記憶領域１５０1 には、ＦＩＦＯ回路
３４４1 〜３４４4 の一つ当たりの記憶容量分のデータ
が記憶される。
【００５６】プロセッシングエレメント３４３1 ，３４
３2 は、それぞれシステムＩ／Ｆ回路２４６の外部端子
２４６ａ1 ，２４６ａ2 に接続され、それぞれ外部端子
２４６ａ1 ，２４６ａ2 に接続された画像データ処理回
路２１1 ，２１2 との間でリアルタイムにデータの入出
力を行いながら、割り当てられた処理（タスク）を実行
する。なお、本実施形態では、外部端子２４６ａ1 ，２
４６ａ2 に、画像データ処理回路２１1 ，２１2 が接続
された場合を例示して説明する。プロセッシングエレメ
ント３４３1 ，３４３2 の各々は、図示しない信号発生
装置から入力した水平同期信号Ｈｓｙｎｃおよびピクセ
ルクロック信号ＰＣを基準として所定の期間内に各ピク
セルについての処理を行う。ここで、ピクセルクロック
信号ＰＣは、水平同期信号Ｈｓｙｎｃに同期した信号で
あり、水平同期信号Ｈｓｙｎｃの１周期内に、Ｎ（Ｎは
整数）周期分のピクセルクロック信号ＰＣが含まれる。
３2 は、それぞれシステムＩ／Ｆ回路２４６の外部端子
２４６ａ1 ，２４６ａ2 に接続され、それぞれ外部端子
２４６ａ1 ，２４６ａ2 に接続された画像データ処理回
路２１1 ，２１2 との間でリアルタイムにデータの入出
力を行いながら、割り当てられた処理（タスク）を実行
する。なお、本実施形態では、外部端子２４６ａ1 ，２
４６ａ2 に、画像データ処理回路２１1 ，２１2 が接続
された場合を例示して説明する。プロセッシングエレメ
ント３４３1 ，３４３2 の各々は、図示しない信号発生
装置から入力した水平同期信号Ｈｓｙｎｃおよびピクセ
ルクロック信号ＰＣを基準として所定の期間内に各ピク
セルについての処理を行う。ここで、ピクセルクロック
信号ＰＣは、水平同期信号Ｈｓｙｎｃに同期した信号で
あり、水平同期信号Ｈｓｙｎｃの１周期内に、Ｎ（Ｎは
整数）周期分のピクセルクロック信号ＰＣが含まれる。
【００５７】また、プロセッシングエレメント３４
３1 ，３４３2 は、必要に応じて、他のプロセッシング
エレメントに出力するデータをＦＩＦＯ回路３４４1 ，
３４４4に出力すると共に、他のプロセッシングエレメ
ントからのデータをＦＩＦＯ回路３４４1 ，３４４4 か
ら入力する。これにより、プロセッシングエレメント３
４３1 〜３４３3 において、相互に通信を行いながら所
定の処理を協働して行うことができる。
３1 ，３４３2 は、必要に応じて、他のプロセッシング
エレメントに出力するデータをＦＩＦＯ回路３４４1 ，
３４４4に出力すると共に、他のプロセッシングエレメ
ントからのデータをＦＩＦＯ回路３４４1 ，３４４4 か
ら入力する。これにより、プロセッシングエレメント３
４３1 〜３４３3 において、相互に通信を行いながら所
定の処理を協働して行うことができる。
【００５８】また、プロセッシングエレメント３４
３1 ，３４３2 は、必要に応じて、メインメモリ２０に
書き込むデータをＦＩＦＯ回路３４４1 ，３４４4 に出
力すると共に、メインメモリ２０から読み出したデータ
をＦＩＦＯ回路３４４1 ，３４４2 から入力する。すな
わち、プロセッシングエレメント３４３1 ，３４３
4 は、メインメモリ２０から読み出された処理に必要な
データを入力すると共に、処理の結果であるデータをメ
インメモリ２０に書き込むために当該データをＦＩＦＯ
回路３４４1 ，３４４4 に出力する。
３1 ，３４３2 は、必要に応じて、メインメモリ２０に
書き込むデータをＦＩＦＯ回路３４４1 ，３４４4 に出
力すると共に、メインメモリ２０から読み出したデータ
をＦＩＦＯ回路３４４1 ，３４４2 から入力する。すな
わち、プロセッシングエレメント３４３1 ，３４３
4 は、メインメモリ２０から読み出された処理に必要な
データを入力すると共に、処理の結果であるデータをメ
インメモリ２０に書き込むために当該データをＦＩＦＯ
回路３４４1 ，３４４4 に出力する。
【００５９】プロセッシングエレメント３４３3 は、プ
ロセッシングエレメント３４３1 ，３４３2 とは異な
り、システムＩ／Ｆ回路２４６には接続されていない。
プロセッシングエレメント３４３3 は、ＦＩＦＯ回路３
４４2 ，３４４3 およびメインメモリ２０との間でデー
タをリアルタイムあるいは非リアルタイム（シーケンシ
ャル）に入出力しながら、当該データをリアルタイムあ
るいは非リアルタイムに処理する。
ロセッシングエレメント３４３1 ，３４３2 とは異な
り、システムＩ／Ｆ回路２４６には接続されていない。
プロセッシングエレメント３４３3 は、ＦＩＦＯ回路３
４４2 ，３４４3 およびメインメモリ２０との間でデー
タをリアルタイムあるいは非リアルタイム（シーケンシ
ャル）に入出力しながら、当該データをリアルタイムあ
るいは非リアルタイムに処理する。
【００６０】なお、プロセッシングエレメント３４３1
〜３４３3 としては、例えば、高度なインテリジェント
機能を有するＣＰＵやＤＳＰなどが用いられる。また、
プロセッシングエレメント３４３1 〜３４３3 の処理能
力および構成は、相互に同じでも良いし、異なっていて
もよい。
〜３４３3 としては、例えば、高度なインテリジェント
機能を有するＣＰＵやＤＳＰなどが用いられる。また、
プロセッシングエレメント３４３1 〜３４３3 の処理能
力および構成は、相互に同じでも良いし、異なっていて
もよい。
【００６１】ＦＩＦＯ回路３４４1 〜３４４4 は、図１
１に示すように、６４ビットのバッファ幅を有し、メイ
ンメモリ２０へのデータ転送の単位である１０２４（６
４×１６）ビット分のデータの整数（正の整数）倍、好
ましくは２倍以上の記憶容量を有している。なお、ＦＩ
ＦＯ回路３４４1 〜３４４4 のバッファ幅は、プロセッ
シングエレメント３４３1 〜３４３3 が扱うデータの単
位の幅には依存しない。
１に示すように、６４ビットのバッファ幅を有し、メイ
ンメモリ２０へのデータ転送の単位である１０２４（６
４×１６）ビット分のデータの整数（正の整数）倍、好
ましくは２倍以上の記憶容量を有している。なお、ＦＩ
ＦＯ回路３４４1 〜３４４4 のバッファ幅は、プロセッ
シングエレメント３４３1 〜３４３3 が扱うデータの単
位の幅には依存しない。
【００６２】また、ＦＩＦＯ回路３４４1 ，３４４3 か
ら内部バス３４７へのデータの読み出し、内部バス３４
７からＦＩＦＯ回路３４４2 ，３４４4 へのデータの書
き込みは、メインメモリ２０へのデータ転送の単位であ
る１０２４ビット分のデータを単位として行われる。
ら内部バス３４７へのデータの読み出し、内部バス３４
７からＦＩＦＯ回路３４４2 ，３４４4 へのデータの書
き込みは、メインメモリ２０へのデータ転送の単位であ
る１０２４ビット分のデータを単位として行われる。
【００６３】また、ＦＩＦＯ回路３４４1 ，３４４
3 は、それぞれ内部バス制御回路３４２からの読み出し
指示信号Ｓ３６５1 ，Ｓ３６５3 によって制御されるタ
イミングで、プロセッシングエレメント３４３1 ，３４
３3 から入力した６４ビットのデータＳ３６４1 ，Ｓ３
６４3 を入力順で内部バス３４７に出力する。
3 は、それぞれ内部バス制御回路３４２からの読み出し
指示信号Ｓ３６５1 ，Ｓ３６５3 によって制御されるタ
イミングで、プロセッシングエレメント３４３1 ，３４
３3 から入力した６４ビットのデータＳ３６４1 ，Ｓ３
６４3 を入力順で内部バス３４７に出力する。
【００６４】また、ＦＩＦＯ回路３４４2 ，３４４
4 は、それぞれ内部バス制御回路３４２からの書き込み
指示信号Ｓ３６５2 ，Ｓ３６５4 によって制御されるタ
イミングで、内部バス３４７から入力した６４ビットの
データＳ３６７2 ，Ｓ３６７4 を入力順で、それぞれプ
ロセッシングエレメント３４３3 ，３４３2 に出力す
る。
4 は、それぞれ内部バス制御回路３４２からの書き込み
指示信号Ｓ３６５2 ，Ｓ３６５4 によって制御されるタ
イミングで、内部バス３４７から入力した６４ビットの
データＳ３６７2 ，Ｓ３６７4 を入力順で、それぞれプ
ロセッシングエレメント３４３3 ，３４３2 に出力す
る。
【００６５】図１２は、ＦＩＦＯ回路３４４1 の構成を
説明するための図である。図１２に示すように、ＦＩＦ
Ｏ回路３４４1 は、記憶部３５０1 、アドレスデコーダ
３５１1 およびＦＩＦＯ制御回路３５２1 を有する。こ
こで、記憶部３５０1 が本発明の第１の記憶部に対応
し、ＦＩＦＯ制御回路３５２1 が本発明の制御部に対応
している。記憶部３５０1 は、例えば、６４ビットデー
タ幅のラインを６４行持っている。プロセッシングエレ
メント３４３1 から記憶部３５０1 には、プロセッシン
グエレメント３４３1 のリアルタイム処理に応じて例え
ば単位時間当たりに一定のデータ量のデータＳ３６４1
が書き込まれる。記憶部３５０1 から内部バス３４７へ
のデータの読み出しは、１０２４ビット（１６ライン）
単位で行われる。すなわち、１回のデータ転送イベント
で１６ライン分だけ、記憶部３５０1 の残量（データ未
記憶領域のデータ量）が増加する。一方、プロセッシン
グエレメント３４３1 が、記憶部３５０1 に対してアク
セスするデータの単位は、内部バス３４７の動作とは無
関係であり、例えば、数ビットおよび数百ビットなどで
ある。
説明するための図である。図１２に示すように、ＦＩＦ
Ｏ回路３４４1 は、記憶部３５０1 、アドレスデコーダ
３５１1 およびＦＩＦＯ制御回路３５２1 を有する。こ
こで、記憶部３５０1 が本発明の第１の記憶部に対応
し、ＦＩＦＯ制御回路３５２1 が本発明の制御部に対応
している。記憶部３５０1 は、例えば、６４ビットデー
タ幅のラインを６４行持っている。プロセッシングエレ
メント３４３1 から記憶部３５０1 には、プロセッシン
グエレメント３４３1 のリアルタイム処理に応じて例え
ば単位時間当たりに一定のデータ量のデータＳ３６４1
が書き込まれる。記憶部３５０1 から内部バス３４７へ
のデータの読み出しは、１０２４ビット（１６ライン）
単位で行われる。すなわち、１回のデータ転送イベント
で１６ライン分だけ、記憶部３５０1 の残量（データ未
記憶領域のデータ量）が増加する。一方、プロセッシン
グエレメント３４３1 が、記憶部３５０1 に対してアク
セスするデータの単位は、内部バス３４７の動作とは無
関係であり、例えば、数ビットおよび数百ビットなどで
ある。
【００６６】なお、本実施形態では、ＦＩＦＯ回路３４
４1 〜３４４4 の残量は、プロセッシングエレメント３
４３1 〜３４３3 がリアルタイム処理を行う場合を想定
して、プロセッシングエレメント３４３1 ，３４３3 か
らデータを入力するＦＩＦＯ回路３４４1 ，３４４3 に
ついては記憶部内のデータが記憶されていない未記憶領
域の容量を示し、プロセッシングエレメント３４３3 ，
３４３2 にデータを出力するＦＩＦＯ回路３４４2 ，３
４４4 については記憶部内のデータが既にされている記
憶領域の容量を示す。
４1 〜３４４4 の残量は、プロセッシングエレメント３
４３1 〜３４３3 がリアルタイム処理を行う場合を想定
して、プロセッシングエレメント３４３1 ，３４３3 か
らデータを入力するＦＩＦＯ回路３４４1 ，３４４3 に
ついては記憶部内のデータが記憶されていない未記憶領
域の容量を示し、プロセッシングエレメント３４３3 ，
３４３2 にデータを出力するＦＩＦＯ回路３４４2 ，３
４４4 については記憶部内のデータが既にされている記
憶領域の容量を示す。
【００６７】ＦＩＦＯ制御回路３５２1 は、図１２に示
すように、書込ポインタ制御回路３６０1 、読出ポイン
タ制御回路３６１1 および残量増減検出回路３６２1 を
有する。書込ポインタ制御回路３６０1 は、信号線３６
３1 を介してプロセッシングエレメント３４３1 から入
力した書き込み指示信号Ｓ３６３1 に基づいて、データ
線３６４1 を介してプロセッシングエレメント３４３1
から入力したデータＳ３６４1 を記憶部３５０1 に書き
込む際に用いる書込ポインタＳ３６０1 を生成し、これ
を残量増減検出回路３６２1 に出力する。読出ポインタ
制御回路３６１1 は、信号線３６５1 を介して内部バス
制御回路３４２から入力した読み出し指示信号Ｓ３６５
1 に基づいて、記憶部３５０1 からデータＳ３６７1 を
読み出す際に用いる読出ポインタＳ３６１1 を生成し、
これを残量増減検出回路３６２1 に出力する。
すように、書込ポインタ制御回路３６０1 、読出ポイン
タ制御回路３６１1 および残量増減検出回路３６２1 を
有する。書込ポインタ制御回路３６０1 は、信号線３６
３1 を介してプロセッシングエレメント３４３1 から入
力した書き込み指示信号Ｓ３６３1 に基づいて、データ
線３６４1 を介してプロセッシングエレメント３４３1
から入力したデータＳ３６４1 を記憶部３５０1 に書き
込む際に用いる書込ポインタＳ３６０1 を生成し、これ
を残量増減検出回路３６２1 に出力する。読出ポインタ
制御回路３６１1 は、信号線３６５1 を介して内部バス
制御回路３４２から入力した読み出し指示信号Ｓ３６５
1 に基づいて、記憶部３５０1 からデータＳ３６７1 を
読み出す際に用いる読出ポインタＳ３６１1 を生成し、
これを残量増減検出回路３６２1 に出力する。
【００６８】アドレスデコーダ３５１1 は、書込ポイン
タ制御回路３６０1 が生成した書込ポインタに基づいて
書込アドレスを生成する。データ線３６４1 を介してプ
ロセッシングエレメント３４３1 から入力したしたデー
タＳ３６４1 は、記憶部３５０1 内の当該生成したアド
レスに書き込まれる。また、アドレスデコーダ３５１1
は、読出ポインタ制御回路３６１1 が生成した読出ポイ
ンタに基づいて読出アドレスを生成する。記憶部３５０
1 内の当該読出アドレスから読み出されたデータＳ３６
７1 は内部バス３４７に出力される。
タ制御回路３６０1 が生成した書込ポインタに基づいて
書込アドレスを生成する。データ線３６４1 を介してプ
ロセッシングエレメント３４３1 から入力したしたデー
タＳ３６４1 は、記憶部３５０1 内の当該生成したアド
レスに書き込まれる。また、アドレスデコーダ３５１1
は、読出ポインタ制御回路３６１1 が生成した読出ポイ
ンタに基づいて読出アドレスを生成する。記憶部３５０
1 内の当該読出アドレスから読み出されたデータＳ３６
７1 は内部バス３４７に出力される。
【００６９】残量検出回路３６２1 は、記憶部３５０1
の全記憶領域を８分割したときに、当該全記憶領域の記
憶容量の１／８分のデータ量がプロセッシングエレメン
ト３４３1 から記憶部３５０1 に書き込まれたタイミン
グで１個のパルスを発生する残量減少通知信号Ｓ３６６
1 ＿ｄｅｃを生成し、これを信号線３６６1 を介して内
部バス制御回路３４２に出力する。すなわち、プロセッ
シングエレメント３４３1 から記憶部３５０1 へのデー
タＳ３６４1 の書き込みによって、記憶部３５０1 の残
量（未記憶領域の記憶容量）が、記憶部３５０1 の記憶
容量の１／８だけ減少する度に１個のパルスが残量減少
通知信号Ｓ３６６1 ＿ｄｅｃに発生する。具体的には、
残量増減検出回路３６２1 は、書込ポインタＳ３６０1
を監視し、書込ポインタＳ３６０1 に応じて指し示され
るアドレスが記憶部３５０1 の全記憶領域のアドレス空
間内に割り当てられた全アドレスの１／８だけ増加する
度に１個のパルスを発生する残量減少通知信号Ｓ３６６
1 ＿ｄｅｃを生成する。
の全記憶領域を８分割したときに、当該全記憶領域の記
憶容量の１／８分のデータ量がプロセッシングエレメン
ト３４３1 から記憶部３５０1 に書き込まれたタイミン
グで１個のパルスを発生する残量減少通知信号Ｓ３６６
1 ＿ｄｅｃを生成し、これを信号線３６６1 を介して内
部バス制御回路３４２に出力する。すなわち、プロセッ
シングエレメント３４３1 から記憶部３５０1 へのデー
タＳ３６４1 の書き込みによって、記憶部３５０1 の残
量（未記憶領域の記憶容量）が、記憶部３５０1 の記憶
容量の１／８だけ減少する度に１個のパルスが残量減少
通知信号Ｓ３６６1 ＿ｄｅｃに発生する。具体的には、
残量増減検出回路３６２1 は、書込ポインタＳ３６０1
を監視し、書込ポインタＳ３６０1 に応じて指し示され
るアドレスが記憶部３５０1 の全記憶領域のアドレス空
間内に割り当てられた全アドレスの１／８だけ増加する
度に１個のパルスを発生する残量減少通知信号Ｓ３６６
1 ＿ｄｅｃを生成する。
【００７０】残量検出回路３６２1 は、記憶部３５０1
の全記憶領域を８分割したときに、当該全記憶領域の記
憶容量の１／８分のデータ量が記憶部３５０1 から内部
バス３４７に読み出されたタイミングで１個のパルスを
発生する残量増加通知信号Ｓ３６６1 ＿ｉｎｃを生成
し、これを信号線３６６1 を介して内部バス制御回路３
４２に出力する。すなわち、記憶部３５０1 から内部バ
ス３４７へのデータＳ３６７1 の読み出しによって、記
憶部３５０1 の残量（未記憶領域の記憶容量）が、記憶
部３５０1 の記憶容量の１／８だけ増加する度に１個の
パルスが残量増加通知信号Ｓ３６６1 ＿ｉｎｃに発生す
る。具体的には、残量増減検出回路３６２1 は、読出ポ
インタＳ３６１1 を監視し、読出ポインタＳ３６１1 に
応じて指し示されるアドレスが記憶部３５０1 の全記憶
領域のアドレス空間内に割り当てられた全アドレスの１
／８だけ増加する度に１個のパルスを発生する残量増加
通知信号Ｓ３６６1 ＿ｉｎｃを生成する。
の全記憶領域を８分割したときに、当該全記憶領域の記
憶容量の１／８分のデータ量が記憶部３５０1 から内部
バス３４７に読み出されたタイミングで１個のパルスを
発生する残量増加通知信号Ｓ３６６1 ＿ｉｎｃを生成
し、これを信号線３６６1 を介して内部バス制御回路３
４２に出力する。すなわち、記憶部３５０1 から内部バ
ス３４７へのデータＳ３６７1 の読み出しによって、記
憶部３５０1 の残量（未記憶領域の記憶容量）が、記憶
部３５０1 の記憶容量の１／８だけ増加する度に１個の
パルスが残量増加通知信号Ｓ３６６1 ＿ｉｎｃに発生す
る。具体的には、残量増減検出回路３６２1 は、読出ポ
インタＳ３６１1 を監視し、読出ポインタＳ３６１1 に
応じて指し示されるアドレスが記憶部３５０1 の全記憶
領域のアドレス空間内に割り当てられた全アドレスの１
／８だけ増加する度に１個のパルスを発生する残量増加
通知信号Ｓ３６６1 ＿ｉｎｃを生成する。
【００７１】なお、ここでは、残量増減検出回路３６２
1 において、記憶部３５０1 の記憶領域を８分割して残
量を監視する場合を例示したが、ｍを２以上の整数とし
た場合に、当該記憶領域を２m 等分して監視してもよ
い。また、信号線３６６1 は、残量減少通知信号Ｓ３６
６1 ＿ｄｅｃを伝送するための信号線と、残量増加通知
信号Ｓ３６６1 ＿ｉｎｃを伝送するための信号線との合
計２本の信号線から構成される。記憶部１５０1 は、例
えば、６４ビットのラインを６４本持ち、４０９６ビッ
トの記憶容量を有している。記憶部１５０1 は、例え
ば、各ラインが各々１６本のレジスタから構成される４
個のモジュールによって構成されていてもよいし、各ラ
インが６４本のレジスタによって構成されていてもよ
い。
1 において、記憶部３５０1 の記憶領域を８分割して残
量を監視する場合を例示したが、ｍを２以上の整数とし
た場合に、当該記憶領域を２m 等分して監視してもよ
い。また、信号線３６６1 は、残量減少通知信号Ｓ３６
６1 ＿ｄｅｃを伝送するための信号線と、残量増加通知
信号Ｓ３６６1 ＿ｉｎｃを伝送するための信号線との合
計２本の信号線から構成される。記憶部１５０1 は、例
えば、６４ビットのラインを６４本持ち、４０９６ビッ
トの記憶容量を有している。記憶部１５０1 は、例え
ば、各ラインが各々１６本のレジスタから構成される４
個のモジュールによって構成されていてもよいし、各ラ
インが６４本のレジスタによって構成されていてもよ
い。
【００７２】図１３は、ＦＩＦＯ回路３４４2 の構成を
説明するための図である。図１３に示すように、ＦＩＦ
Ｏ回路３４４2 は、記憶部３５０2 、アドレスデコーダ
３５１2 およびＦＩＦＯ制御回路３５２2 を有する。こ
こで、記憶部３５０2 が本発明の第１の記憶部に対応
し、ＦＩＦＯ制御回路３５２2 が本発明の制御部に対応
している。記憶部３５０2 およびアドレスデコーダ３５
１2 は、基本的に、前述したＦＩＦＯ回路３４４1 の記
憶部３５０1 およびアドレスデコーダ３５１1 とそれぞ
れ同じである。ＦＩＦＯ制御回路３５２2 は、図１３に
示すように、書込ポインタ制御回路３６０2 、読出ポイ
ンタ制御回路３６１2 および残量増減検出回路３６２2
を有する。書込ポインタ制御回路３６０2 は、信号線３
６５2 を介して内部バス制御回路３４２から入力した書
き込み指示信号Ｓ３６３2 に基づいて、データ線３６７
２を介して内部バス３４７から入力したデータＳ３６７
２ を記憶部３５０2 に書き込む際に用いる書込ポイン
タＳ３６０2 を生成し、これを残量増減検出回路３６２
2 に出力する。読出ポインタ制御回路３６１2 は、信号
線３６３2 を介してプロセッシングエレメント３４３3
から入力した読み出し指示信号Ｓ３６３2 に基づいて、
記憶部３５０2 からデータＳ３６４2 を読み出す際に用
いる読出ポインタＳ３６１2 を生成し、これを残量増減
検出回路３６２2 に出力する。
説明するための図である。図１３に示すように、ＦＩＦ
Ｏ回路３４４2 は、記憶部３５０2 、アドレスデコーダ
３５１2 およびＦＩＦＯ制御回路３５２2 を有する。こ
こで、記憶部３５０2 が本発明の第１の記憶部に対応
し、ＦＩＦＯ制御回路３５２2 が本発明の制御部に対応
している。記憶部３５０2 およびアドレスデコーダ３５
１2 は、基本的に、前述したＦＩＦＯ回路３４４1 の記
憶部３５０1 およびアドレスデコーダ３５１1 とそれぞ
れ同じである。ＦＩＦＯ制御回路３５２2 は、図１３に
示すように、書込ポインタ制御回路３６０2 、読出ポイ
ンタ制御回路３６１2 および残量増減検出回路３６２2
を有する。書込ポインタ制御回路３６０2 は、信号線３
６５2 を介して内部バス制御回路３４２から入力した書
き込み指示信号Ｓ３６３2 に基づいて、データ線３６７
２を介して内部バス３４７から入力したデータＳ３６７
２ を記憶部３５０2 に書き込む際に用いる書込ポイン
タＳ３６０2 を生成し、これを残量増減検出回路３６２
2 に出力する。読出ポインタ制御回路３６１2 は、信号
線３６３2 を介してプロセッシングエレメント３４３3
から入力した読み出し指示信号Ｓ３６３2 に基づいて、
記憶部３５０2 からデータＳ３６４2 を読み出す際に用
いる読出ポインタＳ３６１2 を生成し、これを残量増減
検出回路３６２2 に出力する。
【００７３】残量検出回路３６２2 は、記憶部３５０2
の全記憶領域を８分割したときに、当該全記憶領域の記
憶容量の１／８分のデータ量が内部バス３４７から記憶
部３５０2 に書き込まれたタイミングで１個のパルスを
発生する残量増加通知信号Ｓ３６６2 ＿ｉｎｃを生成
し、これを信号線３６６2 を介して内部バス制御回路３
４２に出力する。すなわち、内部バス３４７から記憶部
３５０2 へのデータＳ３６７2 の書き込みによって、記
憶部３５０2 の残量（データが既に記憶されている記憶
領域の記憶容量）が、記憶部３５０2 の記憶容量の１／
８だけ増加する度に１個のパルスが残量増加通知信号Ｓ
３６６2 ＿ｉｎｃに発生する。具体的には、残量増減検
出回路３６２2 は、書込ポインタＳ３６０2 を監視し、
書込ポインタＳ３６０2 に応じて指し示されるアドレス
が記憶部３５０2 の全記憶領域のアドレス空間内に割り
当てられた全アドレスの１／８だけ増加する度に１個の
パルスを発生する残量増加通知信号Ｓ３６６2 ＿ｉｎｃ
を生成する。
の全記憶領域を８分割したときに、当該全記憶領域の記
憶容量の１／８分のデータ量が内部バス３４７から記憶
部３５０2 に書き込まれたタイミングで１個のパルスを
発生する残量増加通知信号Ｓ３６６2 ＿ｉｎｃを生成
し、これを信号線３６６2 を介して内部バス制御回路３
４２に出力する。すなわち、内部バス３４７から記憶部
３５０2 へのデータＳ３６７2 の書き込みによって、記
憶部３５０2 の残量（データが既に記憶されている記憶
領域の記憶容量）が、記憶部３５０2 の記憶容量の１／
８だけ増加する度に１個のパルスが残量増加通知信号Ｓ
３６６2 ＿ｉｎｃに発生する。具体的には、残量増減検
出回路３６２2 は、書込ポインタＳ３６０2 を監視し、
書込ポインタＳ３６０2 に応じて指し示されるアドレス
が記憶部３５０2 の全記憶領域のアドレス空間内に割り
当てられた全アドレスの１／８だけ増加する度に１個の
パルスを発生する残量増加通知信号Ｓ３６６2 ＿ｉｎｃ
を生成する。
【００７４】残量検出回路３６２2 は、記憶部３５０2
の全記憶領域を８分割したときに、当該全記憶領域の記
憶容量の１／８分のデータ量が記憶部３５０2 からプロ
セッシングエレメント３４３3 に読み出されたタイミン
グで１個のパルスを発生する残量減少通知信号Ｓ３６６
2 ＿ｄｅｃを生成し、これを信号線３６６2 を介して内
部バス制御回路３４２に出力する。すなわち、記憶部３
５０2 からプロセッシングエレメント３４３3 へのデー
タＳ３６４2 の読み出しによって、記憶部３５０2 の残
量（データが既に記憶されている記憶領域の記憶容量）
が、記憶部３５０2 の記憶容量の１／８だけ減少する度
に１個のパルスが残量減少通知信号Ｓ３６６2 ＿ｄｅｃ
に発生する。具体的には、残量増減検出回路３６２
2 は、読出ポインタＳ３６１2 を監視し、読出ポインタ
Ｓ３６１2 に応じて指し示されるアドレスが記憶部３５
０2 の全記憶領域のアドレス空間内に割り当てられた全
アドレスの１／８だけ増加する度に１個のパルスを発生
する残量減少通知信号Ｓ３６６2 ＿ｄｅｃを生成する。
の全記憶領域を８分割したときに、当該全記憶領域の記
憶容量の１／８分のデータ量が記憶部３５０2 からプロ
セッシングエレメント３４３3 に読み出されたタイミン
グで１個のパルスを発生する残量減少通知信号Ｓ３６６
2 ＿ｄｅｃを生成し、これを信号線３６６2 を介して内
部バス制御回路３４２に出力する。すなわち、記憶部３
５０2 からプロセッシングエレメント３４３3 へのデー
タＳ３６４2 の読み出しによって、記憶部３５０2 の残
量（データが既に記憶されている記憶領域の記憶容量）
が、記憶部３５０2 の記憶容量の１／８だけ減少する度
に１個のパルスが残量減少通知信号Ｓ３６６2 ＿ｄｅｃ
に発生する。具体的には、残量増減検出回路３６２
2 は、読出ポインタＳ３６１2 を監視し、読出ポインタ
Ｓ３６１2 に応じて指し示されるアドレスが記憶部３５
０2 の全記憶領域のアドレス空間内に割り当てられた全
アドレスの１／８だけ増加する度に１個のパルスを発生
する残量減少通知信号Ｓ３６６2 ＿ｄｅｃを生成する。
【００７５】図１４は、ＦＩＦＯ回路３４４3 の構成を
説明するための図である。図１４に示すように、ＦＩＦ
Ｏ回路３４４3 は、記憶部３５０3 、アドレスデコーダ
３５１3 およびＦＩＦＯ制御回路３５２3 を有する。こ
こで、アドレスデコーダ３５１3 は、図１２に示すアド
レスデコーダ３５１1 と同じである。また、記憶部３５
０3 およびＦＩＦＯ制御回路３５２3 は、プロセッシン
グエレメント３４３3 からデータＳ３６４3 および書き
込み指示信号Ｓ３６３3 を入力して処理を行う点を除い
て、図１２に示す記憶部３５０1 およびＦＩＦＯ制御回
路３５２1 と同じである。
説明するための図である。図１４に示すように、ＦＩＦ
Ｏ回路３４４3 は、記憶部３５０3 、アドレスデコーダ
３５１3 およびＦＩＦＯ制御回路３５２3 を有する。こ
こで、アドレスデコーダ３５１3 は、図１２に示すアド
レスデコーダ３５１1 と同じである。また、記憶部３５
０3 およびＦＩＦＯ制御回路３５２3 は、プロセッシン
グエレメント３４３3 からデータＳ３６４3 および書き
込み指示信号Ｓ３６３3 を入力して処理を行う点を除い
て、図１２に示す記憶部３５０1 およびＦＩＦＯ制御回
路３５２1 と同じである。
【００７６】図１５は、ＦＩＦＯ回路３４４4 の構成を
説明するための図である。図１５に示すように、ＦＩＦ
Ｏ回路３４４4 は、記憶部３５０4 、アドレスデコーダ
３５１4 およびＦＩＦＯ制御回路３５２4 を有する。こ
こで、アドレスデコーダ３５１4 は、図１３に示すアド
レスデコーダ３５１2 と同じである。また、記憶部３５
０4 およびＦＩＦＯ制御回路３５２4 は、プロセッシン
グエレメント３４３2 にデータＳ３６４4 を出力し、プ
ロセッシングエレメント３４３2 から読み出し指示信号
Ｓ３６３4 を入力して処理を行う点を除いて、図１３に
示す記憶部３５０2 およびＦＩＦＯ制御回路３５２2 と
同じである。
説明するための図である。図１５に示すように、ＦＩＦ
Ｏ回路３４４4 は、記憶部３５０4 、アドレスデコーダ
３５１4 およびＦＩＦＯ制御回路３５２4 を有する。こ
こで、アドレスデコーダ３５１4 は、図１３に示すアド
レスデコーダ３５１2 と同じである。また、記憶部３５
０4 およびＦＩＦＯ制御回路３５２4 は、プロセッシン
グエレメント３４３2 にデータＳ３６４4 を出力し、プ
ロセッシングエレメント３４３2 から読み出し指示信号
Ｓ３６３4 を入力して処理を行う点を除いて、図１３に
示す記憶部３５０2 およびＦＩＦＯ制御回路３５２2 と
同じである。
【００７７】図１６は、図９，図１０，図１２〜図１５
に示す内部バス制御回路３４２を説明するための図であ
る内部バス制御回路３４２は、内部バス３４７のアービ
トレーションを行う。具体的には、内部バス制御回路３
４２は、ＦＩＦＯ回路３４４1 〜３４４4 による内部バ
ス３４７に対してのデータの入出力を制御する。また、
内部バス制御回路３４２は、メモリ制御回路３４１に制
御信号Ｓ３４２ａを出力して、メインメモリ２０による
内部バス３４７に対してのデータの入出力を制御する。
なお、内部バス制御回路３４２は、バス使用要求が複数
発生した場合に対処するために、当該バス使用要求を順
次処理するための順序回路を用いて、待ち行列を作成し
てバスアービトレーションを行う。。
に示す内部バス制御回路３４２を説明するための図であ
る内部バス制御回路３４２は、内部バス３４７のアービ
トレーションを行う。具体的には、内部バス制御回路３
４２は、ＦＩＦＯ回路３４４1 〜３４４4 による内部バ
ス３４７に対してのデータの入出力を制御する。また、
内部バス制御回路３４２は、メモリ制御回路３４１に制
御信号Ｓ３４２ａを出力して、メインメモリ２０による
内部バス３４７に対してのデータの入出力を制御する。
なお、内部バス制御回路３４２は、バス使用要求が複数
発生した場合に対処するために、当該バス使用要求を順
次処理するための順序回路を用いて、待ち行列を作成し
てバスアービトレーションを行う。。
【００７８】図１６に示すように、内部バス制御回路３
４２は、シフトレジスタ３８０1 〜３８０4 、閾値設定
レジスタ３８１および比較判定回路３８２を有する。こ
こで、シフトレジスタ３８０1 〜３８０4 が本発明の第
２の記憶部に対応し、比較判定回路３８２が本発明の判
定部に対応している。また、本実施形態では、本発明の
第１の方向はＭＳＢの方向を示し、第２の方向はＬＳＢ
の方向を示す。また、第１の論理値は論理値「１」を示
し、第２の論理値は論理値「０」を示す。図１７は、シ
フトレジスタ３８０1 を説明するための図である。図１
７に示すように、シフトレジスタ３８０1 は、８ビット
のデータを記憶し、端子ｉｎｃ，ｄｅｃ，ｒｅｓｅｔ，
ｓｅｔ，ｏｕｔを有する。端子ｉｎｃおよびｄｅｃに
は、それぞれ図１２にしめす残量増減検出回路３６２1
からの残量増加通知信号Ｓ３６６1 ＿ｉｎｃおよび残量
減少通知信号Ｓ３６６1 ＿ｄｅｃが入力される。また、
端子ｒｅｓｅｔおよびｓｅｔには、図１６中、内部バス
制御回路（３４２）内に図示していないその他の回路か
らのリセット信号Ｓ＿ｒｅｓｔおよびセット信号Ｓ＿ｓ
ｅｔが入力される。
４２は、シフトレジスタ３８０1 〜３８０4 、閾値設定
レジスタ３８１および比較判定回路３８２を有する。こ
こで、シフトレジスタ３８０1 〜３８０4 が本発明の第
２の記憶部に対応し、比較判定回路３８２が本発明の判
定部に対応している。また、本実施形態では、本発明の
第１の方向はＭＳＢの方向を示し、第２の方向はＬＳＢ
の方向を示す。また、第１の論理値は論理値「１」を示
し、第２の論理値は論理値「０」を示す。図１７は、シ
フトレジスタ３８０1 を説明するための図である。図１
７に示すように、シフトレジスタ３８０1 は、８ビット
のデータを記憶し、端子ｉｎｃ，ｄｅｃ，ｒｅｓｅｔ，
ｓｅｔ，ｏｕｔを有する。端子ｉｎｃおよびｄｅｃに
は、それぞれ図１２にしめす残量増減検出回路３６２1
からの残量増加通知信号Ｓ３６６1 ＿ｉｎｃおよび残量
減少通知信号Ｓ３６６1 ＿ｄｅｃが入力される。また、
端子ｒｅｓｅｔおよびｓｅｔには、図１６中、内部バス
制御回路（３４２）内に図示していないその他の回路か
らのリセット信号Ｓ＿ｒｅｓｔおよびセット信号Ｓ＿ｓ
ｅｔが入力される。
【００７９】シフトレジスタ３８０1 は、残量増加通知
信号Ｓ３６６1 ＿ｉｎｃにパルスが生じたことを検出し
たタイミングで、記憶データをＬＳＢ(Least Significa
nt Bit) からＭＳＢ(Most Significant Bit)に向けて１
ビットだけシフトし、ＬＳＢに新たな値として論理値
「１」を設定する。また、シフトレジスタ３８０1 は、
残量減少通知信号Ｓ３６６1 ＿ｄｅｃにパルスが発生し
たことを検出したタイミングで、記憶データをＭＳＢか
らＬＳＢに向けて１ビットだけシフトし、ＭＳＢに新た
な値として論理値「０」を設定する。
信号Ｓ３６６1 ＿ｉｎｃにパルスが生じたことを検出し
たタイミングで、記憶データをＬＳＢ(Least Significa
nt Bit) からＭＳＢ(Most Significant Bit)に向けて１
ビットだけシフトし、ＬＳＢに新たな値として論理値
「１」を設定する。また、シフトレジスタ３８０1 は、
残量減少通知信号Ｓ３６６1 ＿ｄｅｃにパルスが発生し
たことを検出したタイミングで、記憶データをＭＳＢか
らＬＳＢに向けて１ビットだけシフトし、ＭＳＢに新た
な値として論理値「０」を設定する。
【００８０】シフトレジスタ３８０1 は、リセット信号
Ｓ＿ｒｅｓｔにパルスが発生したことを検出すると、記
憶データの全ビットを「０」に設定する。シフトレジス
タ３８０1 は、セット信号Ｓ＿ｓｅｔにパルスが発生し
たことを検出すると、記憶データの全ビットを「１」に
設定する。
Ｓ＿ｒｅｓｔにパルスが発生したことを検出すると、記
憶データの全ビットを「０」に設定する。シフトレジス
タ３８０1 は、セット信号Ｓ＿ｓｅｔにパルスが発生し
たことを検出すると、記憶データの全ビットを「１」に
設定する。
【００８１】シフトレジスタ３８０1 は、８ビットの記
憶データＳ３８０1 を、図１６に示す比較判定回路３８
２に出力する。
憶データＳ３８０1 を、図１６に示す比較判定回路３８
２に出力する。
【００８２】以下、シフトレジスタ３８０1 の動作例に
ついて説明する。図１８は、シフトレジスタ３８０1 の
動作例を説明するための図である。図１８（Ａ）に示す
ように、シフトレジスタ３８０1 には、初期状態とし
て、８ビット全てに論理値「０」が設定され、記憶デー
タＳ３８０1 は「００００００００」を示している。
ついて説明する。図１８は、シフトレジスタ３８０1 の
動作例を説明するための図である。図１８（Ａ）に示す
ように、シフトレジスタ３８０1 には、初期状態とし
て、８ビット全てに論理値「０」が設定され、記憶デー
タＳ３８０1 は「００００００００」を示している。
【００８３】次に、残量増加通知信号Ｓ３６６1 ＿ｉｎ
ｃにパルスが発生すると、すなわち記憶部３５０1 から
内部バス３４７へのデータＳ３６７1 の読み出しによっ
て、記憶部３５０1 の残量（未記憶領域の記憶容量）が
記憶部３５０1 の記憶容量の１／８だけ増加すると、図
１８（Ｂ）に示すようにシフトレジスタ３８０1 の記憶
データがＭＳＢに向けて１ビットだけシフトしてＬＳＢ
に論理値「１」が設定される。これにより、記憶データ
Ｓ３８０1 は「０００００００１」を示すようになる。
ｃにパルスが発生すると、すなわち記憶部３５０1 から
内部バス３４７へのデータＳ３６７1 の読み出しによっ
て、記憶部３５０1 の残量（未記憶領域の記憶容量）が
記憶部３５０1 の記憶容量の１／８だけ増加すると、図
１８（Ｂ）に示すようにシフトレジスタ３８０1 の記憶
データがＭＳＢに向けて１ビットだけシフトしてＬＳＢ
に論理値「１」が設定される。これにより、記憶データ
Ｓ３８０1 は「０００００００１」を示すようになる。
【００８４】次に、残量増加通知信号Ｓ３６６1 ＿ｉｎ
ｃにパルスが再び発生すると、図１８（Ｃ）に示すよう
にシフトレジスタ３８０1 の記憶データがＭＳＢに向け
て１ビットだけシフトしてＬＳＢに論理値「１」が設定
される。これにより、記憶データＳ３８０1 は「０００
０００１１」を示すようになる。
ｃにパルスが再び発生すると、図１８（Ｃ）に示すよう
にシフトレジスタ３８０1 の記憶データがＭＳＢに向け
て１ビットだけシフトしてＬＳＢに論理値「１」が設定
される。これにより、記憶データＳ３８０1 は「０００
０００１１」を示すようになる。
【００８５】次に、残量減少通知信号Ｓ３６６1 ＿ｄｅ
ｃにパルスが発生すると、すなわちプロセッシングエレ
メント３４３1 から記憶部３５０1 へのデータＳ３６４
1 の書き込みによって記憶部３５０1 の残量（未記憶領
域の記憶容量）が全記憶容量の１／８だけ減少すると、
図１８（Ｄ）に示すようにシフトレジスタ３８０1 の記
憶データがＬＳＢに向けて１ビットだけシフトしてＭＳ
Ｂに論理値「０」が設定される。これにより、記憶デー
タＳ３８０1 は「０００００００１」を示すようにな
る。
ｃにパルスが発生すると、すなわちプロセッシングエレ
メント３４３1 から記憶部３５０1 へのデータＳ３６４
1 の書き込みによって記憶部３５０1 の残量（未記憶領
域の記憶容量）が全記憶容量の１／８だけ減少すると、
図１８（Ｄ）に示すようにシフトレジスタ３８０1 の記
憶データがＬＳＢに向けて１ビットだけシフトしてＭＳ
Ｂに論理値「０」が設定される。これにより、記憶デー
タＳ３８０1 は「０００００００１」を示すようにな
る。
【００８６】以上、シフトレジスタ３８０1 について説
明したが、シフトレジスタ３８０2〜３８０4 は、それ
ぞれＦＩＦＯ回路３４４2 〜３４４4 から入力した残量
増加通知信号Ｓ３６６2 ＿ｉｎｃ〜Ｓ３６６4 ＿ｉｎｃ
および残量減少通知信号Ｓ３６６2 ＿ｄｅｃ〜Ｓ３６６
4 ＿ｄｅｃに基づいて処理を行う点を除いて、シフトレ
ジスタ３８０1 と同じである。シフトレジスタ３８０2
〜３８０4 は、記憶データＳ３８０2 〜Ｓ３８０4 を比
較判定回路３８２に出力する。
明したが、シフトレジスタ３８０2〜３８０4 は、それ
ぞれＦＩＦＯ回路３４４2 〜３４４4 から入力した残量
増加通知信号Ｓ３６６2 ＿ｉｎｃ〜Ｓ３６６4 ＿ｉｎｃ
および残量減少通知信号Ｓ３６６2 ＿ｄｅｃ〜Ｓ３６６
4 ＿ｄｅｃに基づいて処理を行う点を除いて、シフトレ
ジスタ３８０1 と同じである。シフトレジスタ３８０2
〜３８０4 は、記憶データＳ３８０2 〜Ｓ３８０4 を比
較判定回路３８２に出力する。
【００８７】閾値設定レジスタ３８１は、例えば「２」
を示す閾値データＳ３８１を記憶している。
を示す閾値データＳ３８１を記憶している。
【００８８】比較判定回路３８２は、シフトレジスタ３
８０1 〜３８０4 から入力した記憶データＳ３８０1 〜
Ｓ３８０4 のうち、閾値データＳ３８１が示す「２」に
対応する２ビット目以下のビットに論理値「０」を持つ
記憶データＳ３８０1 〜Ｓ３８０4 の中で、最もＬＳＢ
に近いビットに論理値「０」を持つ記憶データＳ３８０
1 〜Ｓ３８０4 を検索し、当該検索した記憶データＳ３
８０1 〜Ｓ３８０4 を出力したシフトレジスタ３８０1
〜３８０4 に対応するＦＩＦＯ回路３４４1 〜３４４4
を次に制御を行う対象として決定する。このとき、比較
判定回路３８２において、前記検索によって得られた記
憶データＳ３８０1 〜Ｓ３８０4 が複数存在する場合に
は、優先順位が最も高いＦＩＦＯ回路３４４1 〜３４４
4 を次に制御を行う対象として決定する。本実施形態で
は、例えば、ＦＩＦＯ回路３４４1 〜３４４4 に向けて
順に高くなるように優先順位が決められている。
８０1 〜３８０4 から入力した記憶データＳ３８０1 〜
Ｓ３８０4 のうち、閾値データＳ３８１が示す「２」に
対応する２ビット目以下のビットに論理値「０」を持つ
記憶データＳ３８０1 〜Ｓ３８０4 の中で、最もＬＳＢ
に近いビットに論理値「０」を持つ記憶データＳ３８０
1 〜Ｓ３８０4 を検索し、当該検索した記憶データＳ３
８０1 〜Ｓ３８０4 を出力したシフトレジスタ３８０1
〜３８０4 に対応するＦＩＦＯ回路３４４1 〜３４４4
を次に制御を行う対象として決定する。このとき、比較
判定回路３８２において、前記検索によって得られた記
憶データＳ３８０1 〜Ｓ３８０4 が複数存在する場合に
は、優先順位が最も高いＦＩＦＯ回路３４４1 〜３４４
4 を次に制御を行う対象として決定する。本実施形態で
は、例えば、ＦＩＦＯ回路３４４1 〜３４４4 に向けて
順に高くなるように優先順位が決められている。
【００８９】比較判定回路３８２は、ＦＩＦＯ回路３４
４1 ，３４４3 を、次に制御を行う対象として決定した
場合には、読み出し指示信号Ｓ３６５1 ，Ｓ３６５3 を
それぞれＦＩＦＯ回路３４４1 ，３４４3 に出力する。
比較判定回路３８２は、ＦＩＦＯ回路３４４2 ，３４４
4 を、次に制御を行う対象として決定した場合には、書
き込み指示信号Ｓ３６５2 ，Ｓ３６５4 をそれぞれＦＩ
ＦＯ回路３４４2 ，３４４4 に出力する。
４1 ，３４４3 を、次に制御を行う対象として決定した
場合には、読み出し指示信号Ｓ３６５1 ，Ｓ３６５3 を
それぞれＦＩＦＯ回路３４４1 ，３４４3 に出力する。
比較判定回路３８２は、ＦＩＦＯ回路３４４2 ，３４４
4 を、次に制御を行う対象として決定した場合には、書
き込み指示信号Ｓ３６５2 ，Ｓ３６５4 をそれぞれＦＩ
ＦＯ回路３４４2 ，３４４4 に出力する。
【００９０】図１９は、比較判定回路３８２の処理を示
すフローチャートである。 ステップＳ１：比較判定回路３８２は、検出の対象とす
るビットを示すデータＮｃを初期値「０」に設定する。
すなわち、記憶データＳ３８０1 〜Ｓ３８０4の０ビッ
ト（ＬＳＢ）から、論理値「０」のビットを判断するた
めの準備である。
すフローチャートである。 ステップＳ１：比較判定回路３８２は、検出の対象とす
るビットを示すデータＮｃを初期値「０」に設定する。
すなわち、記憶データＳ３８０1 〜Ｓ３８０4の０ビッ
ト（ＬＳＢ）から、論理値「０」のビットを判断するた
めの準備である。
【００９１】ステップＳ２：比較判定回路３８２は、記
憶データＳ３８０1 〜Ｓ３８０4 のデータＮｃが示すビ
ットが論理値「１」であるか否かを判断する。
憶データＳ３８０1 〜Ｓ３８０4 のデータＮｃが示すビ
ットが論理値「１」であるか否かを判断する。
【００９２】ステップＳ３：比較判定回路３８２は、ス
テップＳ２の判断において、記憶データＳ３８０1 〜Ｓ
３８０4 のデータＮｃが示すビットが全て論理値「１」
であるか否かを判断し、全て論理値「１」であると判断
した場合にはステップＳ５の処理を実行し、そうでない
場合にはステップＳ４の処理を実行する。
テップＳ２の判断において、記憶データＳ３８０1 〜Ｓ
３８０4 のデータＮｃが示すビットが全て論理値「１」
であるか否かを判断し、全て論理値「１」であると判断
した場合にはステップＳ５の処理を実行し、そうでない
場合にはステップＳ４の処理を実行する。
【００９３】ステップＳ４：比較判定回路３８２は、ス
テップＳ３において、データＮｃが示すビットが論理値
「０」であると判断した記憶データＳ３８０1 〜Ｓ３８
０4に対応するＦＩＦＯ回路３４４1 〜３４４4 を次の
制御の対象として決定する。このとき、比較判定回路３
８２は、データＮｃが示すビットが論理値「０」である
と判断した記憶データＳ３８０1 〜Ｓ３８０4 が２以上
存在する場合には、前述した優先順位に基づいて、最も
優先順位の高い１個のＦＩＦＯ回路３４４1〜３４４4
を次の制御の対象として決定する。
テップＳ３において、データＮｃが示すビットが論理値
「０」であると判断した記憶データＳ３８０1 〜Ｓ３８
０4に対応するＦＩＦＯ回路３４４1 〜３４４4 を次の
制御の対象として決定する。このとき、比較判定回路３
８２は、データＮｃが示すビットが論理値「０」である
と判断した記憶データＳ３８０1 〜Ｓ３８０4 が２以上
存在する場合には、前述した優先順位に基づいて、最も
優先順位の高い１個のＦＩＦＯ回路３４４1〜３４４4
を次の制御の対象として決定する。
【００９４】ステップＳ５：比較判定回路３８２は、デ
ータＮｃに「１」を加算する。
ータＮｃに「１」を加算する。
【００９５】ステップＳ６：比較判定回路３８２は、デ
ータＮｃが、閾値データＳ３８１が示す「２」以下であ
るか否かを判断し、「２」以下であると判断した場合に
はステップＳ２の処理を実行し、そうでない場合には処
理を終了する。
ータＮｃが、閾値データＳ３８１が示す「２」以下であ
るか否かを判断し、「２」以下であると判断した場合に
はステップＳ２の処理を実行し、そうでない場合には処
理を終了する。
【００９６】以下、比較判定回路３８２の動作例につい
て説明する。図２０は、図１６に示すシフトレジスタ３
８０1 〜３８０4 の記憶状態の一例を示す図である。こ
こで、図２０（Ａ）は比較判定回路３８２においてＮ回
目に判定を行ったときの記憶状態を示しており、図２０
（Ｂ）は比較判定回路３８２において（Ｎ＋１）回目に
判定を行ったときの記憶状態を示している。
て説明する。図２０は、図１６に示すシフトレジスタ３
８０1 〜３８０4 の記憶状態の一例を示す図である。こ
こで、図２０（Ａ）は比較判定回路３８２においてＮ回
目に判定を行ったときの記憶状態を示しており、図２０
（Ｂ）は比較判定回路３８２において（Ｎ＋１）回目に
判定を行ったときの記憶状態を示している。
【００９７】比較判定回路３８２がＮ回目に判定を行う
際に、図２０（Ａ）に示す記憶状態を持つシフトレジス
タ３８０1 〜３８０4 から記憶データＳ３８０1 〜Ｓ３
８０4 を比較判定回路３８２が入力すると、前述した図
１９に示す手順に基づいて、シフトレジスタ３８０3 が
出力した記憶データＳ３８０3 が選択され、ＦＩＦＯ回
路３４４3 が次の制御の対象として決定される。次に、
比較判定回路３８２が（Ｎ＋１）回目に判定を行う際
に、図２０（Ｂ）に示す記憶状態を持つシフトレジスタ
３８０1 〜３８０4 から記憶データＳ３８０1 〜Ｓ３８
０4 を比較判定回路３８２が入力すると、前述した図１
９に示す手順に基づいて、シフトレジスタ３８０4 が出
力した記憶データＳ３８０4 が選択され、ＦＩＦＯ回路
３４４4 が次の制御の対象として決定される。
際に、図２０（Ａ）に示す記憶状態を持つシフトレジス
タ３８０1 〜３８０4 から記憶データＳ３８０1 〜Ｓ３
８０4 を比較判定回路３８２が入力すると、前述した図
１９に示す手順に基づいて、シフトレジスタ３８０3 が
出力した記憶データＳ３８０3 が選択され、ＦＩＦＯ回
路３４４3 が次の制御の対象として決定される。次に、
比較判定回路３８２が（Ｎ＋１）回目に判定を行う際
に、図２０（Ｂ）に示す記憶状態を持つシフトレジスタ
３８０1 〜３８０4 から記憶データＳ３８０1 〜Ｓ３８
０4 を比較判定回路３８２が入力すると、前述した図１
９に示す手順に基づいて、シフトレジスタ３８０4 が出
力した記憶データＳ３８０4 が選択され、ＦＩＦＯ回路
３４４4 が次の制御の対象として決定される。
【００９８】メモリＩ／Ｆ回路１４５は、外部端子１４
５ａを有し、外部端子１４５ａには内部バス３４８を介
してメモリ制御回路３４１が接続されていると共に、メ
インメモリ２０が接続されている。
５ａを有し、外部端子１４５ａには内部バス３４８を介
してメモリ制御回路３４１が接続されていると共に、メ
インメモリ２０が接続されている。
【００９９】システムＩ／Ｆ回路１４６は、外部端子２
４６ａ1 ，２４６ａ2 を有し、外部端子２４６ａ1 ，２
４６ａ2 はそれぞれプロセッシングエレメント３４
３1 ，３４３2 に接続されている。
４６ａ1 ，２４６ａ2 を有し、外部端子２４６ａ1 ，２
４６ａ2 はそれぞれプロセッシングエレメント３４
３1 ，３４３2 に接続されている。
【０１００】以下、図９に示すマルチプロセッサシステ
ム３００の動作例について説明する。画像データ処理回
路２１1 からのデータが、外部端子２４６ａ1 を介して
リアルタイムにプロセッシングエレメント３４３1 に入
力され、当該データに基づいてプロセッシングエレメン
ト３４３1 において所定の処理がリアルタイムに行われ
る。そして、プロセッシングエレメント３４３1 の処理
結果であるデータＳ３６４1 がＦＩＦＯ回路３４４1 に
リアルタイムに書き込まれる。また、プロセッシングエ
レメント３４３3 において、ＦＩＦＯ回路３４４2 から
入力したデータＳ３６４2 に基づいて所定の処理が行わ
れ、その処理結果のデータＳ３６４3 がＦＩＦＯ回路３
４４3 に書き込まれる。また、プロセッシングエレメン
ト３４３2 において、ＦＩＦＯ回路３４４4 からのデー
タＳ３６４4 に基づいて処理の処理がリアルタイムに行
われ、その処理結果のデータが、外部端子２４６ａ2 を
介してリアルタイムに画像データ処理回路２１2 に出力
される。上述したプロセッシングエレメント３４３1 〜
３４３3 の処理は並行して行われ、当該処理中に、ＦＩ
ＦＯ回路３４４1 〜３４４4 から内部バス制御回路３４
２に、記憶部３５０1 〜３５０4 の残量の増減に応じた
残量増加通知信号Ｓ３６６1 ＿ｉｎｃ〜Ｓ３６６4 ＿ｉ
ｎｃおよび残量減少通知信号Ｓ３６６1 ＿ｄｅｃ〜Ｓ３
６６4 ＿ｄｅｃが出力される。
ム３００の動作例について説明する。画像データ処理回
路２１1 からのデータが、外部端子２４６ａ1 を介して
リアルタイムにプロセッシングエレメント３４３1 に入
力され、当該データに基づいてプロセッシングエレメン
ト３４３1 において所定の処理がリアルタイムに行われ
る。そして、プロセッシングエレメント３４３1 の処理
結果であるデータＳ３６４1 がＦＩＦＯ回路３４４1 に
リアルタイムに書き込まれる。また、プロセッシングエ
レメント３４３3 において、ＦＩＦＯ回路３４４2 から
入力したデータＳ３６４2 に基づいて所定の処理が行わ
れ、その処理結果のデータＳ３６４3 がＦＩＦＯ回路３
４４3 に書き込まれる。また、プロセッシングエレメン
ト３４３2 において、ＦＩＦＯ回路３４４4 からのデー
タＳ３６４4 に基づいて処理の処理がリアルタイムに行
われ、その処理結果のデータが、外部端子２４６ａ2 を
介してリアルタイムに画像データ処理回路２１2 に出力
される。上述したプロセッシングエレメント３４３1 〜
３４３3 の処理は並行して行われ、当該処理中に、ＦＩ
ＦＯ回路３４４1 〜３４４4 から内部バス制御回路３４
２に、記憶部３５０1 〜３５０4 の残量の増減に応じた
残量増加通知信号Ｓ３６６1 ＿ｉｎｃ〜Ｓ３６６4 ＿ｉ
ｎｃおよび残量減少通知信号Ｓ３６６1 ＿ｄｅｃ〜Ｓ３
６６4 ＿ｄｅｃが出力される。
【０１０１】次に、図１６に示す内部バス制御回路３４
２のシフトレジスタ３８０1 〜３８０4 に、残量増加通
知信号Ｓ３６６1 ＿ｉｎｃ〜Ｓ３６６4 ＿ｉｎｃおよび
残量減少通知信号Ｓ３６６1 ＿ｄｅｃ〜Ｓ３６６4 ＿ｄ
ｅｃに応じた記憶データＳ３８０1 〜Ｓ３８０4 が記憶
され、これらが比較判定回路３８２に出力される。
２のシフトレジスタ３８０1 〜３８０4 に、残量増加通
知信号Ｓ３６６1 ＿ｉｎｃ〜Ｓ３６６4 ＿ｉｎｃおよび
残量減少通知信号Ｓ３６６1 ＿ｄｅｃ〜Ｓ３６６4 ＿ｄ
ｅｃに応じた記憶データＳ３８０1 〜Ｓ３８０4 が記憶
され、これらが比較判定回路３８２に出力される。
【０１０２】次に、比較判定回路３８２において、図１
９に示す手順に従って処理が行われ、次に制御の対象と
するＦＩＦＯ回路３４４1 〜３４４4 が決定される。そ
して、ＦＩＦＯ回路３４４1 ，３４４3 が制御の対象と
して決定された場合には、内部バス制御回路３４２から
ＦＩＦＯ回路３４４1 ，３４４3 に読み出し指示信号Ｓ
３６５1 ，Ｓ３６５3 が出力され、ＦＩＦＯ回路３４４
1 ，３４４3から内部バス３４７にデータが読み出され
る。当該読み出されたデータは、他のＦＩＦＯ回路３４
４1 〜３４４4 に書き込まれたり、外部端子１４５ａを
介してメインメモリ２０に書き込まれる。また、ＦＩＦ
Ｏ回路３４４2 ，３４４4 が制御の対象として決定され
た場合には、それぞれＦＩＦＯ回路３４４2 ，３４４4
に書き込み指示信号Ｓ３６５2 ，Ｓ３６５4 が出力さ
れ、他のＦＩＦＯ回路３４４1 〜３４４4 あるいはメイ
ンメモリ２０から内部バス３４７に出力されたデータ
が、ＦＩＦＯ回路３４４2 ，３４４4 に書き込まれる。
９に示す手順に従って処理が行われ、次に制御の対象と
するＦＩＦＯ回路３４４1 〜３４４4 が決定される。そ
して、ＦＩＦＯ回路３４４1 ，３４４3 が制御の対象と
して決定された場合には、内部バス制御回路３４２から
ＦＩＦＯ回路３４４1 ，３４４3 に読み出し指示信号Ｓ
３６５1 ，Ｓ３６５3 が出力され、ＦＩＦＯ回路３４４
1 ，３４４3から内部バス３４７にデータが読み出され
る。当該読み出されたデータは、他のＦＩＦＯ回路３４
４1 〜３４４4 に書き込まれたり、外部端子１４５ａを
介してメインメモリ２０に書き込まれる。また、ＦＩＦ
Ｏ回路３４４2 ，３４４4 が制御の対象として決定され
た場合には、それぞれＦＩＦＯ回路３４４2 ，３４４4
に書き込み指示信号Ｓ３６５2 ，Ｓ３６５4 が出力さ
れ、他のＦＩＦＯ回路３４４1 〜３４４4 あるいはメイ
ンメモリ２０から内部バス３４７に出力されたデータ
が、ＦＩＦＯ回路３４４2 ，３４４4 に書き込まれる。
【０１０３】以上説明したように、マルチプロセッサシ
ステム３００によれば、上述したように内部バス制御回
路３４２において、ＦＩＦＯ回路３４４1 〜３４４4 の
うち残量が閾値以下のものの中で最も残量が少ないもの
を優先的に制御の対象とできる。その結果、プロセッシ
ングエレメント３４３1 ，３４３2 のリアルタイム処理
が破綻することを効果的に回避できる。また、マルチプ
ロセッサシステム３００によれば、内部バス制御回路３
４２において次に制御対象とするＦＩＦＯ回路３４４1
〜３４４4 を決定する際に、前述した第２の背景技術の
ように重み付けを行う乗算回路や、重み付けデータを記
憶するレジスタあるいはＲＯＭなどを設ける必要がな
く、小規模化を図れる。また、マルチプロセッサシステ
ム３００では、ＦＩＦＯ回路３４４1 〜３４４4 から比
較判定回路３８２には、残量増加通知信号Ｓ３６６1 ＿
ｉｎｃ〜Ｓ３６６4 ＿ｉｎｃおよび残量減少通知信号Ｓ
３６６1 ＿ｄｅｃ〜Ｓ３６６4 ＿ｄｅｃを伝送すればよ
く、前述した第１〜第３の背景技術のように残量情報そ
のものを伝送する場合に比べて配線数を削減でき、小規
模化を図れる。
ステム３００によれば、上述したように内部バス制御回
路３４２において、ＦＩＦＯ回路３４４1 〜３４４4 の
うち残量が閾値以下のものの中で最も残量が少ないもの
を優先的に制御の対象とできる。その結果、プロセッシ
ングエレメント３４３1 ，３４３2 のリアルタイム処理
が破綻することを効果的に回避できる。また、マルチプ
ロセッサシステム３００によれば、内部バス制御回路３
４２において次に制御対象とするＦＩＦＯ回路３４４1
〜３４４4 を決定する際に、前述した第２の背景技術の
ように重み付けを行う乗算回路や、重み付けデータを記
憶するレジスタあるいはＲＯＭなどを設ける必要がな
く、小規模化を図れる。また、マルチプロセッサシステ
ム３００では、ＦＩＦＯ回路３４４1 〜３４４4 から比
較判定回路３８２には、残量増加通知信号Ｓ３６６1 ＿
ｉｎｃ〜Ｓ３６６4 ＿ｉｎｃおよび残量減少通知信号Ｓ
３６６1 ＿ｄｅｃ〜Ｓ３６６4 ＿ｄｅｃを伝送すればよ
く、前述した第１〜第３の背景技術のように残量情報そ
のものを伝送する場合に比べて配線数を削減でき、小規
模化を図れる。
【０１０４】第２実施形態 図２１は、本実施形態のマルチプロセッサシステム４０
０の構成図である。図２１に示すように、マルチプロセ
ッサシステム４００は、例えば、メモリ制御回路４４
１、内部バス制御回路４４２、プロセッシングエレメン
ト３４３1 〜３４３5 、ＦＩＦＯ回路３４４1 〜３４４
6 、メモリＩ／Ｆ回路１４５、システムＩ／Ｆ回路４４
６および内部バス４４７，３４８を１チップ内に有す
る。ここで、図２１において、図９と同じ符号を付した
画像データ処理回路２１1，２１2 、メインメモリ２
０、メモリＩ／Ｆ回路１４５、プロセッシングエレメン
ト３４３1 〜３４３3 、ＦＩＦＯ回路３４４1 〜３４４
4 は、第１実施形態で説明した同一符号の構成要素と同
じである。図２１に示すように、マルチプロセッサシス
テム４００は、図９に示すマルチプロセッサシステム３
００の構成に、プロセッシングエレメント３４３4 ，３
４３5 およびＦＩＦＯ回路３４４5 ，３４４6 を加えた
構成をしている。
０の構成図である。図２１に示すように、マルチプロセ
ッサシステム４００は、例えば、メモリ制御回路４４
１、内部バス制御回路４４２、プロセッシングエレメン
ト３４３1 〜３４３5 、ＦＩＦＯ回路３４４1 〜３４４
6 、メモリＩ／Ｆ回路１４５、システムＩ／Ｆ回路４４
６および内部バス４４７，３４８を１チップ内に有す
る。ここで、図２１において、図９と同じ符号を付した
画像データ処理回路２１1，２１2 、メインメモリ２
０、メモリＩ／Ｆ回路１４５、プロセッシングエレメン
ト３４３1 〜３４３3 、ＦＩＦＯ回路３４４1 〜３４４
4 は、第１実施形態で説明した同一符号の構成要素と同
じである。図２１に示すように、マルチプロセッサシス
テム４００は、図９に示すマルチプロセッサシステム３
００の構成に、プロセッシングエレメント３４３4 ，３
４３5 およびＦＩＦＯ回路３４４5 ，３４４6 を加えた
構成をしている。
【０１０５】ここで、プロセッシングエレメント３４３
4 は、外部端子２４６ａ3 を介して画像データ処理回路
２１3 から入力したデータを用いて所定の処理をリアル
タイムに行い、処理結果であるデータをＦＩＦＯ回路３
４４5 に出力する。また、プロセッシングエレメント３
４３5 は、ＦＩＦＯ回路３４４6 から入力したデータを
用いて所定の処理をリアルタイムに行い、処理結果であ
るデータを外部端子２４６ａ4 を介して画像データ処理
回路２１4 に出力する。
4 は、外部端子２４６ａ3 を介して画像データ処理回路
２１3 から入力したデータを用いて所定の処理をリアル
タイムに行い、処理結果であるデータをＦＩＦＯ回路３
４４5 に出力する。また、プロセッシングエレメント３
４３5 は、ＦＩＦＯ回路３４４6 から入力したデータを
用いて所定の処理をリアルタイムに行い、処理結果であ
るデータを外部端子２４６ａ4 を介して画像データ処理
回路２１4 に出力する。
【０１０６】ＦＩＦＯ回路３４４5 は、図１２に示すＦ
ＩＦＯ回路３４４1 の構成と基本的に同じである。ＦＩ
ＦＯ回路３４４5 は、内部の記憶部の残量（未記憶領域
の記憶容量）が、当該記憶部の記憶容量の１／８だけ増
加する度に１個のパルスが残量増加通知信号Ｓ３６６5
＿ｉｎｃを内部バス制御回路４４２に出力する。ＦＩＦ
Ｏ回路３４４5 は、内部の記憶部の残量（未記憶領域の
記憶容量）が、当該記憶部の記憶容量の１／８だけ減少
する度に１個のパルスが残量減少通知信号Ｓ３６６5 ＿
ｄｅｃを内部バス制御回路４４２に出力する。
ＩＦＯ回路３４４1 の構成と基本的に同じである。ＦＩ
ＦＯ回路３４４5 は、内部の記憶部の残量（未記憶領域
の記憶容量）が、当該記憶部の記憶容量の１／８だけ増
加する度に１個のパルスが残量増加通知信号Ｓ３６６5
＿ｉｎｃを内部バス制御回路４４２に出力する。ＦＩＦ
Ｏ回路３４４5 は、内部の記憶部の残量（未記憶領域の
記憶容量）が、当該記憶部の記憶容量の１／８だけ減少
する度に１個のパルスが残量減少通知信号Ｓ３６６5 ＿
ｄｅｃを内部バス制御回路４４２に出力する。
【０１０７】また、ＦＩＦＯ回路３４４6 は、図１３に
示すＦＩＦＯ回路３４４2 の構成と基本的に同じであ
る。ＦＩＦＯ回路３４４6 は、内部の記憶部の残量（デ
ータが既に記憶されている記憶領域の記憶容量）が、当
該記憶部の記憶容量の１／８だけ増加する度に１個のパ
ルスが残量増加通知信号Ｓ３６６6 ＿ｉｎｃを内部バス
制御回路４４２に出力する。ＦＩＦＯ回路３４４6 は、
内部の記憶部の残量（データが既に記憶されている記憶
領域の記憶容量）が、当該記憶部の記憶容量の１／８だ
け減少する度に１個のパルスが残量減少通知信号Ｓ３６
６6 ＿ｄｅｃを内部バス制御回路４４２に出力する。
示すＦＩＦＯ回路３４４2 の構成と基本的に同じであ
る。ＦＩＦＯ回路３４４6 は、内部の記憶部の残量（デ
ータが既に記憶されている記憶領域の記憶容量）が、当
該記憶部の記憶容量の１／８だけ増加する度に１個のパ
ルスが残量増加通知信号Ｓ３６６6 ＿ｉｎｃを内部バス
制御回路４４２に出力する。ＦＩＦＯ回路３４４6 は、
内部の記憶部の残量（データが既に記憶されている記憶
領域の記憶容量）が、当該記憶部の記憶容量の１／８だ
け減少する度に１個のパルスが残量減少通知信号Ｓ３６
６6 ＿ｄｅｃを内部バス制御回路４４２に出力する。
【０１０８】図２２は、内部バス制御回路４４２を説明
するための図である。図２２に示すように、内部バス制
御回路４４２は、シフトレジスタ３８０1 〜３８０6 、
閾値設定レジスタ３８１および比較判定回路４８２を有
する。シフトレジスタ３８０1 〜３８０4 および閾値設
定レジスタ３８１は、図１６〜図１８を用いて説明した
第１実施形態の同一符号を付した構成要素と同じであ
る。
するための図である。図２２に示すように、内部バス制
御回路４４２は、シフトレジスタ３８０1 〜３８０6 、
閾値設定レジスタ３８１および比較判定回路４８２を有
する。シフトレジスタ３８０1 〜３８０4 および閾値設
定レジスタ３８１は、図１６〜図１８を用いて説明した
第１実施形態の同一符号を付した構成要素と同じであ
る。
【０１０９】すなわち、内部バス制御回路４４２は、図
１６に示す内部バス制御回路３４２に、シフトレジスタ
３８０5 ，３８０6 を加えた構成をしている。ここで、
シフトレジスタ３８０5 ，３８０6 は、図１７および図
１８を用いて説明したシフトレジスタ３８０1 と同じ機
能を有している。
１６に示す内部バス制御回路３４２に、シフトレジスタ
３８０5 ，３８０6 を加えた構成をしている。ここで、
シフトレジスタ３８０5 ，３８０6 は、図１７および図
１８を用いて説明したシフトレジスタ３８０1 と同じ機
能を有している。
【０１１０】内部バス制御回路４４２は、ＦＩＦＯ回路
３４４1 〜３４４6 の記憶状態をそれぞれ示す８ビット
の記憶データＳ３８０1 〜Ｓ３８０6 に基づいて、次に
制御の対象とするＦＩＦＯ回路３４４1 〜３４４6 を決
定し、当該決定したＦＩＦＯ回路３４４1 〜３４４6 に
読み出し指示信号Ｓ３４４1 ，３４４3 ，３４４5 およ
び書き込み指示信号Ｓ３４４2 ，Ｓ３４４4 ，Ｓ３４４
6 を出力する。内部バス制御回路４４２において、次に
制御を行う対象となるＦＩＦＯ回路３４４1 〜３４４6
を決定する手順は、図１９を用いて説明した比較判定回
路３８２の場合と同様である。
３４４1 〜３４４6 の記憶状態をそれぞれ示す８ビット
の記憶データＳ３８０1 〜Ｓ３８０6 に基づいて、次に
制御の対象とするＦＩＦＯ回路３４４1 〜３４４6 を決
定し、当該決定したＦＩＦＯ回路３４４1 〜３４４6 に
読み出し指示信号Ｓ３４４1 ，３４４3 ，３４４5 およ
び書き込み指示信号Ｓ３４４2 ，Ｓ３４４4 ，Ｓ３４４
6 を出力する。内部バス制御回路４４２において、次に
制御を行う対象となるＦＩＦＯ回路３４４1 〜３４４6
を決定する手順は、図１９を用いて説明した比較判定回
路３８２の場合と同様である。
【０１１１】以下、比較判定回路４８２の動作例を説明
する。図２３は、図１６に示すシフトレジスタ３８０1
〜３８０6 の記憶状態の一例を示す図である。ここで、
図２３（Ａ）は比較判定回路４８２においてＮ回目に判
定を行ったときの記憶状態を示しており、図２３（Ｂ）
は比較判定回路４８２において（Ｎ＋１）回目に判定を
行ったときの記憶状態を示している。
する。図２３は、図１６に示すシフトレジスタ３８０1
〜３８０6 の記憶状態の一例を示す図である。ここで、
図２３（Ａ）は比較判定回路４８２においてＮ回目に判
定を行ったときの記憶状態を示しており、図２３（Ｂ）
は比較判定回路４８２において（Ｎ＋１）回目に判定を
行ったときの記憶状態を示している。
【０１１２】比較判定回路４８２がＮ回目に判定を行う
際に、図２３（Ａ）に示す記憶状態を持つシフトレジス
タ３８０1 〜３８０6 から記憶データＳ３８０1 〜Ｓ３
８０6 を入力すると、前述した図１９に示す手順に基づ
いて、シフトレジスタ３８０4 が出力した記憶データＳ
３８０4 が選択され、ＦＩＦＯ回路３４４4 が次の制御
の対象として決定される。次に、比較判定回路４８２が
（Ｎ＋１）回目に判定を行う際に、図２３（Ｂ）に示す
記憶状態を持つシフトレジスタ３８０1 〜３８０6 から
記憶データＳ３８０1 〜Ｓ３８０6 を比較判定回路４８
２が入力すると、前述した図１９に示す手順に基づい
て、シフトレジスタ３８０6 が出力した記憶データＳ３
８０6 が選択され、ＦＩＦＯ回路３４４6 が次の制御の
対象として決定される。
際に、図２３（Ａ）に示す記憶状態を持つシフトレジス
タ３８０1 〜３８０6 から記憶データＳ３８０1 〜Ｓ３
８０6 を入力すると、前述した図１９に示す手順に基づ
いて、シフトレジスタ３８０4 が出力した記憶データＳ
３８０4 が選択され、ＦＩＦＯ回路３４４4 が次の制御
の対象として決定される。次に、比較判定回路４８２が
（Ｎ＋１）回目に判定を行う際に、図２３（Ｂ）に示す
記憶状態を持つシフトレジスタ３８０1 〜３８０6 から
記憶データＳ３８０1 〜Ｓ３８０6 を比較判定回路４８
２が入力すると、前述した図１９に示す手順に基づい
て、シフトレジスタ３８０6 が出力した記憶データＳ３
８０6 が選択され、ＦＩＦＯ回路３４４6 が次の制御の
対象として決定される。
【０１１３】上述したマルチプロセッサシステム４００
によっても、前述したマルチプロセッサシステム３００
と同様の効果を得ることができる。
によっても、前述したマルチプロセッサシステム３００
と同様の効果を得ることができる。
【０１１４】本発明は上述した実施形態には限定されな
い。本発明は、プロセッシングエレメントの数および接
続形態は上述したものには限定されない。また、上述し
た実施形態では、マルチプロセッサシステムを、リアル
タイム処理を行う画像データ処理回路に接続した場合を
例示したが、その他のリアルタイム処理を行う回路に接
続してもよい。
い。本発明は、プロセッシングエレメントの数および接
続形態は上述したものには限定されない。また、上述し
た実施形態では、マルチプロセッサシステムを、リアル
タイム処理を行う画像データ処理回路に接続した場合を
例示したが、その他のリアルタイム処理を行う回路に接
続してもよい。
【０１１５】また、上述した実施形態では、マルチプロ
セッサシステム２００，３００を、画像処理の分野に適
用した場合を例示したが、本発明は、ＦＡ(Factory Aut
omation)、ＮＣ(Numerical Control) 、放送および通信
などの分野に適用してもよい。
セッサシステム２００，３００を、画像処理の分野に適
用した場合を例示したが、本発明は、ＦＡ(Factory Aut
omation)、ＮＣ(Numerical Control) 、放送および通信
などの分野に適用してもよい。
【０１１６】また、本発明では、図１６に示すシフトレ
ジスタ３８０1 〜３８０4 において、例えば、初期状態
として「１１１１１１１１」を記憶し、残量増加通知信
号Ｓ３６６1 ＿ｉｎｃにパルスが発生したときに、記憶
データをＭＳＢにシフトしてＬＳＢに「０」を設定し、
残量減少通知信号Ｓ３６６1 ＿ｄｅｃにパルスが発生し
たときに、記憶データをＭＳＢにシフトしてＬＳＢに
「１」を設定するようにしてもよい。この場合には、比
較判定回路３８２において、ＬＳＢから最も近い位置に
論理値「１」を持つ記憶データに対応するＦＩＦＯ回路
３４４1 〜３４４4 を次の制御の対象として決定する。
ジスタ３８０1 〜３８０4 において、例えば、初期状態
として「１１１１１１１１」を記憶し、残量増加通知信
号Ｓ３６６1 ＿ｉｎｃにパルスが発生したときに、記憶
データをＭＳＢにシフトしてＬＳＢに「０」を設定し、
残量減少通知信号Ｓ３６６1 ＿ｄｅｃにパルスが発生し
たときに、記憶データをＭＳＢにシフトしてＬＳＢに
「１」を設定するようにしてもよい。この場合には、比
較判定回路３８２において、ＬＳＢから最も近い位置に
論理値「１」を持つ記憶データに対応するＦＩＦＯ回路
３４４1 〜３４４4 を次の制御の対象として決定する。
【０１１７】また、本発明では、上述した場合と、シフ
トレジスタ３８０1 〜３８０4 のシフト方向を逆にし
て、ＭＳＢ側から第２の論理値を示すビットを検索する
ようにしてもよい。
トレジスタ３８０1 〜３８０4 のシフト方向を逆にし
て、ＭＳＢ側から第２の論理値を示すビットを検索する
ようにしてもよい。
【０１１８】
【発明の効果】以上説明したように、本発明のデータ処
理装置によれば、第１の記憶部の残量が所定量だけ増加
および減少したことを示す残量増加通知信号および残量
減少通知信号が、記憶回路から制御回路に出力される。
このとき、残量増加通知信号および残量減少通知信号
は、それぞれ残量の増加および減少を示すのみであるた
め、それぞれ１本の信号線で伝送できる。その結果、少
ない数の信号線を用いて、小規模な装置構成を実現でき
る。また、本発明のデータ処理装置によれば、残量を示
すデータについて、重み付けを乗算することは行わない
ため、乗算器、および重み付け係数を記憶する記憶部が
不要となり、小規模かつ低価格な装置構成を実現でき
る。
理装置によれば、第１の記憶部の残量が所定量だけ増加
および減少したことを示す残量増加通知信号および残量
減少通知信号が、記憶回路から制御回路に出力される。
このとき、残量増加通知信号および残量減少通知信号
は、それぞれ残量の増加および減少を示すのみであるた
め、それぞれ１本の信号線で伝送できる。その結果、少
ない数の信号線を用いて、小規模な装置構成を実現でき
る。また、本発明のデータ処理装置によれば、残量を示
すデータについて、重み付けを乗算することは行わない
ため、乗算器、および重み付け係数を記憶する記憶部が
不要となり、小規模かつ低価格な装置構成を実現でき
る。
【図１】図１は、本発明の第１の背景技術のマルチプロ
セッサシステムの構成図である。
セッサシステムの構成図である。
【図２】図２は、図１に示すＦＩＦＯ回路を説明するた
めの図である。
めの図である。
【図３】図３は、図１に示すＦＩＦＯ回路を説明するた
めの図である。
めの図である。
【図４】図４は、図１に示す内部バス制御回路を説明す
るための図である。
るための図である。
【図５】図５は、図４に示す比較判定回路の処理を説明
するための図である。
するための図である。
【図６】図６は、本発明の第２の背景技術のマルチプロ
セッサシステムの構成図である。
セッサシステムの構成図である。
【図７】図７は、図６に示す内部バス制御回路を説明す
るための図である。
るための図である。
【図８】図８は、図７に示す比較判定回路の処理を説明
するための図である。
するための図である。
【図９】図９は、本発明の第１実施形態のマルチプロセ
ッサシステムの構成図である。
ッサシステムの構成図である。
【図１０】図１０は、図９に示すマルチプロセッサシス
テムのリアルタイム処理系と非リアルタイム処理系とを
説明するための図である。
テムのリアルタイム処理系と非リアルタイム処理系とを
説明するための図である。
【図１１】図１１は、図９に示すＦＩＦＯ回路およびメ
インメモリの記憶領域を説明するための図である。
インメモリの記憶領域を説明するための図である。
【図１２】図１２は、図９に示すＦＩＦＯ回路３４４1
を説明するための図である。
を説明するための図である。
【図１３】図１３は、図９に示すＦＩＦＯ回路３４４2
を説明するための図である。
を説明するための図である。
【図１４】図１４は、図９に示すＦＩＦＯ回路３４４3
を説明するための図である。
を説明するための図である。
【図１５】図１５は、図９に示すＦＩＦＯ回路３４４4
を説明するための図である。
を説明するための図である。
【図１６】図１６は、図９に示す内部バス制御回路を説
明するための図である。
明するための図である。
【図１７】図１７は、図１６に示すシフトレジスタを説
明するための図である。
明するための図である。
【図１８】図１８は、図１７に示すシフトレジスタの動
作を説明するための図である。
作を説明するための図である。
【図１９】図１９は、図１６に示す比較判定回路の処理
の手順を示すフローチャートである。
の手順を示すフローチャートである。
【図２０】図２０は、図１９に示す比較判定回路の動作
例を説明するための図である。
例を説明するための図である。
【図２１】図２１は、本発明の第２実施形態のマルチプ
ロセッサシステムの構成図である。
ロセッサシステムの構成図である。
【図２２】図２２は、図２１に示す内部バス制御回路を
説明するための図である。
説明するための図である。
【図２３】図２３は、図２２に示す比較判定回路の動作
例を説明するための図である。
例を説明するための図である。
２０…メインメモリ、２１1 〜２１4 …画像データ処理
回路、３４１…メモリ制御回路、３４２…内部バス制御
回路、３４３1 〜３４３5 …プロセッシングエレメン
ト、３４４1 〜３４４6 …ＦＩＦＯ回路、３４５…メモ
リＩ／Ｆ回路、３４５ａ…外部端子、２４６…システム
Ｉ／Ｆ回路、１４５ａ，２４６ａ1 〜２４６ａ4 …外部
端子、３４７，３４８…内部バス
回路、３４１…メモリ制御回路、３４２…内部バス制御
回路、３４３1 〜３４３5 …プロセッシングエレメン
ト、３４４1 〜３４４6 …ＦＩＦＯ回路、３４５…メモ
リＩ／Ｆ回路、３４５ａ…外部端子、２４６…システム
Ｉ／Ｆ回路、１４５ａ，２４６ａ1 〜２４６ａ4 …外部
端子、３４７，３４８…内部バス
Claims (18)
- 【請求項１】第１の記憶部と、 入力したデータを前記第１の記憶部に書き込み、読み出
し指示信号に基づいて、当該書き込んだデータを入力順
に読み出して出力し、前記第１の記憶部内のデータが記
憶されていない未記憶領域の残量を監視し、当該残量が
所定量だけ増加したことを示す残量増加通知信号と、当
該残量が所定量だけ減少したことを示す残量減少通知信
号とを生成する制御部とを有する記憶回路と、 複数ビットからなる記憶データを記憶し、前記残量増加
通知信号が前記残量の前記所定量の増加を示したとき
に，前記記憶データを第１の方向にシフトして当該第１
の方向とは逆方向の第２の方向の最端ビットに第１の論
理値を設定し、前記残量減少通知信号が前記残量の前記
所定量の減少を示したときに、前記記憶データを前記第
２の方向にシフトして前記第１の方向の最端ビットに第
２の論理値を設定する第２の記憶部と、 前記第２の記憶部の前記記憶データの第２の方向の最端
ビットから前記第２の論理値を持つビットを検索し、当
該検索したビットの位置に基づいて、前記記憶回路に前
記読み出し指示信号を出力するか否かを判定する判定部
とを有する制御回路とを有するデータ処理装置。 - 【請求項２】前記制御部は、 前記第１の記憶部に前記データを書き込む際に用いる書
込ポインタを生成する書込ポインタ制御回路と、 前記第１の記憶部から前記データを読み出す際に用いる
読出ポインタを前記読み出し指示信号に基づいて生成す
る読出ポインタ制御回路と、 前記書込ポインタおよび前記読出ポインタを用いて、前
記第１の記憶部の残量を監視して前記残量増加通知信号
および前記残量減少通知信号を生成する残量増減監視回
路とを有する請求項１に記載のデータ処理装置。 - 【請求項３】前記残量増減監視回路は、 前記第１の記憶部の記憶領域をｍ（ｍは２以上の整数）
等分に分割した場合に、当該分割した一の記憶領域の記
憶容量を単位として前記残量を監視する請求項２に記載
のデータ処理装置。 - 【請求項４】前記第２の記憶部は、ｍビットからなる前
記記憶データを記憶する請求項３に記載のデータ処理装
置。 - 【請求項５】前記制御回路は、 閾値を記憶する第３の記憶部をさらに有し、 前記判定部は、前記検索したビット位置と前記閾値とを
比較して、前記記憶回路に前記読み出し指示信号を出力
するか否かを判定する請求項１に記載のデータ処理装
置。 - 【請求項６】複数の前記記憶回路を有し、 前記制御回路は、 前記複数の記憶回路のそれぞれに対応する複数の前記第
２の記憶部を有し、 前記判定部は、前記複数の第２の記憶部の前記記憶デー
タの各々について、前記第２の方向の最端ビットから前
記第２の論理値を持つビットを検索し、前記第２の方向
の最端ビットから所定の閾値以下の数のビットに前記第
２の論理値を持つ複数の前記記憶データが存在する場合
に、当該複数の記憶データのうち、最も前記第２の方向
の最端ビットに近い位置のビットが前記第２の論理値を
持つ前記記憶データを特定し、当該特定した記憶データ
に対応した前記記憶回路に前記読み出し指示信号を出力
する請求項１に記載のデータ処理装置。 - 【請求項７】前記制御部は、リアルタイムに入力した前
記データを前記第１の記憶部に書き込む請求項１に記載
のデータ処理装置。 - 【請求項８】第１の記憶部と、 書き込み指示信号に基づいて入力したデータを前記第１
の記憶部に書き込み、当該書き込んだデータを入力順に
読み出して出力し、前記第１の記憶部内のデータが記憶
されている使用領域の残量を監視し、当該残量が所定量
だけ増加したことを示す残量増加通知信号と、当該残量
が所定量だけ減少したことを示す残量減少通知信号とを
生成する制御部とを有する記憶回路と、 複数ビットからなる記憶データを記憶し、前記残量増加
通知信号が前記残量の前記所定量の増加を示したとき
に、前記記憶データを第１の方向にシフトして当該第１
の方向とは逆方向の第２の方向の最端ビットに第１の論
理値を設定し、前記残量減少通知信号が前記残量の前記
所定量の減少を示したときに、前記記憶データを前記第
２の方向にシフトして前記第１の方向の最端ビットに第
２の論理値を設定する第２の記憶部と、 前記第２の記憶部の前記記憶データの第２の方向の最端
ビットから前記第２の論理値を持つビットを検索し、当
該検索したビットの位置に基づいて、前記記憶回路に前
記読み出し指示信号を出力するか否かを判定する判定部
とを有する制御回路とを有するデータ処理装置。 - 【請求項９】前記制御部は、 前記第１の記憶部に前記データを書き込む際に用いる書
込ポインタを前記書き込み指示信号に基づいて生成する
書込ポインタ制御回路と、 前記第１の記憶部から前記データを読み出す際に用いる
読出ポインタを生成する読出ポインタ制御回路と、 前記書込ポインタおよび前記読出ポインタを用いて、前
記第１の記憶部の残量を監視して前記残量増加通知信号
および前記残量減少通知信号を生成する残量増減監視回
路とを有する請求項８に記載のデータ処理装置。 - 【請求項１０】前記残量増減監視回路は、 前記第１の記憶部の記憶領域をｍ（ｍは２以上の整数）
等分に分割した場合に、当該分割した一の記憶領域の記
憶容量を単位として前記残量を監視する請求項９に記載
のデータ処理装置。 - 【請求項１１】前記第２の記憶部は、ｍビットからなる
前記記憶データを記憶する請求項１０に記載のデータ処
理装置。 - 【請求項１２】前記制御回路は、閾値を記憶する第３の
記憶部をさらに有し、 前記判定部は、前記検索したビット位置と前記閾値とを
比較して、前記記憶回路に前記書き込み指示信号を出力
するか否かを判定する請求項８に記載のデータ処理装
置。 - 【請求項１３】複数の前記記憶回路を有し、 前記制御回路は、 前記複数の記憶回路のそれぞれに対応する複数の前記第
２の記憶部を有し、 前記判定部は、前記複数の第２の記憶部の前記記憶デー
タの各々について、前記第２の方向の最端ビットから前
記第２の論理値を持つビットを検索し、前記第２の方向
の最端ビットから所定の閾値以下の数のビットに前記第
２の論理値を持つ複数の前記記憶データが存在する場合
に、当該複数の記憶データのうち、最も前記第２の方向
の最端ビットに近い位置のビットが前記第２の論理値を
持つ前記記憶データを特定し、当該特定した記憶データ
に対応した前記記憶回路に前記書き込み指示信号を出力
する請求項８に記載のデータ処理装置。 - 【請求項１４】前記制御部は、前記書き込んだデータを
入力順にリアルタイムに読み出して出力する請求項８に
記載のデータ処理装置。 - 【請求項１５】リアルタイムにデータの入力を行うイン
ターフェイス回路と、 データ転送ラインと、 前記インターフェイス回路と前記データ転送ラインとの
間に介在する記憶回路と、 前記記憶回路を制御する制御回路とを有し、 前記記憶回路は、 第１の記憶部と、 前記インターフェイス回路を介して入力したデータに応
じたデータをリアルタイムに前記第１の記憶部に書き込
み、読み出し指示信号に基づいて、当該書き込んだデー
タを入力順に読み出して前記データ転送ラインに出力
し、前記第１の記憶部内のデータが記憶されていない未
記憶領域の残量を監視し、当該残量が所定量だけ増加し
たことを示す残量増加通知信号と、当該残量が所定量だ
け減少したことを示す残量減少通知信号とを生成する制
御部とを有し、 前記制御回路は、 複数ビットからなる記憶データを記憶し、前記残量増加
通知信号が前記残量の前記所定量の増加を示したとき
に、前記記憶データを第１の方向にシフトして当該第１
の方向とは逆方向の第２の方向の最端ビットに第１の論
理値を設定し、前記残量減少通知信号が前記残量の前記
所定量の減少を示したときに、前記記憶データを前記第
２の方向にシフトして前記第１の方向の最端ビットに第
２の論理値を設定する第２の記憶部と、 前記第２の記憶部の前記記憶データの第２の方向の最端
ビットから前記第２の論理値を持つビットを検索し、当
該検索したビットの位置に基づいて、前記記憶回路に前
記読み出し指示信号を出力するか否かを判定する判定部
とを有するデータ処理装置。 - 【請求項１６】前記インターフェイス回路を介してリア
ルタイムに入力したデータに基づいてリアルタイム処理
を行い、当該リアルタイム処理によって得られたデータ
をリアルタイムに前記記憶回路に出力するデータ処理回
路をさらに有する請求項１５に記載のデータ処理装置。 - 【請求項１７】リアルタイムにデータを出力するインタ
ーフェイス回路と、 データ転送ラインと、 前記インターフェイス回路と前記データ転送ラインとの
間に介在する記憶回路と、 前記記憶回路を制御する制御回路とを有し、 前記記憶回路は、 第１の記憶部と、 書き込み指示信号に基づいて前記データ転送ラインから
入力したデータを前記第１の記憶部に書き込み、当該書
き込んだデータを入力順にリアルタイムに読み出して前
記インターフェイス回路に出力し、前記第１の記憶部内
のデータが記憶されている使用領域の残量を監視し、当
該残量が所定量だけ増加したことを示す残量増加通知信
号と、当該残量が所定量だけ減少したことを示す残量減
少通知信号とを生成する制御部とを有し、 前記制御回路は、 複数ビットからなる記憶データを記憶し、前記残量増加
通知信号が前記残量の前記所定量の増加を示したとき
に、前記記憶データを第１の方向にシフトして当該第１
の方向とは逆方向の第２の方向の最端ビットに第１の論
理値を設定し、前記残量減少通知信号が前記残量の前記
所定量の減少を示したときに、前記記憶データを前記第
２の方向にシフトして前記第１の方向の最端ビットに第
２の論理値を設定する第２の記憶部と、 前記第２の記憶部の前記記憶データの第２の方向の最端
ビットから前記第２の論理値を持つビットを検索し、当
該検索したビットの位置に基づいて、前記記憶回路に前
記読み出し指示信号を出力するか否かを判定する判定部
とを有するデータ処理装置。 - 【請求項１８】前記記憶回路からリアルタイムに入力し
たデータに基づいてリアルタイム処理を行い、当該リア
ルタイム処理によって得られたデータをリアルタイムに
前記インターフェイス回路に出力するデータ処理回路を
さらに有する請求項１７に記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25664699A JP2001084755A (ja) | 1999-09-10 | 1999-09-10 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25664699A JP2001084755A (ja) | 1999-09-10 | 1999-09-10 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001084755A true JP2001084755A (ja) | 2001-03-30 |
Family
ID=17295510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25664699A Pending JP2001084755A (ja) | 1999-09-10 | 1999-09-10 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001084755A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072910A (ja) * | 2005-09-08 | 2007-03-22 | Ricoh Co Ltd | 画像入力装置 |
-
1999
- 1999-09-10 JP JP25664699A patent/JP2001084755A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072910A (ja) * | 2005-09-08 | 2007-03-22 | Ricoh Co Ltd | 画像入力装置 |
| JP4637693B2 (ja) * | 2005-09-08 | 2011-02-23 | 株式会社リコー | 画像入力装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7234070B2 (en) | System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding | |
| US7529896B2 (en) | Memory modules having a memory hub containing a posted write buffer, a memory device interface and a link interface, and method of posting write requests in memory modules | |
| US6851016B2 (en) | System latency levelization for read data | |
| US7707328B2 (en) | Memory access control circuit | |
| US8099567B2 (en) | Reactive placement controller for interfacing with banked memory storage | |
| US4918645A (en) | Computer bus having page mode memory access | |
| WO2005114669A2 (en) | System and method for improving performance in computer memory systems supporting multiple memory access latencies | |
| JP2007504531A (ja) | オンボードデータ検索能力を有する、メモリモジュールおよび方法およびこのようなメモリモジュールを使用するプロセッサを基本とするシステム | |
| JP2009518753A (ja) | メモリアクセス要求のアービトレーション | |
| US4604685A (en) | Two stage selection based on time of arrival and predetermined priority in a bus priority resolver | |
| US5469449A (en) | FIFO buffer system having an error detection and resetting unit | |
| US5657055A (en) | Method and apparatus for reading ahead display data into a display FIFO of a graphics controller | |
| KR100676982B1 (ko) | 데이터 처리 장치 및 방법과 컴퓨터 판독 가능 저장 매체 | |
| JP2001084755A (ja) | データ処理装置 | |
| EP0675446A1 (en) | Multi-processor system including priority arbitrator for arbitrating request issued from processors | |
| JP2001084129A (ja) | データ処理装置 | |
| JP2950856B2 (ja) | ファーストイン・ファーストアウトメモリ構成方式 | |
| JP2001142677A (ja) | データ処理装置 | |
| JP2003228512A (ja) | データ転送装置 | |
| CN109815178B (zh) | 总线转换中的数据缓存机制的设置方法及总线转换系统 | |
| KR20010050234A (ko) | 메모리(ｍｅｍ)와 결합한 데이터 처리용 디바이스 | |
| KR970007156Y1 (ko) | 데이타 입출력장치의 엑세스 시간 제어회로 | |
| KR0144035B1 (ko) | 전전자 교환기내 상위 제어계의 d-램 모듈 접속방법 | |
| JP2001092773A (ja) | データ処理装置 | |
| CN110889500A (zh) | 共享的数据存储模块、神经网络处理器和电子设备 |