JP2001060665A - 入力保護回路 - Google Patents
入力保護回路Info
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Abstract
(57)【要約】
【課題】サージ電圧印加時のサージ電荷の集中を緩和し
た入力保護回路を提供することを目的とする。 【解決手段】Ｎ型半導体基板１２上に形成されたＰ型エ
ピタキシャル層４と、前記Ｐ型エピタキシャル層４に形
成されたＮ型エピタキシャル領域１及びＮ型エピタキシ
ャル領域５と、前記Ｎ型エピタキシャル領域５に形成さ
れたＮ＋拡散領域９及びＰ型拡散層６と、前記Ｐ型拡散
層６に形成されたＰ＋拡散領域７及びＰ＋拡散領域８
と、Ｎ型エピタキシャル領域１に形成され、ＰＡＤを介
して入力端子と接続しているＰ＋拡散領域３及びＮ＋拡
散領域２を具備することを特徴とする入力保護回路。
た入力保護回路を提供することを目的とする。 【解決手段】Ｎ型半導体基板１２上に形成されたＰ型エ
ピタキシャル層４と、前記Ｐ型エピタキシャル層４に形
成されたＮ型エピタキシャル領域１及びＮ型エピタキシ
ャル領域５と、前記Ｎ型エピタキシャル領域５に形成さ
れたＮ＋拡散領域９及びＰ型拡散層６と、前記Ｐ型拡散
層６に形成されたＰ＋拡散領域７及びＰ＋拡散領域８
と、Ｎ型エピタキシャル領域１に形成され、ＰＡＤを介
して入力端子と接続しているＰ＋拡散領域３及びＮ＋拡
散領域２を具備することを特徴とする入力保護回路。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置中の入力
保護回路に関する。
保護回路に関する。
【０００２】
【従来の技術】半導体装置は高電圧の印加による破壊を
防止するために、パッドに入力保護回路を設けている。
図１４に従来の入力保護回路の平面図を示している。入
力保護回路のＡＡ´断面は図１３に示している。従来の
入力保護回路は図１３に示すようにＮ型半導体基板８９
上にＰ型拡散層８１を有し、Ｐ型拡散層８１に第一のＮ
型エピタキシャル領域８２と第二のＮ型エピタキシャル
領域８７を有している。第一のＮ型エピタキシャル領域
８２と第二のＮ型エピタキシャル領域８７は分離領域９
０により分離されている。第一のＮ型エピタキシャル領
域８２にはＰ型拡散層８３を有している。Ｐ型拡散層８
３にはＰＡＤを介して入力端子に接続したＰ＋拡散領域
８４と、アルミニウム配線を介して内部回路に接続した
Ｐ＋拡散領域８５を形成している。そして、第一のＮ型
エピタキシャル領域８２上の一部にはＰＡＤを介して入
力端子に接続したＮ＋拡散領域８６を形成している。第
一のエピタキシャル領域８２下部にはＮ＋埋込領域８８
を形成している。
防止するために、パッドに入力保護回路を設けている。
図１４に従来の入力保護回路の平面図を示している。入
力保護回路のＡＡ´断面は図１３に示している。従来の
入力保護回路は図１３に示すようにＮ型半導体基板８９
上にＰ型拡散層８１を有し、Ｐ型拡散層８１に第一のＮ
型エピタキシャル領域８２と第二のＮ型エピタキシャル
領域８７を有している。第一のＮ型エピタキシャル領域
８２と第二のＮ型エピタキシャル領域８７は分離領域９
０により分離されている。第一のＮ型エピタキシャル領
域８２にはＰ型拡散層８３を有している。Ｐ型拡散層８
３にはＰＡＤを介して入力端子に接続したＰ＋拡散領域
８４と、アルミニウム配線を介して内部回路に接続した
Ｐ＋拡散領域８５を形成している。そして、第一のＮ型
エピタキシャル領域８２上の一部にはＰＡＤを介して入
力端子に接続したＮ＋拡散領域８６を形成している。第
一のエピタキシャル領域８２下部にはＮ＋埋込領域８８
を形成している。
【０００３】
【発明が解決しようとする課題】Ｎ型半導体基板８９の
裏面から正サージ電圧が印加されると、Ｐ型拡散層８１
が高電位となるため、Ｎ型半導体基板８９、Ｐ型拡散層
８１、第一のＮ型エピタキシャル領域８２で構成される
寄生ＮＰＮトランジスタが動作し、その結果、Ｎ＋拡散
領域８６へ大電流が流れ込み、半導体装置の破壊が生じ
てしまう。また、Ｎ型半導体基板８９の裏面から負サー
ジ電圧が印加されると、Ｎ型半導体基板８９とＰ型拡散
層８１間が逆バイアスされ、Ｐ型拡散層８１が高電位と
なる。そして第一のＮ型エピタキシャル領域８２、Ｐ型
拡散層８１、Ｎ型半導体基板８９で構成される寄生ＮＰ
Ｎトランジスタが動作する。更にこの寄生ＮＰＮトラン
ジスタが動作することにより、第一のＮ型エピタキシャ
ル領域８２が高電位となり、Ｐ型拡散層８３、第一のＮ
型エピタキシャル領域８２、Ｐ型拡散層８１で構成され
る寄生ＰＮＰトランジスタが動作する。したがって、Ｐ
型拡散層８３、第一のＮ型エピタキシャル領域８２、Ｐ
型拡散層８１、Ｎ型半導体基板８９で構成されるＰＮＰ
Ｎサイリスタが動作し、Ｎ型半導体基板８９の裏面へ大
電流が流れ込み、半導体装置の破壊が生じてしまう。
裏面から正サージ電圧が印加されると、Ｐ型拡散層８１
が高電位となるため、Ｎ型半導体基板８９、Ｐ型拡散層
８１、第一のＮ型エピタキシャル領域８２で構成される
寄生ＮＰＮトランジスタが動作し、その結果、Ｎ＋拡散
領域８６へ大電流が流れ込み、半導体装置の破壊が生じ
てしまう。また、Ｎ型半導体基板８９の裏面から負サー
ジ電圧が印加されると、Ｎ型半導体基板８９とＰ型拡散
層８１間が逆バイアスされ、Ｐ型拡散層８１が高電位と
なる。そして第一のＮ型エピタキシャル領域８２、Ｐ型
拡散層８１、Ｎ型半導体基板８９で構成される寄生ＮＰ
Ｎトランジスタが動作する。更にこの寄生ＮＰＮトラン
ジスタが動作することにより、第一のＮ型エピタキシャ
ル領域８２が高電位となり、Ｐ型拡散層８３、第一のＮ
型エピタキシャル領域８２、Ｐ型拡散層８１で構成され
る寄生ＰＮＰトランジスタが動作する。したがって、Ｐ
型拡散層８３、第一のＮ型エピタキシャル領域８２、Ｐ
型拡散層８１、Ｎ型半導体基板８９で構成されるＰＮＰ
Ｎサイリスタが動作し、Ｎ型半導体基板８９の裏面へ大
電流が流れ込み、半導体装置の破壊が生じてしまう。
【０００４】そこで本発明はサージ電圧印加時のサージ
電荷の集中を緩和した入力保護回路を提供することを目
的とする。
電荷の集中を緩和した入力保護回路を提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明の入力保護回路
は、Ｎ型半導体基板と、前記Ｎ型半導体基板上に形成さ
れたＰ型エピタキシャル層と、前記Ｐ型エピタキシャル
層上に形成された第一のＮ型エピタキシャル領域と、前
記第一のＮ型エピタキシャル領域に形成されたＰ型拡散
層と、前記第一のＮ型エピタキシャル領域に形成され、
ＰＡＤを介して入力端子と接続している第一のＮ型拡散
領域と、前記Ｐ型拡散層に形成され、ＰＡＤを介して入
力端子と接続している第一のＰ型拡散領域と、前記Ｐ型
拡散層に形成され、内部回路と接続している第二のＰ型
拡散領域と、前記Ｐ型エピタキシャル層に形成された第
二のＮ型エピタキシャル領域と、前記第二のＮ型エピタ
キシャル領域に形成され、ＰＡＤを介して入力端子と接
続している第三のＰ型拡散領域と、前記第二のＮ型エピ
タキシャル領域に形成され、ＰＡＤを介して入力端子と
接続している第二のＮ型拡散領域とを有することを特徴
とする。又は、前記第二のＮ型拡散領域あるいは前記第
三のＰ型拡散領域あるいはその両拡散領域は、枠状に形
成されていることを特徴とする。又は、前記第二のＮ型
拡散領域は枠状に形成された前記第三のＰ型拡散領域の
内側に形成されていることを特徴とする。
は、Ｎ型半導体基板と、前記Ｎ型半導体基板上に形成さ
れたＰ型エピタキシャル層と、前記Ｐ型エピタキシャル
層上に形成された第一のＮ型エピタキシャル領域と、前
記第一のＮ型エピタキシャル領域に形成されたＰ型拡散
層と、前記第一のＮ型エピタキシャル領域に形成され、
ＰＡＤを介して入力端子と接続している第一のＮ型拡散
領域と、前記Ｐ型拡散層に形成され、ＰＡＤを介して入
力端子と接続している第一のＰ型拡散領域と、前記Ｐ型
拡散層に形成され、内部回路と接続している第二のＰ型
拡散領域と、前記Ｐ型エピタキシャル層に形成された第
二のＮ型エピタキシャル領域と、前記第二のＮ型エピタ
キシャル領域に形成され、ＰＡＤを介して入力端子と接
続している第三のＰ型拡散領域と、前記第二のＮ型エピ
タキシャル領域に形成され、ＰＡＤを介して入力端子と
接続している第二のＮ型拡散領域とを有することを特徴
とする。又は、前記第二のＮ型拡散領域あるいは前記第
三のＰ型拡散領域あるいはその両拡散領域は、枠状に形
成されていることを特徴とする。又は、前記第二のＮ型
拡散領域は枠状に形成された前記第三のＰ型拡散領域の
内側に形成されていることを特徴とする。
【０００６】又は、前記第二のＮ型拡散領域あるいは前
記第三のＰ型拡散領域あるいはその両拡散領域は、コー
ナー部分が面取りされていることを特徴とする。あるい
は本発明の入力保護回路は、Ｎ型半導体基板と、前記Ｎ
型半導体基板上に形成されたＰ型エピタキシャル層と、
前記Ｐ型エピタキシャル層に形成されたＮ型エピタキシ
ャル領域と、前記Ｎ型エピタキシャル領域に形成された
Ｐ型拡散層と、前記Ｐ型拡散層に形成され、ＰＡＤを介
して入力端子と接続している第一のＰ型拡散領域と、前
記Ｐ型拡散層に形成され、内部回路と接続している第二
のＰ型拡散領域と、前記Ｎ型エピタキシャル領域に形成
され、ＰＡＤを介して入力端子と接続しているＮ型拡散
領域と、前記Ｎ型エピタキシャル領域に形成され、ＰＡ
Ｄを介して入力端子と接続している第三のＰ型拡散領域
とを具備し、前記第三のＰ型拡散領域は前記第一のＰ型
拡散領域に接して形成されていることを特徴とする。又
は、前記Ｎ型拡散領域あるいは前記第三のＰ型拡散領域
あるいはその両拡散領域は、枠状に形成されていること
を特徴とする。又は、前記Ｎ型拡散領域は枠状に形成さ
れた前記第三のＰ型拡散領域の内側に形成されているこ
とを特徴とする。
記第三のＰ型拡散領域あるいはその両拡散領域は、コー
ナー部分が面取りされていることを特徴とする。あるい
は本発明の入力保護回路は、Ｎ型半導体基板と、前記Ｎ
型半導体基板上に形成されたＰ型エピタキシャル層と、
前記Ｐ型エピタキシャル層に形成されたＮ型エピタキシ
ャル領域と、前記Ｎ型エピタキシャル領域に形成された
Ｐ型拡散層と、前記Ｐ型拡散層に形成され、ＰＡＤを介
して入力端子と接続している第一のＰ型拡散領域と、前
記Ｐ型拡散層に形成され、内部回路と接続している第二
のＰ型拡散領域と、前記Ｎ型エピタキシャル領域に形成
され、ＰＡＤを介して入力端子と接続しているＮ型拡散
領域と、前記Ｎ型エピタキシャル領域に形成され、ＰＡ
Ｄを介して入力端子と接続している第三のＰ型拡散領域
とを具備し、前記第三のＰ型拡散領域は前記第一のＰ型
拡散領域に接して形成されていることを特徴とする。又
は、前記Ｎ型拡散領域あるいは前記第三のＰ型拡散領域
あるいはその両拡散領域は、枠状に形成されていること
を特徴とする。又は、前記Ｎ型拡散領域は枠状に形成さ
れた前記第三のＰ型拡散領域の内側に形成されているこ
とを特徴とする。
【０００７】又は、前記Ｎ型拡散領域あるいは前記第三
のＰ型拡散領域あるいはその両拡散領域は、コーナー部
分が面取りされていることを特徴とする。
のＰ型拡散領域あるいはその両拡散領域は、コーナー部
分が面取りされていることを特徴とする。
【０００８】
【発明の実施の形態】本発明における入力保護回路の実
施の形態を以下の実施例により説明する。第一の実施例
における半導体装置の入力保護回路の平面図を図２に、
図２中のＡＡ´断面を図１に示す。第一の実施例におけ
る入力保護回路はＰＡＤ下の第二のＮ型拡散層１にＮ＋
拡散領域２及びＰ＋拡散領域３を有している点で従来の
半導体装置と異なる。入力保護回路の構造について図１
を用いて詳しく説明する。Ｎ型半導体基板１２上にＰ型
拡散層４を有し、Ｐ型拡散層４の上部に第一のＮ型エピ
タキシャル領域５と第二のＮ型エピタキシャル領域１を
有している。第一のＮ型エピタキシャル領域５と第二の
Ｎ型エピタキシャル領域１は分離領域１３により分離さ
れている。第一のＮ型エピタキシャル領域５内にＰ型拡
散層６を有している。Ｐ型拡散層６内にはＰ＋拡散領域
７及びＰ＋拡散領域８を形成しており、第一のＮ型エピ
タキシャル領域５上の一部にはＮ＋拡散領域９を形成し
ている。Ｐ＋拡散領域８はアルミニウム配線を介して内
部回路へ接続しており、Ｐ＋拡散領域７とＮ＋拡散領域
９はＰＡＤを介して入力端子と接続している。第一のＮ
型エピタキシャル領域５及び第二のＮ型エピタキシャル
領域１下部にはＮ＋埋込領域１０及びＮ＋埋込領域１１
を形成している。第二のＮ型エピタキシャル領域１上に
は図２に示すようにＰ＋拡散領域３を枠状に形成してお
り、内側にはＮ＋拡散領域２を枠状に形成している。
施の形態を以下の実施例により説明する。第一の実施例
における半導体装置の入力保護回路の平面図を図２に、
図２中のＡＡ´断面を図１に示す。第一の実施例におけ
る入力保護回路はＰＡＤ下の第二のＮ型拡散層１にＮ＋
拡散領域２及びＰ＋拡散領域３を有している点で従来の
半導体装置と異なる。入力保護回路の構造について図１
を用いて詳しく説明する。Ｎ型半導体基板１２上にＰ型
拡散層４を有し、Ｐ型拡散層４の上部に第一のＮ型エピ
タキシャル領域５と第二のＮ型エピタキシャル領域１を
有している。第一のＮ型エピタキシャル領域５と第二の
Ｎ型エピタキシャル領域１は分離領域１３により分離さ
れている。第一のＮ型エピタキシャル領域５内にＰ型拡
散層６を有している。Ｐ型拡散層６内にはＰ＋拡散領域
７及びＰ＋拡散領域８を形成しており、第一のＮ型エピ
タキシャル領域５上の一部にはＮ＋拡散領域９を形成し
ている。Ｐ＋拡散領域８はアルミニウム配線を介して内
部回路へ接続しており、Ｐ＋拡散領域７とＮ＋拡散領域
９はＰＡＤを介して入力端子と接続している。第一のＮ
型エピタキシャル領域５及び第二のＮ型エピタキシャル
領域１下部にはＮ＋埋込領域１０及びＮ＋埋込領域１１
を形成している。第二のＮ型エピタキシャル領域１上に
は図２に示すようにＰ＋拡散領域３を枠状に形成してお
り、内側にはＮ＋拡散領域２を枠状に形成している。
【０００９】本実施例の半導体装置の入力保護回路にお
いて、第二のＮ型エピタキシャル領域１上にＮ＋拡散領
域２及びＰ＋拡散領域３を形成することにより、サージ
電圧印加時のサージ電荷の受け面積を拡大してサージ耐
量を増加し、半導体装置の破壊を防止することができ
る。第一の実施例においてＰ＋拡散領域３及びＮ＋拡散
領域２は図３に示すようにコーナー部分を面取りしても
よい。面取りすることによりコーナーへの電流集中を防
ぐことが可能となる。次に第二の実施例における半導体
装置の入力保護回路の構造について説明する。入力保護
回路の平面図を図５に、図５中のＡＡ´断面を図４に示
している。第二の実施例の入力保護回路は枠状に形成さ
れたＰ+拡散領域２３の内側全体にＮ ＋拡散領域２２を
形成している点で第一の実施例と異なる。入力保護回路
の構造について、Ｎ型半導体基板３２、Ｐ型拡散層２
４、第一のＮ型エピタキシャル領域２５、第二のＮ型エ
ピタキシャル領域２１、分離領域３３、Ｐ型拡散層２
６、Ｐ＋拡散領域２７、Ｐ＋拡散領域２８、Ｎ＋拡散領
域２９、Ｎ＋埋込領域３０、Ｎ＋埋込領域３１、Ｐ+拡
散領域２３の構造は第一の実施例と同様であるため説明
を省略する。図４に示すようにＮ＋拡散領域２２はＰ＋
拡散領域２３の内側全体に形成している。従ってサージ
電圧印加時のサージ電荷の受け面積を拡大することがで
き、サージ電荷の集中を防止することができる。そのた
め、サージ電圧印加による半導体装置の破壊を防止する
ことができる。Ｎ＋拡散領域２２は第一の実施例のＮ＋
拡散領域に比べて大きいコンタクト面積を有するため、
より大きなサージ電荷の分散効果を有する。
いて、第二のＮ型エピタキシャル領域１上にＮ＋拡散領
域２及びＰ＋拡散領域３を形成することにより、サージ
電圧印加時のサージ電荷の受け面積を拡大してサージ耐
量を増加し、半導体装置の破壊を防止することができ
る。第一の実施例においてＰ＋拡散領域３及びＮ＋拡散
領域２は図３に示すようにコーナー部分を面取りしても
よい。面取りすることによりコーナーへの電流集中を防
ぐことが可能となる。次に第二の実施例における半導体
装置の入力保護回路の構造について説明する。入力保護
回路の平面図を図５に、図５中のＡＡ´断面を図４に示
している。第二の実施例の入力保護回路は枠状に形成さ
れたＰ+拡散領域２３の内側全体にＮ ＋拡散領域２２を
形成している点で第一の実施例と異なる。入力保護回路
の構造について、Ｎ型半導体基板３２、Ｐ型拡散層２
４、第一のＮ型エピタキシャル領域２５、第二のＮ型エ
ピタキシャル領域２１、分離領域３３、Ｐ型拡散層２
６、Ｐ＋拡散領域２７、Ｐ＋拡散領域２８、Ｎ＋拡散領
域２９、Ｎ＋埋込領域３０、Ｎ＋埋込領域３１、Ｐ+拡
散領域２３の構造は第一の実施例と同様であるため説明
を省略する。図４に示すようにＮ＋拡散領域２２はＰ＋
拡散領域２３の内側全体に形成している。従ってサージ
電圧印加時のサージ電荷の受け面積を拡大することがで
き、サージ電荷の集中を防止することができる。そのた
め、サージ電圧印加による半導体装置の破壊を防止する
ことができる。Ｎ＋拡散領域２２は第一の実施例のＮ＋
拡散領域に比べて大きいコンタクト面積を有するため、
より大きなサージ電荷の分散効果を有する。
【００１０】第二の実施例においてＰ＋拡散領域２３及
びＮ＋拡散領域２２は図６の平面図に示すようにコーナ
ー部分を面取りしてもよい。面取りすることによりコー
ナーへの電流集中を防ぐことが可能となる。次に第三の
実施例における半導体装置の入力保護回路の構造につい
て説明する。入力保護回路の平面図を図８に、図８中の
ＡＡ´断面を図７に示す。第三の実施例における入力保
護回路は一つのＮ型エピタキシャル領域４１に抵抗体の
領域であるＰ型拡散層４２とＰ＋拡散領域４３及びＰ＋
拡散領域４４とＰＡＤの領域であるＰ＋拡散領域４５及
びＮ＋拡散領域４６を有しており、かつＰ＋拡散領域４
３は枠状のＰ＋拡散領域４５に接している。第三の実施
例の入力保護回路について図７を用いて詳しく説明す
る。入力保護回路はＮ型半導体基板４９上にＰ型拡散層
４８を有しており、Ｐ型拡散層４８にＮ型エピタキシャ
ル領域４１を形成している。Ｎ型エピタキシャル領域４
１上部にＰ型拡散層４２を形成しており、Ｐ型拡散層４
２にＰ＋拡散領域４３及びＰ＋拡散領域４４を有してい
る。Ｐ＋拡散領域４４はＡｌ配線により内部回路に接続
している。Ｐ＋拡散領域４３は、Ｎ型エピタキシャル領
域４１上に形成されたＰ＋拡散領域４５に接しており、
且つＡｌ配線によりＰＡＤを介して入力端子と接続して
いる。Ｐ＋拡散領域４５は図６のように枠状の構造であ
る。Ｐ＋拡散領域４５及びＰ＋拡散領域４５の内側に形
成されたＮ＋拡散領域４６はＰＡＤ（図示せず）を介し
てＡｌ配線により入力端子と接続している。Ｎ＋拡散領
域４６も図８に示すように枠状の構造である。Ｎ型エピ
タキシャル領域４１下部にはＮ＋埋込領域４７を有して
いる。
びＮ＋拡散領域２２は図６の平面図に示すようにコーナ
ー部分を面取りしてもよい。面取りすることによりコー
ナーへの電流集中を防ぐことが可能となる。次に第三の
実施例における半導体装置の入力保護回路の構造につい
て説明する。入力保護回路の平面図を図８に、図８中の
ＡＡ´断面を図７に示す。第三の実施例における入力保
護回路は一つのＮ型エピタキシャル領域４１に抵抗体の
領域であるＰ型拡散層４２とＰ＋拡散領域４３及びＰ＋
拡散領域４４とＰＡＤの領域であるＰ＋拡散領域４５及
びＮ＋拡散領域４６を有しており、かつＰ＋拡散領域４
３は枠状のＰ＋拡散領域４５に接している。第三の実施
例の入力保護回路について図７を用いて詳しく説明す
る。入力保護回路はＮ型半導体基板４９上にＰ型拡散層
４８を有しており、Ｐ型拡散層４８にＮ型エピタキシャ
ル領域４１を形成している。Ｎ型エピタキシャル領域４
１上部にＰ型拡散層４２を形成しており、Ｐ型拡散層４
２にＰ＋拡散領域４３及びＰ＋拡散領域４４を有してい
る。Ｐ＋拡散領域４４はＡｌ配線により内部回路に接続
している。Ｐ＋拡散領域４３は、Ｎ型エピタキシャル領
域４１上に形成されたＰ＋拡散領域４５に接しており、
且つＡｌ配線によりＰＡＤを介して入力端子と接続して
いる。Ｐ＋拡散領域４５は図６のように枠状の構造であ
る。Ｐ＋拡散領域４５及びＰ＋拡散領域４５の内側に形
成されたＮ＋拡散領域４６はＰＡＤ（図示せず）を介し
てＡｌ配線により入力端子と接続している。Ｎ＋拡散領
域４６も図８に示すように枠状の構造である。Ｎ型エピ
タキシャル領域４１下部にはＮ＋埋込領域４７を有して
いる。
【００１１】第三の実施例において、抵抗体の領域であ
るＰ型拡散層４２及びＰ＋拡散領域４３及びＰ＋拡散領
域４４とＰＡＤの領域であるＰ＋拡散領域４５及びＮ＋
拡散領域４６をＮ型エピタキシャル領域４１に形成する
ことにより、入力装置の微細化が可能となる。また、Ｎ
＋拡散領域４６及びＰ＋拡散領域４５を形成することに
よりサージ電荷の受け面積を拡大し、サージ電圧印加時
にサージ電荷の集中を防止し、半導体装置の破壊を防止
することができる。第三の実施例においてＰ＋拡散領域
４５及びＮ＋拡散領域４６は図９に示すようにコーナー
部分を面取りしてもよい。面取りすることによりコーナ
ーへの電流集中を防ぐことが可能となる。第四の実施例
における半導体装置の入力保護回路の構造について説明
する。入力保護回路の平面図を図１１に、図１１中のＡ
Ａ´断面を図１０に示している。第四の実施例における
入力保護回路はＮ＋拡散領域５１をＰ＋拡散領域５２の
内側全体に形成している点で第三の実施例と異なる。図
１１に示した第四の実施例の入力保護回路の構造におい
て、Ｎ型半導体基板５９、Ｐ型拡散層５３、Ｎ型エピタ
キシャル領域５４、Ｐ型拡散層５５、Ｐ＋拡散領域５
６、Ｐ＋拡散領域５７、Ｐ＋拡散領域５２、Ｎ＋埋込領
域５８は第三の実施例と同様であるため説明を省略す
る。Ｎ＋拡散領域５１は図１０に示すようにＰ＋拡散領
域５２の内部全体に形成している。
るＰ型拡散層４２及びＰ＋拡散領域４３及びＰ＋拡散領
域４４とＰＡＤの領域であるＰ＋拡散領域４５及びＮ＋
拡散領域４６をＮ型エピタキシャル領域４１に形成する
ことにより、入力装置の微細化が可能となる。また、Ｎ
＋拡散領域４６及びＰ＋拡散領域４５を形成することに
よりサージ電荷の受け面積を拡大し、サージ電圧印加時
にサージ電荷の集中を防止し、半導体装置の破壊を防止
することができる。第三の実施例においてＰ＋拡散領域
４５及びＮ＋拡散領域４６は図９に示すようにコーナー
部分を面取りしてもよい。面取りすることによりコーナ
ーへの電流集中を防ぐことが可能となる。第四の実施例
における半導体装置の入力保護回路の構造について説明
する。入力保護回路の平面図を図１１に、図１１中のＡ
Ａ´断面を図１０に示している。第四の実施例における
入力保護回路はＮ＋拡散領域５１をＰ＋拡散領域５２の
内側全体に形成している点で第三の実施例と異なる。図
１１に示した第四の実施例の入力保護回路の構造におい
て、Ｎ型半導体基板５９、Ｐ型拡散層５３、Ｎ型エピタ
キシャル領域５４、Ｐ型拡散層５５、Ｐ＋拡散領域５
６、Ｐ＋拡散領域５７、Ｐ＋拡散領域５２、Ｎ＋埋込領
域５８は第三の実施例と同様であるため説明を省略す
る。Ｎ＋拡散領域５１は図１０に示すようにＰ＋拡散領
域５２の内部全体に形成している。
【００１２】第四の実施例において、抵抗体の領域であ
るＰ型拡散層５５及びＰ＋拡散領域５６及びＰ＋拡散領
域５７とＰＡＤの領域であるＰ＋拡散領域５２及びＮ＋
拡散領域５１をＮ型エピタキシャル領域５４に形成する
ことにより、入力装置の微細化が可能となる。また、Ｐ
＋拡散領域５２及びＮ＋拡散領域５１を形成することに
よりサージ電荷の受け面積を拡大し、サージ電圧印加時
にサージ電荷の集中を防止し、半導体装置の破壊を防止
することができる。第四の実施例においてＰ＋拡散領域
５２及びＮ＋拡散領域５１は図１２に示すようにコーナ
ー部分を面取りしてもよい。面取りすることによりコー
ナーへの電流集中を防ぐことが可能となる。
るＰ型拡散層５５及びＰ＋拡散領域５６及びＰ＋拡散領
域５７とＰＡＤの領域であるＰ＋拡散領域５２及びＮ＋
拡散領域５１をＮ型エピタキシャル領域５４に形成する
ことにより、入力装置の微細化が可能となる。また、Ｐ
＋拡散領域５２及びＮ＋拡散領域５１を形成することに
よりサージ電荷の受け面積を拡大し、サージ電圧印加時
にサージ電荷の集中を防止し、半導体装置の破壊を防止
することができる。第四の実施例においてＰ＋拡散領域
５２及びＮ＋拡散領域５１は図１２に示すようにコーナ
ー部分を面取りしてもよい。面取りすることによりコー
ナーへの電流集中を防ぐことが可能となる。
【００１３】
【発明の効果】本実施例における入力保護回路におい
て、ＰＡＤ下のＮ型エピタキシャル領域に拡散領域を形
成することによりサージ電荷の受け面積が大きくなりサ
ージ耐量が増すため、サージ電圧印加時の半導体装置の
破壊を防止することができる。
て、ＰＡＤ下のＮ型エピタキシャル領域に拡散領域を形
成することによりサージ電荷の受け面積が大きくなりサ
ージ耐量が増すため、サージ電圧印加時の半導体装置の
破壊を防止することができる。
【図１】本発明の第一の実施例における入力保護回路の
構造を示す断面図、
構造を示す断面図、
【図２】本発明の第一の実施例における入力保護回路を
示す平面図、
示す平面図、
【図３】本発明の第一の実施例において、面取りされた
拡散領域を有する入力保護回路を示す平面図、
拡散領域を有する入力保護回路を示す平面図、
【図４】本発明の第二の実施例における入力保護回路の
構造を示す断面図、
構造を示す断面図、
【図５】本発明の第二の実施例における入力保護回路を
示す平面図、
示す平面図、
【図６】本発明の第二の実施例において、面取りされた
拡散領域を有する入力保護回路を示す平面図、
拡散領域を有する入力保護回路を示す平面図、
【図７】本発明の第三の実施例における入力保護回路の
構造を示す断面図、
構造を示す断面図、
【図８】本発明の第三の実施例における入力保護回路を
示す平面図、
示す平面図、
【図９】本発明の第三の実施例において、面取りされた
拡散領域を有する入力保護回路を示す平面図、
拡散領域を有する入力保護回路を示す平面図、
【図１０】本発明の第四の実施例における入力保護回路
の構造を示す断面図、
の構造を示す断面図、
【図１１】本発明の第四の実施例における入力保護回路
を示す平面図、
を示す平面図、
【図１２】本発明の第四の実施例において、面取りされ
た拡散領域を有する入力保護回路を示す平面図、
た拡散領域を有する入力保護回路を示す平面図、
【図１３】従来の入力保護回路の構造を示す断面図、
【図１４】従来の入力保護回路を示す平面図。
１…第二のＮ型エピタキシャル領域 ２、９…Ｎ+拡散領域 ３…Ｐ+拡散領域 ４…Ｐ型拡散層 ５…第一のＮ型エピタキシャル領域 ６…Ｐ型拡散層 ７、８…Ｐ+拡散領域 １０、１１…Ｎ+埋込領域 １２…Ｎ型半導体基板 １３…分離領域
Claims (8)
- 【請求項１】Ｎ型半導体基板と、 前記Ｎ型半導体基板上に形成されたＰ型エピタキシャル
層と、 前記Ｐ型エピタキシャル層上に形成された第一のＮ型エ
ピタキシャル領域と、 前記第一のＮ型エピタキシャル領域に形成されたＰ型拡
散層と、 前記第一のＮ型エピタキシャル領域に形成され、ＰＡＤ
を介して入力端子と接続している第一のＮ型拡散領域
と、 前記Ｐ型拡散層に形成され、ＰＡＤを介して入力端子と
接続している第一のＰ型拡散領域と、 前記Ｐ型拡散層に形成され、内部回路と接続している第
二のＰ型拡散領域と、 前記Ｐ型エピタキシャル層に形成された第二のＮ型エピ
タキシャル領域と、 前記第二のＮ型エピタキシャル領域に形成され、ＰＡＤ
を介して入力端子と接続している第三のＰ型拡散領域
と、 前記第二のＮ型エピタキシャル領域に形成され、ＰＡＤ
を介して入力端子と接続している第二のＮ型拡散領域
と、 を有することを特徴とする入力保護回路。 - 【請求項２】前記第二のＮ型拡散領域あるいは前記第三
のＰ型拡散領域あるいはその両拡散領域は、枠状に形成
されていることを特徴とする請求項１に記載の入力保護
回路。 - 【請求項３】前記第二のＮ型拡散領域は枠状に形成され
た前記第三のＰ型拡散領域の内側に形成されていること
を特徴とする請求項1に記載の入力保護回路。 - 【請求項４】前記第二のＮ型拡散領域あるいは前記第三
のＰ型拡散領域あるいはその両拡散領域は、コーナー部
分が面取りされていることを特徴とする請求項１乃至請
求項３のいずれかに記載の入力保護回路。 - 【請求項５】Ｎ型半導体基板と、 前記Ｎ型半導体基板上に形成されたＰ型エピタキシャル
層と、 前記Ｐ型エピタキシャル層に形成されたＮ型エピタキシ
ャル領域と、 前記Ｎ型エピタキシャル領域に形成されたＰ型拡散層
と、 前記Ｐ型拡散層に形成され、ＰＡＤを介して入力端子と
接続している第一のＰ型拡散領域と、 前記Ｐ型拡散層に形成され、内部回路と接続している第
二のＰ型拡散領域と、 前記Ｎ型エピタキシャル領域に形成され、ＰＡＤを介し
て入力端子と接続しているＮ型拡散領域と、 前記Ｎ型エピタキシャル領域に形成され、ＰＡＤを介し
て入力端子と接続している第三のＰ型拡散領域と、 を具備し、 前記第三のＰ型拡散領域は前記第一のＰ型拡散領域に接
して形成されていることを特徴とする入力保護回路。 - 【請求項６】前記Ｎ型拡散領域あるいは前記第三のＰ型
拡散領域あるいはその両拡散領域は、枠状に形成されて
いることを特徴とする請求項５に記載の入力保護回路。 - 【請求項７】前記Ｎ型拡散領域は枠状に形成された前記
第三のＰ型拡散領域の内側に形成されていることを特徴
とする請求項５に記載の入力保護回路。 - 【請求項８】前記Ｎ型拡散領域あるいは前記第三のＰ型
拡散領域あるいはその両拡散領域は、コーナー部分が面
取りされていることを特徴とする請求項５乃至請求項７
のいずれかに記載の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23564199A JP4067710B2 (ja) | 1999-08-23 | 1999-08-23 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23564199A JP4067710B2 (ja) | 1999-08-23 | 1999-08-23 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001060665A true JP2001060665A (ja) | 2001-03-06 |
| JP4067710B2 JP4067710B2 (ja) | 2008-03-26 |
Family
ID=16989035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23564199A Expired - Fee Related JP4067710B2 (ja) | 1999-08-23 | 1999-08-23 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4067710B2 (ja) |
-
1999
- 1999-08-23 JP JP23564199A patent/JP4067710B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP4067710B2 (ja) | 2008-03-26 |
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