JP2001056352A - ジッタ計測装置 - Google Patents
ジッタ計測装置Info
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Abstract
(57)【要約】
【課題】 クロック周期が計測ごとに変化する場合にも
容易に対応でき、簡単な回路構成でクロック周期を求め
ることができるジッタ計測装置を実現する。 【解決手段】 入力信号のジッタを計測するジッタ計測
装置において、入力信号を所定の基準レベルと比較して
パルス信号に変換する比較回路と、この比較回路により
得たパルス信号のパルス幅を計測する時間計測回路と、
この時間計測回路で計測したデータ群を保持する第１の
メモリと、この第１のメモリに保持したデータ群を読み
出して加算する加算手段と、ディジタル変調方式を設定
し、設定した方式により一意的に決まる定数βを第２の
メモリに格納する設定手段と、加算手段の加算値をデー
タ群の全サンプル数Ｎで除算する第１の除算手段と、こ
の第１の除算手段の除算値を第２のメモリから読み出し
た定数βで除算し、パルス信号のパルス幅の計測に用い
る計測クロックの周期を算出する第２の除算手段とを有
することを特徴とするジッタ計測装置である。
容易に対応でき、簡単な回路構成でクロック周期を求め
ることができるジッタ計測装置を実現する。 【解決手段】 入力信号のジッタを計測するジッタ計測
装置において、入力信号を所定の基準レベルと比較して
パルス信号に変換する比較回路と、この比較回路により
得たパルス信号のパルス幅を計測する時間計測回路と、
この時間計測回路で計測したデータ群を保持する第１の
メモリと、この第１のメモリに保持したデータ群を読み
出して加算する加算手段と、ディジタル変調方式を設定
し、設定した方式により一意的に決まる定数βを第２の
メモリに格納する設定手段と、加算手段の加算値をデー
タ群の全サンプル数Ｎで除算する第１の除算手段と、こ
の第１の除算手段の除算値を第２のメモリから読み出し
た定数βで除算し、パルス信号のパルス幅の計測に用い
る計測クロックの周期を算出する第２の除算手段とを有
することを特徴とするジッタ計測装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号の時間軸
方向のゆらぎ（ジッタ）を計測するジッタ計測装置に関
するものである。更に詳しくは、ＥＦＭ変調等のように
離散的にパルス幅変調された入力信号に対して、パルス
幅を計測するためのクロックの周期を自動的に求める機
能を備えたジッタ計測装置に関するものである。
方向のゆらぎ（ジッタ）を計測するジッタ計測装置に関
するものである。更に詳しくは、ＥＦＭ変調等のように
離散的にパルス幅変調された入力信号に対して、パルス
幅を計測するためのクロックの周期を自動的に求める機
能を備えたジッタ計測装置に関するものである。
【０００２】
【従来の技術】従来技術に先立ち、ジッタ計測装置にお
いて行うディジタル変調について説明する。光ディスク
等のディスクドライブでは入力信号（アナログ信号）に
ディジタル変調を施し、これにより得たディジタルデー
タを光ディスクに書き込む。
いて行うディジタル変調について説明する。光ディスク
等のディスクドライブでは入力信号（アナログ信号）に
ディジタル変調を施し、これにより得たディジタルデー
タを光ディスクに書き込む。
【０００３】図５はディジタル変調を説明するための信
号タイムチャートである。図５で、入力信号は比較回路
によりパルス信号に変換されてデータＤとなる。データ
Ｄのパルス幅をクロックＣで計測する。クロックＣの周
期をＴとすると、図の例では３Ｔ，５Ｔ，１１Ｔ，６Ｔ
のパルス幅が計測される。このようにして得たパルス幅
のデータＤが光ディスク等のメディアに書き込まれる。
クロックＣは、メディアに書き込まれるものではない
が、ここでは説明のため併記する。なお、ＣＤ等のＲＯ
Ｍメディアでは、既にデータＤのようなパルス信号が書
き込まれている。
号タイムチャートである。図５で、入力信号は比較回路
によりパルス信号に変換されてデータＤとなる。データ
Ｄのパルス幅をクロックＣで計測する。クロックＣの周
期をＴとすると、図の例では３Ｔ，５Ｔ，１１Ｔ，６Ｔ
のパルス幅が計測される。このようにして得たパルス幅
のデータＤが光ディスク等のメディアに書き込まれる。
クロックＣは、メディアに書き込まれるものではない
が、ここでは説明のため併記する。なお、ＣＤ等のＲＯ
Ｍメディアでは、既にデータＤのようなパルス信号が書
き込まれている。
【０００４】データＤは、クロック周期Ｔの整数倍のパ
ルス幅のみを持った信号である。その倍数αは変調方式
によって値が決められている。例えば、ＣＤ（コンパク
ト・ディスク）で採用されているＥＦＭ変調ではαは、
３〜１１の整数のみに限られる。つまり、パルス幅の取
り得る値はαＴ（α：３〜１１の整数）の長さのみにな
る。その他の変調方式としては、ＥＦＭ-plus、（１−
７）ＲＬＬ、（２−７）ＲＬＬ等があり、それぞれαの
取り得る値が決められている。
ルス幅のみを持った信号である。その倍数αは変調方式
によって値が決められている。例えば、ＣＤ（コンパク
ト・ディスク）で採用されているＥＦＭ変調ではαは、
３〜１１の整数のみに限られる。つまり、パルス幅の取
り得る値はαＴ（α：３〜１１の整数）の長さのみにな
る。その他の変調方式としては、ＥＦＭ-plus、（１−
７）ＲＬＬ、（２−７）ＲＬＬ等があり、それぞれαの
取り得る値が決められている。
【０００５】上述したようなディジタル変調信号の評価
には、各整数αごとに分離されるパルス幅毎の精度やば
らつきを計測する必要がある。計測器としては、タイム
インターバルアナライザが一般的に使われる。図６は計
測したパルス幅のデータ分布例を示した図である。図６
では、縦軸に度数を、横軸にパルス幅をとっている。パ
ルス幅の計測結果はαごとに分離されて、例えば図６の
ようなヒストグラムで表示される。このように各ヒスト
グラムごとにデータ分布のばらつきを評価するには、そ
れぞれのヒストグラムを計測データから分離できなけれ
ばならない。そのためにはクロック周期Ｔの値を計測器
が認識できる必要がある。
には、各整数αごとに分離されるパルス幅毎の精度やば
らつきを計測する必要がある。計測器としては、タイム
インターバルアナライザが一般的に使われる。図６は計
測したパルス幅のデータ分布例を示した図である。図６
では、縦軸に度数を、横軸にパルス幅をとっている。パ
ルス幅の計測結果はαごとに分離されて、例えば図６の
ようなヒストグラムで表示される。このように各ヒスト
グラムごとにデータ分布のばらつきを評価するには、そ
れぞれのヒストグラムを計測データから分離できなけれ
ばならない。そのためにはクロック周期Ｔの値を計測器
が認識できる必要がある。
【０００６】図７及び図８はクロック周期Ｔの値を設定
できるジッタ計測装置の従来例を示した図である。図７
の装置はユーザがクロック周期Ｔの値を入力する構成の
従来例で、図８の装置はデータ入力端子とクロック入力
端子を併せ持った従来例である。データ入力端子には入
力信号が入力される。
できるジッタ計測装置の従来例を示した図である。図７
の装置はユーザがクロック周期Ｔの値を入力する構成の
従来例で、図８の装置はデータ入力端子とクロック入力
端子を併せ持った従来例である。データ入力端子には入
力信号が入力される。
【０００７】図７で、比較回路１はデータ入力端子１１
から入力される入力信号を所定の基準レベルと比較して
パルス信号に変換する。時間計測回路２は、連続して変
換されたパルス信号のパルス幅や周期を計測する。アク
イジションメモリ３は時間計測回路２により得た計測デ
ータをストアする。コントローラ４は計測制御、データ
演算、表示制御を行う。表示器５は計測結果を表示す
る。
から入力される入力信号を所定の基準レベルと比較して
パルス信号に変換する。時間計測回路２は、連続して変
換されたパルス信号のパルス幅や周期を計測する。アク
イジションメモリ３は時間計測回路２により得た計測デ
ータをストアする。コントローラ４は計測制御、データ
演算、表示制御を行う。表示器５は計測結果を表示す
る。
【０００８】コントローラ４で、Ｔ値設定手段４１はク
ロック周期Ｔの値を設定する。Ｔ値設定メモリ４２は設
定したクロック周期Ｔの値を格納する。データ演算表示
制御手段４３は、Ｔ値設定メモリ４２からクロック周期
Ｔの値を読み出し、読み出した値を用いてパルス幅を求
める演算を行うとともに、演算結果の表示を制御する。
ロック周期Ｔの値を設定する。Ｔ値設定メモリ４２は設
定したクロック周期Ｔの値を格納する。データ演算表示
制御手段４３は、Ｔ値設定メモリ４２からクロック周期
Ｔの値を読み出し、読み出した値を用いてパルス幅を求
める演算を行うとともに、演算結果の表示を制御する。
【０００９】図８で、比較回路６はクロック入力端子６
１から入力されたクロックを波形整形する。周期計測回
路７は、波形整形したクロックの周期を計測する。デー
タ演算表示制御手段４３は、周期計測回路７により計測
したクロック周期をもとにパルス幅を求める。
１から入力されたクロックを波形整形する。周期計測回
路７は、波形整形したクロックの周期を計測する。デー
タ演算表示制御手段４３は、周期計測回路７により計測
したクロック周期をもとにパルス幅を求める。
【００１０】図７の従来例では、ユーザがクロック周期
の値を入力しているため、クロック周期が計測ごとに変
化してしまうシステムでは、その計測ごとに異なるクロ
ック周期の値を入力しなければならない。このため、操
作が面倒になるという問題点があった。
の値を入力しているため、クロック周期が計測ごとに変
化してしまうシステムでは、その計測ごとに異なるクロ
ック周期の値を入力しなければならない。このため、操
作が面倒になるという問題点があった。
【００１１】図８の従来例では、データのパルス幅を計
測する回路の他にクロック周期を計測する回路も必要に
なるため、回路構成が複雑になるという問題点があっ
た。
測する回路の他にクロック周期を計測する回路も必要に
なるため、回路構成が複雑になるという問題点があっ
た。
【００１２】
【発明が解決しようとする課題】本発明は上述した問題
点を解決するためになされたものであり、ディジタル変
調方式を設定することと、パルス信号を入力するだけ
で、クロック周期を自動的に求める構成にすることによ
って、クロック周期が計測ごとに変化する場合にも容易
に対応でき、簡単な回路構成でクロック周期を求めるこ
とができるジッタ計測装置を実現することを目的とす
る。
点を解決するためになされたものであり、ディジタル変
調方式を設定することと、パルス信号を入力するだけ
で、クロック周期を自動的に求める構成にすることによ
って、クロック周期が計測ごとに変化する場合にも容易
に対応でき、簡単な回路構成でクロック周期を求めるこ
とができるジッタ計測装置を実現することを目的とす
る。
【００１３】
【課題を解決するための手段】本発明は次のとおりの構
成になったジッタ計測装置である。
成になったジッタ計測装置である。
【００１４】（１）入力信号のジッタを計測するジッタ
計測装置において、入力信号を所定の基準レベルと比較
してパルス信号に変換する比較回路と、この比較回路に
より得たパルス信号のパルス幅を計測する時間計測回路
と、この時間計測回路で計測したデータ群を保持する第
１のメモリと、この第１のメモリに保持したデータ群を
読み出して加算する加算手段と、ディジタル変調方式を
設定し、設定した方式により一意的に決まる定数βを第
２のメモリに格納する設定手段と、前記加算手段の加算
値を前記データ群の全サンプル数Ｎで除算する第１の除
算手段と、この第１の除算手段の除算値を前記第２のメ
モリから読み出した定数βで除算し、前記パルス信号の
パルス幅の計測に用いる計測クロックの周期を算出する
第２の除算手段と、を有することを特徴とするジッタ計
測装置。
計測装置において、入力信号を所定の基準レベルと比較
してパルス信号に変換する比較回路と、この比較回路に
より得たパルス信号のパルス幅を計測する時間計測回路
と、この時間計測回路で計測したデータ群を保持する第
１のメモリと、この第１のメモリに保持したデータ群を
読み出して加算する加算手段と、ディジタル変調方式を
設定し、設定した方式により一意的に決まる定数βを第
２のメモリに格納する設定手段と、前記加算手段の加算
値を前記データ群の全サンプル数Ｎで除算する第１の除
算手段と、この第１の除算手段の除算値を前記第２のメ
モリから読み出した定数βで除算し、前記パルス信号の
パルス幅の計測に用いる計測クロックの周期を算出する
第２の除算手段と、を有することを特徴とするジッタ計
測装置。
【００１５】（２）入力信号のジッタを計測するジッタ
計測装置において、入力信号を所定の基準レベルと比較
してパルス信号に変換する比較回路と、計測対象となる
パルス信号が発生し続ける時間をカウントするタイムス
タンプカウンタと、計測対象となるパルス信号の数をカ
ウントするサンプル数カウンタと、ディジタル変調方式
を設定し、設定した方式により一意的に決まる定数βを
メモリに格納する設定手段と、前記タイムスタンプカウ
ンタのカウントを前記サンプル数カウンタのカウントＮ
で除算する第１の除算手段と、この第１の除算手段の除
算値を前記第２のメモリから読み出した定数βで除算
し、前記パルス信号のパルス幅の計測に用いる計測クロ
ックの周期を算出する第２の除算手段と、を有すること
を特徴とするジッタ計測装置。
計測装置において、入力信号を所定の基準レベルと比較
してパルス信号に変換する比較回路と、計測対象となる
パルス信号が発生し続ける時間をカウントするタイムス
タンプカウンタと、計測対象となるパルス信号の数をカ
ウントするサンプル数カウンタと、ディジタル変調方式
を設定し、設定した方式により一意的に決まる定数βを
メモリに格納する設定手段と、前記タイムスタンプカウ
ンタのカウントを前記サンプル数カウンタのカウントＮ
で除算する第１の除算手段と、この第１の除算手段の除
算値を前記第２のメモリから読み出した定数βで除算
し、前記パルス信号のパルス幅の計測に用いる計測クロ
ックの周期を算出する第２の除算手段と、を有すること
を特徴とするジッタ計測装置。
【００１６】
【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明の一実施例を示す構成図であ
る。図１で前出の図と同一のものは同一符号を付ける。
説明する。図１は本発明の一実施例を示す構成図であ
る。図１で前出の図と同一のものは同一符号を付ける。
【００１７】図１で、８は計測制御、データ演算、表示
制御等を行うコントローラである。加算手段８１は、ア
クイジションメモリ３に保持した計測データのデータ群
を読み出して加算する。設定手段８２は、ディジタル変
調方式を設定し、設定した方式により一意的に決まる定
数βを変調方式メモリ８３に格納する。
制御等を行うコントローラである。加算手段８１は、ア
クイジションメモリ３に保持した計測データのデータ群
を読み出して加算する。設定手段８２は、ディジタル変
調方式を設定し、設定した方式により一意的に決まる定
数βを変調方式メモリ８３に格納する。
【００１８】１／Ｎ除算手段８４は、加算手段８１の加
算値を計測データ群の全サンプル数Ｎで除算する。全サ
ンプル数Ｎは、例えば次のことから認識できる。計測を
行うときにパルス幅を計測するパルス信号の数を予め設
定しておく。設定値だけのパルス信号について計測を行
ったところで終了する。決められた時間だけパルス幅を
計測する。このとき、パルス信号のエッジをもとにして
パルス幅を計測したパルス信号の数をカウントする。
算値を計測データ群の全サンプル数Ｎで除算する。全サ
ンプル数Ｎは、例えば次のことから認識できる。計測を
行うときにパルス幅を計測するパルス信号の数を予め設
定しておく。設定値だけのパルス信号について計測を行
ったところで終了する。決められた時間だけパルス幅を
計測する。このとき、パルス信号のエッジをもとにして
パルス幅を計測したパルス信号の数をカウントする。
【００１９】１／β除算手段８５は、１／Ｎ除算手段８
４の除算値を変調方式メモリ８２から読み出した定数β
で除算し、クロック周期Ｔを算出する。データ演算表示
制御手段８６は、算出したクロック周期Ｔをもとにパル
ス幅を求めるとともに、表示制御をする。
４の除算値を変調方式メモリ８２から読み出した定数β
で除算し、クロック周期Ｔを算出する。データ演算表示
制御手段８６は、算出したクロック周期Ｔをもとにパル
ス幅を求めるとともに、表示制御をする。
【００２０】図１の実施例の動作を説明する。図２はク
ロック周期を求める手順を示したフローチャートであ
る。フローチャートのステップ順に従って動作を説明す
る。 （Ｓ１）設定手段８２によりディジタル変調方式を設定
する。 （Ｓ２）設定した変調方式により一意的に決まる定数β
を変調方式メモリ８３に格納する。 （Ｓ３）加算手段８１によりパルス幅の計測値を加算す
る。 （Ｓ４）１／Ｎ除算手段８４により加算値をサンプル数
Ｎで除算する。 （Ｓ５）変調方式メモリ８２から定数βを読み出す。 （Ｓ６）１／Ｎ除算手段８４の除算値を定数βで除算
し、クロック周期Ｔを算出する。
ロック周期を求める手順を示したフローチャートであ
る。フローチャートのステップ順に従って動作を説明す
る。 （Ｓ１）設定手段８２によりディジタル変調方式を設定
する。 （Ｓ２）設定した変調方式により一意的に決まる定数β
を変調方式メモリ８３に格納する。 （Ｓ３）加算手段８１によりパルス幅の計測値を加算す
る。 （Ｓ４）１／Ｎ除算手段８４により加算値をサンプル数
Ｎで除算する。 （Ｓ５）変調方式メモリ８２から定数βを読み出す。 （Ｓ６）１／Ｎ除算手段８４の除算値を定数βで除算
し、クロック周期Ｔを算出する。
【００２１】図３は計測したパルス幅のデータ分布例を
示した図である。図３では、縦軸に度数を、横軸にパル
ス幅をとっている。計測対象とするパルス信号はそのパ
ルス幅がクロック周波数Ｔの整数倍になる。ランダマイ
ズすることにより各パルス幅のパルス信号の発生頻度は
一定になっている。
示した図である。図３では、縦軸に度数を、横軸にパル
ス幅をとっている。計測対象とするパルス信号はそのパ
ルス幅がクロック周波数Ｔの整数倍になる。ランダマイ
ズすることにより各パルス幅のパルス信号の発生頻度は
一定になっている。
【００２２】パルス幅の計測データの全データ数はＮ
で、各ヒストグラムのデータ数（度数）はＮα（αは３
〜１１の整数）である。Ｎαはパルス幅がαＴになった
パルス信号のデータ数である。各パルス幅のパルス信号
の発生頻度は一定であるということは、 Ｎα／Ｎ＝Ｃｏｎｓｔａｎｔ ということである。このように各パルス幅のパルス信号
の発生頻度が一定であることは、全パルス信号のパルス
幅の平均値も一定値になることを示す。パルス幅の平均
値は定数βを用いてβＴと表現できる。定数βはディジ
タル変調方式によって一意的に決まるものである。
で、各ヒストグラムのデータ数（度数）はＮα（αは３
〜１１の整数）である。Ｎαはパルス幅がαＴになった
パルス信号のデータ数である。各パルス幅のパルス信号
の発生頻度は一定であるということは、 Ｎα／Ｎ＝Ｃｏｎｓｔａｎｔ ということである。このように各パルス幅のパルス信号
の発生頻度が一定であることは、全パルス信号のパルス
幅の平均値も一定値になることを示す。パルス幅の平均
値は定数βを用いてβＴと表現できる。定数βはディジ
タル変調方式によって一意的に決まるものである。
【００２３】このことから、全パルス信号のパルス幅の
平均値を演算で求めることで、βＴを算出できる。全パ
ルス信号のパルス幅の平均値は次式で与えられる。個々
の連続したパルス幅データをＰＷｉ（ｉ＝１〜Ｎ）とす
ると、全パルス信号のパルス幅の平均値ＰＷａｖｅは以
下のようになる。 式でＰＷａｖｅの値は計測によって得られ、βの値は
変調方式によって一意的に決まる。従って、式から未
知の値Ｔが求められる。
平均値を演算で求めることで、βＴを算出できる。全パ
ルス信号のパルス幅の平均値は次式で与えられる。個々
の連続したパルス幅データをＰＷｉ（ｉ＝１〜Ｎ）とす
ると、全パルス信号のパルス幅の平均値ＰＷａｖｅは以
下のようになる。 式でＰＷａｖｅの値は計測によって得られ、βの値は
変調方式によって一意的に決まる。従って、式から未
知の値Ｔが求められる。
【００２４】図４は本発明の他の実施例の構成図であ
る。図４で、タイムスタンプカウンタ９１は、計測対象
となるパルス信号が発生し続ける時間をカウントする。
サンプル数カウンタ９２は、計測対象となるパルス信号
の数Ｎ（サンプル数）をカウントする。１／Ｎ除算手段
８４は、タイムスタンプカウンタ９１のカウントをサン
プル数カウンタ９２でカウントしたサンプル数Ｎで除算
する。以降の演算は図１の実施例と同様である。タイム
スタンプカウンタは、一般的なタイムインターバルアナ
ライザには機能としてもともと存在するものである。
る。図４で、タイムスタンプカウンタ９１は、計測対象
となるパルス信号が発生し続ける時間をカウントする。
サンプル数カウンタ９２は、計測対象となるパルス信号
の数Ｎ（サンプル数）をカウントする。１／Ｎ除算手段
８４は、タイムスタンプカウンタ９１のカウントをサン
プル数カウンタ９２でカウントしたサンプル数Ｎで除算
する。以降の演算は図１の実施例と同様である。タイム
スタンプカウンタは、一般的なタイムインターバルアナ
ライザには機能としてもともと存在するものである。
【００２５】図４の実施例では、連続計測されたＮ個の
サンプルのタイムスタンプデータからクロック周期Ｔを
求める。クロック周期の求めかたを以下に説明する。各
パルス信号のタイムスタンプ（計測開始を０ｓｅｃとし
て、計測値が発生した時間）をＴ ＳＴＡＭＰiとする
と、Ｎ番めのパルス信号のタイムスタンプはＴ ＳＴＡ
ＭＰNで表せる。ここで、連続測定されていることを考
慮するとＮ番めのタイムスタンプは全パルス信号のパル
ス幅の積算値になるので、Ｔ ＳＴＡＭＰNは以下のと
おりになる。 Ｎ番めのタイムスタンプデータを使って、βＴが以下の
ように求められる。 （１／Ｎ）Ｔ ＳＴＡＭＰN＝βＴ 式でサンプル数Ｎはサンプル数カウンタ９２で計測さ
れ、Ｔ ＳＴＡＭＰNはタイムスタンプカウンタ９１で
計測される。βの値は変調方式によって一意的に決ま
る。従って、式から未知の値Ｔが求められる。
サンプルのタイムスタンプデータからクロック周期Ｔを
求める。クロック周期の求めかたを以下に説明する。各
パルス信号のタイムスタンプ（計測開始を０ｓｅｃとし
て、計測値が発生した時間）をＴ ＳＴＡＭＰiとする
と、Ｎ番めのパルス信号のタイムスタンプはＴ ＳＴＡ
ＭＰNで表せる。ここで、連続測定されていることを考
慮するとＮ番めのタイムスタンプは全パルス信号のパル
ス幅の積算値になるので、Ｔ ＳＴＡＭＰNは以下のと
おりになる。 Ｎ番めのタイムスタンプデータを使って、βＴが以下の
ように求められる。 （１／Ｎ）Ｔ ＳＴＡＭＰN＝βＴ 式でサンプル数Ｎはサンプル数カウンタ９２で計測さ
れ、Ｔ ＳＴＡＭＰNはタイムスタンプカウンタ９１で
計測される。βの値は変調方式によって一意的に決ま
る。従って、式から未知の値Ｔが求められる。
【００２６】以上説明したように、図１及び図４の実施
例のいずれの場合も、βがディジタル変調方式により一
意的に決まることを利用して、クロック周期Ｔを算出す
ることができる。
例のいずれの場合も、βがディジタル変調方式により一
意的に決まることを利用して、クロック周期Ｔを算出す
ることができる。
【００２７】本発明により、ディジタル変調方式を設定
することと、パルス信号を入力するだけで、クロック周
期Ｔを算出することができる。一般的にパルス幅の計測
値のばらつきは計測値の標準偏差σが用いられるが、ク
ロック周期がダイナミックに変化するシステムでは、計
測値の標準偏差σもクロック周期に応じて変化する。こ
のような場合、クロックの影響を受けないパラメータと
して、標準偏差σをクロック周期Ｔで割った値σ／Ｔが
利用される。このような方式を採用すれば、クロック周
期が変化するシステムにおいても、パルス信号を入力だ
けでσとＴが求められるので、σ／Ｔも自動的に計測で
きる。
することと、パルス信号を入力するだけで、クロック周
期Ｔを算出することができる。一般的にパルス幅の計測
値のばらつきは計測値の標準偏差σが用いられるが、ク
ロック周期がダイナミックに変化するシステムでは、計
測値の標準偏差σもクロック周期に応じて変化する。こ
のような場合、クロックの影響を受けないパラメータと
して、標準偏差σをクロック周期Ｔで割った値σ／Ｔが
利用される。このような方式を採用すれば、クロック周
期が変化するシステムにおいても、パルス信号を入力だ
けでσとＴが求められるので、σ／Ｔも自動的に計測で
きる。
【００２８】
【発明の効果】本発明によれば次の効果が得られる。
【００２９】請求項１の発明によれば、ディジタル変調
方式を設定することと、パルス信号を入力するだけで、
クロック周期を自動的に求めることができる。このた
め、クロック周期が計測ごとに変化する場合にも容易に
対応でき、簡単な回路構成でクロック周期を自動的に求
めることができる。
方式を設定することと、パルス信号を入力するだけで、
クロック周期を自動的に求めることができる。このた
め、クロック周期が計測ごとに変化する場合にも容易に
対応でき、簡単な回路構成でクロック周期を自動的に求
めることができる。
【００３０】請求項２の発明によれば、カウンタを付加
した簡単な構成の回路でジッタ計測に用いるクロック周
期を自動的に求めることができる。
した簡単な構成の回路でジッタ計測に用いるクロック周
期を自動的に求めることができる。
【００３１】以上説明したように本発明によれば、クロ
ック周期が計測ごとに変化する場合にも容易に対応で
き、簡単な回路構成でクロック周期を自動的に求めるジ
ッタ計測装置を実現できる。
ック周期が計測ごとに変化する場合にも容易に対応で
き、簡単な回路構成でクロック周期を自動的に求めるジ
ッタ計測装置を実現できる。
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の動作説明図である。
【図３】本発明の動作説明図である。
【図４】本発明の他の実施例の構成図である。
【図５】ディジタル変調を説明するための信号タイムチ
ャートである。
ャートである。
【図６】計測したパルス幅のデータ分布例を示した図で
ある。
ある。
【図７】ジッタ計測装置の従来例を示した図である。
【図８】ジッタ計測装置の従来例を示した図である。
１ 比較回路 ２ 時間計測回路 ３ アクイジションメモリ ８ コントローラ ８１ 加算手段 ８２ 設定手段 ８３ 変調方式メモリ ８４ １／Ｎ除算手段 ８５ １／β除算手段 ９１ タイムスタンプカウンタ ９２ サンプル数カウンタ
Claims (2)
- 【請求項１】 入力信号のジッタを計測するジッタ計測
装置において、 入力信号を所定の基準レベルと比較してパルス信号に変
換する比較回路と、 この比較回路により得たパルス信号のパルス幅を計測す
る時間計測回路と、 この時間計測回路で計測したデータ群を保持する第１の
メモリと、 この第１のメモリに保持したデータ群を読み出して加算
する加算手段と、 ディジタル変調方式を設定し、設定した方式により一意
的に決まる定数βを第２のメモリに格納する設定手段
と、 前記加算手段の加算値を前記データ群の全サンプル数Ｎ
で除算する第１の除算手段と、 この第１の除算手段の除算値を前記第２のメモリから読
み出した定数βで除算し、前記パルス信号のパルス幅の
計測に用いる計測クロックの周期を算出する第２の除算
手段と、を有することを特徴とするジッタ計測装置。 - 【請求項２】 入力信号のジッタを計測するジッタ計測
装置において、 入力信号を所定の基準レベルと比較してパルス信号に変
換する比較回路と、 計測対象となるパルス信号が発生し続ける時間をカウン
トするタイムスタンプカウンタと、 計測対象となるパルス信号の数をカウントするサンプル
数カウンタと、 ディジタル変調方式を設定し、設定した方式により一意
的に決まる定数βをメモリに格納する設定手段と、 前記タイムスタンプカウンタのカウントを前記サンプル
数カウンタのカウントＮで除算する第１の除算手段と、 この第１の除算手段の除算値を前記第２のメモリから読
み出した定数βで除算し、前記パルス信号のパルス幅の
計測に用いる計測クロックの周期を算出する第２の除算
手段と、を有することを特徴とするジッタ計測装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23155999A JP3664372B2 (ja) | 1999-08-18 | 1999-08-18 | ジッタ計測装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23155999A JP3664372B2 (ja) | 1999-08-18 | 1999-08-18 | ジッタ計測装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001056352A true JP2001056352A (ja) | 2001-02-27 |
| JP3664372B2 JP3664372B2 (ja) | 2005-06-22 |
Family
ID=16925415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23155999A Expired - Fee Related JP3664372B2 (ja) | 1999-08-18 | 1999-08-18 | ジッタ計測装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3664372B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100578198B1 (ko) | 2004-12-20 | 2006-05-11 | 주식회사 대우일렉트로닉스 | 디브이디 플레이어용 로더의 지터 검사 방법 |
| JP2009506344A (ja) * | 2005-08-29 | 2009-02-12 | テクトロニクス・インコーポレイテッド | 期待確率によるビデオ・ピーク・ジッタの測定及び表示 |
-
1999
- 1999-08-18 JP JP23155999A patent/JP3664372B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| KR100578198B1 (ko) | 2004-12-20 | 2006-05-11 | 주식회사 대우일렉트로닉스 | 디브이디 플레이어용 로더의 지터 검사 방법 |
| JP2009506344A (ja) * | 2005-08-29 | 2009-02-12 | テクトロニクス・インコーポレイテッド | 期待確率によるビデオ・ピーク・ジッタの測定及び表示 |
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| Publication number | Publication date |
|---|---|
| JP3664372B2 (ja) | 2005-06-22 |
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