JPH09213018A - 評価装置 - Google Patents
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- JPH09213018A JPH09213018A JP3560896A JP3560896A JPH09213018A JP H09213018 A JPH09213018 A JP H09213018A JP 3560896 A JP3560896 A JP 3560896A JP 3560896 A JP3560896 A JP 3560896A JP H09213018 A JPH09213018 A JP H09213018A
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Abstract
(57)【要約】
【課題】 再生信号ａ中のデータとこのデータを読み取
る読取クロックｂとの間に発生する「データ ｔｏ ク
ロックジッタ」を装置内で正確に測定可能とする評価装
置を提供する。 【解決手段】 再生信号ａ中の反転時間間隔を連続的に
測定した時間データＴｄを出力する測定制御回路７と、
時間データＴｄに基づいてクロックｂ´を生成出力する
ＰＬＬシミュレーション回路１６と、時間データＴｄと
クロックｂ´との位相差の変動（「データ ｔｏ クロ
ックジッタ」）を求めるジッタ計算回路１７とを備えて
いる。
る読取クロックｂとの間に発生する「データ ｔｏ ク
ロックジッタ」を装置内で正確に測定可能とする評価装
置を提供する。 【解決手段】 再生信号ａ中の反転時間間隔を連続的に
測定した時間データＴｄを出力する測定制御回路７と、
時間データＴｄに基づいてクロックｂ´を生成出力する
ＰＬＬシミュレーション回路１６と、時間データＴｄと
クロックｂ´との位相差の変動（「データ ｔｏ クロ
ックジッタ」）を求めるジッタ計算回路１７とを備えて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は主に光ディスク装置
の再生信号を評価するための評価装置に関するものであ
る。
の再生信号を評価するための評価装置に関するものであ
る。
【０００２】
【従来の技術】図４は再生信号の反転間隔とチャンネル
クロックとの関係を示す図、図５はＰＬＬ回路の構成
図、図６は従来の評価装置の構成図、図７，図８は再生
信号ａとチャンネルクロックｂとの位相差変動測定の測
定場所を示す図である。
クロックとの関係を示す図、図５はＰＬＬ回路の構成
図、図６は従来の評価装置の構成図、図７，図８は再生
信号ａとチャンネルクロックｂとの位相差変動測定の測
定場所を示す図である。
【０００３】従来の光ディスク、例えばコンパクトディ
スク（ＣＤ）は情報をＥＦＭ変調により記録しており、
ＣＤプレーヤから再生される再生信号ａは図４（Ａ）に
示すように、３Ｔ〜１１Ｔ（Ｔはチャンネルクロック周
期。標準ディスク回転速度再生で、Ｔ＝約２３１ｎｓｅ
ｃ）の反転時間間隔で反転する信号系列となっている。
チャンネルクロック（図４（Ｂ）に図示。またはビット
クロックと呼ぶ）ｂは図５に示すＰＬＬ回路Ａで生成出
力され、再生信号ａの反転位置ａ１〜ａ５（図４（Ａ）
に図示）と位相が合うように位相制御される。
スク（ＣＤ）は情報をＥＦＭ変調により記録しており、
ＣＤプレーヤから再生される再生信号ａは図４（Ａ）に
示すように、３Ｔ〜１１Ｔ（Ｔはチャンネルクロック周
期。標準ディスク回転速度再生で、Ｔ＝約２３１ｎｓｅ
ｃ）の反転時間間隔で反転する信号系列となっている。
チャンネルクロック（図４（Ｂ）に図示。またはビット
クロックと呼ぶ）ｂは図５に示すＰＬＬ回路Ａで生成出
力され、再生信号ａの反転位置ａ１〜ａ５（図４（Ａ）
に図示）と位相が合うように位相制御される。
【０００４】ＰＬＬ回路Ａは図５に示すように、位相比
較器Ａ１、ローパスフィルタ（ＬＰＦ）Ａ２、電圧制御
型発振器（ＶＣＯ）Ａ３から構成される。Ａ４は信号入
力端子，Ａ５は信号出力端子。位相比較器Ａ１は再生信
号ａとＶＣＯＡ３から出力するチャンネルクロックｂと
の位相差を検出する。ＶＣＯＡ３はこの位相差をＬＰＦ
Ａ２により平滑化して得た信号によりチャンネルクロッ
クｂの発振周波数を変化させる。チャンネルクロックｂ
の周波数は約４ＭＨｚである。
較器Ａ１、ローパスフィルタ（ＬＰＦ）Ａ２、電圧制御
型発振器（ＶＣＯ）Ａ３から構成される。Ａ４は信号入
力端子，Ａ５は信号出力端子。位相比較器Ａ１は再生信
号ａとＶＣＯＡ３から出力するチャンネルクロックｂと
の位相差を検出する。ＶＣＯＡ３はこの位相差をＬＰＦ
Ａ２により平滑化して得た信号によりチャンネルクロッ
クｂの発振周波数を変化させる。チャンネルクロックｂ
の周波数は約４ＭＨｚである。
【０００５】こうして、ＣＤに記録されている情報デー
タは、例えば図４（Ａ）に示すように、再生信号ａの反
転時間間隔３Ｔ，６Ｔ，１１Ｔをチャンネルクロックｂ
により測定して、その値をデコードして再生することが
できる。
タは、例えば図４（Ａ）に示すように、再生信号ａの反
転時間間隔３Ｔ，６Ｔ，１１Ｔをチャンネルクロックｂ
により測定して、その値をデコードして再生することが
できる。
【０００６】ここで、例えばディスク偏心によってディ
スク線速度が変化する場合について考える。このとき、
再生信号ａの反転時間間隔（３Ｔ〜１１Ｔ）は低い周波
数（ディスク回転周波数）で変化するが、図５のＰＬＬ
回路Ａによりチャンネルクロックｂがこの変化に追従し
て正しくこの再生信号ａを検出できるようになってい
る。
スク線速度が変化する場合について考える。このとき、
再生信号ａの反転時間間隔（３Ｔ〜１１Ｔ）は低い周波
数（ディスク回転周波数）で変化するが、図５のＰＬＬ
回路Ａによりチャンネルクロックｂがこの変化に追従し
て正しくこの再生信号ａを検出できるようになってい
る。
【０００７】一方、ピットの符号間干渉やディスク面上
の光学的なバラツキにより発生する反転時間間隔は高い
周波数で変化し、この高周波数の変動はＰＬＬ回路Ａの
チャネルクロックｂでは追従できず、再生信号ａの読み
取りエラーの要因となる。
の光学的なバラツキにより発生する反転時間間隔は高い
周波数で変化し、この高周波数の変動はＰＬＬ回路Ａの
チャネルクロックｂでは追従できず、再生信号ａの読み
取りエラーの要因となる。
【０００８】以上のことより、再生信号ａの反転時間間
隔のこの変動（バラツキ）、正確に言えば再生信号ａの
反転位置ａ１〜ａ５（図４（Ａ）に図示）とチャンネル
クロックｂとの位相差の変動（以下「データ ｔｏ ク
ロックジッタ」と呼ぶ）の評価は、ＣＤプレーヤの再生
特性の良否、ＣＤの製造上の良否を決定する上で必要不
可欠である。実際のディスクシステムの開発において
は、この評価結果に基づいてディスクの製法を改善した
り、ドライブ（再生プレーヤ）の再生系の改善を行っ
て、このバラツキを低減している。
隔のこの変動（バラツキ）、正確に言えば再生信号ａの
反転位置ａ１〜ａ５（図４（Ａ）に図示）とチャンネル
クロックｂとの位相差の変動（以下「データ ｔｏ ク
ロックジッタ」と呼ぶ）の評価は、ＣＤプレーヤの再生
特性の良否、ＣＤの製造上の良否を決定する上で必要不
可欠である。実際のディスクシステムの開発において
は、この評価結果に基づいてディスクの製法を改善した
り、ドライブ（再生プレーヤ）の再生系の改善を行っ
て、このバラツキを低減している。
【０００９】
【発明が解決しようとする課題】ところで、図４
（Ａ），（Ｂ）に図示したように、再生信号ａの反転時
間間隔３Ｔ，６Ｔ，１１Ｔの変動、正確に言えば再生信
号ａの反転位置ａ１〜ａ５とチャンネルクロックｂとの
位相差の変動の評価を行う測定法としては、後述する第
１，第２の測定法がある。
（Ａ），（Ｂ）に図示したように、再生信号ａの反転時
間間隔３Ｔ，６Ｔ，１１Ｔの変動、正確に言えば再生信
号ａの反転位置ａ１〜ａ５とチャンネルクロックｂとの
位相差の変動の評価を行う測定法としては、後述する第
１，第２の測定法がある。
【００１０】第１の測定法は、再生信号ａの反転時間間
隔の変動そのもの（「データ ｔｏデータジッタ」）
を、基準クロックｃを用いて測定する方法である。ま
た、第２の測定法は、再生信号ａの反転位置ａ１〜ａ５
とチャンネルクロックｂとの位相差の変動（「データ
ｔｏ クロックジッタ」）を、基準クロックｃを用いて
測定する方法である。これら第１，第２の測定法は図６
に示す評価装置１を用いて行うことができる。
隔の変動そのもの（「データ ｔｏデータジッタ」）
を、基準クロックｃを用いて測定する方法である。ま
た、第２の測定法は、再生信号ａの反転位置ａ１〜ａ５
とチャンネルクロックｂとの位相差の変動（「データ
ｔｏ クロックジッタ」）を、基準クロックｃを用いて
測定する方法である。これら第１，第２の測定法は図６
に示す評価装置１を用いて行うことができる。
【００１１】（第１の測定法）次に、評価装置１を用い
て第１の測定法を行う場合について説明する。図６に示
す端数パルス発生回路２は、図７（Ａ），（Ｂ）に示す
ように、その被測定時間入力端子２ａに印加される再生
信号ａの被測定時間（例えば、反転時間間隔＝６Ｔ）を
基準クロックｃでその端数を除いてカウントし、その値
ｎを信号線ｂを通して測定制御回路７へ出力する。この
基準クロックｃは再生信号ａの反転周波数よりもずっと
高い一定周波数（例えば１００ＭＨｚ）のクロックであ
る。
て第１の測定法を行う場合について説明する。図６に示
す端数パルス発生回路２は、図７（Ａ），（Ｂ）に示す
ように、その被測定時間入力端子２ａに印加される再生
信号ａの被測定時間（例えば、反転時間間隔＝６Ｔ）を
基準クロックｃでその端数を除いてカウントし、その値
ｎを信号線ｂを通して測定制御回路７へ出力する。この
基準クロックｃは再生信号ａの反転周波数よりもずっと
高い一定周波数（例えば１００ＭＨｚ）のクロックであ
る。
【００１２】ここで端数とは、被測定時間６Ｔが反転す
る時点（図７（Ａ）に示す反転位置ａ２，ａ３）から基
準クロックｃの２クロック目（図７（Ｂ）に示す
「２」）の立上がりまでの端数時間Ｔａ，Ｔｂのことで
ある。端数パルス発生回路２はこの端数を検出する。即
ち、端数パルス発生回路２は端数時間Ｔａ，Ｔｂのパル
ス幅を有する端数パルスｐ１，ｐ２（図７（Ｃ）に図
示）を発生し、これを時間−電圧変換器（Ｔ／Ｖ変換
器）３，４へ出力する。
る時点（図７（Ａ）に示す反転位置ａ２，ａ３）から基
準クロックｃの２クロック目（図７（Ｂ）に示す
「２」）の立上がりまでの端数時間Ｔａ，Ｔｂのことで
ある。端数パルス発生回路２はこの端数を検出する。即
ち、端数パルス発生回路２は端数時間Ｔａ，Ｔｂのパル
ス幅を有する端数パルスｐ１，ｐ２（図７（Ｃ）に図
示）を発生し、これを時間−電圧変換器（Ｔ／Ｖ変換
器）３，４へ出力する。
【００１３】Ｔ／Ｖ変換器３，４はこの端数パルスｐ
１，ｐ２を時間−電圧変換して得たＴ／Ｖ信号Ｔａ１，
Ｔｂ１（図７（Ｄ）に図示）をＡ／Ｄ変換器５，６へ出
力する。図７（Ｄ）に示すように、Ｔ／Ｖ信号Ｔａ１，
Ｔｂ１の傾きは等しく、また積分開始時点（端数パルス
ｐ１，ｐ２の立上がり時点）での電圧は等しい。Ａ／Ｄ
変換器５，６はＴ／Ｖ信号Ｔａ１，Ｔｂ１に応じた端数
データＴａ２，Ｔｂ２を測定制御回路７へ出力する。
１，ｐ２を時間−電圧変換して得たＴ／Ｖ信号Ｔａ１，
Ｔｂ１（図７（Ｄ）に図示）をＡ／Ｄ変換器５，６へ出
力する。図７（Ｄ）に示すように、Ｔ／Ｖ信号Ｔａ１，
Ｔｂ１の傾きは等しく、また積分開始時点（端数パルス
ｐ１，ｐ２の立上がり時点）での電圧は等しい。Ａ／Ｄ
変換器５，６はＴ／Ｖ信号Ｔａ１，Ｔｂ１に応じた端数
データＴａ２，Ｔｂ２を測定制御回路７へ出力する。
【００１４】従って、積分時間（＝端数時間）Ｔａ，Ｔ
ｂによって積分終了時点（端数パルスｐ１，ｐ２の立下
がり時点）でのＴ／Ｖ信号Ｔａ１，Ｔｂ１は端数時間Ｔ
ａ，Ｔｂに比例する。この原理により、Ｔ／Ｖ信号Ｔａ
１，Ｔｂ１をＡ／Ｄ変換した端数データＴａ２，Ｔｂ２
で端数時間Ｔａ，Ｔｂが検出できる。
ｂによって積分終了時点（端数パルスｐ１，ｐ２の立下
がり時点）でのＴ／Ｖ信号Ｔａ１，Ｔｂ１は端数時間Ｔ
ａ，Ｔｂに比例する。この原理により、Ｔ／Ｖ信号Ｔａ
１，Ｔｂ１をＡ／Ｄ変換した端数データＴａ２，Ｔｂ２
で端数時間Ｔａ，Ｔｂが検出できる。
【００１５】測定制御回路７は一対の端数データＴａ
２，Ｔｂ２を検出すると、端数パルス発生回路２に信号
ｅを出力して、図７（Ａ）に示した反転時間間隔６Ｔの
反転位置ａ３の次の反転時間間隔の端数（一組の反転位
置）を検出する動作制御を行う。
２，Ｔｂ２を検出すると、端数パルス発生回路２に信号
ｅを出力して、図７（Ａ）に示した反転時間間隔６Ｔの
反転位置ａ３の次の反転時間間隔の端数（一組の反転位
置）を検出する動作制御を行う。
【００１６】この結果、測定制御回路７は一対の端数デ
ータＴａ２，Ｔｂ２及び、再生信号ａの被測定時間基準
クロックでその端数を除いてカウントした値ｎに基づい
て、明白な下記の（式１）、 Ｔ´＝ｎ×ｔ0 ＋（Ｔａ−Ｔｂ） …………………………………… （式１） 但し、Ｔ´：反転時間間隔（例えば６Ｔ） ｔ0 ：基準クロックｃの周期 に、端数データＴａ２，Ｔｂ２から求めた端数時間Ｔ
ａ，Ｔｂを代入することで、再生信号ａの反転時間間隔
を測定することができる。
ータＴａ２，Ｔｂ２及び、再生信号ａの被測定時間基準
クロックでその端数を除いてカウントした値ｎに基づい
て、明白な下記の（式１）、 Ｔ´＝ｎ×ｔ0 ＋（Ｔａ−Ｔｂ） …………………………………… （式１） 但し、Ｔ´：反転時間間隔（例えば６Ｔ） ｔ0 ：基準クロックｃの周期 に、端数データＴａ２，Ｔｂ２から求めた端数時間Ｔ
ａ，Ｔｂを代入することで、再生信号ａの反転時間間隔
を測定することができる。
【００１７】こうして、測定制御回路７は反転時間間隔
を測定して得た時間データＴｄを内部のメモリ１０へ連
続して出力する。メモリ１０はこの時間データＴｄをメ
モリする。同時に、測定制御回路７はこの時間データＴ
ｄをデータバスＤ上へ出力する。
を測定して得た時間データＴｄを内部のメモリ１０へ連
続して出力する。メモリ１０はこの時間データＴｄをメ
モリする。同時に、測定制御回路７はこの時間データＴ
ｄをデータバスＤ上へ出力する。
【００１８】また、測定制御回路７は前記の端数パルス
発生回路２に出力する信号ｅのタイミングの制御、メモ
リ１０へ時間データＴｄを書き込むタイミングの制御の
他にメモリ１０にメモリしてある時間データＴｄを読み
出すタイミングの制御を行う。
発生回路２に出力する信号ｅのタイミングの制御、メモ
リ１０へ時間データＴｄを書き込むタイミングの制御の
他にメモリ１０にメモリしてある時間データＴｄを読み
出すタイミングの制御を行う。
【００１９】このデータバスＤには各種の機器が接続さ
れており、測定制御回路７はこれら各種の機器に対して
時間データＴｄを出力する。また、各種の機器から出力
される制御データがデータバスＤを介して測定制御回路
７に入力される。
れており、測定制御回路７はこれら各種の機器に対して
時間データＴｄを出力する。また、各種の機器から出力
される制御データがデータバスＤを介して測定制御回路
７に入力される。
【００２０】これら各種の機器としては、ＣＰＵ８、フ
ロッピーディスクドライバ（ＦＤＤ）９、ＣＲＴ１１、
内蔵プリンタ１２、ＧＰ−ＩＢ１３、キーボード１４、
Ｄ／Ａ変換器１５が上げられる。ＧＰ−ＩＢ１３はパー
ソナルコンピュータ（測定器制御用コンピュータ）と測
定器との標準化されたインターフェースである。
ロッピーディスクドライバ（ＦＤＤ）９、ＣＲＴ１１、
内蔵プリンタ１２、ＧＰ−ＩＢ１３、キーボード１４、
Ｄ／Ａ変換器１５が上げられる。ＧＰ−ＩＢ１３はパー
ソナルコンピュータ（測定器制御用コンピュータ）と測
定器との標準化されたインターフェースである。
【００２１】例えばＣＰＵ８は、キーボード１４からの
入力操作により、データバスＤ上の時間データＴｄをＣ
ＲＴ１１で表示する表示制御、外部メモリであるＦＤＤ
９で時間データＴｄをメモリし、内蔵プリンタ１２で時
間データＴｄに応じた情報を印字する等の各種の動作制
御を行う。一方、Ｄ／Ａ変換器１５はこの時間データＴ
ｄをＤ／Ａ変換して得たアナログ信号Ｔｄｔを外部へ出
力する。上記した時間データＴｄは再生信号ａの反転時
間間隔の変動（バラツキ）に応じて記録されてあるデー
タであることは勿論である。また、再生信号ａの反転時
間間隔のバラツキは、ジッタ計算回路１７により測定さ
れたデータの標準偏差ｄｋを計算して、簡単で判りやす
い形で出力される。通常、この標準偏差をジッタと呼
ぶ。こうして、評価装置１を用いて第１の測定法を行う
ことができる。
入力操作により、データバスＤ上の時間データＴｄをＣ
ＲＴ１１で表示する表示制御、外部メモリであるＦＤＤ
９で時間データＴｄをメモリし、内蔵プリンタ１２で時
間データＴｄに応じた情報を印字する等の各種の動作制
御を行う。一方、Ｄ／Ａ変換器１５はこの時間データＴ
ｄをＤ／Ａ変換して得たアナログ信号Ｔｄｔを外部へ出
力する。上記した時間データＴｄは再生信号ａの反転時
間間隔の変動（バラツキ）に応じて記録されてあるデー
タであることは勿論である。また、再生信号ａの反転時
間間隔のバラツキは、ジッタ計算回路１７により測定さ
れたデータの標準偏差ｄｋを計算して、簡単で判りやす
い形で出力される。通常、この標準偏差をジッタと呼
ぶ。こうして、評価装置１を用いて第１の測定法を行う
ことができる。
【００２２】さて、上述したように、評価装置１を用い
て行う第１の測定法は、再生信号ａの反転時間間隔の変
動そのもの（「データ ｔｏ データジッタ」）を測定
できる。しかし、この測定法は再生信号ａの反転位置ａ
１〜ａ５とチャンネルクロックｂとの位相差の変動
（「データ ｔｏ クロックジッタ」）を直接測定して
いないため、極めて正確な時間データＴｄが得られない
という問題がある。
て行う第１の測定法は、再生信号ａの反転時間間隔の変
動そのもの（「データ ｔｏ データジッタ」）を測定
できる。しかし、この測定法は再生信号ａの反転位置ａ
１〜ａ５とチャンネルクロックｂとの位相差の変動
（「データ ｔｏ クロックジッタ」）を直接測定して
いないため、極めて正確な時間データＴｄが得られない
という問題がある。
【００２３】さて、こうした第１の測定法がもつ問題を
解決したものが第２の測定法である。
解決したものが第２の測定法である。
【００２４】（第２の測定法）次に、評価装置１を用い
て第２の測定法を行う場合について説明する。この場
合、評価装置１の前段に接続された図５に図示のＰＬＬ
回路Ａが追加して使用される。後述するように、ここで
のジッタ計算回路１７の動作は各反転位置とこの各反転
位置経過直後のチャンネルクロックｂの立上がりまでの
時間差データの集合の標準偏差データｄｋ´を、「デー
タ ｔｏ クロックジッタ」として出力する。
て第２の測定法を行う場合について説明する。この場
合、評価装置１の前段に接続された図５に図示のＰＬＬ
回路Ａが追加して使用される。後述するように、ここで
のジッタ計算回路１７の動作は各反転位置とこの各反転
位置経過直後のチャンネルクロックｂの立上がりまでの
時間差データの集合の標準偏差データｄｋ´を、「デー
タ ｔｏ クロックジッタ」として出力する。
【００２５】図８において、再生信号ａの反転位置ａ１
´，ａ２´，ａ３´とこの反転位置の経過直後のチャン
ネルクロックｂ（図８（Ｂ）に図示）の立上がりまでの
時間変動、即ち位相差の変動（「データ ｔｏ クロッ
クジッタ」）ｔ１，ｔ２，ｔ３（図８（Ｂ）に図示）
は、端数パルス発生回路２、Ｔ／Ｖ変換器３，４、Ａ／
Ｄ変換器５，６、測定制御回路７によって、時間幅を測
定するという点で評価装置１と同様に行う。例えば、再
生信号ａの反転位置ａ１´の経過直後、到来するＰＬＬ
回路Ａからのチャンネルクロックｂ（図８（Ｂ）に
「２」で示したクロック）の立上がりとの時間差ｔ１を
測定する。
´，ａ２´，ａ３´とこの反転位置の経過直後のチャン
ネルクロックｂ（図８（Ｂ）に図示）の立上がりまでの
時間変動、即ち位相差の変動（「データ ｔｏ クロッ
クジッタ」）ｔ１，ｔ２，ｔ３（図８（Ｂ）に図示）
は、端数パルス発生回路２、Ｔ／Ｖ変換器３，４、Ａ／
Ｄ変換器５，６、測定制御回路７によって、時間幅を測
定するという点で評価装置１と同様に行う。例えば、再
生信号ａの反転位置ａ１´の経過直後、到来するＰＬＬ
回路Ａからのチャンネルクロックｂ（図８（Ｂ）に
「２」で示したクロック）の立上がりとの時間差ｔ１を
測定する。
【００２６】これに続いて、再生信号ａの反転位置ａ２
´の経過直後、到来するチャンネルクロックｂ（図８
（Ｂ）に「５」で示したクロック）の立上がりとの時間
差ｔ２を測定する。続いて、再生信号ａの反転位置ａ３
´の経過直後、到来するチャンネルクロックｂ（図８
（Ｂ）に「９」で示したクロック）の立上がりとの時間
差ｔ３を測定する。
´の経過直後、到来するチャンネルクロックｂ（図８
（Ｂ）に「５」で示したクロック）の立上がりとの時間
差ｔ２を測定する。続いて、再生信号ａの反転位置ａ３
´の経過直後、到来するチャンネルクロックｂ（図８
（Ｂ）に「９」で示したクロック）の立上がりとの時間
差ｔ３を測定する。
【００２７】こうして、測定制御回路７は再生信号ａの
反転位置からその直後のＰＬＬ回路Ａからのチャンネル
クロックｂの立ち上がりとの時間差データｄｋを内部の
メモリ１０へ連続して出力する。同時に、測定制御回路
７はこの時間データＴｄ´をデータバスＤ上へ出力する
のである。ジッタ計算回路１７は反転位置ａ１´，ａ２
´，ａ３´とチャンネルクロックｂ（図８（Ｂ）に
「２」，「５」，「９」で示したクロックの立上がり）
との時間差データｄｋの集合の標準偏差データｄｋ´
を、「データ ｔｏ クロックジッタ」として出力す
る。
反転位置からその直後のＰＬＬ回路Ａからのチャンネル
クロックｂの立ち上がりとの時間差データｄｋを内部の
メモリ１０へ連続して出力する。同時に、測定制御回路
７はこの時間データＴｄ´をデータバスＤ上へ出力する
のである。ジッタ計算回路１７は反転位置ａ１´，ａ２
´，ａ３´とチャンネルクロックｂ（図８（Ｂ）に
「２」，「５」，「９」で示したクロックの立上がり）
との時間差データｄｋの集合の標準偏差データｄｋ´
を、「データ ｔｏ クロックジッタ」として出力す
る。
【００２８】上述した第２の測定法は最終的に必要なデ
ータを標準偏差データｄｋ´として測定しようとするも
のであるが、実際には、ＰＬＬ回路Ａの高周波クロック
ｂを主原因とする電気的ノイズが発生するという本質的
でない要因で、どうしても電気的ノイズが混入しない良
好な状態のチャンネルクロックｂを生成できないため
に、正確な測定を行うことが非常に困難であることが大
きな欠点である。
ータを標準偏差データｄｋ´として測定しようとするも
のであるが、実際には、ＰＬＬ回路Ａの高周波クロック
ｂを主原因とする電気的ノイズが発生するという本質的
でない要因で、どうしても電気的ノイズが混入しない良
好な状態のチャンネルクロックｂを生成できないため
に、正確な測定を行うことが非常に困難であることが大
きな欠点である。
【００２９】本発明は、上記問題を解決し、前記したよ
うな構成のＰＬＬ回路を製作せず、かつ電気的ノイズと
いう本質的でない要因を排除して、装置内において、効
率的かつ正確に「データ ｔｏ クロックジッタ」を測
定可能な評価装置を提供するものである。
うな構成のＰＬＬ回路を製作せず、かつ電気的ノイズと
いう本質的でない要因を排除して、装置内において、効
率的かつ正確に「データ ｔｏ クロックジッタ」を測
定可能な評価装置を提供するものである。
【００３０】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は下記する構成の評価装置を提供する。
所定のクロック周期（チャンネルクロック周期Ｔ）に同
期した反転時間間隔（３Ｔ〜１１Ｔ）を用いて（音楽、
映像等の）情報を格納した情報媒体を再生して得た（例
えばＥＦＭ変調によりディスクに記録された記録信号）
再生信号ａと、この再生信号ａから前記情報を読み取る
ための読取クロック（チャンネルクロック，ビットクロ
ック）ｂとの時間軸変動（「データ ｔｏ クロックジ
ッタ」）を評価する評価装置２０であって、前記再生信
号ａ中の前記反転時間間隔（３Ｔ〜１１Ｔ）を連続的に
測定して得た反転時間間隔データ（時間データ）Ｔｄを
出力する測定手段（測定制御回路）７と、この反転時間
間隔データ（時間データ）Ｔｄに基づいて前記読取クロ
ック（チャンネルクロック）ｂ´を（ソフトウェアシミ
ュレーションにより）生成出力するクロック生成手段
（ＰＬＬシミュレーション回路）１６と、前記反転時間
間隔データ（時間データ）Ｔｄとこのクロック生成手段
（ＰＬＬシミュレーション回路）１６から出力する読
取クロック（チャンネルクロック）ｂ´との時間軸変動
に応じた時間軸変動データのばらつき（「データ ｔｏ
クロックジッタ」）を求める（ソフトウェアによる）変
動データ測定手段（ジッタ計算回路）１７とを備えたこ
とを特徴とする評価装置。
ために、本発明は下記する構成の評価装置を提供する。
所定のクロック周期（チャンネルクロック周期Ｔ）に同
期した反転時間間隔（３Ｔ〜１１Ｔ）を用いて（音楽、
映像等の）情報を格納した情報媒体を再生して得た（例
えばＥＦＭ変調によりディスクに記録された記録信号）
再生信号ａと、この再生信号ａから前記情報を読み取る
ための読取クロック（チャンネルクロック，ビットクロ
ック）ｂとの時間軸変動（「データ ｔｏ クロックジ
ッタ」）を評価する評価装置２０であって、前記再生信
号ａ中の前記反転時間間隔（３Ｔ〜１１Ｔ）を連続的に
測定して得た反転時間間隔データ（時間データ）Ｔｄを
出力する測定手段（測定制御回路）７と、この反転時間
間隔データ（時間データ）Ｔｄに基づいて前記読取クロ
ック（チャンネルクロック）ｂ´を（ソフトウェアシミ
ュレーションにより）生成出力するクロック生成手段
（ＰＬＬシミュレーション回路）１６と、前記反転時間
間隔データ（時間データ）Ｔｄとこのクロック生成手段
（ＰＬＬシミュレーション回路）１６から出力する読
取クロック（チャンネルクロック）ｂ´との時間軸変動
に応じた時間軸変動データのばらつき（「データ ｔｏ
クロックジッタ」）を求める（ソフトウェアによる）変
動データ測定手段（ジッタ計算回路）１７とを備えたこ
とを特徴とする評価装置。
【００３１】
【発明の実施の態様】以下、添付図面を用いながら本発
明の一実施例を説明する。図１は本発明の評価装置の一
実施例構成図、図２はＰＬＬシミュレーション回路の構
成図、図３はＰＬＬシミュレーション回路のＰＬＬ動作
のタイミングチャートである。前述したものと同一構成
部分には同一符号を付し、その説明を省略する。
明の一実施例を説明する。図１は本発明の評価装置の一
実施例構成図、図２はＰＬＬシミュレーション回路の構
成図、図３はＰＬＬシミュレーション回路のＰＬＬ動作
のタイミングチャートである。前述したものと同一構成
部分には同一符号を付し、その説明を省略する。
【００３２】本発明の評価装置２０は図１に示すよう
に、上述した評価装置１（図６に図示）の構成にＰＬＬ
シミュレーション回路１６を付加した構成に等しいもの
である。
に、上述した評価装置１（図６に図示）の構成にＰＬＬ
シミュレーション回路１６を付加した構成に等しいもの
である。
【００３３】即ち、本発明の評価装置２０は、端数パル
ス発生回路２、時間−電圧変換器（Ｔ／Ｖ変換器）３，
４、Ａ／Ｄ変換器５，６、測定制御回路７、ＣＰＵ８、
フロッピーディスクドライバ（ＦＤＤ）９、メモリ１
０、ＣＲＴ１１、内蔵プリンタ１２、ＧＰ−ＩＢ１３、
キーボード１４、Ｄ／Ａ変換器１５、ＰＬＬシミュレー
ション回路１６、ジッタ計算回路１７から構成される。
ＰＬＬシミュレーション回路１６はデータバスＤに接続
される。
ス発生回路２、時間−電圧変換器（Ｔ／Ｖ変換器）３，
４、Ａ／Ｄ変換器５，６、測定制御回路７、ＣＰＵ８、
フロッピーディスクドライバ（ＦＤＤ）９、メモリ１
０、ＣＲＴ１１、内蔵プリンタ１２、ＧＰ−ＩＢ１３、
キーボード１４、Ｄ／Ａ変換器１５、ＰＬＬシミュレー
ション回路１６、ジッタ計算回路１７から構成される。
ＰＬＬシミュレーション回路１６はデータバスＤに接続
される。
【００３４】上記したＰＬＬシミュレーション回路１６
は測定制御回路７から出力され連続して測定された時間
データＴｄの列に基づいてシミュレーションによりチャ
ンネルクロックｂ´を求めるものである。従って、チャ
ンネルクロックｂ´は電気的ノイズが混入していないク
ロックである。
は測定制御回路７から出力され連続して測定された時間
データＴｄの列に基づいてシミュレーションによりチャ
ンネルクロックｂ´を求めるものである。従って、チャ
ンネルクロックｂ´は電気的ノイズが混入していないク
ロックである。
【００３５】ジッタ計算回路１７は、測定制御回路７か
ら出力し時間軸変動を伴った時間データＴｄと、ＰＬＬ
シミュレーション回路１６から出力しノイズ外乱の影響
を受けないチャンネルクロックｂ´との時間軸変動デー
タ（位相変動データ）を、所定数積算してその集合の標
準偏差を計算し、ｄｋ´を「データ ｔｏ クロックジ
ッタ」とするものである。
ら出力し時間軸変動を伴った時間データＴｄと、ＰＬＬ
シミュレーション回路１６から出力しノイズ外乱の影響
を受けないチャンネルクロックｂ´との時間軸変動デー
タ（位相変動データ）を、所定数積算してその集合の標
準偏差を計算し、ｄｋ´を「データ ｔｏ クロックジ
ッタ」とするものである。
【００３６】上記した構成の評価装置２０の動作は次の
通りである。端数パルス発生回路２は、図７（Ａ），
（Ｂ）に示すように、その被測定時間入力端子２ａに印
加される再生信号ａの被測定時間（例えば、反転時間間
隔＝６Ｔ）を基準クロックｃでその端数を除いてカウン
トし、その値ｎを信号線ｆを通して測定制御回路７へ出
力する。この基準クロックｃは再生信号ａの反転周波数
よりもずっと高い一定の周波数（例えば１００Ｈｚ）で
ある。端数パルス発生回路２は再生信号ａの反転時間間
隔を基準クロックｃで端数を除いてカウントした残りの
端数パルスｐ１，ｐ２（図７（Ｃ）に図示）をＴ／Ｖ変
換器３，４へ出力する。Ｔ／Ｖ変換器３，４はこの端数
パルスｐ１，ｐ２を時間−電圧変換して得たＴ／Ｖ信号
Ｔａ１，Ｔｂ１（図７（Ｄ）に図示）をＡ／Ｄ変換器
５，６へ出力する。Ａ／Ｄ変換器５，６はＴ／Ｖ信号Ｔ
ａ１，Ｔｂ１に応じた端数データＴａ２，Ｔｂ２を測定
制御回路７へ出力する。
通りである。端数パルス発生回路２は、図７（Ａ），
（Ｂ）に示すように、その被測定時間入力端子２ａに印
加される再生信号ａの被測定時間（例えば、反転時間間
隔＝６Ｔ）を基準クロックｃでその端数を除いてカウン
トし、その値ｎを信号線ｆを通して測定制御回路７へ出
力する。この基準クロックｃは再生信号ａの反転周波数
よりもずっと高い一定の周波数（例えば１００Ｈｚ）で
ある。端数パルス発生回路２は再生信号ａの反転時間間
隔を基準クロックｃで端数を除いてカウントした残りの
端数パルスｐ１，ｐ２（図７（Ｃ）に図示）をＴ／Ｖ変
換器３，４へ出力する。Ｔ／Ｖ変換器３，４はこの端数
パルスｐ１，ｐ２を時間−電圧変換して得たＴ／Ｖ信号
Ｔａ１，Ｔｂ１（図７（Ｄ）に図示）をＡ／Ｄ変換器
５，６へ出力する。Ａ／Ｄ変換器５，６はＴ／Ｖ信号Ｔ
ａ１，Ｔｂ１に応じた端数データＴａ２，Ｔｂ２を測定
制御回路７へ出力する。
【００３７】上述したように、Ｔ／Ｖ信号Ｔａ１，Ｔｂ
１は端数データＴａ２，Ｔｂ２から夫々求めることがで
きる。測定制御回路７は一対の端数データＴａ２，Ｔｂ
２を検出すると、端数パルス発生回路２に信号ｅを出力
して、図７（Ａ）に示した反転時間間隔６Ｔの反転位置
ａ３の次の反転時間間隔の端数（一組の反転位置）を検
出する動作制御を行うことは前述した通りである。この
結果、測定制御回路７は一対の端数データＴａ２，Ｔｂ
２及び前記カウント値ｎに基づいて、上述した（式１）
に、端数データＴａ２，Ｔｂ２から求めた端数時間Ｔ
ａ，Ｔｂを代入することで、再生信号ａの反転時間間隔
を正確に測定することができる。
１は端数データＴａ２，Ｔｂ２から夫々求めることがで
きる。測定制御回路７は一対の端数データＴａ２，Ｔｂ
２を検出すると、端数パルス発生回路２に信号ｅを出力
して、図７（Ａ）に示した反転時間間隔６Ｔの反転位置
ａ３の次の反転時間間隔の端数（一組の反転位置）を検
出する動作制御を行うことは前述した通りである。この
結果、測定制御回路７は一対の端数データＴａ２，Ｔｂ
２及び前記カウント値ｎに基づいて、上述した（式１）
に、端数データＴａ２，Ｔｂ２から求めた端数時間Ｔ
ａ，Ｔｂを代入することで、再生信号ａの反転時間間隔
を正確に測定することができる。
【００３８】こうして、測定制御回路７は被測定時間を
測定して得た時間データＴｄを内部のメモリ１０へ連続
的に出力する。メモリ１０はこの時間データＴｄをメモ
リする。同時に、測定制御回路７はこの時間データＴｄ
をデータバスＤ上へ出力する。
測定して得た時間データＴｄを内部のメモリ１０へ連続
的に出力する。メモリ１０はこの時間データＴｄをメモ
リする。同時に、測定制御回路７はこの時間データＴｄ
をデータバスＤ上へ出力する。
【００３９】このデータバスＤには、ＣＰＵ８、フロッ
ピーディスクドライバ（ＦＤＤ）９、ＣＲＴ１１、内蔵
プリンタ１２、ＧＰ−ＩＢ１３、キーボード１４、Ｄ／
Ａ変換器１５、ＰＬＬシミュレーション回路１６、ジッ
タ計算回路１７が接続されている。
ピーディスクドライバ（ＦＤＤ）９、ＣＲＴ１１、内蔵
プリンタ１２、ＧＰ−ＩＢ１３、キーボード１４、Ｄ／
Ａ変換器１５、ＰＬＬシミュレーション回路１６、ジッ
タ計算回路１７が接続されている。
【００４０】例えばＣＰＵ８は、キーボード１４からの
入力操作により、データバスＤ上の時間データＴｄをＣ
ＲＴ１１で表示する表示制御、外部メモリであるＦＤＤ
９で時間データＴｄをメモリし、内蔵プリンタ１２で時
間データＴｄに応じた情報を印字する等の各種の動作制
御を行う。一方、Ｄ／Ａ変換器１５はこの時間データＴ
ｄをＰＬＬシミュレーション回路１６及びジッタ計算回
路１７相互の回路動作により得た時間差データｄｋ´´
を、Ｄ／Ａ変換して得たアナログ信号Ｔｄ´ｔを装置外
部へ出力する。
入力操作により、データバスＤ上の時間データＴｄをＣ
ＲＴ１１で表示する表示制御、外部メモリであるＦＤＤ
９で時間データＴｄをメモリし、内蔵プリンタ１２で時
間データＴｄに応じた情報を印字する等の各種の動作制
御を行う。一方、Ｄ／Ａ変換器１５はこの時間データＴ
ｄをＰＬＬシミュレーション回路１６及びジッタ計算回
路１７相互の回路動作により得た時間差データｄｋ´´
を、Ｄ／Ａ変換して得たアナログ信号Ｔｄ´ｔを装置外
部へ出力する。
【００４１】上記したＰＬＬシミュレーション回路１６
は、図２に示すように、上述したＰＬＬ回路Ａ（図５に
図示）と同等の一巡伝達特性となるようにシミュレーシ
ョン構成されたものであり、位相比較器１６ａ、積分器
Ｂ１６ｂ、サンプル回路１６ｃ、ローパスフィルタ（Ｌ
ＰＦ）１６ｄ、電圧制御型発振器（ＶＣＯ）１６ｅ、周
波数位相変換器１６ｆをソフトウェアで実現し、ＰＬＬ
シミュレーション回路１６を実現している。
は、図２に示すように、上述したＰＬＬ回路Ａ（図５に
図示）と同等の一巡伝達特性となるようにシミュレーシ
ョン構成されたものであり、位相比較器１６ａ、積分器
Ｂ１６ｂ、サンプル回路１６ｃ、ローパスフィルタ（Ｌ
ＰＦ）１６ｄ、電圧制御型発振器（ＶＣＯ）１６ｅ、周
波数位相変換器１６ｆをソフトウェアで実現し、ＰＬＬ
シミュレーション回路１６を実現している。
【００４２】本実施例においては、上記したローパスフ
ィルタ１６ｄの伝達特性は前記のように図５に示したＰ
ＬＬ回路Ａと等価とするために、 ｛Ｋ（１＋Ｔ2 ｓ）｝／（１＋Ｔ1 ｓ） ……………………………… （式２） 但し、Ｋ：パルス伝達関数 Ｋ＝０．０３１６
（＝−３０ｄＢ） Ｔ1 ：サンプリング周期 Ｔ1 ＝２．３６５２６×１０
-6（１／Ｔ1 ＝２πｆ1 ，ｆ1 ＝６０ｋＨｚ） Ｔ2 ：サンプリング周期 Ｔ2 ＝７．９５７７×１０-5
（１／Ｔ2 ＝２πｆ2 ，ｆ2 ＝２ｋＨｚ） をディジタルフィルタに変換したものとした。
ィルタ１６ｄの伝達特性は前記のように図５に示したＰ
ＬＬ回路Ａと等価とするために、 ｛Ｋ（１＋Ｔ2 ｓ）｝／（１＋Ｔ1 ｓ） ……………………………… （式２） 但し、Ｋ：パルス伝達関数 Ｋ＝０．０３１６
（＝−３０ｄＢ） Ｔ1 ：サンプリング周期 Ｔ1 ＝２．３６５２６×１０
-6（１／Ｔ1 ＝２πｆ1 ，ｆ1 ＝６０ｋＨｚ） Ｔ2 ：サンプリング周期 Ｔ2 ＝７．９５７７×１０-5
（１／Ｔ2 ＝２πｆ2 ，ｆ2 ＝２ｋＨｚ） をディジタルフィルタに変換したものとした。
【００４３】具体的には（式２）を、下記の双一次変換
によりディジタルフィルタに置き換えた。 双一次変換式 ｓ＝（２／Ｔ）・（Ｚ−１）／（Ｚ＋１） ……… （式３） 但し、Ｔ：サンプリング周期であり、ＰＬＬ回路Ａの応
答周波数の２０倍程度が適当であり、本実施例では３０
０ｋＨｚとした。 Ｚ：ディジタルフィルタの理論で常用されるＺ変換のＺ
である。
によりディジタルフィルタに置き換えた。 双一次変換式 ｓ＝（２／Ｔ）・（Ｚ−１）／（Ｚ＋１） ……… （式３） 但し、Ｔ：サンプリング周期であり、ＰＬＬ回路Ａの応
答周波数の２０倍程度が適当であり、本実施例では３０
０ｋＨｚとした。 Ｚ：ディジタルフィルタの理論で常用されるＺ変換のＺ
である。
【００４４】次に、ＰＬＬシミュレーション回路１６の
動作を図３に沿って説明する。ＰＬＬシミュレーション
の流れとしては、ディスク（ＣＤ）の仕様として規格化
されているチャンネルクロックｂの１周期と同じチャン
ネルクロックｂ´を初期値として入力し、ＰＬＬのシミ
ュレーションをスタートする。
動作を図３に沿って説明する。ＰＬＬシミュレーション
の流れとしては、ディスク（ＣＤ）の仕様として規格化
されているチャンネルクロックｂの１周期と同じチャン
ネルクロックｂ´を初期値として入力し、ＰＬＬのシミ
ュレーションをスタートする。
【００４５】前述のように、再生信号ａの反転時間間隔
は規格値から変動しており、チャンネルクロックｂ´の
周期は再生信号ａの反転時間間隔に対応して可変するよ
うにする。この結果、再生信号ａの反転時間間隔とチャ
ンネルクロックｂ´とのタイミングチャートは図３
（Ａ），（Ｂ）に示すものとなる。
は規格値から変動しており、チャンネルクロックｂ´の
周期は再生信号ａの反転時間間隔に対応して可変するよ
うにする。この結果、再生信号ａの反転時間間隔とチャ
ンネルクロックｂ´とのタイミングチャートは図３
（Ａ），（Ｂ）に示すものとなる。
【００４６】ここで、再生信号ａは反転時間間隔Ｌk ，
Ｌk+1 ，Ｌk+2 ，Ｌk+3 ，Ｌk+4 ，…を備えている。
Ｌk+1 ，Ｌk+2 ，Ｌk+3 ，Ｌk+4 ，…を備えている。
【００４７】上記した位相比較器１６ａは反転時間間隔
Ｌk ，Ｌk+1 ，Ｌk+2 ，Ｌk+3 ，Ｌk+4 ，…をもつ再生
信号ａとチャンネルクロックｂ´との位相差に応じた位
相差データ（＝時間差）ｄｋを積分器１６ｂへ出力す
る。積分器１６ｂはこの位相差データを積分して得た積
分データを、サンプル回路１６ｃに供給し、これはサン
プリング周期ごとにローパスフィルタ１６ｄへ出力す
る。
Ｌk ，Ｌk+1 ，Ｌk+2 ，Ｌk+3 ，Ｌk+4 ，…をもつ再生
信号ａとチャンネルクロックｂ´との位相差に応じた位
相差データ（＝時間差）ｄｋを積分器１６ｂへ出力す
る。積分器１６ｂはこの位相差データを積分して得た積
分データを、サンプル回路１６ｃに供給し、これはサン
プリング周期ごとにローパスフィルタ１６ｄへ出力す
る。
【００４８】ＶＣＯ１６ｅはこの位相差データをＬＰＦ
１６ｄにより平滑化して得た信号によりその発振周波数
を変化し、この結果変化した周波数データを周波数位相
変換器１６ｆへ出力する。周波数位相変換器１６ｆは周
波数を位相に変換するものであり、基本的には積分器で
ある。周波数位相変換器１６ｆの出力であるチャンネル
クロックｂ´の位相と再生信号ａとの位相差を位相比較
器１６ａで求めるようになっている。
１６ｄにより平滑化して得た信号によりその発振周波数
を変化し、この結果変化した周波数データを周波数位相
変換器１６ｆへ出力する。周波数位相変換器１６ｆは周
波数を位相に変換するものであり、基本的には積分器で
ある。周波数位相変換器１６ｆの出力であるチャンネル
クロックｂ´の位相と再生信号ａとの位相差を位相比較
器１６ａで求めるようになっている。
【００４９】ＰＬＬシミュレーション回路１６はチャン
ネルクロックｂ´の位相を変化制御する。前記のよう
に、積分器１６ｂの出力はサンプリング周期ごとにロー
パスフィルタ１６ｄへ出力されるので、チャンネルクロ
ックｂ´は当該サンプリング周期の次のデータエッジ
（反転位置の立上がりあるいは立ち下がり）から新しい
ものとした。これを全領域に動作させる。
ネルクロックｂ´の位相を変化制御する。前記のよう
に、積分器１６ｂの出力はサンプリング周期ごとにロー
パスフィルタ１６ｄへ出力されるので、チャンネルクロ
ックｂ´は当該サンプリング周期の次のデータエッジ
（反転位置の立上がりあるいは立ち下がり）から新しい
ものとした。これを全領域に動作させる。
【００５０】この結果、ＰＬＬシミュレーション回路１
６から出力する時間差データｄｋはデータバスＤを介し
てジッタ計算回路１７へ供給される。ジッタ計算回路１
７は反転位置とチャンネルクロックｂ´との時間差デー
タｄｋの標準偏差を計算し、「データ ｔｏ クロック
ジッタ」とする。そして、時間差データｄｋのヒストグ
ラムをＣＲＴ１１で表示する。
６から出力する時間差データｄｋはデータバスＤを介し
てジッタ計算回路１７へ供給される。ジッタ計算回路１
７は反転位置とチャンネルクロックｂ´との時間差デー
タｄｋの標準偏差を計算し、「データ ｔｏ クロック
ジッタ」とする。そして、時間差データｄｋのヒストグ
ラムをＣＲＴ１１で表示する。
【００５１】従って、上述した評価装置２０はＰＬＬ回
路Ａ（ハードウェア）を実際に作る時間が不要でありか
つ、ＰＬＬ回路の高周波クロックによって発生するノイ
ズの問題に悩まされずに正確かつ簡単に「データ ｔｏ
クロックジッタ」を測定できる。
路Ａ（ハードウェア）を実際に作る時間が不要でありか
つ、ＰＬＬ回路の高周波クロックによって発生するノイ
ズの問題に悩まされずに正確かつ簡単に「データ ｔｏ
クロックジッタ」を測定できる。
【００５２】
【発明の効果】以上説明したように、本発明は、所定の
クロック周期に同期した反転時間間隔を用いて情報を格
納した情報媒体を再生して得た再生信号と、この再生信
号から前記情報を読み取るための読取クロックとの時間
軸変動を評価するに際し、再生信号中の反転時間間隔を
連続的に測定して得た反転時間間隔データを出力する測
定手段と、この反転時間間隔データに基づいてソフトウ
ェアにより読取クロックを生成出力するクロック生成手
段と、反転時間間隔データとこのクロック生成手段から
出力する読取クロックとの時間軸変動に応じた時間軸変
動データを求める変動データ測定手段とを備えたもので
あるため、ＰＬＬ回路を実際に作る時間が不要でありか
つ、ＰＬＬ回路の高周波クロックによって発生するノイ
ズの問題がない状態で正確かつ簡単に、「データ ｔｏ
クロックジッタ」を測定でき、この結果、例えば、デ
ィスクプレーヤの再生特性の良否、ディスク製造上の良
否を正確に判定するデータを提供することができるとい
う効果がある。
クロック周期に同期した反転時間間隔を用いて情報を格
納した情報媒体を再生して得た再生信号と、この再生信
号から前記情報を読み取るための読取クロックとの時間
軸変動を評価するに際し、再生信号中の反転時間間隔を
連続的に測定して得た反転時間間隔データを出力する測
定手段と、この反転時間間隔データに基づいてソフトウ
ェアにより読取クロックを生成出力するクロック生成手
段と、反転時間間隔データとこのクロック生成手段から
出力する読取クロックとの時間軸変動に応じた時間軸変
動データを求める変動データ測定手段とを備えたもので
あるため、ＰＬＬ回路を実際に作る時間が不要でありか
つ、ＰＬＬ回路の高周波クロックによって発生するノイ
ズの問題がない状態で正確かつ簡単に、「データ ｔｏ
クロックジッタ」を測定でき、この結果、例えば、デ
ィスクプレーヤの再生特性の良否、ディスク製造上の良
否を正確に判定するデータを提供することができるとい
う効果がある。
【図１】本発明の評価装置の一実施例構成図である。
【図２】ＰＬＬシミュレーション回路の構成図である。
【図３】ＰＬＬシミュレーション回路のＰＬＬ動作のタ
イミングチャートである。
イミングチャートである。
【図４】再生信号の反転間隔とチャンネルクロックとの
関係を示す図である。
関係を示す図である。
【図５】ＰＬＬ回路の構成図である。
【図６】従来の評価装置の構成図である。
【図７】時間−電圧変換による高分解能時間測定原理を
説明するための図である。
説明するための図である。
【図８】再生信号ａとチャンネルクロックｂとの位相差
変動測定の測定場所を示す図である。
変動測定の測定場所を示す図である。
７ 測定制御回路（測定手段） １６ ＰＬＬシミュレーション回路（クロック生成手
段） １７ ジッタ計算回路（変動データ測定手段） ２０ 評価装置 ａ 再生信号 ｂ，ｂ´ チャンネルクロック（読取クロック） Ｔｄ 時間データ（反転時間間隔データ）
段） １７ ジッタ計算回路（変動データ測定手段） ２０ 評価装置 ａ 再生信号 ｂ，ｂ´ チャンネルクロック（読取クロック） Ｔｄ 時間データ（反転時間間隔データ）
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｇ１１Ｂ 7/00 9464−5Ｄ Ｇ１１Ｂ 7/00 Ｒ
Claims (1)
- 【請求項１】所定のクロック周期に同期した反転時間間
隔を用いて情報を格納した情報媒体を再生して得た再生
信号と、この再生信号から前記情報を読み取るための読
取クロックとの時間軸変動を評価する評価装置であっ
て、 前記再生信号中の前記反転時間間隔を連続的に測定して
得た反転時間間隔データを出力する測定手段と、 この反転時間間隔データに基づいて前記読取クロックを
生成出力するクロック生成手段と、 前記反転時間間隔データとこのクロック生成手段から出
力する読取クロックとの相対的時間軸変動に応じた時間
軸変動データを求める変動データ測定手段とを備えたこ
とを特徴とする評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3560896A JPH09213018A (ja) | 1996-01-30 | 1996-01-30 | 評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3560896A JPH09213018A (ja) | 1996-01-30 | 1996-01-30 | 評価装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213018A true JPH09213018A (ja) | 1997-08-15 |
Family
ID=12446558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3560896A Pending JPH09213018A (ja) | 1996-01-30 | 1996-01-30 | 評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213018A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100559753B1 (ko) * | 1996-08-21 | 2006-07-03 | 소니 가부시끼 가이샤 | 디스크드라이브의포커스바이어스조정이나스큐조정에사용되는평가신호생성장치및방법 |
| WO2014199467A1 (ja) * | 2013-06-12 | 2014-12-18 | パイオニア株式会社 | 記録媒体 |
-
1996
- 1996-01-30 JP JP3560896A patent/JPH09213018A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100559753B1 (ko) * | 1996-08-21 | 2006-07-03 | 소니 가부시끼 가이샤 | 디스크드라이브의포커스바이어스조정이나스큐조정에사용되는평가신호생성장치및방법 |
| WO2014199467A1 (ja) * | 2013-06-12 | 2014-12-18 | パイオニア株式会社 | 記録媒体 |
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