JP2001044250A - 半導体基板およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 主面上に半導体装置とともに形成される特性
測定素子（ＰＣＭ）の、半導体装置との境界領域を構成
する積層膜の端部の段差部を緩やかにした半導体基板を
提供する。 【解決手段】 半導体基板１の上に形成されたＰＣＭ２
３ｂを囲んで形成される境界領域２８が積層膜で構成さ
れており、この境界領域２８の少なくとも一つの辺にお
いて積層膜を構成する少なくとも一つの層の端部が他の
層の端部とは異なる位置に形成する。このような構成と
することで、境界領域２８の端部における段差が緩やか
になり、めっき法によって突起電極１１を電極端子に形
成する際に、一方のめっき電極として使用する導電体膜
１０が段差部分で段切れすることがなくなる。このた
め、ＰＣＭ２３ｂの電極端子にも安定して突起電極１１
を形成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置と同時
に半導体基板上に形成される特性測定素子（以下ＰＣＭ
という）の電極端子へ電気めっき法により安定して突起
電極を形成することが可能な構造の半導体基板およびそ
の製造方法に関するものである。

【０００２】

【従来の技術】近年、電極端子数の増加、パッケージの
小型化・薄型化に対応するために半導体装置の電極端子
に突起電極を形成し、外部リードと一括接続する方法が
多く採用されている。また製造工程が複雑になるにつれ
て、製造工程をモニターするためのＰＣＭも複雑にな
り、突起電極形成工程も含めてＰＣＭの形成が重要にな
ってきている。

【０００３】図６は一般的なパターンが形成されたシリ
コン基板を説明する図である。半導体装置の製造におい
ては、一般的に図６に示すようにシリコン基板２１の上
に複数個の半導体装置２２（以下メインチップという）
が形成される。また、シリコン基板２１の一部、通常は
２〜３箇所に、製造工程をモニタリングするためのＰＣ
Ｍ２３ｂがＰＣＭ配置領域２３に配置される。２３ａは
２２と同じメインチップである。

【０００４】縮小投影露光装置を使用して半導体装置の
製造を行う場合においてシリコン基板２１の上に半導体
装置２２およびＰＣＭ２３ｂを配置するためには、１個
のメインチップ２３ａのパターンと１個のＰＣＭ２３ｂ
のパターンとを同一ガラス基板上に設けたレチクルが使
用される。

【０００５】図７（ａ）は一般に使用されるレチクルを
説明する図、図７（ｂ）は図６に示したシリコン基板２
１のＰＣＭ配置領域２３の近傍を示した図である。これ
らの図において、２４はレチクル、２５は１個のメイン
チップパターン、２６はＰＣＭパターン、２７〜３１は
メインチップパターン２５とＰＣＭパターン２６との境
界領域である。Ａ１〜Ａ３、Ｂ１〜Ｂ３、Ｃ１、Ｃ３、
Ｄ１〜Ｄ３はメインチップが形成された領域、すなわち
図７（ａ）におけるメインチップパターン２５で形成さ
れた領域である。なお２３ａは同じくメインチップパタ
ーン２５で形成されたメインチップ、２３ｂはＰＣＭパ
ターン２６で形成されたＰＣＭである。すなわち、Ｂ２
およびＣ２の領域がレチクル２４で一括形成される領域
である。

【０００６】Ｂ２およびＣ２を除く領域でメインチップ
２３ａのパターンを形成する際には、図７（ａ）に示す
レチクル２４を用い紙面上でレチクル２４の下方から境
界領域２８の上までを縮小投影露光装置の遮光板を用い
て遮光した状態で露光を行いパターニングする。またＰ
ＣＭ２３ｂのパターンを形成する際は紙面上でレチクル
２４の上方から境界領域２８の上までを遮光板で遮光し
た状態で露光を行ないパターニングする。しかし実際に
は図７（ｂ）に示すＢ２およびＣ２の領域は通常一括露
光される、すなわちこの領域を露光するときのみレチク
ル２４を全く覆わずにメインチップパターン２５の直下
のＰＣＭパターン２６を含めて同時に露光しパターニン
グをする。すなわちＢ２とＣ２は同時露光を行い、その
他の領域ではＰＣＭパターン２６を遮光して、メインチ
ップパターン２５を露光することになる。

【０００７】なおレチクル２４上のメインチップパター
ン２５とＰＣＭパターン２６との境界領域２８は、上記
の手順によるパターニング時に遮光板の動作ばらつきお
よび遮光板の端からの回折光によって遮光板で覆うべき
領域のパターン部分に露光光が漏れ、意図しないパター
ンが転写されることを防止するため設けられており、す
べての工程のレチクル上で露光光の漏れる可能性のある
幅以上の一定の幅を持った同一形状の遮光パターンとな
っている。

【０００８】このような構成のレチクル２４を用いて半
導体装置製造の工程を進めていくと、シリコン基板２１
の上に形成される境界領域２８は、図８に示すように、
すべての工程において同一形状、同一寸法のパターンが
形成されることになる。

【０００９】図８は従来の半導体基板の要部断面図であ
り、図７（ｂ）におけるａ−ｂ線で切断した断面を示し
ている。図８において、３１はシリコン基板、３２は分
離絶縁膜領域、３３はゲート絶縁膜、３４はゲート電
極、３５は層間絶縁膜、３６は電極配線、３７は保護
膜、３８は保護膜３７に形成された開口である。また２
３ａはメインチップ、２３ｂはＰＣＭ、２８はメインチ
ップ２３ａとＰＣＭ２３ｂとの間の境界領域である。な
お、境界領域２８にはトランジスタが構成されていない
ので３３は厳密な意味でのゲート絶縁膜ではないが、メ
インチップ２３ａにゲート絶縁膜を形成する際に同時に
形成した膜であることからゲート絶縁膜と呼んでいる。
同様に、境界領域２８においてゲート電極３４，層間絶
縁膜３５、電極配線３６で示した膜はいずれも同時に形
成されるメインチップ２３ａにおけるのと同じ名前で呼
んでいる。

【００１０】図８に示すように、境界領域２８では同一
幅でパターン端の位置が同一のゲート電極３４、層間絶
縁膜３５、電極配線３６、保護膜３７が積層されて急峻
な段差が形成されている。

【００１１】次に一般的な突起電極形成方法について、
図９（ａ）〜（ｄ）を参照しながら説明する。なお図９
（ａ）において、４２は図８に示すように開口３８を有
する保護膜３７までが形成されたシリコン基板（以下加
工されたシリコン基板という）であるが、簡単のため細
部を省略して示した。まず図９（ａ）に示すように、加
工されたシリコン基板４２の全面にめっき電極用の導電
体膜４３をスパッタリング法などを用いて形成する。通
常、導電体膜４３は、電極配線（図示せず）がアルミニ
ウム合金であるため、密着層、バリア層などを順次積層
して形成したものとする。

【００１２】次に全面にホトレジスト膜４４を形成した
後、図９（ｂ）に示すように、突起電極を形成する個所
に開口４５を設ける。次に加工されたシリコン基板４２
をめっき液に浸漬し、導電体膜４３を一方の電極として
金めっきを行うことにより、図９（ｃ）に示すように開
口４５に突起電極４６が形成される。

【００１３】次にホトレジスト膜４４を除去し、さらに
突起電極４６の下部以外の導電体膜４３を除去して図９
（ｄ）に示すように突起電極形成工程は完了する。

【００１４】

【発明が解決しようとする課題】一般に半導体装置が形
成された半導体基板については、それぞれの半導体装置
の電気的検査を行うとともに、半導体基板に形成された
ＰＣＭを測定することによって半導体製造工程における
特性の変動を把握し、両者の結果をもとにして性能およ
び品質を確認している。

【００１５】また電極端子上に突起電極を形成する場合
には、突起電極形成前に電極端子にプローブ針を突き立
てることによってアルミニウム合金などで形成されてい
る電極端子に傷がつき正常の突起電極が形成されない場
合があることから、突起電極形成後に半導体装置の電気
的検査およびＰＣＭ測定を行っている。

【００１６】しかしながら、上記の従来の構成では図８
に示すＰＣＭ２３ｂの電極端子上の開口３８に突起電極
が形成されない場合がしばしば発生した。またある場合
には、突起電極形成工程の後ＰＣＭ２３ｂの電極端子上
の開口３８において電極配線３６が消失している例が見
受けられた。

【００１７】本発明は上記の従来の課題を解決するもの
で、ＰＣＭの電極端子にも容易に突起電極を形成するこ
とのできる半導体基板およびその製造方法を提供するこ
とを目的とする。

【００１８】

【課題を解決するための手段】上記従来の課題を解析し
た結果、ＰＣＭ電極端子上の開口に突起電極が形成され
ない原因および開口部分において電極配線が消失する原
因を明確にすることができた。その理由は図８に示す従
来の構造では境界領域２８の部分で段差が急峻であるた
め図９（ａ）に示すめっき電極用の導電体膜形成工程に
おいて段差部分で導電体膜４３の段切れが生じたためそ
の部分で電流が遮断され突起電極が形成されなかったこ
とによる。このような場合、突起電極をマスクにして突
起電極の下部以外の領域の導電体膜をエッチング除去す
る際に開口部分の導電体膜とその下部の導体配線がエッ
チング除去されることになり、プローブ針を用いた検査
ができなくなる。

【００１９】本発明は上記解析した結果に基づいてなさ
れたものであり、半導体基板の一部に形成されたＰＣＭ
と隣接するメインチップとの間の境界領域を構成する保
護膜、層間絶縁膜および電極配線等からなる積層膜にお
いて少なくとも一つの膜の端部の位置が他の膜の端部の
位置とは異なるようにしたものである。このような構成
により、境界領域の段差が緩和され、以降の工程におい
て境界領域を覆って形成される膜がその部分で切れた
り、クラックが入ったりすることがなくなる。

【００２０】また本発明の他の半導体基板は、境界領域
の段差を緩和した構成のメインチップおよびＰＣＭの電
極端子に突起電極を設けたものである。

【００２１】このように境界領域の段差を緩和した構成
とすることにより電気めっき時の一方の電極として使用
する導電体膜が境界領域の段差部で切れることがないた
め、その部分でめっき電流が遮断されることがなくＰＣ
Ｍの電極端子にも安定して形状の整った突起電極が形成
され、突起電極形成工程後にもＰＣＭ測定ができる。

【００２２】

【発明の実施の形態】請求項１に記載の発明は、多数個
の半導体装置が形成されている半導体基板の一部に１個
以上の特性測定素子が形成されており、特性測定素子の
周囲を囲んで絶縁膜、導電体膜からなる積層膜が選択的
に形成されており、かつ積層膜の少なくとも１辺におい
て少なくとも一つの膜の端部が他の膜の端部とは異なる
位置にある構成を有している。このように構成すること
により、以降の工程において半導体基板の全面に膜を形
成する際に特性測定素子を囲む境界領域での膜の段切れ
を防止することができる。

【００２３】請求項２に記載の発明は、請求項１に記載
の発明において、半導体装置および特性測定素子におい
てそれぞれの電極端子に突起電極が形成されている構成
を有している。この構成により、特性測定素子の電極端
子にも安定して形状の整った突起電極が形成されるた
め、突起電極形成後にＰＣＭについて特性測定ができ
る。

【００２４】請求項３に記載の発明は、半導体基板の上
に多数個の半導体装置および１個以上の特性測定素子を
形成する際に特性測定素子を囲む絶縁膜、導電体膜から
なる積層膜のうち少なくとも一つの膜の少なくとも１辺
の端部を他の膜の端部とは異なる位置に形成する工程
と、半導体装置および特性測定素子の電極端子上に開口
を有する保護膜を半導体基板の上に形成する工程と、半
導体基板の全面に少なくとも１層の導電体膜を形成する
工程と、全面に感光性樹脂を塗布した後露光し現像して
電極端子上で導電体膜に達する開口を有する感光性樹脂
パターンを形成する工程と、導電体膜を一方の電極とし
て電気めっきを施して開口に突起電極を形成する工程
と、感光性樹脂パターンを除去する工程と、突起電極の
下部以外の領域の導電体膜を除去する工程とを有するも
のである。このような構成により、特性測定素子の電極
端子にも安定して形状の整った突起電極を形成できる。

【００２５】以下本発明の実施の形態について、図１か
ら図４を用いて説明する。

【００２６】（実施の形態１）図１は本発明の実施の形
態１における半導体基板を説明するための要部断面図で
あり、図７（ｂ）のａ−ｂ線で切断した断面図すなわち
図８に対比した部分を示している。

【００２７】図１において、１は半導体基板、２は分離
絶縁膜、３はゲート絶縁膜、４はゲート電極、５は層間
絶縁膜、６は電極配線、７は保護膜、８は保護膜７に形
成された開口、９は開口８を有する保護膜７まで形成さ
れたシリコン基板（加工されたシリコン基板）である。
また２３ａはメインチップ、２３ｂはＰＣＭ、２８は境
界領域であり、図７に示す従来の半導体基板の要部断面
図に対比させて示している。

【００２８】なお境界領域２８にはトランジスタが構成
されていないので３は厳密な意味でのゲート絶縁膜では
ないが、メインチップ２３ａにゲート絶縁膜を形成する
際に同時に形成した膜であることからゲート絶縁膜と呼
んでいる。同様に、ゲート電極４、層間絶縁膜５、電極
配線６もこれらの膜が同時に形成される工程の名前で呼
んでいる。

【００２９】図１に示すように実施の形態１では、ゲー
ト電極４の上に形成した層間絶縁膜５のパターンエッジ
がゲート電極４のパターンエッジより外にあるため境界
領域の積層膜の段差が緩やかになり、以降の工程で膜形
成する際にその部分での段切れがなくなる。

【００３０】なお図１ではＰＣＭ２３ｂを囲む境界領域
２８の一辺において積層膜を構成する一つの膜の端部が
他の膜の端部と異なる位置にある場合を示したが、２辺
以上で同様の構成とすることによりさらに大なる効果が
得られる。

【００３１】（実施の形態２）図２は本発明の実施の形
態２における半導体基板を説明するための要部断面図で
ある。図２において、図１と同一個所には同一符号を付
して詳細説明を省略する。なお図２において、１０は密
着層、バリア層などからなる導電体膜、１１は突起電極
である。図２の要部断面図に示すように境界領域２８で
積層膜の段差が緩やかになっているため導電体膜１０が
連続膜となるので突起電極形成工程において電流が遮断
されることがなく、ＰＣＭ２３ｂの電極端子にも安定し
て突起電極１１を形成することができる。

【００３２】なおＰＣＭ領域１１を囲む領域２８の少な
くとも一辺において積層膜を構成する一つの膜の端部が
他の膜の端部とは異なる位置にあればよいが、２辺以上
で同様の構成とすることによりさらに積層膜の段差を緩
やかにすることができる。

【００３３】なお図１に示した実施の形態１、図２に示
した実施の形態２においては境界領域２８の形状をゲー
ト電極４の上にゲート電極４より幅の広い層間絶縁膜５
を形成した例について説明したが、境界領域２８に形成
される積層膜の少なくとも１辺において少なくとも一つ
の膜の端部が他の膜の端部とは異なっていればよい。こ
のような例を図３（ａ）、（ｂ）に示した。なお簡単の
ために、境界領域２８以外の領域を省略し、加工された
シリコン基板９として示した。

【００３４】すなわち、図３（ａ）では、ゲート電極
４、層間絶縁膜５、電極配線６のパターンを下から順に
その幅を狭くすることにより段差部を緩やかにしてい
る。また図３（ｂ）では、ゲート電極４と層間絶縁膜５
のパターン幅は同じでありながら端部の位置をずらせる
ことにより段差部を緩やかにしている。

【００３５】また図１に示した実施の形態１および図２
に示した実施の形態２において、ゲート電極４のエッジ
に対して層間絶縁膜５の端部を０．５μｍ広く形成し、
電極配線６をゲート電極４のエッジに対して０．５μｍ
狭く形成することにより、実用的に問題のない程度に緩
やかな段差とすることができた。

【００３６】（実施の形態３）図４（ａ）〜（ｃ）は実
施の形態３における半導体基板の製造方法の前半工程を
説明する工程断面図、図５（ａ）〜（ｃ）は実施の形態
３における半導体基板の製造方法の後半工程を説明する
工程断面図である。なおこれらの図は図１および図２と
同じ個所を示しており、図１または図２と同一個所には
同一符号を付して詳細説明を省略した。

【００３７】まず図４（ａ）に示すように、シリコン基
板１に分離絶縁膜２を形成し、所定の個所にゲート絶縁
膜３およびゲート電極４を形成する。なお境界領域２８
においては図４（ｂ）に示すように、ゲート電極４の上
にはゲート電極４の幅より０．５μｍ広い幅の層間絶縁
膜５を形成する。これは図７（ａ）に示すレチクルで境
界領域２８としてゲート電極４を形成するレチクルと層
間絶縁膜５を形成するレチクルとでその幅を変えておく
ことにより容易に実現できる。次に電極配線６を形成す
る際に、境界領域２８では電極配線６の幅を層間絶縁膜
５の幅より狭く形成する。次に全面にシリコン窒化酸化
膜等の保護膜７を形成した後、図４（ｃ）に示すように
電極端子の上に開口８を形成する。

【００３８】次に図５（ａ）に示すように、全面に導電
体膜１０をスパッタリング法などを用いて形成した後、
突起電極を形成する個所に開口１３を有するレジストパ
ターン１２を形成する。なお、導電体膜１０は１層で示
しているが、実際は電極配線６との密着層、その上のバ
ッファ層などからなる積層膜で構成される。

【００３９】次に導電体膜１０を一方の電極としてめっ
きを行い、図５（ｂ）に示すように、突起電極１１を形
成する。次にレジストパターン１２を除去し、さらに突
起電極１１の下部以外の領域の導電体膜１０を除去して
図５（ｃ）に示す突起電極１１が形成されたシリコン基
板１が得られる。

【００４０】なお実施の形態１から実施の形態３におい
ては境界領域２８で積層膜がゲート電極４、層間絶縁膜
５、電極配線６からなる例について説明したが、本願発
明は上記の実施の形態に限定されるものではなく、境界
領域２８が上記以外の複数の膜からなる積層で形成され
ている場合においても少なくとも一つの膜の端部を他の
膜の端部と異なる位置に形成することにより同様の効果
が得られることは明白である。また積層膜のすべての膜
の端部を下から順に狭くすることにより、一層の効果が
得られる。

【００４１】

【発明の効果】以上説明したように、本発明の半導体基
板はメインチップとＰＣＭとの境界領域を形成するゲー
ト電極、層間絶縁膜、電極配線等の積層膜において少な
くとも１つの膜の端部を他の膜の端部と異なる位置に設
けたものであり、境界領域の端部の急峻な段差を解消し
たものである。

【００４２】さらには、本発明の半導体基板は境界領域
の段差部が緩やかであり、突起電極形成工程において電
極として用いる導電体膜が段差部で段切れすることがな
いため、ＰＣＭの電極端子にも安定して形状の整った突
起電極を形成することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における半導体基板の要
部断面図

【図２】本発明の実施の形態２における半導体基板の要
部断面図

【図３】（ａ）、（ｂ）は本発明の実施の形態１および
実施の形態２における半導体基板の他の例の要部断面図

【図４】（ａ）〜（ｃ）は、本発明の実施の形態３にお
ける半導体基板の製造方法の前半工程を説明する工程断
面図

【図５】（ａ）〜（ｃ）は、本発明の実施の形態３にお
ける半導体基板の製造方法の後半工程を説明する工程断
面図

【図６】一般的なパターンが形成されたシリコン基板を
説明する図

【図７】（ａ）は一般的なレチクルを説明する図 （ｂ）は一般的なレチクルを用いてパターン形成する方
法を説明する図

【図８】従来の半導体基板の要部断面図

【図９】（ａ）〜（ｄ）は、突起電極形成方法を説明す
る工程断面図

【符号の説明】

１ 半導体基板（シリコン基板） ２ 分離絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 層間絶縁膜 ６ 電極配線 ７ 保護膜 ８ 開口 ９ 加工されたシリコン基板 ２３ａ メインチップ ２３ｂ ＰＣＭ ２８ 境界領域

Claims (3)

【特許請求の範囲】
1. 【請求項１】 多数個の半導体装置が形成されている半
   導体基板の一部に１個以上の特性測定素子が形成されて
   おり、前記特性測定素子の周囲を囲んで絶縁膜、導電体
   膜からなる積層膜が選択的に形成されており、かつ前記
   積層膜の少なくとも１辺において少なくとも一つの膜の
   端部が他の膜の端部とは異なる位置にあることを特徴と
   する半導体基板。
2. 【請求項２】 半導体装置および特性測定素子において
   それぞれの電極端子に突起電極が形成されていることを
   特徴とする請求項１に記載の半導体基板。
3. 【請求項３】 半導体基板の上に多数個の半導体装置お
   よび１個以上の特性測定素子を形成する際に特性測定素
   子を囲む絶縁膜、導電体膜からなる積層膜のうち少なく
   とも一つの膜の少なくとも１辺の端部を他の膜の端部と
   は異なる位置に形成する工程と、前記半導体装置および
   前記特性測定素子の電極端子上に開口を有する保護膜を
   半導体基板上に形成する工程と、前記半導体基板の全面
   に少なくとも１層の導電体膜を形成する工程と、全面に
   感光性樹脂を塗布した後露光し現像して前記電極端子上
   で前記導電体膜に達する開口を有する感光性樹脂パター
   ンを形成する工程と、前記導電体膜を一方の電極として
   電気めっきを施して前記開口に突起電極を形成する工程
   と、前記感光性樹脂パターンを除去する工程と、前記突
   起電極の下部以外の領域の前記導電体膜を除去する工程
   とを有する半導体基板の製造方法。