JP2020013838A - 半導体素子搭載用基板の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 92
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 63
- 238000007747 plating Methods 0.000 claims abstract description 321
- 239000002184 metal Substances 0.000 claims abstract description 133
- 229910052751 metal Inorganic materials 0.000 claims abstract description 133
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 65
- 230000008961 swelling Effects 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 68
- 238000000034 method Methods 0.000 claims description 29
- 238000010030 laminating Methods 0.000 claims description 4
- 239000007788 liquid Substances 0.000 abstract description 7
- 239000011347 resin Substances 0.000 description 13
- 229920005989 resin Polymers 0.000 description 13
- 238000007789 sealing Methods 0.000 description 13
- 230000000052 comparative effect Effects 0.000 description 12
- 230000007547 defect Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 6
- 238000007654 immersion Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 238000005238 degreasing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 230000002522 swelling effect Effects 0.000 description 1
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Abstract
Description
例えば、金属板にめっき層により形成された、半導体素子搭載用のパッド部や半導体素子の電極と接続される内部接続用端子や外部機器と接続するための外部接続用端子となる端子部を有する、半導体素子搭載用基板に半導体素子を搭載し、ワイヤボンディング又はフリップチップ接続した後に樹脂封止を行い、樹脂封止後に金属板を除去して封止樹脂の裏面にめっき層からなるパッド部や外部接続用端子が露出した薄型の半導体パッケージが製造されてきている。
このタイプの半導体パッケージによれば、パッド部や端子部が金属板よりも薄肉のめっき層で形成され、しかも、金属板が除去されているため、半導体パッケージの厚みをより一層薄くすることができる。
また、めっき用レジストマスクを金属板から剥離する時間を長くすれば、比較的容易にめっき用レジストマスクの「レジスト剥離残」の発生を極力解消できるが、半導体素子搭載用基板の生産性の大幅な低下を招いてしまう。
本発明の半導体素子搭載用基板の製造方法は、金属板にレジスト層を形成する工程と、レジスト層に対して露光・現像を行い所定形状のめっき層を金属板形成するための開口部を備えためっき用レジストマスクを形成する工程と、めっき用レジストマスクの開口部から露出した金属板に所定形状のめっき層を形成する工程と、めっき用レジストマスクを剥離液により膨潤させて、金属板から剥離、除去する工程を有する半導体素子搭載用基板の製造方法であって、めっき用レジストマスクを形成する工程において、レジスト層における開口部の形成対象領域を囲む所定領域に、金属板の面を覆う底面と、底面と接する側壁とを有してなる凹部を形成する。
また、凹部の底面は、凹部の側壁を有する部位に比べて、レジスト層が薄いため、剥離液に膨潤して剥離する速度が速い。そして、凹部の底面の直下の金属板を露出させ易い。凹部の底面の直下の金属板が露出すると、開口部と凹部とに挟まれた部位における膨潤した凹部の側壁に位置するめっき用レジストマスクは、一層凹部の底面方向に、倒れ込み易くなり、めっき層と接するめっき用レジストマスクの開口部の側壁とめっき層との間の隙間がより一層大きくなる。そして、この隙間に剥離液が侵入することで、めっき層と接する部位近傍のめっき用レジストマスクの膨潤がより一層促進されて、めっき層から剥離、除去され易くなる。
このため、本発明によれば、めっき層で形成される端子間の間隔や、めっき層で形成される、端子に接続される配線の引き回し形状や、端子部をなすめっき層の形状や、めっき用レジストマスクの厚さや、端子部をなすめっき層の側面の形状の如何にかかわらず、めっき用レジストマスクを金属板から剥離する時間を短い時間に抑えて生産性を確保しながら、めっき用レジストマスクの「レジスト剥離残」の発生を防止可能な半導体素子搭載用基板の製造方法が得られる。
このようにすれば、開口部と凹部とに挟まれた部位における凹部の側壁に位置するめっき用レジストマスクが底面方向に倒れ込むように膨潤して、めっき層と接するめっき用レジストマスクの開口部の側壁がめっき層から離れる方向に引っ張られたときに、めっき層との境界に隙間ができ易くなり、この隙間に剥離液が侵入することで、めっき層と接する部位近傍のめっき用レジストマスクの膨潤がより一層促進されて、めっき層から剥離、除去され易くなる。
図1は本発明の一実施形態にかかる半導体素子搭載用基板の製造方法において形成されためっき用レジストマスクを概略的に示す説明図で、(a)はその一例を示す平面図、(b)は(a)のA−A断面図、(c)は他の例を示す断面図、(d)は更に他の例を示す断面図である。図2は本発明の一実施形態にかかる半導体素子搭載用基板の製造工程の一例を示す説明図である。図3は本発明の一実施形態にかかる半導体素子搭載用基板の製造方法におけるめっき用レジストマスク形成工程を経て形成しためっき用レジストマスクの開口部から露出した金属板にめっき層を形成後、めっき用レジストマスクを剥離液により膨潤させて、金属板から剥離、除去するときのめっき用レジストマスクの状態を示す説明図である。図4は本発明の一実施形態にかかる半導体素子搭載用基板の製造工程の他の例を示す説明図である。図5は本発明の一実施形態にかかる半導体素子搭載用基板の製造工程のさらに他の例を示す説明図である。
図1(a)、図1(b)に示すように、めっき用レジストマスクを形成する工程により形成されためっき用レジストマスク11は、開口部12と凹部13を有している。なお、図1中、14は開口部12と凹部13とに挟まれた部位である。
開口部12は、金属板10を露出させている。
凹部13は、底面13aと側壁13bを有している。底面13aは、金属板10を覆っている。側壁13bは底面13aと接している。
また、凹部13は、開口部12と凹部13とに挟まれた部位14におけるレジスト層R1の厚さh2が、開口部12から露出した金属板10に形成するめっき層の厚さの設計値h1を上回り、且つ、凹部13の底面13a位置におけるレジスト層R1の厚さh3が、めっき層の厚さの設計値h1を下回るように形成されている。
また、本実施形態の半導体素子搭載用基板の製造方法において形成されためっき用レジストマスク11は、開口部12と凹部13とに挟まれた部位14の幅が0.02mm以上、凹部13の底面13a位置におけるレジスト層R1の厚さh3が0.005mm以上となるように形成されている。
レジストマスク11における開口部12と凹部13とに挟まれた部位14の幅を0.02mm以上にすると、形成するめっき層の形状を損なったり、当該部位14の下面へのめっきの滲み出しを生じたりすることのないようにするために必要な、当該部位14におけるレジストマスク15としての強度を保つことができる。
また、凹部13の底面13a位置におけるレジスト層R1の厚さh3を0.005mm以上にすると、めっきの密着性を保持するために、めっき層を形成する前処理として一般的に行われている、基材の露出面に対する脱脂洗浄等の表面処理を行う過程での、底面13a位置におけるレジスト層R1が膨潤作用を起こさないようにすることができる。
まず、金属板10として導電性基板を準備する(図2(a)参照)。
次に、金属板10の両面にレジスト層R1を形成する(図2(b)参照)。
次に、金属板10の一方の側の面に形成されたレジスト層R1における開口部(図2(d)に示す開口部12)の形成対象領域と、凹部(図2(d)に示す凹部13)の形成対象領域と、開口部及び凹部の形成対象外の領域と、の夫々に対応して透過光量の異なる露光マスクを用いてレジスト層R1を露光し、レジスト層R1における開口部の形成対象領域と、凹部の形成対象領域と、開口部及び凹部の形成対象外の領域と、の夫々を異なる露光状態にする(図2(c)参照)。具体的には、図2の例では、レジスト層R1における開口部の形成対象領域は未露光状態、凹部の形成対象領域は半露光状態、開口部及び凹部の形成対象外の領域は、完全露光状態となるようにしている。また、金属板10の他方の側の面に形成されたレジスト層R1の全領域が完全露光状態となるように露光する。
次に、レジスト層R1を現像して、未露光状態の部位のレジスト層R1を除去し、半露光状態の部位のレジスト層R1を凹部の底面として所定量の厚さが残るように除去するとともに、完全露光状態の部位のレジスト層R1が全て残るようにする(図2(d)参照)。これにより、金属板10の一方の側の面に開口部12と凹部13が形成される。
次に、金属板10の一方の側の面に形成された半露光状態の凹部13の底面位置におけるレジスト層R1を露光し、完全露光状態となるようにする(図2(e)参照)。これにより、金属板10の一方の側の面に開口部12と凹部13とを有するめっき用レジストマスク11、金属板10の他方の側の面に全面を覆うめっき用レジストマスク11の形成が完了する。
次に、めっき処理を行い、めっき用レジストマスク11の開口部12から露出する金属板10の面に、めっき層15を形成する(図2(f)参照)。
次に、剥離液を用いてめっき用レジストマスク11を剥離する(図2(g)、図2(h)参照)。
開口部12と凹部13が形成されためっき用レジストマスク11(図3(a)参照)の開口部から露出した金属板10にめっき層15を形成(図3(b)参照)後、めっき用レジストマスク11を剥離液に浸す。
このとき、凹部13の側壁13b及び底面13aに位置するめっき用レジストマスク11は、他の部材(めっき層15や金属板10等)と接していないため、凹部13により形成された空間方向に膨潤し易くなる(図3(c)参照)。そして、開口部12と凹部13とに挟まれた部位14における凹部13の側壁14に位置するめっき用レジストマスク11は、底面13a方向に倒れ込むように膨潤する。すると、めっき層15と接するめっき用レジストマスク11の開口部12の側壁12aは、めっき層15から離れる方向に引っ張られる。これにより、めっき層15と接するめっき用レジストマスク11の開口部12の側壁12aとめっき層15との境界に隙間ができる(図3(d)参照)。そして、この隙間に剥離液が侵入することで、めっき層15と接する部位近傍のめっき用レジストマスクの膨潤が促進されて、めっき層15から剥離、除去され易くなる。
また、凹部13の底面13aは、凹部13の側壁13bを有する部位に比べて、レジスト層が薄いため、剥離液に膨潤して剥離する速度が速い。そして、凹部13の底面13aの直下の金属板10を露出させ易い。凹部13の底面13aの直下の金属板10が露出すると、開口部と凹部とに挟まれた部位14における膨潤した凹部13の側壁13bに位置するめっき用レジストマスク11は、一層、凹部13の底面13a方向に、倒れ込み易くなり、めっき層15と接するめっき用レジストマスクの開口部12の側壁とめっき層15との間の隙間がより一層大きくなる。そして、この隙間に剥離液が侵入することで、めっき層15と接する部位近傍のめっき用レジストマスクの膨潤がより一層促進されて、めっき層15から剥離、除去され易くなる。
その結果、本実施形態の半導体素子搭載用基板の製造方法によれば、めっき層で形成される端子間の間隔や、めっき層で形成される、端子に接続される配線の引き回し形状や、端子部をなすめっき層の形状や、めっき用レジストマスクの厚さや、端子部をなすめっき層の側面の形状の如何にかかわらず、めっき用レジストマスクを金属板から剥離する時間を短い時間に抑えて生産性を確保しながら、めっき用レジストマスクの「レジスト剥離残」の発生を防止することができる。
まず、金属板10として導電性基板を準備する(図4(a)参照)。
次に、金属板10の一方の側の面に第1の波長で感光する第1のレジスト層R1、第1のレジスト層R1の上に第1のレジスト層R1とは感光波長の異なる第2のレジスト層R2を積層して形成するとともに、他方の側の面に第2のレジスト層R2を形成する(図4(b)参照)。
次に、金属板10の一方の側に形成された第2のレジスト層R2における開口部(図4(d)に示す開口部12)の形成対象領域と、凹部(図4(d)に示す凹部13)の形成対象領域と、開口部及び凹部の形成対象外の領域と、の夫々に対応して透過光量の異なる露光マスクを用いて金属板10の一方の側に形成された第2のレジスト層R2を露光し、第2のレジスト層R2における開口部の形成対象領域と、凹部の形成対象領域と、開口部及び凹部の形成対象外の領域と、の夫々を異なる露光状態にする(図4(c)参照)。具体的には、図4の例では、第2のレジスト層R2における開口部の形成対象領域は未露光状態、凹部の形成対象領域は半露光状態、開口部及び凹部の形成対象外の領域は、完全露光状態となるようにしている。また、金属板10の他方の側の面に形成された第2のレジスト層R2の全領域が完全露光状態となるように露光する。
次に、金属板10の一方の側の面における最上層のレジスト層(第2のレジスト層)R2及び下層のレジスト層(第1のレジスト層)R1を現像して、最上層のレジスト層R2が未露光状態となっている開口部の形成対象領域と、最上層のレジスト層R2が半露光状態となっている凹部の形成対象領域と、の夫々における、最上層のレジスト層R2が完全に剥離、除去されるまでの時間及び未露光状態となっている下層のレジスト層R1の剥離、除去開始時間を異ならせて、開口部12と凹部13とを形成する(図4(d)参照)。
次に、下層のレジスト層R1が感光する波長で下層のレジスト層R1を露光し、完全露光状態となるようにする(図4(e)参照)。これにより、金属板10の一方の側の面に開口部12と凹部13とを有するめっき用レジストマスク11、金属板10の他方の側の面に全面を覆うめっき用レジストマスク11の形成が完了する。
以下、図2の例と同様に、めっき処理を行い、めっき用レジストマスク11の開口部12から露出する金属板10にめっき層15を形成し(図4(f)参照)、次に、剥離液を用いてめっき用レジストマスク11を剥離する(図4(g)、図4(h)参照)。
図4の例と同様に、金属板10を準備し(図5(a)参照)、次に、金属板10に第1のレジスト層R1、第2のレジスト層R2を形成する(図5(b)参照)。
次に、金属板10の一方の側の面に形成された最上層のレジスト層R1における、開口部(図5(d)に示す開口部12)の形成対象領域及び開口部の形成対象領域に比べて幅の狭い凹部(図5(d)に示す凹部13)の形成対象領域と、開口部及び凹部の形成対象外の領域と、の夫々に対応して透過・遮光作用の異なる(ここでは、開口部の形成対象領域と凹部の形成対象領域を遮光し、開口部及び凹部の形成対象外の領域を露光する)露光マスクを用いて、最上層のレジスト層R2のみが感光する波長で金属板10の一方の側に形成された最上層のレジスト層R2を露光し、最上層のレジスト層R2における、開口部の形成対象領域及び凹部の形成対象領域と、開口部及び凹部の形成対象外の領域と、の夫々を異なる露光状態にする(図5(c)参照)。具体的には、図5の例では、最上層のレジスト層R2における開口部の形成対象領域及び凹部の形成対象領域は未露光状態、開口部及び凹部の形成対象外の領域は、完全露光状態、下層のレジスト層R1は全領域が未露光状態となるようにしている。また、金属板10の他方の側の面に形成された最上層のレジスト層R2の全領域が完全露光状態となるように露光する。
次に、金属板10の一方の側の面における最上層のレジスト層(第2のレジスト層)R2及び下層のレジスト層(第1のレジスト層)R1を現像して、最上層のレジスト層R2が未露光状態となっている開口部の形成対象領域と凹部の形成対象領域との幅の違いにより、夫々における、最上層のレジスト層R2が完全に剥離、除去されるまでの時間及び未露光状態となっている下層のレジスト層R1の剥離、除去開始時間を異ならせて、開口部12と凹部13とを形成する(図5(d)参照)。
次に、下層のレジスト層R1が感光する波長で下層のレジスト層R1を露光し、完全露光状態となるようにする(図5(e)参照)。これにより、金属板10の一方の側の面に開口部12と凹部13とを有するめっき用レジストマスク11、金属板10の他方の側の面に全面を覆うめっき用レジストマスク11の形成が完了する。
以下、図2の例と同様に、めっき処理を行い、めっき用レジストマスク11の開口部12から露出する金属板10にめっき層15を形成し(図5(f)参照)、次に、剥離液を用いてめっき用レジストマスク11を剥離する(図5(g)、図5(h)参照)。
実施例1
実施例1では、図1(a)、図1(b)に示した形態に対応した形態で開口部と凹部を有するめっき用レジストマスクを形成し、形成しためっき用レジストマスクを用いてめっき層を形成した。
具体的には、まず、金属板10として、縦130mm、横350mm、厚さ0.20mmの銅系材料を準備し(図2(a)参照)、その両面に厚さ50μmのレジスト層R1を形成した(図2(b)参照)。
次に、透過光量の異なる露光マスクを用いて金属板10の一方の側の面に形成されたレジスト層R1を露光し、レジスト層R1における開口部の形成対象領域は未露光状態、凹部の形成対象領域は半露光状態、開口部及び凹部の形成対象外の領域は、完全露光状態となるようにした(図2(c)参照)。また、金属板10の他方の側の面に形成されたレジスト層R1の全領域が完全露光状態となるように露光した。
次に、レジスト層R1を現像して、未露光状態の部位のレジスト層R1を除去し、半露光状態の部位のレジスト層R1を凹部の底面が残るように除去するとともに、完全露光状態の部位のレジスト層R1が全て残るようにし、金属板10の一方の側の面に開口部12と凹部13を形成した(図2(d)参照)。このとき、開口部12と凹部13とに挟まれた部位14の幅は、20〜35μm、凹部13の底面13aに位置するレジスト層R1は5〜15μmの厚さに形成された。また、開口部12は縦200μm、横400μmに形成された。
次に、金属板10の一方の側の面に形成された半露光状態の凹部13の底面位置におけるレジスト層R1を露光し、完全露光状態となるようにし、金属板10の一方の側の面に5行×7列の開口部12と、開口部12を囲む凹部13とを有するめっき用レジストマスク11、金属板10の他方の側の面に全面を覆うめっき用レジストマスク11の形成を完了させた(図2(e)参照)。
次に、電気めっきにより、めっき用レジストマスク11の開口部12から露出した金属板10の面に、Auを0.01μm、Pdを0.03μm、Niを30.0μm、Pdを0.03μm、Auを0.01μmの設定厚さで順次めっき加工を施して約30μmの厚さのめっき層15を形成し(図2(f)参照)、後述するめっき用レジストマスクの「レジスト剥離残」の不具合発生率評価用の試料とした。
実施例2では、図1(c)に示した形態に対応した形態で開口部と凹部を有するめっき用レジストマスクを形成し、形成しためっき用レジストマスクを用いてめっき層を形成した。
具体的には、凹部の形成対象領域の幅を約30μmとした以外は、実施例1と略同様の条件で、金属板10の準備、レジスト層R1の形成、レジスト層R1の露光、レジスト層R1の現像、金属板10の一方の側の面に形成された半露光状態の凹部13の底面位置におけるレジスト層R1の露光を行い、金属板10の一方の側の面に5行×7列の開口部12と、開口部12を囲む凹部13とを有するめっき用レジストマスク11、金属板10の他方の側の面に全面を覆うめっき用レジストマスク11の形成を完了させた。開口部12と凹部13とに挟まれた部位14の幅は、20〜35μm、凹部13の底面13aに位置するレジスト層R1は10〜20μmの厚さに形成された。また、開口部12は縦200μm、横400μmに形成された。
次に、実施例1と略同様の条件で、めっき用レジストマスク11の開口部12から露出した金属板10の面にめっき層15を形成し、後述するめっき用レジストマスクの「レジスト剥離残」の不具合発生率評価用の試料とした。
実施例3では、図1(d)に示した形態に対応した形態で開口部と凹部を有するめっき用レジストマスクを形成し、形成しためっき用レジストマスクを用いてめっき層を形成した。
具体的には、まず、金属板10として、縦130mm、横350mm、厚さ0.20mmの銅系材料を準備し(図4(a)参照)、金属板10の一方の側の面に第1の波長で感光する厚さ25μmの第1のレジスト層R1、第1のレジスト層R1の上に第1のレジスト層R1とは感光波長の異なる厚さ25μmの第2のレジスト層R2を積層して形成するとともに、他方の側の面に厚さ25μmの第2のレジスト層R2を形成した(図4(b)参照)。
次に、凹部の形成対象領域の幅を約200μmとするパターンが描かれた、透過光量の異なる露光マスクを用いて金属板10の一方の側に形成された第2のレジスト層R2を露光し、第2のレジスト層R2における開口部の形成対象領域は未露光状態、凹部の形成対象領域は半露光状態、開口部及び凹部の形成対象外の領域は、完全露光状態となるようにした(図4(c)参照)。また、金属板10の他方の側の面に形成された第2のレジスト層R2の全領域が完全露光状態となるように露光した。
次に、金属板10の一方の側の面における最上層のレジスト層(第2のレジスト層)R2及び下層のレジスト層(第1のレジスト層)R1を現像して、最上層のレジスト層R2が未露光状態となっている開口部の形成対象領域と、最上層のレジスト層R2が半露光状態となっている凹部の形成対象領域と、の夫々における、最上層のレジスト層R2が完全に剥離、除去されるまでの時間及び未露光状態となっている下層のレジスト層R1の剥離、除去開始時間を異ならせて、開口部12と凹部13とを形成した(図4(d)参照)。このとき、開口部12と凹部13とに挟まれた部位14における下層のレジスト層R1の壁面は、テーパ形状に形成された。また、開口部12と凹部13とに挟まれた部位14の幅は、20〜50μm、凹部13の底面13aに位置するレジスト層R1は5〜20μmの厚さに形成された。また、開口部12は縦200μm、横400μmに形成された。
次に、下層のレジスト層R1が感光する波長で下層のレジスト層R1を露光し、完全露光状態となるようにし、金属板10の一方の側の面に5行×7列の開口部12と、開口部12を囲む凹部13とを有するめっき用レジストマスク11、金属板10の他方の側の面に全面を覆うめっき用レジストマスク11の形成を完了させた(図4(e)参照)。
次に、電気めっきにより、めっき用レジストマスク11の開口部12から露出した金属板10の面に、Auを0.01μm、Pdを0.03μm、Niを20.0μm、Pdを0.03μm、Auを0.01μmの設定厚さで順次めっき加工を施して約20μmの厚さのめっき層15を形成し(図4(f)参照)、後述するめっき用レジストマスクの「レジスト剥離残」の不具合発生率評価用の試料とした。
実施例1では、開口部のみを有するめっき用レジストマスクを形成し、形成しためっき用レジストマスクを用いてめっき層を形成した。
具体的には、凹部を形成対象領域としない以外は、実施例1と略同様の条件で、金属板10の準備、レジスト層R1の形成、レジスト層R1の露光、レジスト層R1の現像を行い、金属板10の一方の側の面に5行×7列の開口部12を有するめっき用レジストマスク11、金属板10の他方の側の面に全面を覆うめっき用レジストマスク11の形成を完了させた。なお、開口部12は縦200μm、横400μmに形成された。
次に、実施例1と略同様の条件で、めっき用レジストマスク11の開口部12から露出した金属板10の面にめっき層15を形成し、後述するめっき用レジストマスクの「レジスト剥離残」の不具合発生率評価用の試料とした。
実施例1〜3、比較例1の試料を夫々1000枚、剥離液に10分間浸して、めっき用レジストマスクの剥離、除去処理を行ったときのめっき用レジストマスクの「レジスト剥離残」の発生の有無を外観観察により調べた。なお、剥離時間が5分経過するごとにめっき用レジストマスクの剥離、除去状態を外観観察した。
また、比較例1の試料については、更に1000枚、剥離液に20分間浸して、めっき用レジストマスクの剥離、除去処理を行い、半導体素子搭載用基板を製造したときのめっき用レジストマスクの「レジスト剥離残」の発生の有無も外観観察により調べた。なお、この場合も剥離時間が5分経過するごとにめっき用レジストマスクの剥離、除去状態を外観観察した。その結果を次の表1に示す。
また、実施例1の試料を用いて、めっき用レジストマスクを剥離液により膨潤させて、金属板から剥離、除去するまでの経過時間とめっき用レジストマスクの剥離、除去状態を概略的に図6に示すとともに、比較例1の試料を用いて、めっき用レジストマスクを剥離液により膨潤させて、金属板から剥離、除去するまでの経過時間とめっき用レジストマスクの剥離、除去状態を概略的に図7に示す。なお、図6では便宜上、実施例1の試料を用いた場合のめっき用レジストマスクの剥離、除去状態を示すこととするが、他の実施例の試料を用いた場合も、実施例1の試料を用いた場合と同様であった。
詳しくは、実施例1の試料を用いた場合、剥離処理直前の状態(図6(a)参照)から、剥離液に浸して5分経過したとき(図6(b)参照)には、めっき層15の周囲の開口部と凹部とに挟まれていた部位14のめっき用レジストマスクは残存していたが、凹部13の底面のめっき用レジストマスクは既に剥離、除去されて、金属板10の面が露出していた。剥離液に浸して10分経過したとき(図6(c)参照)には、めっき層15の周囲の開口部と凹部とに挟まれていた部位14に残存していた全てのめっき用レジストマスクが剥離、除去されていた。
そして、実施例1〜3の試料を用いて、剥離液に10分間浸して、めっき用レジストマスクの剥離、除去処理を行った結果、実施例1〜3のいずれの場合も、1000枚あたりの「レジスト剥離残」の発生枚数は0枚であった。
詳しくは、比較例1の試料を用いた場合、レジスト剥離処理直前の状態(図7(a)参照)から、剥離液に浸して5分経過したとき(図7(b)参照)は、めっき用レジストマスクの状態に変化はなかった。剥離液に浸して10分経過したとき(図7(c)参照)には、一部のめっき層15間のめっき用レジストマスクが剥離、除去されて、金属板10の面が露出していたが、30%程度のめっき層15の周囲にめっき用レジストマスクが残存していた。剥離液に浸して15分経過したとき(図7(d)参照)には、10%程度のめっき層15の周囲にめっき用レジストマスクが残存していた。剥離液に浸して20分経過したとき(図7(e)参照)には、めっき層15の周囲に残存していためっき用レジストマスクは、ほぼすべて除去されたが、1000枚の試料の全てで、完全にめっき用レジストマスクを除去することはできなかった。
そして、比較例1の試料を用いて、剥離液に10分間浸して、めっき用レジストマスクの剥離、除去処理を行った結果、1000枚あたりの「レジスト剥離残」の発生枚数は362枚、発生率は36.2%となった。
また、比較例1の試料を用いて、剥離液に20分間浸して、めっき用レジストマスクの剥離、除去処理を行った結果、1000枚あたりの「レジスト剥離残」の発生枚数は2枚、発生率は0.2%に低減したが、「レジスト剥離残」の発生枚数を0にすることはできなかった。
例えば、上記各実施形態及び各実施例の半導体素子搭載用基板の製造方法では、めっき用レジストマスクの形成にネガタイプのレジスト層を用いたが、ポジタイプのレジスト層を用いてめっき用レジストマスクを形成してもよい。
また、上記各実施形態及び各実施例の半導体素子搭載用基板の製造方法では、めっき用レジストマスクの形成に1層または2層のレジスト層を用いたが、3層以上のレジスト層を用いてめっき用レジストマスクを形成してもよい。
11 めっき用レジストマスク
12 開口部
12a 側壁
13 凹部
13a 底面
13b 側壁
14 開口部と凹部とに挟まれた部位
15 めっき層
Claims (5)
- 金属板にレジスト層を形成する工程と、前記レジスト層に対して露光・現像を行い所定形状のめっき層を前記金属板に形成するための開口部を備えためっき用レジストマスクを形成する工程と、前記めっき用レジストマスクの開口部から露出した前記金属板に所定形状のめっき層を形成する工程と、前記めっき用レジストマスクを剥離液により膨潤させて、前記金属板から剥離、除去する工程を有する半導体素子搭載用基板の製造方法であって、
前記めっき用レジストマスクを形成する工程において、前記レジスト層における前記開口部の形成対象領域を囲む所定領域に、前記金属板を覆う底面と、前記底面と接する側壁とを有してなる凹部を形成することを特徴とする半導体素子搭載用基板の製造方法。 - 前記めっき用レジストマスクを形成する工程において、前記開口部と前記凹部とに挟まれた部位における前記レジスト層の厚さが、前記開口部から露出した前記金属板に形成する前記めっき層の厚さの設計値を上回り、且つ、前記凹部の底面位置における前記レジスト層の厚さが、前記めっき層の厚さの設計値を下回るように、前記凹部を形成することを特徴とする請求項1に記載の半導体素子搭載用基板の製造方法。
- 前記めっき用レジストマスクを形成する工程において、前記レジスト層における、前記開口部の形成対象領域と、前記凹部の形成対象領域と、前記開口部及び前記凹部の形成対象外の領域と、の夫々に対応して透過光量の異なる露光マスクを用いて、前記レジスト層を露光し、該レジスト層における、前記開口部の形成対象領域と、前記凹部の形成対象領域と、前記開口部及び前記凹部の形成対象外の領域と、の夫々を異なる露光状態にし、次いで、前記レジスト層を現像することにより前記開口部と前記凹部とを形成することを特徴とする請求項1又は2に記載の半導体素子搭載用基板の製造方法。
- 前記レジスト層を形成する工程において、前記金属板に感光波長の異なる複数の前記レジスト層を積層して形成し、
前記めっき用レジストマスクを形成する工程において、最上層の前記レジスト層における、前記開口部の形成対象領域と、前記凹部の形成対象領域と、前記開口部及び前記凹部の形成対象外の領域と、の夫々に対応して透過光量の異なる露光マスクを用いて、最上層の前記レジスト層のみが感光する波長で最上層の該レジスト層を露光し、最上層の前記レジスト層における、前記開口部の形成対象領域と、前記凹部の形成対象領域と、前記開口部及び前記凹部の形成対象外の領域と、の夫々を異なる露光状態にし、次いで、最上層及び下層の前記レジスト層を現像することにより、前記開口部の形成対象領域と、前記凹部の形成対象領域と、の夫々における、最上層の前記レジスト層が完全に剥離、除去されるまでの時間及び下層の前記レジスト層の剥離、除去開始時間を異ならせて、前記開口部と前記凹部とを形成し、次いで、下層の前記レジスト層が感光する波長で下層の該レジスト層を露光することを特徴とする請求項1又は2に記載の半導体素子搭載用基板の製造方法。 - 前記レジスト層を形成する工程において、前記金属板に感光波長の異なる複数の前記レジスト層を積層して形成し、
前記めっき用レジストマスクを形成する工程において、最上層の前記レジスト層における、前記開口部の形成対象領域及び該開口部の形成対象領域に比べて幅の狭い前記凹部の形成対象領域と、前記開口部及び前記凹部の形成対象外の領域と、の夫々に対応して透過・遮光作用の異なる露光マスクを用いて、最上層の前記レジスト層のみが感光する波長で最上層の該レジスト層を露光し、最上層の該レジスト層における、前記開口部の形成対象領域及び前記凹部の形成対象領域と、前記開口部及び前記凹部の形成対象外の領域と、の夫々を異なる露光状態にし、次いで、最上層及び下層の前記レジスト層を現像することにより、前記開口部の形成対象領域と前記凹部の形成対象領域との幅の違いにより、夫々における、最上層の前記レジスト層が完全に剥離、除去されるまでの時間及び下層の前記レジスト層の剥離、除去開始時間を異ならせて、前記開口部と前記凹部とを形成し、次いで、下層の前記レジスト層が感光する波長で下層の該レジスト層を露光することを特徴とする請求項1又は2に記載の半導体素子搭載用基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018133679A JP7059139B2 (ja) | 2018-07-13 | 2018-07-13 | 半導体素子搭載用基板の製造方法 |
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Application Number | Priority Date | Filing Date | Title |
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JP2018133679A JP7059139B2 (ja) | 2018-07-13 | 2018-07-13 | 半導体素子搭載用基板の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2020013838A true JP2020013838A (ja) | 2020-01-23 |
JP2020013838A5 JP2020013838A5 (ja) | 2021-07-26 |
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ID=69170997
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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JP (1) | JP7059139B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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