JP2001038699A - 接合基板素子および接合基板素子製造方法 - Google Patents

接合基板素子および接合基板素子製造方法

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JP2001038699A JP11210403A JP21040399A JP2001038699A JP 2001038699 A JP2001038699 A JP 2001038699A JP 11210403 A JP11210403 A JP 11210403A JP 21040399 A JP21040399 A JP 21040399A JP 2001038699 A JP2001038699 A JP 2001038699A
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groove
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Abstract

(57)【要約】 【課題】 接合基板内部にデバイス収納部を有する素子
における微細構造の破損を防止して歩留まりの良い素子
製造を可能とする。 【解決手段】 接合基板の一方の基板の接合表面にデバ
イス収納部と外界とを連結する貫通溝を形成した。この
構成により真空下におけるエッチング処理等によってデ
バイス収納部に達する開口を形成する際、デバイス収納
部の雰囲気を外界と同様の雰囲気に保持し、デバイス収
納部の急激な圧力変化を防止した。さらに貫通溝をデバ
イス収納部と同一の深さとすることで、デバイス収納部
の形成プロセスと同一のエッチング処理において貫通溝
を形成可能とした。さらにＰｂバンプ等の貫通溝封止手
法により、デバイス製造プロセスの任意の時点でデバイ
ス収納部の雰囲気を外界と遮断することを可能とした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は接合基板素子および
接合基板素子製造方法に関する。例えばガラス基板と半
導体基板の接合、半導体基板相互の接合等、複数の基板
を接合して構成される接合基板素子およびその製造方法
に関する。特に本発明はガラス基板と半導体基板等の基
板の接合構成および接合方法として適した技術である。
また、ＭＥＭＳ（ＭＩＣＲＯ−ＥＬＥＣＴＲＯ−ＭＥＣ
ＨＡＮＩＣＡＬ ＳＹＳＴＥＭＳ）分野においては特に
有用な構成および製造方法である。
【０００２】
【従来の技術】半導体分野においては、ガラス基板と半
導体基板、あるいは半導体基板同士等、複数の基板を接
合した接合構成が多く使用されている。例えば、一方の
ガラス基板に形成した凹部に各種のデバイスを収納し、
このデバイス収納凹部を覆うように半導体基板を積層
し、デバイスの収納凹部を密封する構成がある。あるい
は上層にミラー、レンズ等の可動素子を構成し、下層に
これら可動素子の駆動素子を構成したもの等がある。
【０００３】半導体基板とガラス基板を接合した構成の
一例として、例えばマイクロミラーデバイスがある。図
１に一般的なマイクロミラーデバイス構成を示す。マイ
クロミラーデバイスは、ミラーの角度を可変としたデバ
イスであり、ガラス基板内のデバイス収納凹部に形成し
た駆動用電極に電圧を印加し、半導体基板に動作可能に
取り付けたミラーを駆動するものである。
【０００４】図１にマイクロミラーの構成を示す。
（ａ）はマイクロミラーデバイスの外観図、（ｂ）は上
層の半導体基板と下層のガラス基板を分解して示した図
である。図１に示すようにマイクロミラーデバイスは、
半導体基板１０１とガラス基板１０２とから構成され
る。図１に示すように半導体基板１０１にはミラー１０
４が形成されている。ミラー１０４は２つの頂点におい
てビーム（梁）１０５によって支持されており、このビ
ーム１０５を回動軸として角度を変化させることが可能
な構成である。ミラー１０４を駆動するための電極はガ
ラス基板１０２のデバイス収納凹部１０３に形成され
る。デバイス収納凹部１０３には様々な素子が形成され
収納されており、デバイス収納凹部における素子形成が
終了した後、ガラス基板１０２と半導体基板１０１との
接合が行われる。
【０００５】図２にマイクロミラーデバイスの製造工程
を示す。図２に示す製造方法において、マイクロミラー
デバイスは例えば２０ｍｍ四方の１枚の半導体基板およ
びガラス基板の接合基板上に複数形成され、最後に各デ
バイスが切り離される。
【０００６】図２（ａ）において、ミラー駆動電極等を
各デバイス収納凹部２０３に形成したガラス基板２０２
と半導体基板であるＳｉ基板２０１を接合する。接合方
法には、例えば３００〜４００℃、印加電圧０．５〜
１．０ｋＶの下で実行される陽極接合法が用いられる。
【０００７】２枚の基板を接合した後、図２（ｂ）に示
すようにＳｉ半導体基板２０１上にミラー用のＡｌ膜２
０４を蒸着する。続いて、図２（ｃ）に示すようにミラ
ー用のレジストパターン２０６を形成し、例えばリン酸
溶液中に基板を投入することにより、レジスト形成部以
外のＡｌ膜２０４が除去され、図２（ｄ）に示すように
レジストパターン付きのミラーが形成される。続いて図
２（ｅ）に示すようにレジスト膜を除去することによ
り、ガラス基板２０２内のデバイスを損なうことなくミ
ラーを形成したデバイスを得る事が出来る。
【０００８】このようなミラー形成デバイスを図１に示
すような２本のビームでミラーを支持した構成とするた
めには、ミラー部周辺を例えばドライエッチングにより
除去することが必要となる。ドライエッチングは数ｍＴ
ｏｒｒ〜数１０ｍＴｏｒｒの真空下で行われることにな
る。
【０００９】ガラス基板２０２とＳｉ半導体基板２０１
の接合は上述のように例えば陽極接合によって行われて
おり、大気圧下で接合した場合にはガラス基板２０２の
デバイス収納凹部２０３にはほぼ０．４気圧の気体が密
封されて存在することになる。従って、数ｍＴｏｒｒ〜
数１０ｍＴｏｒｒの真空下でドライエッチングを行なう
と、ミラー部周辺のＳｉ基板が除去されてデバイス収納
凹部２０３に貫通した瞬間にデバイス収納凹部２０３内
の残留ガスが高速で噴出する事態が発生しデバイス収納
凹部２０３内に形成されている微細な構造体、あるいは
ミラーを支持するビームを破壊する恐れがあった。
【００１０】上述のようなドライエッチング時における
デバイス収納空間からのガス噴出を防止するための方法
としては、接合するガラス基板、あるいは半導体基板ど
ちらか片側の基板に深さ方向に外界と通じる開口を予め
設け、ガスをデバイス収納空間に密封しない構成とする
方法がある。あるいは、基板の接合工程を真空中で行う
ようにして、接合時に密封されるガラス基板２０２のデ
バイス収納凹部２０３を予め真空にする方法がある。
【００１１】図３に半導体基板に開口を設けてデバイス
収納凹部のガス噴出を防止した構成を用いたマイクロミ
ラーデバイスの製造工程を説明する図を示す。図３は１
つのマイクロミラーデバイスを代表して示した図であ
る。
【００１２】図３に示す構成においては、デバイス収納
凹部３０３が形成されたガラス基板３０２と半導体基板
３０１が接合される。接合方法は上述したように例えば
３００〜４００℃、大気圧の下で実行される陽極接合法
による。図３（ａ）に示すようにミラー構成領域３０７
の周囲のエッチング予定領域３０８（破線）には開口３
０９が予め設けられる。
【００１３】その後、図３（ｂ）に示すように陽極接合
法により、ガラス基板３０２と半導体基板３０１とが接
合される。
【００１４】その後、ドライエッチングによって、図３
（ａ）で示したエッチング予定領域３０６（破線）がエ
ッチングされ、ミラー３０４がビーム３０５によって支
持された構成（図３（ｃ））が完成する。この際のドラ
イエッチングは、数ｍＴｏｒｒ〜数１０ｍＴｏｒｒの真
空下で行われるドライエッチングであるが、すでにデバ
イス収納凹部３０３と外界とは貫通口３０９によって接
続されているので、素子の収納された空間は外界と同様
の圧力が保たれ、エッチングによる急激な圧力変化を生
じることはない。
【００１５】
【発明が解決しようとする課題】しかしながら、図３に
示すようなガラス基板、あるいは半導体基板どちらか片
側の基板に接合前に深さ方向の開口を設けてデバイス収
納凹部の急激な圧力変化を防止する方法では、開口を設
けるための新たな工程が必要となる。例えば、開口形成
用のレジストのパターンニングとドライエッチングが余
分に必要になる。従って、製造工程の複雑化を招き、望
ましい方法とは言えない。さらに基板を貫通する開口を
複数設けることにより基板強度の劣化が発生し、基板接
合およびその前後の工程において基板を破損させる恐れ
が高くなる。一方、強度の低下を防止するために開口が
余分な面積を占有しない様に小面積化すると開口のアス
ペクト比が高くなり開口の加工が困難になる。
【００１６】また、半導体基板とガラス基板の接合を真
空中で行う方法では、１枚のウェーハ内に多数のデバイ
スを作製する場合にはウェーハ中央部分のデバイスの閉
じた空間の真空度を高めて充分な真空にするのにはかな
りの時間を要することになり、製造効率の低下を招くこ
とになる。
【００１７】本発明は、上述の従来技術の欠点に鑑み、
複数の基板を接合した構造を有するデバイスの製造にお
いて、デバイス収納空間の製造工程における急激な気圧
変動を防止し、基板の接合、エッチングによる貫通孔の
生成時等においてもデバイスの破壊等の恐れがなく、ま
た製造工程の複雑化も招かない接合基板素子および接合
基板素子製造方法を提供することを目的とする。
【００１８】本発明の接合基板素子および接合基板素子
製造方法は、特にＭＥＭＳ（ＭＩＣＲＯ−ＥＬＥＣＴＲ
Ｏ−ＭＥＣＨＡＮＩＣＡＬ ＳＹＳＴＥＭＳ）分野にお
いて有効な構成および製造方法である。
【００１９】
【課題を解決するための手段】本発明は、上記課題を参
酌してなされたものであり、その第１の側面は、複数の
基板を接合した接合基板によって構成される接合基板素
子において、接合する基板の少なくとも一方の基板の接
合面側表面に基板外縁から基板内部に通じる貫通溝を有
することを特徴とする接合基板素子にある。
【００２０】さらに、本発明の接合基板素子の一態様に
おいては、上記貫通溝は上記接合する基板の少なくとも
一方の基板に設けたデバイス収納凹部に連結した構成を
有し、接合基板の外界雰囲気と該デバイス収納凹部内雰
囲気とが貫通溝を介してほぼ同様の雰囲気に維持可能な
構成を有することを特徴とする。
【００２１】さらに、本発明の接合基板素子の一態様に
おいては、上記接合する基板の少なくとも一方の基板の
接合側表面にはデバイス収納凹部および上記貫通溝が形
成され、該デバイス収納凹部および貫通溝はほぼ同一の
深さを有することを特徴とする。
【００２２】さらに、本発明の接合基板素子の一態様に
おいては、上記接合基板素子を構成する少なくとも一方
の基板には複数のデバイスに対応する複数のデバイス収
納凹部が形成され、上記貫通溝は上記複数のデバイス収
納凹部をそれぞれ連結する複数の貫通溝によって構成さ
れ、接合基板の外縁から遠い距離にある接合基板内部に
構成された貫通溝は、接合基板の外縁近傍に構成された
貫通溝より、貫通溝内部を流れる流体に対するコンダク
タンスが大きくなるように形成されたことを特徴とす
る。
【００２３】さらに、本発明の接合基板素子の一態様に
おいては、上記接合基板内部に構成された貫通溝の断面
積を上記接合基板の外縁近傍に構成された貫通溝の断面
積よりも大きく形成し、貫通溝内部を流れる流体に対す
るコンダクタンスを調整した構成を有することを特徴と
する。
【００２４】さらに、本発明の接合基板素子の一態様に
おいては、上記接合基板内部に構成された貫通溝の本数
を上記接合基板の外縁近傍に構成された貫通溝の本数よ
りも多く形成し、貫通溝内部を流れる流体に対するコン
ダクタンスを調整した構成を有することを特徴とする。
【００２５】さらに、本発明の接合基板素子の一態様に
おいては、上記接合基板内部に構成された貫通溝の幅を
上記接合基板の外縁近傍に構成された貫通溝の幅よりも
広く形成し、貫通溝内部を流れる流体に対するコンダク
タンスを調整した構成を有することを特徴とする。
【００２６】さらに、本発明の接合基板素子の一態様に
おいては、上記接合基板内部に構成された貫通溝の深さ
を上記接合基板の外縁近傍に構成された貫通溝の深さよ
りも深く形成し、貫通溝内部を流れる流体に対するコン
ダクタンスを調整した構成を有することを特徴とする。
【００２７】さらに、本発明の接合基板素子の一態様に
おいては、上記貫通溝は、上記接合する基板の少なくと
も一方の基板に設けたデバイス収納凹部に連結した構成
を有し、該貫通溝の内部には外界とデバイス収納凹部と
を遮断する封止部が形成され、デバイス収納凹部は密封
状態に保持可能な構成を有することを特徴とする。
【００２８】さらに、本発明の接合基板素子の一態様に
おいては、上記封止部は貫通溝、または貫通溝に相対す
る面に形成される固着物質の溶融により構成される封止
部であることを特徴とする。
【００２９】さらに、本発明の接合基板素子の一態様に
おいては、上記貫通溝の封止部には上記固着物質と濡れ
性の高いパッド部が形成され、上記固着物質は溶融時に
濡れ性の高いパッド形成部分に凝集されて貫通溝を封止
する構成を有することを特徴とする。
【００３０】さらに、本発明の接合基板素子の一態様に
おいては、上記固着物質は鉛であることを特徴とする。
【００３１】さらに、本発明の接合基板素子の一態様に
おいては、上記固着物質は金属、合金、樹脂のいずれか
の材料から成ることを特徴とする。
【００３２】さらに、本発明の接合基板素子の一態様に
おいては、上記封止部は１つの貫通溝につき、１個所の
みに形成されていることを特徴とする。
【００３３】さらに、本発明の接合基板素子の一態様に
おいては、上記封止部は１つの貫通溝につき、離間した
複数の位置に形成されていることを特徴とする。
【００３４】さらに、本発明の接合基板素子の一態様に
おいては、上記接合基板素子は、一方の基板にビームに
よって支持された可動ミラーが構成され、他方の基板に
該可動ミラーを駆動する電極が構成されたマイクロミラ
ーデバイスを構成することを特徴とする。
【００３５】さらに、本発明の第２の側面は、複数の基
板を接合した接合基板から成る接合基板素子を製造する
接合基板素子製造方法において、上記接合基板の少なく
とも一方の基板表面に設けたデバイス収納凹部と基板外
界とを連結する貫通溝を上記接合基板の少なくとも一方
の基板に形成し、さらに基板を接合するステップと、真
空雰囲気において該接合基板を構成する一方の基板表面
から上部デバイス収納凹部に貫通する開口を形成するス
テップとを有することを特徴とする接合基板素子製造方
法にある。
【００３６】さらに、本発明の第３の側面は、複数の基
板を接合した接合基板から成るデバイスを製造する接合
基板素子製造方法において、上記接合基板の少なくとも
一方の基板表面にデバイス収納凹部を形成するデバイス
収納凹部形成処理ステップにおいて、該デバイス収納凹
部と基板外界とを連結する貫通溝形成処理を併せて実行
することを特徴とする接合基板素子製造方法にある。
【００３７】さらに、本発明の実施態様において、上記
デバイス収納凹部形成処理ステップはエッチング処理実
行ステップであり、上記デバイス収納凹部と上記貫通溝
を同一深さに形成する処理を同一エッチング処理工程に
おいて実行することを特徴とする。
【００３８】さらに、本発明の第４の側面は、複数の基
板を接合した接合基板から成るデバイスを製造する接合
基板素子製造方法において、上記接合基板の少なくとも
一方の基板表面に設けたデバイス収納凹部と基板外界と
を連結する貫通溝を上記接合基板の少なくとも一方の基
板に形成して基板を接合するステップと、接合した基板
端面の貫通溝端部を閉鎖するステップと、接合基板表面
の加工を行うステップとを有することを特徴とする接合
基板素子製造方法にある。
【００３９】さらに、本発明の実施態様において、上記
貫通溝端部を閉鎖するステップはレジスト膜の形成によ
り実行することを特徴とする。
【００４０】さらに、本発明の第５の側面は、複数の基
板を接合した接合基板から成るデバイスを製造する接合
基板素子製造方法において、上記接合基板の少なくとも
一方の基板表面に設けたデバイス収納凹部と基板外界と
を連結する貫通溝を上記接合基板の少なくとも一方の基
板に形成して基板を接合するステップと、上記貫通溝ま
たは貫通溝に相対する面の少なくともいずれかに固着さ
れた固着物質を溶融させることにより該貫通溝を封止す
るステップとを有することを特徴とする接合基板素子製
造方法にある。
【００４１】さらに、本発明の実施態様において、上記
固着物質は低融点材料から構成され、上記固着物質と濡
れ性の高いパッド部が形成されており、該固着物質は溶
融時に上記貫通溝近傍に形成された濡れ性の高いパッド
部分に凝集されて貫通溝を封止することを特徴とする。
【００４２】
【発明の実施の形態】以下、本発明の接合基板素子およ
び接合基板素子製造方法の実施形態について図面を参照
しながら説明する。
【００４３】［実施例１］本発明の第１の実施例につい
て説明する。本実施例は接合する基板表面にデバイス収
納凹部と外界とを連結する溝を形成した構成である。
【００４４】図４に、本実施例の構成を説明する図を示
す。図４の（ａ）は接合基板の上部基板の平面図および
断面図、図４の（ｂ）は接合基板の下部基板の平面図お
よび断面図、図４（ｃ）は、上部基板と下部基板を接合
した後の接合基板断面図である。なお、各断面図は、そ
れぞれ（ａ）、（ｂ）については断面ＡＡ’のものであ
り、（ｃ）についても、上部と下部の基板を接合した場
合の（ａ），（ｂ）に示す断面ＡＡ’の部分についての
接合部断面を示したものである。
【００４５】図４では、従来例の欄で説明したマイクロ
ミラーデバイスを製造する基板として適用可能な構成に
ついて説明する。ただし、本発明の基板接合構成および
接合方法は、マイクロミラーデバイス以外にも様々なデ
バイスに適用可能なものであり、複数の基板を接合した
構成一般に適用可能である。
【００４６】図４の（ａ）に示す上部基板４０１は貼り
合わせられる２枚の基板の上側のＳｉ基板である。両面
研磨Ｓｉ上部基板４０１の寸法は、縦および横が４０ｍ
ｍ、厚さ６０μｍとした。
【００４７】図４の（ｂ）に示す下部基板４０２は、縦
および横が４０ｍｍ、厚さ２００μｍのパイレックスガ
ラス基板である。パイレックスガラス下部基板４０２に
は、デバイス収納凹部４０３が基板面に複数形成され、
それぞれに個々のデバイスを収納する構成となってい
る。最終的にはそれぞれが切り離されて、１つのマイク
ロミラーデバイスとして機能することになる。図４に示
す例では縦３、横３の計９個のデバイスを合わせて製造
する構成となっている。１枚の基板上に形成するデバイ
ス個数は、個々のデバイスの所要面積、基板の面積によ
って決定されるものであり、基板上にさらに多くのデバ
イスを形成することも可能である。
【００４８】図４に示す例は、縦および横が４０ｍｍ、
厚さ２００μｍのパイレックスガラス製の下部基板４０
２に、縦および横１０ｍｍ深さ２０μｍのデバイス収納
凹部４０３をＣＦ4ガスを用いた異方性ドライエッチン
グ法で９個（ブロック）作製した構成である。個々のデ
バイス収納凹部４０３にはマイクロミラー駆動用のＡｌ
電極（図示せず）が形成されている。
【００４９】さらに下部基板４０２には、本発明の特徴
である貫通溝４０４が各デバイス収納凹部４０３を接続
する部分、および基板端部に通じる部分に形成してあ
る。これらの貫通溝４０４は、ＨＦ溶液を用いた等方性
ウェットエッチング法で形成したものであり、形状は長
さ２．５ｍｍ、幅３０μｍ、最大深さ１０μｍである。
【００５０】本実施例における貫通溝４０４は、図４
（ｂ）に示すように下部基板４０２外縁とデバイス収納
凹部４０３を結ぶ位置には１本、デバイス収納凹部４０
３間を結ぶ位置には３本形成してある。
【００５１】図４（ａ）に示すＳｉ製上部基板４０１と
（ｂ）に示すパイレックスガラス製下部基板４０２を相
互に位置決めした後、陽極接合法を用いて接合する。
【００５２】この陽極接合の結果、得られる接合基板の
断面図を図４（ｃ）に示す。図４（ｃ）に示す断面部分
は、（ａ）、（ｂ）に示す断面ＡＡ’に相当する基板中
心部分であり、デバイス収納凹部４０３と貫通溝４０４
とが直線上に並んで配列された部分である。
【００５３】図４（ｃ）に断面図から理解される様に３
つのデバイス収納凹部４０３は、すべて貫通溝４０４に
よって接続され、外界とも接続された状態が維持される
構成となっている。図４（ｃ）には基板接合部の中心位
置の図のみを示してあるが、図４（ｂ）に示す９個のデ
バイス収納凹部４０３のすべてはそれぞれの貫通溝４０
４によって外界と連結された状態となっている。
【００５４】この貫通溝４０４の配置構成により、下部
基板４０２に存在するデバイス収納凹部４０３のすべて
が外界と連結した状態を維持できるため、デバイス収納
凹部４０３の内部雰囲気を外界と同様の雰囲気とするこ
とができる。
【００５５】従って、例えば、Ｓｉ製上部基板４０１
と、パイレックスガラス製下部基板４０２を相互に位置
決めを行ない、３００〜４００℃、印加電圧０．５〜
１．０ｋＶ，大気圧の下で陽極接合法により接合した
後、Ｓｉ半導体基板である上部基板のミラー形成部分の
周辺領域をエッチングによって除去する場合、このエッ
チング処理を数ｍＴｏｒｒ〜数１０ｍＴｏｒｒの真空下
でのドライエッチングによって行なう場合においても、
デバイス収納凹部４０３と外界とは貫通溝４０４によっ
て接続されているので、素子の収納されたデバイス収納
凹部４０３空間は外界と同様の雰囲気、すなわちほぼ同
じ圧力が保たれ、真空下のエッチング環境におかれた場
合でも急激な圧力変化を生じることはなく、素子、ビー
ム等が破壊されるおそれは解消される。
【００５６】本実施例の構成において、マイクロミラー
デバイスを上部Ｓｉ基板４０１上に形成した図を図５に
示す。図５に示すように上部基板４０１と下部基板４０
２は接合され、下部基板には図４で説明した貫通溝４０
４が外界と通じるように形成されている。図５には示さ
れていないが９個のデバイス収納凹部は内部においても
すべて貫通溝４０４によって連結されている。
【００５７】接合後のＳｉ上部基板４０１を２本の梁
（ビーム）４０５で支持されたマイクロミラーの形状に
ｄｅｅｐ Ｓｉ ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）エッチングする場合、例えば数ｍＴｏ
ｒｒ〜数１０ｍＴｏｒｒの真空雰囲気においた場合で
も、９個のデバイス収納凹部の内部雰囲気はすべてＲＩ
Ｅチャンバーの真空状態と同じ圧力状態に出来るため、
ＲＩＥによるエッチングでＳｉ表面から溝内部に通じる
穴が開口した瞬間にもこの穴を通してデバイス収納凹部
内からガスが噴出して微細なビームを破壊する恐れが無
い。
【００５８】なお、本実施例では、図４の（ｂ）に示し
たように下部基板４０２外縁とデバイス収納凹部４０３
を結ぶ位置には１本、デバイス収納凹部４０３間を結ぶ
位置には３本の貫通溝４０４を形成した。これは、基板
端部からの距離が大きい基板内部のデバイス収納凹部４
０３を連結する貫通溝４０４の流体のコンダクタンスを
小さくして、外界との圧力差が生じないようにするため
である。
【００５９】本実施例では長さ２．５ｍｍ、幅３０μ
ｍ、最大深さ１０μｍの同一形状の貫通溝４０４を下部
基板４０２外縁部に１本、デバイス収納凹部４０３同士
を結ぶ位置に３本設置することにより、コンダクタンス
の調整を図った構成としたが、例えば図６に示すように
貫通溝の本数ではなく貫通溝の幅を調整することによっ
てコンダクタンスの調整を行なう構成としてもよい。
【００６０】図６は、接合基板の一方の基板の平面図で
あり、デバイス収納凹部６０１が形成された基板に貫通
溝を形成した構成を示す平面図である。図６（ａ）はデ
バイス収納凹部６０１と基板端部の外縁を結ぶ貫通溝６
０２の幅と、デバイス収納凹部６０１相互を結ぶ貫通溝
６０３の幅とが異なっている。例えばデバイス収納凹部
６０１と基板端部の外縁を結ぶ貫通溝６０２を幅３０μ
ｍ、最大深さ１０μｍとし、デバイス収納凹部６０３相
互を結ぶ貫通溝６０３を幅９０μｍ、最大深さ１０μｍ
とする。この構成により、基板端部からの距離が大きい
基板内部のデバイス収納凹部においてもを外界との圧力
差が生じにくくなる。
【００６１】図６（ｂ）は基板端部の外縁を結ぶ貫通溝
６０４のみではなく、基板端部と直接連絡する貫通溝６
０４を有するデバイス収納凹部６０１相互を連絡する貫
通溝６０５についても細い幅の間通溝とし、基板縁に隣
接しないデバイス収納凹部６０６に連結する貫通溝６０
７のみを幅の広いものとした構成である。この構成にお
いても、基板端部からの距離が大きい基板内部のデバイ
ス収納凹部と外界との圧力差が生じにくくなる。なお、
貫通溝形状による流体のコンダクタンス調整は、貫通溝
幅の調整のみではなく、深さの調整によっても実現可能
である。
【００６２】本発明は上述のように、接合基板の一方の
基板にデバイス収納凹部を連結し、かつ外界とも連なる
貫通溝を形成したので、デバイス収納凹部内が外界と著
しく異なる圧力下に置かれることがなく、エッチング等
による開口形成等の際、デバイス収納凹部に急激な圧力
変化が発生する恐れがない。
【００６３】本発明の構成では基板に形成する貫通溝の
深さは、上述のように最大１０μｍ程度であり、例えば
ＨＦ溶液を用いた等方性ウェットエッチング法で簡単に
形成することが可能である。従って、従来例のように基
板を縦方向に貫通する深い穴を形成する必要がない。さ
らに本発明の構成によれば貫通溝の幅を広げることによ
り深さを小さくすることも可能であり、従来例のごとく
基板の強度を劣化させる恐れもほとんどない。
【００６４】本発明は上記実施例に何ら限定されるもの
ではない。寸法、ウェーハの材質、プロセス条件等は本
発明の主旨を逸脱しない限りにおいて変更が可能であ
る。例えば貫通溝は、両方の基板表面に作製する事も可
能である。また、作製するデバイスもマイクロミラーに
限らずセンサーなど、様々なデバイスに適用可能であ
り、複数の基板を積層した構成を持つデバイス一般に適
用できる。
【００６５】［実施例２］上述の実施例１では、図４か
ら理解されるようにデバイス収納凹部４０３の深さと、
貫通溝４０４の深さが異なっていた。図４（ｂ）の右側
に示す下部基板断面図には、デバイス収納凹部４０３と
貫通溝４０４が異なる高さで形成されているのが分か
る。
【００６６】実施例２ではこのデバイス収納凹部と貫通
溝とを同一の深さになるように形成する。すなわちデバ
イス収納凹部を形成するエッチング工程に併せて貫通溝
を形成することを可能とした構成である。
【００６７】実施例２の構成を説明する図を図７に示
す。図７の（ａ）は接合基板の下部基板の平面図、図７
の（ｂ）は接合基板の下部基板のＡＡ’部とＢＢ’部の
断面図、図７（ｃ）は、上部と下部の基板を接合した場
合の断面ＡＡ’ＢＢ’の部分についての接合部断面を示
したものである。なお図７には上部基板が示されていな
いが、上部基板は図４（ａ）に示すと同様の平滑な基板
である。
【００６８】図７で示す構成は実施例１と同様マイクロ
ミラーデバイスを製造する基板として適用可能な構成と
して説明する。図７の（ａ）に示す下部基板７０２は、
実施例１と同様、縦および横が４０ｍｍ、厚さ２００μ
ｍのパイレックスガラス基板である。パイレックスガラ
ス下部基板７０２には、デバイス収納凹部７０３が基板
面に複数形成され、それぞれに個々のデバイスを収納す
る構成となっている。最終的にはそれぞれが切り離され
て、１つのマイクロミラーデバイスとして機能すること
になる。図７に示す例では縦３、横３の計９個のデバイ
スを一度に製造する構成となっている。１枚の基板上に
形成するデバイス個数は、個々のデバイスの所要面積、
基板の面積によって決定されるものであり、基板上にさ
らに多くのデバイスを形成することも可能である。図７
の（ｃ）に示す上部基板７０１は貼り合わせられる２枚
の基板の上側のＳｉ基板である。両面研磨Ｓｉ上部基板
７０１の寸法は、縦および横が４０ｍｍ、厚さ６０μｍ
である。
【００６９】図７に示す例においても、実施例１と同
様、パイレックスガラス製の下部基板７０２には、縦お
よび横１０ｍｍ深さ２０μｍのデバイス収納凹部７０３
がＣＦ4ガスを用いた異方性ドライエッチング法で９個
（ブロック）作製してある。個々のデバイス収納凹部７
０３にはマイクロミラー駆動用のＡｌ電極（図示せず）
が形成されている。
【００７０】さらに下部基板７０２には、貫通溝７０４
が各デバイス収納凹部７０３を接続する部分、および基
板端部に通じる部分に形成してある。これらの貫通溝７
０４は、デバイス収納凹部７０３と同一の深さを有す
る。図７（ａ）のＡＡ’断面およびＢＢ’断面の構成を
図７（ｂ）に示す。ＡＡ’断面は貫通溝７０４と各デバ
イス収納凹部７０３が連続して存在する基板中心の断面
である。ＡＡ’断面は基板の端部から他端まで同一の高
さとなっている。一方ＢＢ’断面はデバイス収納凹部７
０３の存在しない貫通溝７０４のみが存在する領域の断
面構成である。このＢＢ’断面においては、図から理解
されるように下部基板７０２は貫通溝部のみ深さの有す
る溝が形成されている。
【００７１】この貫通溝７０４はデバイス収納凹部７０
３と同一の深さを有するので、デバイス収納凹部７０３
を形成するエッチング工程において同時にエッチング処
理を行ない形成することができる。例えば上述のＣＦ4
ガスを用いた異方性ドライエッチング法による９個（ブ
ロック）の各デバイス収納凹部７０３の形成プロセスに
併せて形成することができる。
【００７２】本実施例においても、貫通溝７０４は、図
７（ａ）に示すように下部基板７０２外縁とデバイス収
納凹部７０３を結ぶ位置には１本、デバイス収納凹部７
０３間を結ぶ位置には３本形成してある。
【００７３】図７（ａ）に示すパイレックスガラス製下
部基板７０２は、Ｓｉ製上部基板７０１と相互に位置決
めした後、陽極接合法を用いて接合する。
【００７４】この陽極接合の結果、得られる接合基板の
断面図を図７（ｃ）に示す。図７（ｃ）に示す２つの断
面部分は、図７（ａ）のＡＡ’断面およびＢＢ’断面に
相当する部分の接合後の断面図である。図７（ｃ）から
理解されるようにＡＡ’断面では、上部基板７０１と下
部基板７０２とは一定の空間を開けて離間した構成とな
っている。ＡＡ’断面は基板端部から貫通溝７０４とデ
バイス収納凹部７０３が交互に並んだ部分であり、すべ
てのデバイス収納凹部７０３が同一深さの貫通溝７０４
によって外界に連結している。一方ＢＢ’断面はデバイ
ス収納凹部７０３が存在しない領域における断面構成で
あり、所定深さの貫通溝７０４が形成されていることが
理解される。
【００７５】デバイス収納凹部７０３は、すべて貫通溝
７０４によって接続され、外界とも接続された状態が維
持される構成となっている。この貫通溝７０４の配置構
成により、下部基板７０２に存在するデバイス収納凹部
７０３のすべてが外界と連結した状態を維持できるた
め、デバイス収納凹部７０３の内部雰囲気を外界と同様
の雰囲気とすることができる。従って、実施例１と同
様、例えばＳｉ製上部基板７０１と、パイレックスガラ
ス製下部基板７０２を相互に位置決めし、３００〜４０
０℃、印加電圧０．５〜１．０ｋＶ、大気圧の下で陽極
接合法により接合した後、Ｓｉ半導体基板である上部基
板のミラー形成部分の周辺領域をエッチングによって除
去する場合、数ｍＴｏｒｒ〜数１０ｍＴｏｒｒの真空下
でのドライエッチングを行なっても、デバイス収納凹部
７０３と外界とは貫通溝７０４によって接続されている
ので、素子の収納されたデバイス収納凹部７０３空間は
外界と同様の雰囲気、すなわちほぼ同じ圧力が保たれ、
真空下のエッチング環境においても急激な圧力変化を生
じることはなく、素子あるいはビームの破壊される恐れ
は解消される。
【００７６】本実施例では、貫通溝７０４は、デバイス
収納凹部７０３と同一の深さを有するので、貫通溝７０
４の独立の形成ステップを設けなくても、デバイス収納
凹部７０３を形成するエッチング工程において同時に貫
通溝７０４を形成することができる。
【００７７】なお、本実施例においても図６で説明した
と同様貫通溝幅の調整により流体コンダクタンスを調整
して基板内部のデバイス収納凹部の外界との圧力差を生
じ難くする構成とすることが可能である。
【００７８】［実施例３］次に、本発明の実施例３とし
て、接合した基板内部の貫通溝をデバイス製造プロセス
において適宜塞いでデバイスの製造を行なう接合基板デ
バイス製造方法を説明する。
【００７９】図８に本実施例の接合基板デバイス製造方
法のプロセスを説明する図を示す。本例においても上述
の実施例と同様マイクロミラーデバイスを作製するプロ
セスを代表して示すが本実施例で説明するデバイス製造
プロセスは他のデバイスの製造プロセスにおいても適用
できるものであり、マイクロミラーデバイス製造プロセ
スにのみ限定適用されるものではない。
【００８０】図８で示す上下の基板は前述した実施例１
に示す基板と同様の基板であり、図４に示すと同様の上
下基板を用いたものである。すなわち、上部基板８０１
は縦および横４０ｍｍ、厚さ６０μｍの両面研磨Ｓｉ基
板、下部基板８０２は縦および横４０ｍｍ、厚さ２００
μｍのパイレックスガラス基板である。パイレックスガ
ラス下部基板８０２には、縦および横１０ｍｍ、深さ２
０μｍのデバイス収納凹部８０３がＣＦ4ガスを用いた
異方性ドライエッチング法で９個（ブロック）形成さ
れ、デバイス収納凹部８０３内には図示されていないマ
イクロミラー駆動用のＡｌ電極が形成されている。最終
的にはそれぞれが切り離されて、各々がマイクロミラー
デバイスとして機能する。
【００８１】さらに下部基板８０２には、貫通溝８０４
が各デバイス収納凹部８０３を接続する部分、および基
板端部に通じる部分に形成してある。これらの貫通溝８
０４は、例えばＨＦ溶液を用いた等方性ウェットエッチ
ング法で形成したものであり、形状は長さ２．５ｍｍ、
幅３０μｍ、最大深さ１０μｍである。
【００８２】図８（ａ）に示す状態は、Ｓｉ製上部基板
８０１とパイレックスガラス製下部基板８０２を相互に
位置決めした後、陽極接合法を用いて接合した接合基板
の断面構成である。例えば３００〜４００℃、印加電圧
０．５〜１．０ｋＶ、大気圧の下で陽極接合法によって
上下基板の接合を行なう。
【００８３】２枚の基板を接合した後、図８（ｂ）に示
すようにＳｉ基板８０１上にミラー用のＡｌ膜８０５を
厚さ２００ｎｍ蒸着する。このＡｌ膜８０５は、マイク
ロミラーにおいて反射面として機能するものであり、真
空蒸着機を用いて蒸着される。
【００８４】このマイクロミラー用のＡｌ膜８０５をそ
のままエッチングすると、貫通溝８０４を通してエッチ
ング液が貫通溝８０４の中に浸透し、デバイス収納凹部
８０３内の図示されていないＡｌ電極がエッチングされ
て失われてしまう恐れがある。そこで、図８（ｃ）に示
すように接合した基板の側壁にレジストを少量ずつ供給
できるレジストペンを用いてレジスト層８０６を形成し
た。このレジスト層８０６の形成は、Ｓｉ上部基板８０
１を他の基板でカバーした状態で噴霧式のレジスト塗布
装置で行っても良い。
【００８５】次に、図８（ｄ）に示すようにマイクロミ
ラーの反射面用のレジストパターン８０７を形成し、４
０℃のリン酸溶液にこの基板を投入することにより、図
８（ｅ）に示すようにレジストパターン８０７の付着し
たマイクロミラー用のＡｌ膜８０５が形成される。
【００８６】続いて、図示されていない酸素アッシング
装置で処理する事で、側壁のレジスト層８０６とレジス
トパターン８０７を除去する。この結果、図８（ｆ）に
示すようにパイレックスガラス基板８０２のデバイス収
納凹部８０３中に作製されたＡｌ電極を損なうことなく
マイクロミラー用のＡｌ膜８０５によってミラー面を得
る事が出来た。
【００８７】マイクロミラーの作製プロセスでは、この
後ミラー部を筐体からエッチングで切り離すプロセスな
どを行うが、必要に応じて上述のレジスト層８０６を形
成することでデバイス収納凹部８０３を外界と遮断した
り、あるいは連通させたりすることが可能であり、処理
プロセス環境に応じてデバイス収納凹部８０３を最適な
環境に保つことが可能となる。
【００８８】上述のように本発明の製造プロセスを用い
れば、外界と連なる貫通溝を有する基板を接合した後、
エッチング、蒸着、レジスト塗布等様々なプロセスにお
いて必要に応じて貫通溝をレジストによって塞ぐことが
可能となり、任意のタイミングでデバイス収納凹部を密
閉、あるいは開放することが可能となり、デバイス収納
凹部の雰囲気をプロセスに応じた最適な雰囲気とするこ
とができる。従って、貫通溝を有する基板を使用した各
種デバイスの製造において、デバイス収納凹部に収納し
たデバイスを損傷することのない歩留まりの良いデバイ
ス製造が可能となる。
【００８９】［実施例４］次に、貫通溝を有する基板の
接合構成を持つデバイスの製造において基板接合後の空
間を封じる処理の可能な構成および製造プロセスについ
て説明する。
【００９０】図９に本発明の構成を説明する図を示す。
本実施例においても実施例１で説明したと同様の上下基
板を使用した例について説明する。すなわち、図４に示
すと同様の上下基板を用いる。上部基板９０１は縦およ
び横４０ｍｍ、厚さ６０μｍの両面研磨Ｓｉ基板、下部
基板９０２は縦および横４０ｍｍ、厚さ２００μｍのパ
イレックスガラス基板である。パイレックスガラス下部
基板９０２には、縦および横１０ｍｍ、深さ２０μｍの
デバイス収納凹部９０３がＣＦ4ガスを用いた異方性ド
ライエッチング法で９個（ブロック）形成され、デバイ
ス収納凹部９０３内には図示されていないマイクロミラ
ー駆動用のＡｌ電極が形成されている。最終的にはそれ
ぞれが切り離されて、各々がマイクロミラーデバイスと
して機能する。
【００９１】さらに下部基板９０２には、貫通溝９０４
が各デバイス収納凹部９０３を接続する部分、および基
板端部に通じる部分に形成してある。これらの貫通溝９
０４は、例えばＨＦ溶液を用いた等方性ウェットエッチ
ング法で形成したものであり、形状は長さ２．５ｍｍ、
幅３０μｍ、最大深さ１０μｍである。
【００９２】図９は、図４（ｃ）に示す断面と同一の部
分を示す断面である。すなわち、上下基板を接合した後
の図４の（ａ），（ｂ）のＡＡ’断面に相当する部分で
あり、３つのデバイス収納凹部９０３とデバイス収納凹
部相互間、およびデバイス収納凹部と基板端部とを連結
する貫通溝９０４が存在する基板中央の断面である。
【００９３】図９（ａ）に示す状態は、Ｓｉ上部基板９
０１パイレックスガラス下部基板９０２とが、陽極接合
法で接合されたものである。陽極接合の条件は、基板温
度３１０℃、印可電圧１．２ｋＶ、大気圧とした。
【００９４】本実施例においては上下基板の接合後、貫
通溝９０４を塞ぐことを可能としたものである。図９に
は貫通溝９０４を塞ぐ前の接合基板断面図として（ａ）
を示し、貫通溝９０４を塞いだ後の接合基板断面図とし
て（ｂ）を示す。また、図９（ａ），（ｂ）に対応する
貫通溝９０４の部分拡大図を図１０（ａ），（ｂ）に示
す。図１０（ａ）に示すように貫通溝９０４の断面は等
方性エッチングのため角が無く丸くなっている。
【００９５】図９（ａ）または図１０（ａ）に示すよう
に下部基板９０２の貫通溝９０４にはＣｕのパッド９０
５が断面に沿ってリフトオフ法で形成され、このＣｕの
パッド９０５に対向する形でＳｉ上部基板９０１側にも
Ｃｕのパッド９０７がリフトオフ法で形成される。な
お、このＣｕパッド９０５，９０７のリフトオフパター
ン形成には、段差にも均一な成膜が出来るレジスト噴霧
式塗布法を利用することができる。Ｃｕパッド９０５，
９０７の長さは共に１５０μｍ、幅は共に３２μｍであ
り、Ｃｕの膜厚は共に１００ｎｍとした。
【００９６】Ｓｉ上部基板９０１側のＣｕパッド９０７
に接する上部基板９０１のＳｉ表面は、Ｃｕパッド９０
７形成前に酸素プラズマを照射する事で酸化処理がなさ
れてＳｉＯ2部９０６を形成した。酸素プラズマは、図
示されていない真空チャンバー中で、Ｏ2 ２００ＳＣ
ＣＭ，反応圧力３００ｍＴｏｒｒ、ＲＦ Ｐｏｗｅｒ５
００Ｗの条件で実行された。このＳｉＯ2部９０６の領
域は、長さ１８０μｍ、幅３０μｍであった。ＳｉＯ2
部９０６の形成に際して、プラズマに曝さない部分の保
護はレジストで行った。
【００９７】Ｓｉ上部基板９０１側Ｃｕパッド９０７と
中心を一致させる形で、リフトオフ法を利用してＰｂの
バンプ９０８を形成した。このＰｂバンプ９０８の寸法
は、長さ１８０μｍ、幅２８μｍ、高さ８μｍとした。
【００９８】図９（ａ）または図１０（ａ）に示すよう
に、Ｓｉ上部基板９０１とパイレックスガラス下部基板
９０２が陽極接合された状態では、Ｐｂバンプ９０８は
パイレックスガラス下部基板９０２の貫通溝９０４の上
部位置に上部基板９０１に付着した構成を有し、貫通溝
９０４が外界および各デバイス収納凹部９０３とを連結
した状態を維持している。
【００９９】この陽極接合した基板を図示されていない
真空ステージ上に保持し、各デバイス収納凹部９０３内
の雰囲気を完全に真空に変えた後で、真空ステージの温
度を上げ、Ｓｉ上部基板９０１の温度がＰｂの融点（３
２７．５℃）を超える様にしてしばらく保持し、その
後、ステージの温度を常温に戻した。この操作により、
Ｐｂバンプ９０８は融点を超えた温度付近から流動し、
濡れ性の悪いＳｉＯ2部９０６上から濡れ性のよいＣｕ
パッド９０７の方へ凝集を始め、その結果、Ｐｂバンプ
９０８はパイレックスガラス下部基板９０２上のＣｕパ
ッド９０５へ接触を始め、結果として貫通溝９０４を塞
ぐことになる。真空ステージが降温すると共にＰｂも固
化し、図９（ｂ）、または図１０（ｂ）に示したような
Ｐｂの栓、すなわち封止栓９１０となって各デバイス収
納凹部９０３を真空状態に保持する働きをするに至る。
【０１００】なお、図９では、前述の実施例１で説明し
た基板の構成、すなわち貫通溝９０４と各デバイス収納
凹部９０３との深さの異なる構成について示したが、前
述の実施例２で説明したような貫通溝９０４と各デバイ
ス収納凹部９０３との深さが同一である基板に対しても
貫通溝の封止が可能であり、図１１に貫通溝９０４と各
デバイス収納凹部９０３との深さが同一である基板にお
ける封止前（ａ）と封止後（ｂ）の接合基板断面を示
す。
【０１０１】図１１は、図７（ｃ）の左に示す断面と同
一の部分を示す断面である。すなわち、上下基板を接合
した後の図７の（ａ）のＡＡ’断面に相当する部分であ
り、３つのデバイス収納凹部１１０３とデバイス収納凹
部相互間、およびデバイス収納凹部と基板端部とを連結
する貫通溝１１０４が存在する基板中央の断面である。
【０１０２】図１１に示す構成は下部基板１１０２の形
状が異なるのみであり、その他は図９に示す構成と同様
であり、下部基板１１０２の貫通溝１１０４にはＣｕの
パッド１１０５が断面に沿って形成され、このＣｕのパ
ッド１１０５に対向する形でＳｉ上部基板１１０１側に
もＣｕのパッド１１０７が形成されている。
【０１０３】Ｓｉ上部基板１１０１側のＣｕパッド１１
０７に接する上部基板１１０１のＳｉ表面は、Ｃｕパッ
ド１１０７形成前に酸素プラズマを照射する事で酸化処
理がなされてＳｉＯ2部１１０６が形成され、Ｓｉ上部
基板１１０１側Ｃｕパッド１１０７と中心を一致させる
形で、Ｐｂバンプ１１０８が形成される。
【０１０４】図１１（ａ）の陽極接合した基板を図示さ
れていない真空ステージ上に保持し、各デバイス収納凹
部１１０３内の雰囲気を完全に真空に変えた後で、真空
ステージの温度を上げ、Ｓｉ上部基板１１０１の温度が
Ｐｂの融点（３２７．５℃）を超える様にしてしばらく
保持し、その後、ステージの温度を常温に戻した。この
操作により、Ｐｂバンプ１１０８は融点を超えた温度付
近から流動し、濡れ性の悪いＳｉＯ2部１１０６上から
Ｃｕパッド１１０７の方へ凝集を始め、その結果、Ｐｂ
バンプ１１０８はパイレックスガラス下部基板１１０２
上のＣｕパッド１１０５へ接触を始め、結果として貫通
溝１１０４を塞ぐことになる。真空ステージが降温する
と共にＰｂも固化し、図１１（ｂ）に示したようなＰｂ
の栓、封止栓１１１０となって各デバイス収納凹部１１
０３を真空状態に保持する働きをするに至る。
【０１０５】図９〜１１を用いて説明した貫通溝の封止
工程によって例えば図１２に示すような貫通溝封止構造
が形成される。
【０１０６】図１２（ａ）は貫通溝１２０１のほぼ中央
部に、例えば図１０に示すＰｂバンプ構成を形成して、
これを溶融させて貫通溝１２０１に封止部１２０２を形
成したものである。図１２（ｂ）は貫通溝１２０１の２
個所に離間してＰｂバンプ構成を形成して、これを溶融
させて貫通溝１２０１に２つの封止部１２０４，１２０
５を形成したものである。
【０１０７】図１２（ａ）の構成で、各デバイスを切り
離す場合に、封止部１２０２の中央に切断面を位置させ
れば、各デバイス収納凹部１２０３の密封状態を維持す
ることが可能である。図１２（ｂ）に示すように貫通溝
１２０１の２個所に離間して２つの封止部１２０３，１
２０４を形成すれば、２つの封止部１２０３，１２０４
間の任意の位置を切断位置として各デバイス収納凹部１
２０３の密封状態を維持することが可能である。
【０１０８】本実施例の貫通溝封止手法を用いれば、デ
バイス製造プロセスの必要な時点で各デバイス収納凹部
の雰囲気を真空状態、あるいは所望の圧力として密封す
ることが可能となり、その後の外界の雰囲気変化の影響
をうけることがなく、デバイス収納凹部の雰囲気を外界
の圧力変化から遮断することが可能となる。
【０１０９】本実施例においてはマイクロミラーデバイ
スの製造方法を中心として貫通溝の封止を用いる例につ
いて説明したが、本発明は上記実施例に何ら限定される
ものではない。ウェーハの材質、設定温度等のプロセス
条件は本発明の主旨を逸脱しない限りにおいて変更が可
能である。例えば、所定の不活性ガス雰囲気とした中で
封止工程を実行し、デバイス収納凹部内を不活性ガスに
置換することも可能である。また、封止材料として上記
実施例においてはＰｂを用いたが、基板の融点より低い
融点を有する材料であれば、例えばはんだ（ＰｂＳ
ｎ）、熱可塑性樹脂も使用可能であり、その他にも各種
金属、合金、樹脂等の様々な材料を使用することができ
る。また上述の実施例ではＰｂ等の封止部材を貫通溝に
相対する上部基板に固着したが、貫通溝に固着し、溶融
時の基板方向を調整して貫通溝を封止する構成としても
よい。また、貫通溝の封止を上下基板の陽極接合前に実
行し、デバイス収納凹部を密封した状態でエッチング他
各種プロセスを実行する構成も可能である。また、上部
基板と下部基板の接合を陽極接合ではなく室温接合を利
用するようにすれば、さらに融点の低い材料を封止材料
として使用することが可能となる。
【０１１０】以上、特定の実施例を参照しながら、本発
明について詳解してきた。しかしながら、本発明の要旨
を逸脱しない範囲で当業者が該実施例の修正や代用を成
し得ることは自明である。すなわち、例示という形態で
本発明を開示してきたのであり、限定的に解釈されるべ
きではない。
【０１１１】また、上述の実施例では半導体基板とガラ
ス基板相互の組み合わせを中心として説明してきたが、
半導体基板相互の組み合わせにおいても本発明を適用す
ることは可能であり、また２つの基板の積層構造のみで
なく、さらに３層以上の基板を積層する構成においても
本発明を適用することが可能である。また、上述した各
実施例を相互に組み合わせた構成も本発明の範囲に含ま
れるものであり、本発明の要旨を判断するためには、冒
頭に記載した特許請求の範囲の欄を参酌すべきである。
【０１１２】
【発明の効果】本発明の接合基板素子および接合基板素
子製造方法によれば、少なくとも接合基板の一方の基板
にデバイス収納凹部を連結し、かつ外界とも連なる貫通
溝を形成したので、デバイス収納凹部内が外界と著しく
異なる圧力下に置かれる恐れがなく、エッチング等によ
る開口形成等の際、デバイス収納凹部が急激な圧力変化
が発生する恐れがない。さらに、従来例のように基板を
縦方向に貫通する深い穴を形成する必要がないので、製
造プロセスが簡易化され、また基板の強度を劣化させる
恐れもない。
【０１１３】さらに、本発明の接合基板素子および接合
基板素子製造方法によれば、貫通溝をデバイス収納凹部
と同一の深さを有する構成とすることで、デバイス収納
凹部の形成プロセスと同一のエッチング処理において併
せて貫通溝を形成することが可能となるので製造プロセ
スがさらに簡易化される。
【０１１４】さらに、本発明の接合基板素子および接合
基板素子製造方法によれば、貫通溝の基板外周にレジス
トを形成することで基板接合後、エッチング、蒸着、レ
ジスト塗布等様々なプロセスにおいて必要に応じて貫通
溝を塞ぐことが可能となり、任意の処理タイミングでデ
バイス収納凹部を密閉、あるいは開放することが可能と
なり、デバイス収納凹部の雰囲気をプロセスに応じた最
適な雰囲気とすることができ、貫通溝を有する基板を使
用した各種デバイスの製造において、デバイス収納凹部
に収納したデバイスを損傷することのない歩留まりの良
いデバイス製造が可能となる。
【０１１５】さらに、本発明の接合基板素子および接合
基板素子製造方法において、例えばＰｂバンプ等の貫通
溝封止手法を用いることにより、デバイス製造プロセス
の必要な時点で各デバイス収納凹部の雰囲気を真空状
態、あるいは所望の圧力として密封することが可能とな
り、その後の外界の雰囲気変化の影響をうけることがな
く、デバイス収納凹部の雰囲気を外界の圧力変化から遮
断することが可能となリ、貫通溝を有する接合基板のデ
バイス製造プロセスにおける処理の制約を解消すること
が可能となる。
【図面の簡単な説明】
【図１】マイクロミラーデバイスの構成を示す図であ
る。
【図２】マイクロミラーデバイスの製造プロセスを示す
図である。
【図３】基板上に縦穴を有する従来の接合基板を用いた
マイクロミラーデバイスの製造プロセスを示す図であ
る。
【図４】本発明の第１実施例の構成を説明する図であ
る。
【図５】本発明の第１実施例においてマイクロミラーデ
バイスを製造した接合基板構成を示す図である。
【図６】本発明の接合基板素子において貫通溝の幅を異
ならせた構成を示す図である。
【図７】本発明の第２実施例の構成を説明する図であ
る。
【図８】本発明の第３実施例としての接合基板素子の製
造プロセスを説明する図である。
【図９】本発明の第４実施例としての接合基板素子の貫
通溝の封止構成を示す図である。
【図１０】本発明の第４実施例としての接合基板素子の
貫通溝の封止構成を示す拡大図である。
【図１１】本発明の第４実施例としての接合基板素子の
貫通溝の封止構成をデバイス収納凹部と貫通溝の深さを
同一とした基板に適用した構成を示す図である。
【図１２】本発明の第４実施例としての接合基板素子の
貫通溝の封止構成の各種態様を示す図である。
【符号の説明】
１０１，２０１，３０１…半導体基板 １０２，２０２，３０２…ガラス基板 １０３，２０３，３０３…デバイス収納凹部 １０４，３０４…ミラー １０５，３０５…ビーム ２０４…Ａｌ膜 ２０６…レジストパターン ４０１…上部基板 ４０２…下部基板 ４０３…デバイス収納凹部 ４０４…貫通溝 ６０１，６０６…デバイス収納凹部 ６０２，６０３，６０４，６０５，６０７…貫通溝 ７０１…上部基板 ７０２…下部基板 ７０３…デバイス収納凹部 ７０４…貫通溝 ８０１…上部基板 ８０２…下部基板 ８０３…デバイス収納凹部 ８０４…貫通溝 ８０５…Ａｌ膜 ８０６…レジスト層 ８０７…レジストパターン ９０１，１１０１…上部基板 ９０２，１１０２…下部基板 ９０３，１１０３…デバイス収納凹部 ９０４，１１０４…貫通溝 ９０５，１１０５…Ｃｕパッド ９０６，１１０６…酸化シリコン層 ９０７，１１０７…Ｃｕパッド ９０８，１１０８…Ｐｂバンプ ９１０，１１１０…封止栓 １２０１…貫通溝 １２０２，１２０４，１２０５…封止部 １２０３…デバイス収納凹部

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】複数の基板を接合した接合基板によって構
    成される接合基板素子において、 接合する基板の少なくとも一方の基板の接合面側表面に
    基板外縁から基板内部に通じる貫通溝を有することを特
    徴とする接合基板素子。
  2. 【請求項２】上記貫通溝は上記接合する基板の少なくと
    も一方の基板に設けたデバイス収納凹部に連結した構成
    を有し、接合基板の外界雰囲気と該デバイス収納凹部内
    雰囲気とが貫通溝を介してほぼ同様の雰囲気に維持可能
    な構成を有することを特徴とする請求項１に記載の接合
    基板素子。
  3. 【請求項３】上記接合する基板の少なくとも一方の基板
    の接合側表面にはデバイス収納凹部および上記貫通溝が
    形成され、該デバイス収納凹部および貫通溝はほぼ同一
    の深さを有することを特徴とする請求項１に記載の接合
    基板素子。
  4. 【請求項４】上記接合基板素子を構成する少なくとも一
    方の基板には複数のデバイスに対応する複数のデバイス
    収納凹部が形成され、 上記貫通溝は上記複数のデバイス収納凹部をそれぞれ連
    結する複数の貫通溝によって構成され、接合基板の外縁
    から遠い距離にある接合基板内部に構成された貫通溝
    は、接合基板の外縁近傍に構成された貫通溝より、貫通
    溝内部を流れる流体に対するコンダクタンスが大きくな
    るように形成されたことを特徴とする請求項１に記載の
    接合基板素子。
  5. 【請求項５】上記接合基板内部に構成された貫通溝の断
    面積を上記接合基板の外縁近傍に構成された貫通溝の断
    面積よりも大きく形成し、貫通溝内部を流れる流体に対
    するコンダクタンスを調整した構成を有することを特徴
    とする請求項４に記載の接合基板素子。
  6. 【請求項６】上記接合基板内部に構成された貫通溝の本
    数を上記接合基板の外縁近傍に構成された貫通溝の本数
    よりも多く形成し、貫通溝内部を流れる流体に対するコ
    ンダクタンスを調整した構成を有することを特徴とする
    請求項５に記載の接合基板素子。
  7. 【請求項７】上記接合基板内部に構成された貫通溝の幅
    を上記接合基板の外縁近傍に構成された貫通溝の幅より
    も広く形成し、貫通溝内部を流れる流体に対するコンダ
    クタンスを調整した構成を有することを特徴とする請求
    項５に記載の接合基板素子。
  8. 【請求項８】上記接合基板内部に構成された貫通溝の深
    さを上記接合基板の外縁近傍に構成された貫通溝の深さ
    よりも深く形成し、貫通溝内部を流れる流体に対するコ
    ンダクタンスを調整した構成を有することを特徴とする
    請求項５に記載の接合基板素子。
  9. 【請求項９】上記貫通溝は、上記接合する基板の少なく
    とも一方の基板に設けたデバイス収納凹部に連結した構
    成を有し、 該貫通溝の内部には外界とデバイス収納凹部とを遮断す
    る封止部が形成され、デバイス収納凹部は密封状態に保
    持可能な構成を有することを特徴とする請求項１に記載
    の接合基板素子。
  10. 【請求項１０】上記封止部は貫通溝、または貫通溝に相
    対する面に形成される固着物質の溶融により構成される
    封止部であることを特徴とする請求項９に記載の接合基
    板素子。
  11. 【請求項１１】上記貫通溝の封止部には上記固着物質と
    濡れ性の高いパッド部が形成され、上記固着物質は溶融
    時に濡れ性の高いパッド形成部分に凝集されて貫通溝を
    封止する構成を有することを特徴とする請求項１０に記
    載の接合基板素子。
  12. 【請求項１２】上記固着物質は鉛であることを特徴とす
    る請求項１０に記載の接合基板素子。
  13. 【請求項１３】上記固着物質は金属、合金、樹脂のいず
    れかの材料から成ることを特徴とする請求項１０に記載
    の接合基板素子。
  14. 【請求項１４】上記封止部は１つの貫通溝につき、１個
    所のみに形成されていることを特徴とする請求項９に記
    載の接合基板素子。
  15. 【請求項１５】上記封止部は１つの貫通溝につき、離間
    した複数の位置に形成されていることを特徴とする請求
    項９に記載の接合基板素子。
  16. 【請求項１６】上記接合基板素子は、一方の基板にビー
    ムによって支持された可動ミラーが構成され、他方の基
    板に該可動ミラーを駆動する電極が構成されたマイクロ
    ミラーデバイスを構成することを特徴とする請求項１に
    記載の接合基板素子。
  17. 【請求項１７】複数の基板を接合した接合基板から成る
    接合基板素子を製造する接合基板素子製造方法におい
    て、 上記接合基板の少なくとも一方の基板表面に設けたデバ
    イス収納凹部と基板外界とを連結する貫通溝を上記接合
    基板の少なくとも一方の基板に形成し、さらに基板を接
    合するステップと、 真空雰囲気において該接合基板を構成する一方の基板表
    面から上部デバイス収納凹部に貫通する開口を形成する
    ステップとを有することを特徴とする接合基板素子製造
    方法。
  18. 【請求項１８】複数の基板を接合した接合基板から成る
    デバイスを製造する接合基板素子製造方法において、 上記接合基板の少なくとも一方の基板表面にデバイス収
    納凹部を形成するデバイス収納凹部形成処理ステップに
    おいて、該デバイス収納凹部と基板外界とを連結する貫
    通溝形成処理を併せて実行することを特徴とする接合基
    板素子製造方法。
  19. 【請求項１９】上記デバイス収納凹部形成処理ステップ
    はエッチング処理実行ステップであり、 上記デバイス収納凹部と上記貫通溝を同一深さに形成す
    る処理を同一エッチング処理工程において実行すること
    を特徴とする請求項１８に記載の接合基板素子製造方
    法。
  20. 【請求項２０】複数の基板を接合した接合基板から成る
    デバイスを製造する接合基板素子製造方法において、 上記接合基板の少なくとも一方の基板表面に設けたデバ
    イス収納凹部と基板外界とを連結する貫通溝を上記接合
    基板の少なくとも一方の基板に形成して基板を接合する
    ステップと、 接合した基板端面の貫通溝端部を閉鎖するステップと、 接合基板表面の加工を行うステップとを有することを特
    徴とする接合基板素子製造方法。
  21. 【請求項２１】上記貫通溝端部を閉鎖するステップはレ
    ジスト膜の形成により実行することを特徴とする請求項
    ２０に記載の接合基板素子製造方法。
  22. 【請求項２２】複数の基板を接合した接合基板から成る
    デバイスを製造する接合基板素子製造方法において、 上記接合基板の少なくとも一方の基板表面に設けたデバ
    イス収納凹部と基板外界とを連結する貫通溝を上記接合
    基板の少なくとも一方の基板に形成して基板を接合する
    ステップと、 上記貫通溝または貫通溝に相対する面の少なくともいず
    れかに固着された固着物質を溶融させることにより該貫
    通溝を封止するステップとを有することを特徴とする接
    合基板素子製造方法。
  23. 【請求項２３】上記固着物質は低融点材料から構成さ
    れ、上記固着物質と濡れ性の高いパッド部が形成されて
    おり、該固着物質は溶融時に上記貫通溝近傍に形成され
    た濡れ性の高いパッド部分に凝集されて貫通溝を封止す
    ることを特徴とする請求項２２に記載の接合基板素子製
    造方法。
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