JP2001013203A

JP2001013203A - 半導体記憶装置のテスト方法、テスト制御装置および半導体記憶装置

Info

Publication number: JP2001013203A
Application number: JP11183889A
Authority: JP
Inventors: Yukie Fukushima; 雪江福嶋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-06-29
Filing date: 1999-06-29
Publication date: 2001-01-19

Abstract

(57)【要約】【課題】多数の半導体記憶装置を確実に試験すること
が可能な半導体記憶装置のテスト方法、テスト制御装置
および半導体記憶装置を提供する。【構成】バーンイン装置１００は、複数のドライバを
含む。各ドライバは、異なる位相の外部クロック信号を
発生する。バーンインボード１０４は、複数のソケット
を含む。複数のソケットは２つのグループに分割され
る。第１グループ（Ｓ１）には、ドライバＤＲ１の出力
する外部クロック信号を、第２グループ（Ｓ２）には、
ドライバＤＲ２の出力する外部クロック信号を供給す
る。複数の半導体装置を、ソケットＳ１、Ｓ２に装着す
る。これにより、バーンイン装置１００に流れ込む半導
体記憶装置の動作電流が低減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
テスト方法、テスト制御装置および半導体記憶装置に関
し、より特定的には、バーンイン試験に対応する半導体
記憶装置のテスト方法、テスト制御装置および半導体記
憶装置に関する。

【０００２】

【従来の技術】従来より、同期式のＲＡＭ（以下、半導
体記憶装置と称す）に対する試験の一つとして、ワード
線にストレスを印加するバーンイン試験がある。バーン
イン試験においては、バーンイン装置から複数の半導体
記憶装置に、外部クロック信号ＣＬＫを供給するととも
に、この外部クロック信号ＣＬＫに同期してアドレス信
号や試験データ等を供給しまたはそれぞれからデータを
読出す。

【０００３】

【発明が解決しようとする課題】ところで、複数の半導
体記憶装置を同時に動作させた場合、以下の問題が発生
する。図１２は、バーンイン試験における動作電流の状
態を説明するためのタイミングチャートである。図１２
では、第ｎ、ｎ＋１、ｎ＋２周期（クロックＣＬＫ）に
おけるワード線ＷＬの活性状態と動作電流Ｐとの関係を
示している。外部クロック信号ＣＬＫは、時刻ｔ０〜ｔ
１、ｔ２〜ｔ３、ｔ４〜ｔ５においてＬレベル、時刻ｔ
１〜ｔ２、ｔ３〜ｔ４、ｔ５〜ｔ６においてＨレベルの
状態にある。

【０００４】外部クロック信号ＣＬＫが立上がると、半
導体記憶装置はワード線ＷＬを活性状態（Ｈレベル）に
する。これにともない、半導体記憶装置の内部で発生す
る動作電流Ｐがピーク値を示す。バーンイン試験の対象
となるすべての半導体記憶装置が同一の外部クロック信
号ＣＬＫに同期して動作するため、動作電流のピーク位
置は、すべての半導体記憶装置で一致している。

【０００５】このため、多くの半導体記憶装置を試験対
象とすると、これらからバーンイン装置に流れ込む電流
がバーンイン試験装置の電流許容範囲を超えるおそれが
ある。そこで、従来のバーンイン試験では、一回のバー
ンイン試験で試験する半導体記憶装置の数を制限してい
た。

【０００６】しかしなら、一回のバーンイン試験で、よ
り多くの半導体記憶装置を効率よくしかも確実に試験す
ることが要請される。

【０００７】したがって、本発明は係る問題を解決する
ためになされたものであり、その目的は、１回のバーン
イン試験で、より多くの半導体記憶装置を効率よくかつ
確実に試験することが可能な半導体記憶装置のテスト方
法、テスト制御装置および半導体記憶装置を提供するこ
とにある。

【０００８】

【課題を解決するための手段】本発明の１つの局面によ
ると、半導体記憶装置のテスト方法は、各々がメモリセ
ルアレイを含む複数の半導体記憶装置に対してバーンイ
ン試験を行なうための、半導体記憶装置のテスト方法で
あって、複数の半導体記憶装置のそれぞれをバーンイン
ボードの複数のソケットに装着するステップと、互いに
異なる複数の外部クロック信号を発生するステップと、
複数の外部クロック信号を、複数のソケットに振り分け
て供給するステップとを備え、複数の半導体記憶装置の
それぞれは、複数の外部クロック信号のうち対応する外
部クロック信号に同期してバーンイン動作を行なう。

【０００９】より好ましくは、複数の外部クロック信号
は、第１の外部クロック信号と、第１の外部クロック信
号と逆位相の第２の外部クロック信号とを含む。

【００１０】本発明のさらなる局面によると、半導体記
憶装置のテスト方法は、各々がメモリセルアレイを含む
複数の半導体記憶装置に対してバーンイン試験を行なう
ための、半導体記憶装置のテスト方法であって、複数の
半導体記憶装置のそれぞれをバーンインボードの複数の
ソケットに装着するステップと、互いに異なる複数の外
部制御信号を発生するステップと、複数の外部制御信号
を、複数のソケットに振り分けて供給するステップとを
備え、複数の半導体記憶装置のそれぞれは、複数の外部
制御信号のうち対応する外部制御信号に応じて所定の動
作モードを開始する。

【００１１】より好ましくは、所定の動作モードとは、
メモリセルアレイにおける連続読出動作または連続書込
動作を実施するバーストモードである。

【００１２】本発明のさらなる局面によると、テスト制
御装置は、各々がメモリセルアレイを含む複数の半導体
記憶装置に対してバーンイン試験を行なうためのテスト
制御装置であって、プログラム制御回路と、プログラム
制御回路の制御に基づき互いに異なる複数の外部クロッ
ク信号を発生して、複数の半導体記憶装置に供給する発
生回路とを備え、複数の半導体記憶装置のそれぞれは、
複数の外部クロック信号のうち対応する外部クロック信
号に同期してバーンイン動作を行なう。

【００１３】より好ましくは、複数の半導体記憶装置を
装着するための複数のソケットを含むバーンインボード
をさらに備え、複数のソケットは、複数の外部クロック
信号に対応して複数のグループに分割され、複数のグル
ープのそれぞれは、対応する外部クロック信号を受け
る。

【００１４】より好ましくは、複数の外部クロック信号
は、第１の外部クロック信号と、第１の外部クロック信
号と逆位相の第２の外部クロック信号とを含み、発生回
路は、第１の外部クロック信号を発生する第１の発生回
路と、第２の外部クロック信号を発生する第２の発生回
路とを含み、複数のソケットは、第１の外部クロック信
号を受ける第１グループと、第２の外部クロック信号を
受ける第２グループとに分割され、複数の半導体記憶装
置は、第１グループと第２グループとに振り分けられて
装着される。

【００１５】本発明のさらなる局面によると、テスト制
御装置は、各々がメモリセルアレイを含む複数の半導体
記憶装置に対してバーンイン試験を行なうためのテスト
制御装置であって、プログラム制御回路と、プログラム
制御回路の制御に基づき互いに異なる複数の外部制御信
号を発生して、複数の半導体記憶装置に供給する発生回
路とを備え、複数の半導体記憶装置のそれぞれは、バー
ンイン試験において、複数の外部制御信号のうち対応す
る外部制御信号に応じて所定の動作モードを開始する。

【００１６】より好ましくは、複数の半導体記憶装置を
装着するための複数のソケットを含むバーンインボード
をさらに備え、複数のソケットは、複数の外部制御信号
に対応して複数のグループに分割され、複数のグループ
のそれぞれは、対応する外部制御信号を受ける。

【００１７】より好ましくは、所定の動作モードとは、
メモリセルアレイにおける連続読出動作または連続書込
動作を実施するバーストモードである。

【００１８】本発明のさらなる局面によると、テスト制
御装置は、各々が、行列状に配置される複数のメモリセ
ルと、行に対応する複数のワード線と、列に対応する複
数のワード線とを含むメモリセルアレイと、外部信号に
応じて、バーンイン試験モードであることを検出する検
出手段と、前記メモリセルアレイに含まれる特定のワー
ド線を活性化させるための活性化手段と、外部クロック
信号を受けて、活性化手段および検出手段の動作タイミ
ングを制御する内部クロック信号を発生する内部クロッ
ク発生回路とを備える複数の半導体記憶装置に対してバ
ーンイン試験を行なうためのテスト制御装置であって、
外部クロック信号を発生して複数の半導体記憶装置のそ
れぞれに供給する発生回路と、複数の異なる供給電位を
複数の半導体記憶装置のそれぞれに振り分けて供給する
回路とを備え、複数の半導体記憶装置のそれぞれは、外
部クロック信号の電位と対応する供給電位との関係に応
じて内部クロック信号を発生する。

【００１９】より好ましくは、複数の異なる供給電位
は、電源電位と接地電位とであって、複数の半導体記憶
装置のそれぞれは、通常動作モードにおいて外部と無接
続のピンをさらに備え、ピンから供給電位を受ける。

【００２０】本発明のさらなる局面によると、半導体記
憶装置は、行列状に配置される複数のメモリセルと、行
に対応する複数のワード線と、列に対応する複数のワー
ド線とを含むメモリセルアレイと、外部信号に応じて、
バーンイン試験モードであることを検出する検出手段
と、メモリセルアレイに含まれる特定のワード線を活性
化させるための活性化手段と、外部クロック信号を受け
て、活性化手段および検出手段の動作タイミングを制御
する内部クロック信号を発生する内部クロック発生回路
とを備え、内部クロック発生回路は、通常モードにおい
ては、外部クロック信号に同期した内部クロック信号を
発生し、バーンイン試験モードにおいては、外部から与
えられる供給電位と外部クロック信号の電位との関係に
応じて内部クロック信号を発生する。

【００２１】より好ましくは、供給電位は、電源電位ま
たは接地電位のいずれか一方である。

【００２２】より好ましくは、通常動作モードにおい
て、外部と無接続のピンをさらに備え、供給電位は、ピ
ンから供給される。

【００２３】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、同一
の構成要素には、同一の符号または記号を付し、その説
明を省略する。

【００２４】［実施の形態１］図１は、本発明の実施の
形態１におけるバーンイン装置１００とバーンインボー
ド１０４上の半導体記憶装置との関係を示す図である。
図１を参照して、バーンイン装置１００は、外部クロッ
ク信号ＣＬＫ１を出力するドライバＤＲ１と、外部クロ
ック信号ＣＬＫ２を出力するドライバＤＲ２と、ドライ
バＤＲ１およびＤＲ２の動作を制御するプログラム制御
回路１０２とを備える。

【００２５】プログラム制御回路１０２は、各ドライバ
の動作を制御する制御信号ＣＮＴを出力する。ドライバ
ＤＲ１、ＤＲ２のそれぞれは、制御信号ＣＮＴに基づ
き、出力する外部クロック信号の位相・周期を決定す
る。

【００２６】バーンインボード１０４は、複数のソケッ
ト（記号Ｓ１、Ｓ２）を含む。記号Ｃは、外部クロック
信号入力ピンを表わしている。

【００２７】より具体的には、ソケットＳ１には、ドラ
イバＤＲ１から外部クロック信号ＣＬＫ１を供給し、ソ
ケットＳ２には、ドライバＤＲ２から外部クロック信号
ＣＬＫ２を供給する。すなわち、バーンインボード１０
４上の複数のソケットは、複数のグループに分割され、
各々は、バーンイン装置１００から互いに異なる外部ク
ロック信号を受けることになる。ソケットに装着される
半導体記憶装置は、対応する外部クロック信号に同期し
て、バーンイン動作に関連するアドレス信号等をバーン
イン装置１００から取込む。

【００２８】試験対象である半導体記憶装置の構成の一
例について説明する。図２は、半導体記憶装置１０００
の構成の一例を示す概略図である。図２に示す半導体記
憶装置１０００は、コントロール回路１、内部クロック
発生回路２、アドレスバッファ３、モードセット設定回
路４、メモリ構成部、および入出力回路１０を含む。

【００２９】メモリ構成部は、ロウ系制御回路６、ワー
ドドライバ７、メモリセルアレイ９、センスアンプおよ
びＩＯゲートを含む。図２においては、センスアンプと
ＩＯゲートとを１つのブロック８で記載している。メモ
リセルアレイ９は、行列状に配置された複数のメモリセ
ルＭを含み、メモリセルＭのそれぞれは、行方向に対応
して配置されたワード線ＷＬと列方向に対応して配置さ
れたビット線対ＢＬ、／ＢＬとの交点に接続されてい
る。

【００３０】コントロール回路１は、外部制御信号（外
部クロック取込信号ＡＤＳＣ♯、外部アドレスストロー
ブ信号／ＲＡＳ、外部コラムアドレスストローブ信号／
ＣＡＳ、外部ライトイネーブル信号／ＷＥ、外部半導体
記憶装置セレクト信号／ＣＳ等）を受けて、対応する内
部制御信号を出力する。

【００３１】内部クロック発生回路２は、外部クロック
信号ＣＬＫを取込み、内部クロック信号ＣＬＫを出力す
る。アドレスバッファ３は、外部から受けるアドレス信
号Ａを取込み、内部アドレス信号を出力する。ロウ系制
御回路６は、コントロール回路１から受ける制御信号に
基づきワードドライバ７を活性化し、またはセンスアン
プを活性化する。

【００３２】モードセット設定回路４は、コントロール
回路１の出力、アドレスバッファ３の出力等に応答し
て、特定のモードを指定するモード信号を出力する。こ
れにより、カスレイテンシＣＬ、バースト長ＢＬ、試験
モード等といった各種モードが設定される。

【００３３】入出力回路１０は、コントロール回路１か
らの読出命令に基づき、内部クロック信号ＣＬＫに同期
して、メモリセルＭから読出されたデータを入出力ピン
ＤＱに出力する。入出力回路１０は、コントロール回路
１からの書込命令に基づき、内部クロック信号ＣＬＫに
同期して、入出力ピンＤＱから受けるデータをメモリ構
成部に伝送する。

【００３４】なお、図１に示すソケットに搭載する半導
体記憶装置は、図２に示すものに限られず、外部クロッ
ク信号に同期して動作する半導体記憶装置であればいず
れの構成であってもよい。

【００３５】バーンイン装置１００から供給される外部
クロック信号と動作電流との関係を説明する。外部クロ
ック信号ＣＬＫ１と外部クロック信号ＣＬＫ２とが逆位
相の関係にある場合を一例として示す。

【００３６】図３は、バーンイン装置１００から供給さ
れる外部クロック信号と動作電流との関係を示すタイミ
ングチャートである。図３において、記号ＷＬ１は、ソ
ケットＳ１に装着される半導体記憶装置において選択さ
れるワード線を、記号ＷＬ２は、ソケットＳ２に装着さ
れる半導体記憶装置において選択されるワード線をそれ
ぞれ示している。また、記号Ｐ１は、ソケットＳ１にお
いて発生する電流値を、記号Ｐ２は、ソケットＳ２にお
いて発生する電流値をそれぞれ示している。

【００３７】各周期（ｎ−１）、ｎ、（ｎ＋１）におい
て、外部クロック信号ＣＬＫ１は後半部分（時刻ｔ１〜
ｔ２、ｔ３〜ｔ４、ｔ５〜ｔ６）で、外部クロック信号
ＣＬＫ２は前半部分（時刻ｔ０〜ｔ１、ｔ２〜ｔ３、ｔ
４〜ｔ５）で、それぞれＨレベルの状態にある。

【００３８】ワード線ＷＬ１は、外部クロック信号ＣＬ
Ｋ１に同期して活性状態（Ｈレベル）となる。外部クロ
ック信号ＣＬＫ１の立上がり後に電流値Ｐ１がピーク値
を示す。これに対し、ワード線ＷＬ２は外部クロック信
号ＣＬＫ２に同期して活性状態となる。外部クロック信
号ＣＬＫ２の立上がり後に電流値Ｐ２がピーク値を示
す。

【００３９】外部クロック信号ＣＬＫ１とＣＬＫ２とが
互いに逆位相の関係にあるため、ソケットＳ１の動作電
流Ｐ１のピーク位置とソケットＳ２の動作電流Ｐ２のピ
ーク位置とが半周期ずれる。

【００４０】したがって、複数の半導体記憶装置を同時
に動作させる場合に比べて、信号線を介してバーンイン
装置１００に流れ込む電流が低減する。

【００４１】このように、本発明の実施の形態１におけ
る構成および方法によれば、バーンイン装置１００に接
続される半導体記憶装置の動作タイミングをずらすこと
が可能となるため、バーンイン装置１００の電流許容範
囲内で、より多くの半導体記憶装置を試験することが可
能となる。

【００４２】［実施の形態２］図４は、本発明の実施の
形態２におけるバーンイン装置２００とバーンインボー
ド２０４上の半導体記憶装置との関係を示す図である。
図４を参照して、バーンイン装置２００は、複数のドラ
イバＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４およびＤＲ５、な
らびにプログラム制御回路２０２を備える。

【００４３】プログラム制御回路２０２は、各ドライバ
の動作を制御する制御信号ＣＮＴを出力する。ドライバ
ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４およびＤＲ５のそれぞ
れは、制御信号ＣＮＴに基づき、外部クロック取込信号
ＡＤＳＣ１♯、ＡＤＳＣ２♯、ＡＤＳＣ３♯、ＡＤＳＣ
４♯およびＡＤＳＣ５♯を出力する（総称的に、外部ク
ロック取込信号ＡＤＳＣ♯と記す）。各ドライバは、制
御信号ＣＮＴに基づき、出力する外部クロック取込信号
ＡＤＳＣ♯の位相・周期を決定する。

【００４４】各ドライバより発生する外部クロック取込
信号ＡＤＳＣ♯は、図４に示す外部制御信号入力ピンＱ
に入力される。外部クロック取込信号ＡＤＳＣ♯は、外
部クロック信号ＣＬＫの立上がりエッジで半導体記憶装
置に取込まれる。Ｌレベルの外部クロック取込信号ＡＤ
ＳＣ♯を取込んだ半導体記憶装置は、新たなアドレス信
号を取込み、次のサイクルからバースト動作（連続読出
動作または連続書込動作）を開始する。

【００４５】実施の形態２では、複数のソケットを５つ
のグループに分割（Ｓ１〜Ｓ５）する。ソケットＳ１に
は外部クロック取込信号ＡＤＳＣ１♯、ソケットＳ２に
は外部クロック取込信号ＡＤＳＣ２♯、ソケットＳ３に
は外部クロック取込信号ＡＤＳＣ３♯、ソケットＳ４に
は外部クロック取込信号ＡＤＳＣ４♯、ソケットＳ５に
は外部クロック取込信号ＡＤＳＣ５♯をそれぞれ供給す
る。

【００４６】バーンインボード２０４に装着されるすべ
ての半導体記憶装置にはさらに、バースト動作に必要と
なる各種信号（外部クロック信号ＣＬＫ）を供給する。

【００４７】バーンイン装置２００から供給される外部
クロック取込信号ＡＤＳＣ♯と半導体記憶装置の動作と
の関係を説明する。ここで、半導体記憶装置１０００は
外部クロック信号に同期して５周期ごとにバースト動作
を開始するものとする。各外部クロック取込信号ＡＤＳ
Ｃ♯が５クロックを周期とし、かつ各々の立下がりタイ
ミングか異なる関係にある場合を一例として示す。

【００４８】図５は、外部クロック取込信号と動作電流
との関係を説明するためのタイミングチャートであり、
図６は、バーンイン装置２００から供給される外部クロ
ック取込信号と半導体記憶装置の動作との関係を説明す
るためのタイミングチャートである。図５〜図６におい
て、バースト周期ｍ、ｍ＋１はそれぞれ、５つ周期ｎ１
〜ｎ５から構成されている。

【００４９】まず、図５を参照して、外部クロック取込
信号ＡＤＳＣ♯が、各バースト周期の第１周期ｎ１にお
いてＬレベルに立下がると、第１周期ｎ１における外部
クロック信号ＣＬＫの立上がりエッジでＬレベルの外部
クロック取込信号ＡＤＳＣ♯が半導体記憶装置に取込ま
れる。これにより、半導体記憶装置は、第２周期ｎ２か
らバースト動作を開始する。

【００５０】第１周期ｎ１においてワード線ＷＬは非活
性状態（Ｌレベル）にあり、動作電流Ｐが最低値を示
す。続く第２周期ｎ２〜第５周期ｎ５の間、ワード線Ｗ
Ｌが活性される。この際、動作電流Ｐは、ワード線ＷＬ
の活性タイミングである外部クロック信号ＣＬＫの立上
がり後にピークを示す。

【００５１】図６を参照して、各バースト周期におい
て、外部クロック取込信号ＡＤＳＣ１♯を第１周期ｎ１
で、外部クロック取込信号ＡＤＳＣ２♯を第２周期ｎ２
で、外部クロック取込信号ＡＤＳＣ３♯を第３周期ｎ３
で、外部クロック取込信号ＡＤＳＣ４♯を第４周期ｎ４
で、そして外部クロック取込信号ＡＤＳＣ５♯を第５周
期ｎ５でＬレベルに立下げる。

【００５２】たとえば、ソケットＳ１に装着される半導
体記憶装置は、第１周期ｎ１における外部クロック信号
ＣＬＫの立上がりエッジでＬレベルの外部クロック取込
信号ＡＤＳＣ１♯を取込み、第２周期ｎ２からバースト
動作を開始する。

【００５３】また、ソケットＳ２に装着される半導体記
憶装置は、第２周期ｎ２における外部クロック信号ＣＬ
Ｋの立上がりエッジでＬレベルの外部クロック取込信号
ＡＤＳＣ２♯を取込み、第３周期ｎ３からバースト動作
を開始する。ソケットＳ３〜Ｓ５についても、同様に第
３周期ｎ３〜第５周期ｎ５のそれぞれにおいて対応する
Ｌレベルの外部クロック取込信号を取込み、次の周期か
らバースト動作を開始する。

【００５４】たとえば、第１周期ｎ１においては、ソケ
ットＳ１に装着される半導体記憶装置は読出動作／書込
動作を行なわない（動作電流が低下する）。したがっ
て、ソケットＳ１に装着される半導体記憶装置の数だけ
バーンイン装置２００に流れ込む電流が低減する。同様
に、ソケットＳ２に装着される半導体記憶装置は第２周
期ｎ２、ソケットＳ３に装着される半導体記憶装置は第
３周期ｎ３、ソケットＳ４に装着される半導体記憶装置
は第４周期ｎ４、そしてソケットＳ５に装着される半導
体記憶装置は第５周期ｎ５においてそれぞれ読出動作／
書込動作を行なわない。したがって、各周期毎に、Ｌレ
ベルの外部クロック取込信号を受ける半導体記憶装置の
数だけバーンイン装置２００に流れ込む電流が低減す
る。

【００５５】したがって、同時にすべての半導体記憶装
置についてバースト動作を開始させる場合に比べて、バ
ーンイン装置に流れ込む電流が低減する。

【００５６】このように、本発明の実施の形態２におけ
る構成および方法によれば、１回のバースト動作に必要
な周期ｎの５倍の周期ｍ内で、ソケットＳ１〜Ｓ５に装
着される半導体記憶装置のバースト動作の開始タイミン
グを１周期ずつずらすことが可能となる。これにより、
バーンイン装置２００に流れ込む電流のピーク値を低減
させることが可能となる。

【００５７】［実施の形態３］図７は、本発明の実施の
形態３におけるバーンイン装置３００と半導体記憶装置
との関係を示す図である。図７を参照して、バーンイン
装置３００は、外部クロック信号ＣＬＫ１を出力するド
ライバＤＲ１を備える。

【００５８】図示しないバーンインボードに装着される
半導体記憶装置ＩＣ１およびＩＣ２は、ＥＸＮＯＲ回路
ＥＸ１、ＥＸ２をそれぞれ含む。ＥＸＮＯＲ回路ＥＸ
１、ＥＸ２は、外部クロック信号と供給電位とを受け
る。図においては、半導体記憶装置ＩＣ１に含まれるＥ
ＸＮＯＲ回路ＥＸ１は、第１入力ノードに電源電位Ｖｄ
ｄを、第２入力ノードに外部クロック信号ＣＬＫ１をそ
れぞれ受け、半導体記憶装置ＩＣ２に含まれるＥＸＮＯ
Ｒ回路ＥＸ２は、第１入力ノードに接地電位Ｖｓｓを、
第２入力ノードに外部クロック信号ＣＬＫ１をそれぞれ
受けている。

【００５９】半導体記憶装置ＩＣ１、ＩＣ２は、バーン
イン試験において、対応するＥＸＮＯＲ回路から出力さ
れる内部クロック信号ＤＣ１、ＤＣ２に同期して動作す
る。

【００６０】これらの供給電位（電源電位、接地電位）
は、たとえばバーンイン装置から供給する。この際、同
時に試験する複数の半導体記憶装置に対して、一部には
電源電位を、残りには接地電位を与える。

【００６１】外部クロック信号ＣＬＫ１および供給電位
と半導体記憶装置の動作との関係を説明する。図８は、
バーンイン装置３００から供給される外部クロック信号
ＣＬＫ１と半導体記憶装置の動作との関係を説明するた
めのタイミングチャートである。図中、記号ＤＣ１は、
供給電位として電源電位を受けるＥＸＮＯＲ回路（ＥＸ
１に相当）から出力される内部クロック信号を、記号Ｄ
Ｃ２は、供給電位として接地電位を受けるＥＸＮＯＲ回
路（ＥＸ２に相当）から出力される内部クロック信号を
表わしている。

【００６２】図８において、外部クロック信号ＣＬＫ１
は、第ｎ周期（ｔ０〜ｔ２）、第ｎ＋１周期（ｔ２〜ｔ
４）、第ｎ＋２周期（ｔ４〜ｔ６）において、時刻ｔ
１、ｔ３、ｔ５でＨレベルに立上がり、時刻ｔ０、ｔ
２、ｔ４、ｔ６でＬレベルに立下がる。

【００６３】内部クロック信号ＤＣ１は、時刻ｔ１、ｔ
３、ｔ５の外部クロック信号ＣＬＫ１の立上がりに応答
して立上がる。すなわち、電源電位を受けるＥＸＮＯＲ
回路を含む半導体記憶装置は、外部クロック信号ＣＬＫ
１と同期した内部クロック信号ＤＣ１に同期して動作す
る。

【００６４】これに対し、内部クロック信号ＤＣ２は、
時刻ｔ０、ｔ２、ｔ４、ｔ６の外部クロック信号ＣＬＫ
１の立下がりに応答して立上がる。すなわち、接地電位
を受けるＥＸＮＯＲ回路を含む半導体記憶装置は、外部
クロック信号ＣＬＫ１と逆位相の内部クロック信号ＤＣ
２に同期して動作する。したがって、半導体記憶装置Ｉ
Ｃ１と半導体記憶装置ＩＣ２とでは、動作タイミングが
半周期ずれることになる。

【００６５】このような、バーンイン試験のための内部
クロック信号を発生する構成を有する半導体記憶装置に
ついて説明する。図９は、図７で説明したＥＸＮＯＲ回
路を含む同期式の半導体記憶装置の全体構成の一例を示
す図である。図９に示す同期式の半導体記憶装置２００
０は、内部クロック発生回路２に代わって内部クロック
発生回路１２を備える。

【００６６】内部クロック発生回路１２は、ＥＸＮＯＲ
回路（ＥＸ１、ＥＸ２に相当）を含む。ＥＸＮＯＲ回路
は、外部クロック信号と供給電位とを受ける。供給電位
は、たとえば、無接続ピンＮＣから与える。

【００６７】内部クロック発生回路１２は、通常モード
では、外部クロック信号に同期した内部クロック信号を
出力し、モードセット設定回路４から出力される試験モ
ードに対応するモード信号を受けると、ＥＸＮＯＲ回路
により内部クロック信号（ＤＣ１、ＤＣ２に相当）を出
力する。半導体記憶装置の内部回路は、内部クロック発
生回路１２の出力する内部クロック信号に同期して動作
する。

【００６８】このように、本発明の実施の形態２におけ
る構成および方法によれば、バーンイン装置３００に接
続される半導体記憶装置の動作タイミングをずらすこと
が可能となるため、バーンイン装置３００の電流許容範
囲内で、より多くの半導体記憶装置を試験することが可
能となる。

【００６９】［実施の形態４］同期式の半導体記憶装置
のバーンイン試験について説明する。図１０（ａ）、
（ｂ）は、バーンイン装置、バーンインボード、ソケッ
トおよび半導体記憶装置の接続関係を示す図であり、図
１０（ａ）は上面からみた概念図であり、図１０（ｂ）
は側面からみた概念図である。図１１は、図１０
（ａ）、（ｂ）に示す構成によるバーンイン試験につい
て説明するためのフローチャートである。図１０
（ａ）、（ｂ）に示すバーンイン装置４００およびバー
ンインボード４０４、ならびに半導体記憶装置は、実施
の形態１〜実施の形態３のいずれの構成を用いてもよ
い。

【００７０】図１０（ａ）、（ｂ）を参照して、バーン
イン装置４００は、上述したバーンイン装置１００〜３
００のいずれかに相当する。バーンイン装置４００は、
少なくとも１つのドライバＤＲを含む。ドライバＤＲ
は、図示しないプログラム制御回路に基づき、外部クロ
ック信号または外部クロック取込信号を発生する。

【００７１】ソケットＳに半導体記憶装置ＩＣを装着し
たバーンインボード４０４をバーンイン装置４００に差
込む。この際、バーンインボード４０４のバーンインボ
ード入力端子４１２がバーンイン装置４００の信号出力
端子４１０に接続される。

【００７２】バーンイン装置４００のドライバＤＲをバ
ーンイン装置４００の信号出力端子４１０に接続される
ようにプログラムし、バーンインボード入力端子４１２
とソケットＳの外部入力ピンＰとを配線する。これによ
り、バーンイン試験時に、バーンイン装置４００のドラ
イバＤＲの出力がソケットＳの外部入力ピンＰに入力さ
れる。

【００７３】図１１を参照して、バーンイン試験の流れ
について説明する。バーンイン試験時には、まずバーン
インバード４０４のソケットＳに半導体記憶装置ＩＣを
装着する（ステップＳ１）。バーンインボード４０４を
バーンイン装置４００に差込む（ステップＳ２）。ドラ
イバＤＲを動作させてバーンイン試験を開始する（ステ
ップＳ３）。バーンイン装置４００のドライバＤＲの出
力がソケットＳの外部入力ピンＰに入力される。これに
より、半導体記憶装置ＩＣはバーンイン試験状態になる
（ステップＳ４）。

【００７４】たとえば、実施の形態１の構成により試験
を行なう場合は、複数の半導体記憶装置に対して位相の
異なる外部クロック信号を与える。実施の形態２の構成
により試験を行なう場合は、複数の半導体記憶装置に対
して位相の異なる外部クロック取込信号を与える。実施
の形態３の構成により試験を行なう場合は、複数の半導
体記憶装置のそれぞれに対して外部クロック信号と供給
電位（電源電位、接地電位）とを与える。

【００７５】バーンイン試験が終了する（ステップＳ
５）と、バーンインボード４０４をバーンイン装置４０
０から取外す（ステップＳ６）。バーンインボード４０
４上のソケットＳから半導体記憶装置ＩＣを脱着する
（ステップＳ７）。このような一連の流れで、バーンイ
ン試験が行なわれる。

【００７６】これにより、バーンイン試験において、よ
り多数の半導体記憶装置を試験することが可能となる。

【００７７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態の説明ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。

【００７８】

【発明の効果】このように、請求項１〜２に係る半導体
記憶装置のテスト方法によれば、互いに異なる複数の外
部クロック信号を発生して、複数の半導体記憶装置のそ
れぞれに振り分けて供給する。これにより、各半導体記
憶装置の動作タイミングをずらすことが可能となる。こ
の結果、バーンイン装置に流れ込む動作電流が低減す
る。したがって、より多くの半導体記憶装置について効
率よくかつ確実に試験することが可能となる。

【００７９】特に２つの逆位相の外部クロック信号を供
給した場合、一方の外部クロック信号を受ける半導体記
憶装置とこれと逆位相の外部クロック信号を受ける半導
体記憶装置とで、動作電流のピーク位置を半周期ずらす
ことが可能となる。

【００８０】また、請求項３〜４に係る半導体記憶装置
のテスト方法によれば、互いに異なる複数の外部制御信
号を発生して、複数の半導体記憶装置のそれぞれに振り
分けて供給する。これにより、各半導体記憶装置におけ
る特定の動作を開始するタイミングをずらすことが可能
となる。この結果、バーンイン装置に流れ込む動作電流
が低減する。したがって、より多くの半導体記憶装置に
ついて効率よくかつ確実に試験することが可能となる。

【００８１】特に、バースト動作に対応して各外部制御
信号を異なるタイミングで変化させた場合、各半導体記
憶装置は、異なるタイミングでバースト動作を開始させ
ることが可能となる。

【００８２】請求項５〜７に係る半導体記憶装置のテス
ト制御装置によれば、互いに異なる複数の外部クロック
信号を、複数の半導体記憶装置のそれぞれに振り分けて
供給することが可能となる。これにより、各半導体記憶
装置の動作タイミングをずらすことが可能となる。この
結果、バーンイン装置に流れ込む動作電流が低減する。
したがって、より多くの半導体記憶装置について効率よ
くかつ確実に試験することが可能となる。

【００８３】特に２つの逆位相の外部クロック信号を供
給した場合、一方の外部クロック信号を受ける半導体記
憶装置とこれと逆位相の外部クロック信号を受ける半導
体記憶装置とで、動作電流のピーク位置を半周期ずらす
ことが可能となる。

【００８４】また、請求項８〜１０に係る半導体記憶装
置のテスト制御装置によれば、互いに異なる複数の外部
制御信号を、複数の半導体記憶装置のそれぞれに振り分
けて供給することにより各半導体記憶装置における特定
の動作を開始するタイミングをずらすことが可能とな
る。これにより、バーンイン装置に流れ込む動作電流が
低減する。この結果、より多くの半導体記憶装置につい
て効率よくかつ確実に試験をすることが可能となる。

【００８５】特に、バースト動作に対応して各外部制御
信号を異なるタイミングで変化させた場合、各半導体記
憶装置は、異なるタイミングでバースト動作を開始す
る。これにより、バーンイン装置に流れ込む動作電流が
低減する。

【００８６】また、請求項１１〜１２に係る半導体記憶
装置のテスト制御装置によれば、外部クロック信号を複
数の半導体記憶装置に供給するとともに、複数の供給電
位を複数の半導体記憶装置のそれぞれに振り分けて供給
する。各半導体記憶装置は、外部クロック信号の電位と
対応する供給電位とに応じて内部クロック信号を発生す
る。これにより、各々の動作タイミングをずらすことが
可能となる。この結果、バーンイン装置に流れ込む動作
電流が低減する。したがって、より多くの半導体記憶装
置について効率よくかつ確実に試験することが可能とな
る。

【００８７】特に、当該供給電位は、電源電位または接
地電位とし、無接続ピンから入力する。これにより、電
源電位を受ける半導体記憶装置と接地電位を受ける半導
体記憶装置とでは、半周期、動作タイミングがずれるこ
とになる。

【００８８】さらに、請求項１３〜１５に係る半導体記
憶装置によれば、外部クロック信号の電位と外部から受
ける供給電位との関係に応じて、バーンイン試験時にお
ける内部クロック信号を発生する。

【００８９】これにより、電源電位を受ける半導体記憶
装置と接地電位を受ける半導体記憶装置とでは、半周
期、動作タイミングがずれることになる。この結果、バ
ーンイン装置に流れ込む動作電流が低減する。したがっ
て、より多くの半導体記憶装置について効率よくかつ確
実に試験することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるバーンイン装
置１００とバーンインボード１０４上の半導体記憶装置
との関係を示す図である。

【図２】半導体記憶装置１０００の構成の一例を示す
概略図である。

【図３】バーンイン装置１００から供給される外部ク
ロック信号と動作電流との関係を示すタイミングチャー
トである。

【図４】本発明の実施の形態２におけるバーンイン装
置２００とバーンインボード２０４上の半導体記憶装置
との関係を示す図である。

【図５】外部クロック取込信号と動作電流との関係を
説明するためのタイミングチャートである。

【図６】バーンイン装置２００から供給される外部ク
ロック取込信号と半導体記憶装置の動作との関係を説明
するためのタイミングチャートである。

【図７】本発明の実施の形態３におけるバーンイン装
置３００と半導体記憶装置との関係を示す図である。

【図８】バーンイン装置３００から供給される外部ク
ロック信号ＣＬＫ１と半導体記憶装置の動作との関係を
説明するためのタイミングチャートである。

【図９】図７で説明したＥＸＮＯＲ回路を含む同期式
の半導体記憶装置の全体構成の一例を示す図である。

【図１０】（ａ）、（ｂ）は、バーンイン装置、バー
ンインボード、ソケットおよび半導体記憶装置の接続関
係を示す図である。

【図１１】本発明の実施の形態４におけるバーンイン
試験について説明するためのフローチャートである。

【図１２】バーンイン試験における動作電流の状態を
説明するためのタイミングチャートである。

【符号の説明】

１コントロール回路、２，１２内部クロック発生回
路、３アドレスバッファ、４モードセット設定回
路、６ロウ系制御回路、７ワードドライバ、９メ
モリセルアレイ、１０入出力回路、１００〜４００
バーンイン装置、１０２，２０２プログラム制御回
路、ＤＲ，ＤＲ１〜ＤＲ５ドライバ、Ｓ１〜Ｓ５ソ
ケット、１０４，２０４，４０４バーンインボード、
１０００，２０００，ＩＣ半導体記憶装置。

Claims

【特許請求の範囲】

【請求項１】各々がメモリセルアレイを含む複数の半
導体記憶装置に対してバーンイン試験を行なうための、
半導体記憶装置のテスト方法であって、複数の半導体記憶装置のそれぞれをバーンインボードの
複数のソケットに装着するステップと、互いに異なる複数の外部クロック信号を発生するステッ
プと、前記複数の外部クロック信号を、前記複数のソケットに
振り分けて供給するステップとを備え、前記複数の半導体記憶装置のそれぞれは、前記複数の外
部クロック信号のうち対応する外部クロック信号に同期
してバーンイン動作を行なう、半導体記憶装置のテスト
方法。
【請求項２】前記複数の外部クロック信号は、第１の外部クロック信号と、前記第１の外部クロック信号と逆位相の第２の外部クロ
ック信号とを含む、請求項１に記載の半導体記憶装置の
テスト方法。
【請求項３】各々がメモリセルアレイを含む複数の半
導体記憶装置に対してバーンイン試験を行なうための、
半導体記憶装置のテスト方法であって、複数の半導体記憶装置のそれぞれをバーンインボードの
複数のソケットに装着するステップと、互いに異なる複数の外部制御信号を発生するステップ
と、前記複数の外部制御信号を、前記複数のソケットに振り
分けて供給するステップとを備え、前記複数の半導体記憶装置のそれぞれは、前記複数の外
部制御信号のうち対応する外部制御信号に応じて所定の
動作モードを開始する、半導体記憶装置のテスト方法。
【請求項４】前記所定の動作モードとは、前記メモリセルアレイにおける連続読出動作または連続
書込動作を実施するバーストモードである、請求項３に
記載の半導体記憶装置のテスト方法。
【請求項５】各々がメモリセルアレイを含む複数の半
導体記憶装置に対してバーンイン試験を行なうためのテ
スト制御装置であって、プログラム制御回路と、前記プログラム制御回路の制御に基づき互いに異なる複
数の外部クロック信号を発生して、前記複数の半導体記
憶装置に供給する発生回路とを備え、前記複数の半導体記憶装置のそれぞれは、前記複数の外
部クロック信号のうち対応する外部クロック信号に同期
してバーンイン動作を行なう、テスト制御装置。
【請求項６】前記複数の半導体記憶装置を装着するた
めの複数のソケットを含むバーンインボードをさらに備
え、前記複数のソケットは、前記複数の外部クロック信号に対応して複数のグループ
に分割され、前記複数のグループのそれぞれは、対応する外部クロック信号を受ける、請求項５に記載の
テスト制御装置。
【請求項７】前記複数の外部クロック信号は、第１の外部クロック信号と、前記第１の外部クロック信号と逆位相の第２の外部クロ
ック信号とを含み、前記発生回路は、前記第１の外部クロック信号を発生する第１の発生回路
と、前記第２の外部クロック信号を発生する第２の発生回路
とを含み、前記複数のソケットは、前記第１の外部クロック信号を受ける第１グループと、前記第２の外部クロック信号を受ける第２グループとに
分割され、前記複数の半導体記憶装置は、前記第１グループと前記
第２グループとに振り分けられて装着される、請求項６
に記載のテスト制御装置。
【請求項８】各々がメモリセルアレイを含む複数の半
導体記憶装置に対してバーンイン試験を行なうためのテ
スト制御装置であって、プログラム制御回路と、前記プログラム制御回路の制御に基づき互いに異なる複
数の外部制御信号を発生して、前記複数の半導体記憶装
置に供給する発生回路とを備え、前記複数の半導体記憶装置のそれぞれは、前記バーンイ
ン試験において、前記複数の外部制御信号のうち対応す
る外部制御信号に応じて所定の動作モードを開始する、
テスト制御装置。
【請求項９】前記複数の半導体記憶装置を装着するた
めの複数のソケットを含むバーンインボードをさらに備
え、前記複数のソケットは、前記複数の外部制御信号に対応して複数のグループに分
割され、前記複数のグループのそれぞれは、対応する外部制御信号を受ける、請求項８に記載のテス
ト制御装置。
【請求項１０】前記所定の動作モードとは、前記メモリセルアレイにおける連続読出動作または連続
書込動作を実施するバーストモードである、請求項９に
記載のテスト制御装置。
【請求項１１】各々が、行列状に配置される複数のメ
モリセルと、前記行に対応する複数のワード線と、前記
列に対応する複数のワード線とを含むメモリセルアレイ
と、外部信号に応じて、バーンイン試験モードであるこ
とを検出する検出手段と、前記メモリセルアレイに含ま
れる特定のワード線を活性化させるための活性化手段
と、外部クロック信号を受けて、前記活性化手段および
前記検出手段の動作タイミングを制御する内部クロック
信号を発生する内部クロック発生回路とを備える複数の
半導体記憶装置に対してバーンイン試験を行なうための
テスト制御装置であって、外部クロック信号を発生して前記複数の半導体記憶装置
のそれぞれに供給する発生回路と、複数の異なる供給電位を前記複数の半導体記憶装置のそ
れぞれに振り分けて供給する回路とを備え、前記複数の半導体記憶装置のそれぞれは、前記外部クロック信号の電位と対応する供給電位との関
係に応じて前記内部クロック信号を発生する、テスト制
御装置。
【請求項１２】前記複数の異なる供給電位は、電源電位と、接地電位とであって、前記複数の半導体記憶装置のそれぞれは、通常動作モードにおいて外部と無接続のピンをさらに備
え、前記ピンから前記供給電位を受ける、請求項１１に
記載のテスト制御装置。
【請求項１３】行列状に配置される複数のメモリセル
と、前記行に対応する複数のワード線と、前記列に対応
する複数のワード線とを含むメモリセルアレイと、外部信号に応じて、バーンイン試験モードであることを
検出する検出手段と、前記メモリセルアレイに含まれる特定のワード線を活性
化させるための活性化手段と、外部クロック信号を受けて、前記活性化手段および前記
検出手段の動作タイミングを制御する内部クロック信号
を発生する内部クロック発生回路とを備え、前記内部クロック発生回路は、通常モードにおいては、前記外部クロック信号に同期し
た前記内部クロック信号を発生し、前記バーンイン試験
モードにおいては、外部から与えられる供給電位と前記
外部クロック信号の電位との関係に応じて前記内部クロ
ック信号を発生する、半導体記憶装置。
【請求項１４】前記供給電位は、電源電位または接地電位のいずれか一方である、請求項
１３に記載の半導体記憶装置。
【請求項１５】通常動作モードにおいて、外部と無接
続のピンをさらに備え、前記供給電位は、前記ピンから供給される、請求項１４
に記載の半導体記憶装置。