JP2001007386A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ブロック同士の確実な分離により装置性能及
び歩留まりが向上する半導体装置を提供する。 【解決手段】 ＬＥＤアレイ１００において，高抵抗基
板１０２上に形成された半導体層１０４には，発光部１
１０が略等間隔で１次元的に列をなすように形成されて
いる。ＬＥＤアレイ１００では，素子分離領域１０６と
高抵抗基板１０２とで発光部１１０を含むブロック１０
８同士を相互に離隔することにより，半導体層１０４の
ブロック１０８への分離が実現されている。かかるＬＥ
Ｄアレイ１００の素子分離領域１０６は，全体的な幅の
狭小化を抑制するために，幅狭部１０６ａが幅広部１０
６ｂよりも狭い幅で形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，半導体装置に関す
る。

【０００２】

【従来の技術】近年，”「ＬＥＤプリンタの設計」トリ
ケップス社Ｐ６３”記載のように，電子写真方式の光プ
リンタの光源には，発光素子アレイが使用されている。
発光素子アレイは，単一の半導体基板に複数の発光素子
を１次元的（直線状）に等間隔で配置形成した半導体装
置である。従来，発光素子アレイとしては，半導体レー
ザを発光素子として用いた半導体レーザアレイと，発光
ダイオード（ＬｉｇｈｔＥｍｉｔｔｉｎｇ Ｄｉｏｄ
ｅ；以下，「ＬＥＤ」という。）を発光素子として用い
たＬＥＤアレイとが，使用されている。

【０００３】図１１には，上記従来文献に係るＬＥＤア
レイ３００の概略構成を示す。ここで，図１１（ａ）
は，ＬＥＤアレイ３００の発光部３１０付近の部分断面
図であり，図１１（ｂ）は，ＬＥＤアレイ３００の平面
図である。

【０００４】図１１（ｂ）に示すように，ＬＥＤアレイ
３００では，複数の発光部３１０が１次元的に配置形成
されている。図１１（ａ）に示すように，ＬＥＤアレイ
３００において，各発光部３１０は，半導体基板３０２
（ＧａＡｓ基板）上に積層された半導体層３０４（Ｇａ
Ａｓ_０．６Ｐ_０．４半導体層）に形成されている。ここ
で，発光部３１０は，例えば選択拡散などにより半導体
層３０４内にｐ型不純物を選択的にドープすることで形
成することができる。

【０００５】かかるＬＥＤアレイ３００では，発光部３
１０と半導体層３０４とのｐｎ接合に電流を注入するた
めに，半導体基板３０２裏面に電極３０８（Ａｕ−Ｇｅ
−Ｎｉ電極）が設置されるとともに，発光部３１０に配
線３１２（Ａｌ配線）が接続されている。さらにまた，
半導体層３０４の発光部３１０以外の部分を配線３１２
などから絶縁するために，半導体層３０４表面に層間絶
縁膜３１４が形成されている。尚，図１１（ｂ）に示す
ように，発光部３１０には，配線３１２を介してワイヤ
ボンディングパッド３１６が接続される。

【０００６】また，近年，発明者等は，ＬＥＤアレイと
して，電極パッド数の削減を目的とした多層配線構造を
備える多層配線型ＬＥＤアレイを提案している。かかる
多層配線型ＬＥＤアレイは，各発光部に接続される個別
配線と個別配線に接続される共通配線とが層間絶縁膜を
介して積層された構成を有している。かかる多層配線型
ＬＥＤアレイでは，個別配線と共通配線とが平面方向で
相互に略垂直に形成されているとともに，発光部を形成
する半導体層が相互に分離（アイソレート）された複数
のブロックに分割されている。

【０００７】多層配線型ＬＥＤアレイは，例えば，次の
ような方法により製造することができる。まず，高抵抗
基板上にｎ型の半導体層を形成する。次に，所定間隔で
均一幅の素子分離領域を形成することにより，該半導体
層をＭ’個のブロックに分離する。次に，拡散マスクを
介して選択的にｐ型不純物を拡散し各ブロック毎にＮ’
個のＬＥＤ（ｐ側半導体領域（発光部））を形成する。
次に，Ｎ’個のＬＥＤに１対１で接続されたＮ’個の個
別ｐ側電極と，個別ｐ側電極に１対１で接続された個別
配線と，各ブロック毎に１個ずつ選択された個別配線に
接続されるｐ側電極パッドとを，各ブロック毎に形成す
る。次に，拡散マスクの一部を剥離し，各ブロックのｎ
型半導体層に１対１で接続されるｎ側電極パッドを形成
する。次に，個別配線上に層間絶縁膜を形成する。次
に，層間絶縁膜に各個別配線の所定位置が露出する開口
部を形成する。次に，層間絶縁膜上に，Ｎ’個のブロッ
クにまたがって各ブロック毎に１個ずつ選択された個別
配線に接続されるＮ’個の共通配線を形成する。

【０００８】以上説明した従来の多層配線型ＬＥＤアレ
イでは，素子分離領域を均一幅で直線状に形成してい
る。即ち，従来の素子分離領域は，発光部列との交差部
分とそれ以外の部分とが略同一の幅で形成されている。
現行レベルの発光部間隔を有するＬＥＤプリンタにおい
ては，かかる従来の素子分離領域でもブロック相互の分
離（アイソレーション）状態を十分に保つことができ
る。

【０００９】

【発明が解決しようとする課題】しかしながら，将来的
にＬＥＤアレイの高細密化が進展し発光部の密度が現行
レベル以上に高くなり発光部間隔が狭くなると，従来の
素子分離領域では，ＬＥＤアレイの歩留まりを低下させ
る可能性がある。従来の素子分離領域では，発光部間隔
の狭小化に伴い小さくかつ幅が非常に狭くなり，パーテ
ィクルの発生によって，ブロック相互の分離状態の確保
が難しくなるためである。図１２に示すように，素子分
離領域４０２の幅が非常に狭くなると，素子分離領域４
０２内にパーティクル４０４が存在する場合に，パーテ
ィクル４０４の存在する部分においてブロック４０６間
の良好な分離状態が保てなくなる。

【００１０】以上説明したＬＥＤアレイについての素子
分離構造に関する問題は，素子分離構造を有する半導体
装置全般に関わる問題と考えられる。本発明は、従来の
半導体装置が有する上記その他の問題点に鑑みて成され
たものである。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に，請求項１に記載の発明は，２以上の能動素子が形成
された半導体層を備え，半導体層は１以上の素子分離領
域によりそれぞれが少なくとも１の能動素子を含む相互
に分離された２以上のブロックに分かれている半導体装
置において，素子分離領域は，相互に異なるブロックに
含まれる２の能動素子により挟まれる部分が他の部分よ
りも狭い幅で形成されている構成を採用する。

【００１２】本項記載の構成では，素子分離領域におい
て能動素子に挟まれる部分の幅のみを狭くして，能動素
子間隔の狭小化に対応することができる。即ち，本項記
載の構成によれば，能動素子間隔が極めて狭い場合に
も，素子分離領域の他の部分を十分に広い幅で形成する
ことにより，素子分離領域全体としてブロック相互の分
離状態を確保することができる。したがって，本項記載
の発明によれば，素子分離領域を有する半導体装置の性
能及び歩留まりの向上を図ることができる。

【００１３】ここで，本項記載の構成では，ブロック間
を確実に分離するために，素子分離領域の能動素子に挟
まれる部分以外の部分（他の部分）の幅を可能な限り拡
げることが好適である。かかる場合，素子分離領域の他
の部分の可能な幅は，ブロック内に配置或いは形成され
る構成要素との関係で決定されることは言うまでもな
い。

【００１４】素子分離領域には，請求項２に記載の発明
のように素子分離のための不純物ドープ領域が形成され
ている構成を採用したり，請求項３に記載の発明のよう
に，素子分離のための分離溝が形成されている構成を採
用することが可能である。尚，分離溝の溝底部に不純物
ドープ領域を形成することにより，両構成を組み合わせ
ることも可能である。

【００１５】請求項４に記載の発明は，能動素子が半導
体層に列をなして形成される構成を採用する。かかる本
項記載の構成としては，例えば，能動素子列が１次元的
に形成されたアレイ状構成，能動素子列が所定の曲線上
に配置された構成，或いは能動素子列が複数列形成され
る構成等が可能である。

【００１６】請求項５に記載の発明は，ブロックそれぞ
れには当該ブロックに含まれる能動素子に１対１で接続
される個別配線が形成されており，半導体層には２以上
のブロックにまたがり当該ブロックそれぞれの１の個別
配線に接続される共通配線が形成されている構成を採用
する。本項記載の構成によれば，２以上のブロック単位
で能動素子への電力印加の制御が可能となり，半導体装
置と外部電源との接続部材数，例えばワイヤボンディン
グパッドや接続配線等の数を低減することができる。

【００１７】請求項６に記載の発明は，能動素子が発光
素子である構成を採用する。本項記載の構成は，例え
ば，電子写真方式のプリンタの発光素子アレイに適用す
ることが可能である。本項記載の発明は能動素子間隔が
狭小化してもブロック同士を確実に分離することができ
るため，発光素子アレイに本項記載の発明を適用するこ
とにより歩留まりを劣化させずに発光素子の高密度化が
可能となる。よって，本項記載の発明によれば，例えば
電子写真方式のプリンタにおいて，価格の低減を図りつ
つ印刷品質を向上させることができる。尚，本項記載の
発明に適用可能な発光素子としては，例えば，ＬＥＤや
半導体レーザがある。

【００１８】請求項７に記載の発明は，半導体層が半導
体基板上に形成ており，素子分離領域が半導体基板に達
するものである構成を採用する。本項記載の構成では，
半導体基板と素子分離領域とにより半導体層を各ブロッ
クに物理的に分離することができる。さらに，半導体基
板に半導体層と比べて十分に高抵抗なものを適用すれ
ば，半導体層を各ブロックに物理的かつ電気的に分離す
ることができる。

【００１９】ここで，半導体基板には，請求項８に記載
の発明のように，ＧａＡｓ基板を適用することが可能で
ある。ＧａＡｓ基板は，帯域ギャップとキャリア移動が
比較的大きい。したがって，本項記載の発明によれば，
能動素子の高密度化が進展してもブロック間の分離状態
の維持が可能であり，高歩留まりかつ高速動作の可能な
半導体装置を提供することができる。

【００２０】

【発明の実施の形態】以下，本発明の好適な実施形態に
ついて，添付図面を参照しながら，半導体装置の一種で
あるＬＥＤアレイを例に挙げて，詳細に説明する。尚，
以下の説明及び添付図面において，同一の機能及び構成
を有する構成要素については，同一符号を付することに
より，重複説明を省略する。

【００２１】（第１実施形態）まず，第１実施形態につ
いて説明する。本実施形態に係るＬＥＤアレイは，Ｎの
発光部が１次元的に列をなして形成されている第１導電
型の半導体層を有している。本実施形態に係るＬＥＤア
レイにおいて，かかる半導体層は，発光部の列と略垂直
に交差するＬの素子分離領域によって，それぞれが１以
上の発光部を含むＭのブロックに分割されている。ここ
で，Ｍ，Ｎは，２以上の整数であり，Ｌは，１以上の整
数である。

【００２２】本実施形態にかかるＬＥＤアレイにおい
て，発光部数Ｎ，ブロック数Ｍ及び素子分離領域数Ｌ
は，本実施形態に係るＬＥＤアレイを適用する装置の設
計条件に合わせて設定可能である。例えば，本実施形態
に係るＬＥＤアレイをＬＥＤプリンタに適用する場合に
は，当該ＬＥＤプリンタの解像度（単位：ｄｐｉ）に合
わせて，発光部数Ｎ，ブロック数Ｍ及び素子分離領域数
Ｌを任意に設定することができる。

【００２３】本実施形態において，素子分離領域は，全
体的な幅の狭小化を抑制するために，発光部に挟まれて
該発光部に隣接する部分（発光部列との交差部分）が，
他の部分よりも狭い幅で形成されている。かかる素子分
離領域は，第２導電型不純物の拡散領域であり，周辺部
の半導体層とｐｎ接合を形成する。本実施形態に係るＬ
ＥＤアレイでは，かかるｐｎ接合によりブロック間の分
離状態が実現される。

【００２４】（構成例及びその動作）以下，図１〜図３
を参照しながら，本実施形態に係るＬＥＤアレイについ
て，多層配線型のＬＥＤアレイ１００を例示して具体的
に説明する。ここで，図１は，ＬＥＤアレイ１００の概
略構成を示す平面図である。また，図２（ａ）は，ＬＥ
Ｄアレイ１００のＤ部（図１）の部分平面図であり，図
２（ｂ）は，Ｄ部のＥ−Ｅ’（図２（ａ））の拡大断面
図である。図３は，素子分離領域１０６の設計について
の説明図である。

【００２５】図２（ｂ）に示すように，ＬＥＤアレイ１
００は，例えばＧａＡｓからなり半絶縁性の基板として
機能する高抵抗基板１０２と，例えばＡｌＧａＡｓから
なり高抵抗基板１０２上にエピタキシャルに形成された
ｎ型の半導体層１０４とを，備えている。

【００２６】ＬＥＤアレイ１００において，半導体層１
０４は，（４−１）の素子分離領域１０６の形成によ
り，４のブロック１０８に分割されている（図１参
照）。ここで，素子分離領域１０６は，高抵抗基板１０
２に達する深さのｐ型不純物の拡散領域であり，隣接す
るブロック１０８間それぞれに形成されている。本実施
形態に係るＬＥＤアレイ１００では，この様に素子分離
領域１０６と高抵抗基板１０２とでブロック１０８同士
を相互に離隔することにより，半導体層１０４のブロッ
ク１０８への分離が実現されている。

【００２７】図２（ａ）に示すように，素子分離領域１
０６は，全体的な幅の狭小化を抑制するために，発光部
１１０列と交差する部分（以下，「幅狭部」という。）
１０６ａが他の部分（以下，「幅広部」という。）１０
６ｂよりも狭い幅で形成されている。本実施形態に係る
ＬＥＤアレイ１００では，素子分離領域１０６がその周
囲の半導体層１０４と形成するｐｎ接合により，ブロッ
ク１０８相互の分離状態が確保される。

【００２８】さらに，図１に示すように，ＬＥＤアレイ
１００の各ブロック１０８それぞれには，４の発光部１
１０が形成されている。つまり，ＬＥＤアレイ１００全
体では，４×４の発光部１１０が形成される。かかる発
光部１１０は，ＬＥＤアレイ１００全体に渡り略等間隔
で１次元的に列をなすように形成されている。

【００２９】図２（ｂ）に示すように，発光部１１０
は，半導体層１０４に選択拡散により形成されたｐ型不
純物の拡散領域であり，高抵抗基板１０２に達しない深
さ，即ち素子分離領域１０６の拡散深さよりも小さい拡
散深さで形成されている。本実施形態に係るＬＥＤアレ
イ１００では，かかる発光部１１０と発光部１１０周囲
の半導体層１０４との境界に発光現象を生じるｐｎ接合
が形成される。

【００３０】図１に示すように，半導体層１０４におい
て，各発光部１１０上には，１のｐ側コンタクト電極１
１２が形成されており，各ブロック１０８の発光部１１
０以外の領域上には，１のｎ側コンタクト電極１１４が
形成されている。ＬＥＤアレイ１００では，これらｐ側
コンタクト電極１１２とｎ側コンタクト電極１１４とを
介して電流を供給することにより，各発光部１１０のｐ
ｎ接合を発光させることができる。

【００３１】本実施形態に係るＬＥＤアレイ１００に
は，上記ｐ側コンタクト電極１１２とｎ側コンタクト電
極１１４とを介して発光部１１０に電流を供給するため
の多層配線１２０が形成されている。かかる多層配線１
２０は，第１層間絶縁膜１４０上に形成された個別配線
１２２，ｐ側電極パッド１２８，及びｎ側コンタクト電
極１１４の露出部分であるｎ側電極パッド１３０と，第
２層間絶縁膜１５０上に形成される共通配線１２６とか
ら，構成されている。かかる多層配線１２０は，いわゆ
るマトリクス配線構造の一種であり，個別配線１２２と
共通配線１２６との網目状構造を有する。

【００３２】多層配線１２０において，第１層間絶縁膜
１４０は，ブロック１０８の半導体層１０４上に形成さ
れている。かかる第１層間絶縁膜１４０には，発光部１
１０及びｐ側コンタクト電極１１２を露出させる第１発
光開口部１４２と，ｎ側コンタクト電極１１４（ｎ側電
極パッド１３０）を露出させる第１開口部１４４とが，
形成されている。

【００３３】多層配線１２０において，個別配線１２２
は，第１発光開口部１４２に露出するｐ側コンタクト電
極１１２と１対１で接続される。ｐ側電極パッド１２８
は，各ブロック１０８に１ずつ形成されている。かかる
ｐ側電極パッド１２８は，当該ブロック１０８の１の個
別配線１２２と接続されている。尚，本実施形態に係る
ＬＥＤアレイ１００では，ｐ側コンタクト電極１１２と
個別配線１２２とｐ側電極パッド１２８とは，後述の図
６（ｂ）に示すように，同一の成膜及びパターニングに
より一体的に形成されている。

【００３４】多層配線１２０において，第２層間絶縁膜
１５０は，個別配線１２２を被覆するように第１層間絶
縁膜１４０上に形成されている。第２層間絶縁膜１５０
には，第１層間絶縁膜１４０の第１発光開口部１４２を
露出させる第２発光開口部１５２と，第１層間絶縁膜１
４０の第１開口部１４４と連通しｎ側電極パッド１３０
（ｎ側コンタクト電極１１４）を露出させる第２開口部
１５４とが，形成されている。さらに，第２層間絶縁膜
１５０には，ｐ側電極パッド１２８を露出させる第１ビ
アホール１５６と，個別配線１２２の一部を露出させる
第２ビアホール１５８とが，形成されている。

【００３５】多層配線１２０において，共通配線１２６
は，素子分離領域１０６を介して全ブロック１０８にま
たがり形成されている。かかる共通配線１２６は，各ブ
ロック１０８において，第２ビアホール１５８を介し１
の個別配線１２２と接続されている。共通配線１２６
は，いずれか１のブロック１０８において，ｐ側電極パ
ッド１２８と一体的に形成された個別配線１２２に接続
される。

【００３６】ｐ側のワイヤボンディングパッドであるｐ
側電極パッド１２８は，各ブロック１０８それぞれに１
ずつ形成されている。さらに，ｎ側のワイヤボンディン
グパッドであるｎ側電極パッド１３０は，各ブロック１
０８それぞれに１ずつ形成されている。ｎ側電極パッド
１３０は，第１開口部１４４を介して半導体層１０４と
接続されるｎ側コンタクト電極１１４の露出部分として
形成されている。尚，本実施形態では，ｐ側電極パッド
１２８上とｎ側電極パッド１３０上とには，それぞれ，
外部電極との接続の都合やワイヤボンディングの都合等
による高さ調整のために，更に他の電極パッドを形成す
ることもできる。

【００３７】以上のように構成されたＬＥＤアレイ１０
０では，ｐ側電極パッド１２８とｎ側電極パッド１３０
とに電流を印加することにより，所定の発光部１１０の
ｐｎ接合を発光させることができる。ここで，発光を起
こす発光部１１０は，電流を印加するｐ側電極パッド１
２８とｎ側電極パッド１３０との組み合わせにより決定
される。

【００３８】（素子分離領域の設計例）次に，図３を参
照しながら，本実施形態に係る素子分離領域１０６の設
計例について説明する。図３に示すように，本実施形態
に係る素子分離領域１０６は，幅狭部１０６ａの幅Ｂと
幅広部１０６ｂの幅Ａとが相違する段違い構成を有して
いる。

【００３９】ＬＥＤアレイ１００において，幅Ａは，ブ
ロック１０８内の幅広部１０６ｂに挟まれる領域の構
成，例えば，ｐ側電極パッド１２８のサイズ（横幅）や
形成位置，ｎ側電極パッド１３０のサイズ（横幅）や形
成位置，ｐ側電極パッド１２８とｎ側電極パッド１３０
との配置関係，或いは幅広部１０６ｂのサイド拡散幅等
により，制限される。また，幅Ｂは，ブロック１０８内
の幅狭部１０６ａ間に形成される領域の構成，例えば，
発光部１１０のサイズ（横幅），発光部１１０の間隔，
発光部１１０のサイド拡散幅，或いは幅狭部１０６ａの
サイド拡散の幅等により，制限される。また，幅狭部１
０６ａを挟んで幅広部１０６ｂが２領域に分かれる場
合，当該２領域の距離Ｃは，当該２領域に挟まれる領域
の構成，例えば，発光部１１０のサイズ（縦幅），発光
部１１０のサイド拡散幅，或いは幅広部１０６ｂのサイ
ド拡散幅等により，制限される。

【００４０】ここで，素子分離領域１０６の設計につい
て，ｐ側電極パッド１２８とｎ側電極パッド１３０とを
発光部１１０の列に対して同一の方向から取り出す構造
を例示して具体的に説明する。かかる構造において，ｐ
側電極パッド１２８とｎ側電極パッド１３０をブロック
１０８内（即ち隣接素子分離領域１０６間）で均等に配
置する場合には，幅Ａ，幅Ｂ，距離Ｃを次の３の関係が
成立するように設計することができる。

【００４１】幅Ａ＜ａ−（２ｂ＋ｃ＋ｄ＋ｅ） 幅Ｂ＜ｐ−（α＋２ｄｓα十２ｄｓＢ） 距離Ｃ＞β十２ｄｓβ ここに，ａは，セル間隔を示し，ｂは，ｐ側電極パッド
１２８及びｎ側電極パッド１３０のサイズ（横幅）を示
す。また，ｃは，素子分離領域１０６端とｐ側電極パッ
ド１２８端との間隔を示し，ｄは，ｐ側電極パッド１２
８とｎ側電極パッド１３０との間隔を示す。さらに，ｅ
は，ｎ側電極パッド１３０端と素子分離領域１０６端と
の間隔を示す。さらにまた，αは，発光部１１０のサイ
ズ（横幅）を示し，βは，発光部１１０のサイズ（縦
幅）を示す。さらに，ｐは，２の発光部１１０の間隔を
示し，記号ｄｓｘは，幅がｘで表される拡散領域のサイ
ド拡散幅を示す。

【００４２】尚，幅Ａ又は距離Ｃに関する上記関係式中
には，幅広部１０６ｂのサイド拡散幅ｄｓＡが現れてい
ない。これは，幅Ａに関する上記関係式では，サイド拡
散幅ｄｓＡが間隔ｅと間隔ｃとに実質的に含まれてお
り，距離Ｃに関する上記関係式では，距離Ｃに対してサ
イド拡散幅ｄｓＡを微少量とすることができるためであ
る。また，本実施形態において，ｐ側電極パッド１２８
は，第１層間絶縁膜１４０上に形成可能であり，又素子
分離領域１０６上にも配置することができる。その場合
には，上記幅Ａの関係は成り立たない。また，幅Ａは，
任意のｐ側電極パッド１２８とｎ側電極パッド１３０と
の配置関係に応じて適当な値に設定することができる。

【００４３】（製造方法例）次に，本実施形態に係るＬ
ＥＤアレイ１００の製造方法例について，図４〜図７を
参照しながら説明する。尚，図４〜図７は，本製造方法
の工程説明図である。図４及び図５には，Ｄ部（図１及
び図２（ａ）参照）の部分平面図を右図に示し，Ｅ−
Ｅ’断面図（図２（ｂ）参照）を左図に示す。

【００４４】（１）エピタキシャルウェハの形成 本製造方法では，図４（ａ）に示すように，まず，高抵
抗基板１０２上に半導体層１０４をエピタキシャルに形
成する。ここで，高抵抗基板１０２としては，例えば半
絶縁性ＧａＡｓ基板を用いることが可能であり，半導体
層１０４としては，例えばｎ型のＡｌＧａＡｓ層を用い
ることができる。

【００４５】（２）第１層間絶縁膜の形成，拡散開口部
の形成 次に，図４（ｂ）に示すように，半導体層１０４上に第
１層間絶縁膜１４０を成膜し，第１層間絶縁膜１４０を
発光部１１０の形成予定領域と素子分離領域１０６の形
成予定領域とに開口部を設ける。かかる開口部のうち発
光部１１０の形成予定領域上に設けられるものが，後に
発光開口部１４２（図５（ｃ）及び図６（ａ）参照）に
なる。また，かかる開口部のうち素子分離領域１０６の
形成予定領域上に設けられたものは，幅広部１０６ｂの
形成予定領域が幅狭部１０６ａの形成予定領域より広い
幅で開口する（図６（ａ）参照）。

【００４６】ここで，第１層間絶縁膜１４０としては，
例えばＳｉＮ（例えば５００〜３０００オングストロー
ム）を用いることができる。また，第１層間絶縁膜１４
０の成膜方法としては，例えばＣＶＤ（Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学気相成
長）法を用いることができる。さらに，開ロ部形成は，
例えばホトリソグラフィ＆エッチングにより行うことが
できる。

【００４７】尚，本工程又は本工程の直後に，例えば，
素子分離領域１０６の形成予定領域表面をエッチングに
よって所定量掘り下げる，或いは発光部１１０の形成予
定領域上に不純物導入に対する障壁となる部材を形成す
ること等により，図５（ｂ）に示す後述の拡散アニール
において，相互に深さの異なる素子分離領域１０６と発
光部１１０とを同時形成することができる。

【００４８】（３）拡散源の形成 次に，図４（ｃ）に示すように，第１層間絶縁膜１４０
上に，所定の不純物をドープした拡散源である絶縁膜１
６０を成膜する。ここで，所定の不純物としては，例え
ばＺｎを用いることができる。また，絶縁膜１６０とし
ては，例えばＺｎＯ−ＳｉＯ_２（例えば１００〜２００
０オングストローム）を用いることができる。また，絶
縁膜１６０の成膜方法としては，例えばスパッタ法を用
いることができる。

【００４９】（４）アニールキャップ膜の形成 次に，図５（ａ）に示すように，絶縁膜１６０上に，ア
ニールキャップ膜１７０を成膜する。ここで，アニール
キャップ膜１７０としては，例えばＡｌＮ（５００〜３
０００オングストローム）を用いることができる。ま
た，アニールキャップ膜１７０の成膜方法としては，例
えばスパッタ法を用いることができる。

【００５０】（５）拡散アニール 次に，図５（ｂ）に示すように，第１層間絶縁膜１４０
を拡散マスクとして拡散アニールを行い，半導体層１０
４内に絶縁膜１６０の所定の不純物を拡散させて，素子
分離領域１０６と発光部１１０とを形成する。ここで，
拡散アニールは，例えば窒素大気圧下で実施することが
できる。

【００５１】（６）アニールキャップ膜と拡散源の除去 次に，図５（ｃ）に示すように，ｐ側コンタクト電極１
１２と発光部１１０のコンタクトをとるために，アニー
ルキャップ膜１７０と絶縁膜１６０とを除去し，第１発
光開口部１４２を形成する。ここで，アニールキャップ
膜１７０と絶縁膜１６０との除去は，例えば選択エッチ
ングにより行うことができる。

【００５２】（７）ｎ型コンタクト電極の形成予定領域
の拡散マスク除去 次に，図６（ａ）に示すように，ｎ側コンタクト電極１
１４と半導体層１０４のコンタクトをとるために，ｎ型
コンタクト電極１１４の形成予定領域の第１層間絶縁膜
１４０を除去し，第１開口部１４４を形成する。

【００５３】（８）ｐ側コンタクト電極，個別配線及び
ｐ側電極パッドの形成 次に，リフトオフ法によりパターンを形成して，成膜に
よりｐ側コンタクト電極１１２と個別配線１２２とｐ側
電極パッド１２８とを同時に形成する。ここで，これら
の材料としては，例えばＡｕ積層膜を用いることができ
る。尚，本実施形態では，ｐ側電極パッド１２８を所定
の個別配線１２２と所定のｐ側コンタクト電極１１２と
を介して所定の発光部１１０に接続することができれば
よい。したがって，ｐ側コンタクト電極１１２と個別配
線１２２とｐ側電極パッド１２８とは，必ずしも同一工
程で同時に形成する必要はない。すなわち，本実施形態
において，ｐ側コンタクト電極１１２と個別配線１２２
とｐ側電極パッド１２８とは，例えば，相互に別々の工
程で形成したり，或いはｐ側コンタクト電極１１２，個
別配線１２２若しくはｐ側電極パッド１２８のいずれか
を別工程で形成することも可能である。

【００５４】（９）ｎ側コンタクト電極の形成 次に，図６（ｃ）に示すように，リフトオフ法によりパ
ターンを形成し，第１開口部１４４内に露出する半導体
層１０４上に成膜によりｎ側コンタクト電極１１４（ｎ
側電極パッド１３０）を形成する。ここで，ｎ側コンタ
クト電極１１４（ｎ側電極パッド１３０）としては，例
えばＡｕ合金膜を用いることができる。

【００５５】（１０）第２層間絶縁膜の形成 次に，図７（ａ）に示すように，ホトリソグラフィ＆エ
ッチング法により，第２発光開口部１５２と第２開口部
１５４と第３ビアホール１５６と第２ビアホール１５８
とがパターン形成された第２層間絶縁膜１５０を形成す
る。ここで，第２層間絶縁膜１５０としては，例えばポ
リイミドを用いることができる。

【００５６】（１１）共通配線の形成 次に，図７（ｂ）に示すように，リフトオフ法によりパ
ターンを形成し，成膜により共通配線１２６を形成す
る。ここで，共通配線１２６としては，例えばＡｌ膜を
用いることができる。

【００５７】（効果）以上説明したように本実施形態で
は，半導体層に不純物拡散による素子分離領域を形成
し，発光部に隣接する素子分離領域以外の素子分離領域
の幅を広げた構造が採用される。かかる構造により，発
光部の密度が高くなっても素子分離領域において発光部
に隣接しない部分を隣接ブロック相互の分離状態が確保
可能な幅で形成することができる。したがって，本実施
形態によれば，歩留が高い素子分離構造を提供できると
ともに良好な素子分離構造でかつ歩留が高いＬＥＤアレ
イを提供することができる。

【００５８】（第２実施形態）次に，第２実施形態につ
いて説明する。本実施形態に係るＬＥＤアレイは，素子
分離領域に半導体層をブロックに分離するための分離溝
が形成されている点で，上記第１実施形態に係るＬＥＤ
アレイと相違する（上記第１実施形態に係るＬＥＤアレ
イでは，素子分離領域に半導体層をブロックに分離のた
めの不純物拡散領域が形成されている。）。本実施形態
において，かかる分離溝は，半導体基板に達する深さで
半導体層に形成されている。

【００５９】ここで，本実施形態に係る素子分離領域
も，上記第１実施形態と同様に，全体的な幅の狭小化を
抑制するために，発光部に挟まれて該発光部に隣接する
部分（発光部列との交差部分）が他の部分よりも狭い幅
で形成されている。尚，本実施形態に係るＬＥＤアレイ
は，素子分離領域以外の構成については，上記第１実施
形態に係るＬＥＤアレイと略同一の構成を有する。

【００６０】（構成例及びその動作）以下，図８〜図１
０を参照しながら，本実施形態に係るＬＥＤアレイにつ
いて，多層配線型のＬＥＤアレイ２００を例示して具体
的に説明する。ここで，図８は，本実施形態に係るＬＥ
Ｄアレイ２００の概略構成を示す平面図である。また，
図９（ａ）は，ＬＥＤアレイ２００のＤ部（図８）の部
分平面図であり，図９（ｂ）は，Ｆ部のＧ−Ｇ’（図９
（ａ））の拡大断面図である。図１０は，素子分離領域
２０６の設計についての説明図である。

【００６１】図９（ｂ）に示すように，高抵抗基板２０
２と，高抵抗基板２０２上にエピタキシャルに形成され
たｎ型の半導体層２０４とを，備えている。ＬＥＤアレ
イ２００において，半導体層２０４は，素子分離領域２
０６の形成により，４のブロック２０８に分割されてい
る（図８参照）。ここで，素子分離領域２０６は，分離
溝であり，隣接するブロック２０８間それぞれに，高抵
抗基板２０２に達する深さで形成されている。

【００６２】本実施形態に係るＬＥＤアレイ２００で
は，この様に素子分離領域２０６と高抵抗基板２０２と
でブロック２０８同士を相互に離隔することにより，ブ
ロック２０８同士の分離が実現されている。図９（ａ）
に示すように，素子分離領域２０６は，全体的な幅の狭
小化を抑制するために，発光部２１０列と交差する部分
（以下，「幅狭部」という。）２０６ａが他の部分（以
下，「幅広部」という。）２０６ｂよりも狭い幅で形成
されている。

【００６３】さらに，図８に示すように，ＬＥＤアレイ
２００の各ブロック２０８それぞれには，４の発光部２
１０が形成されている。つまり，ＬＥＤアレイ２００全
体では，４×４の発光部２１０が形成される。かかる発
光部２１０は，ＬＥＤアレイ２００全体に渡り略等間隔
で１次元的に列をなすように形成されている。

【００６４】図９（ｂ）に示すように，発光部２１０
は，半導体層２０４に選択拡散により形成された不純物
拡散領域であり，高抵抗基板２０２に達しない深さ，即
ち素子分離領域の拡散深さよりも小さい拡散深さで形成
されている。本実施形態に係るＬＥＤアレイ２００で
は，かかる発光部２１０と発光部２１０周囲の半導体層
２０４との境界に発光現象を生じるｐｎ接合が形成され
る。

【００６５】図８に示すように，半導体層２０４におい
て，各発光部２１０上には，１のｐ側コンタクト電極２
１２が形成されており，各ブロック２０８の発光部２１
０以外の領域上には，１のｎ側コンタクト電極２１４が
形成されている。ＬＥＤアレイ２００では，これらｐ側
コンタクト電極２１２とｎ側コンタクト電極２１４とを
介して電流を供給することにより，各発光部２１０のｐ
ｎ接合が発光する。

【００６６】本実施形態に係るＬＥＤアレイ２００に
は，上記ｐ側コンタクト電極２１２とｎ側コンタクト電
極２１４とに電流を供給するための多層配線２２０が形
成されている。かかる多層配線２２０は，図１に示す上
記第１実施形態に係る多層配線２２０と略同一の構成を
有する。即ち，多層配線２２０は，第１層間絶縁膜２４
０上に形成された個別配線２２２，ｐ側電極パッド２２
８，及び半導体層２０４に接続されたｎ側電極パッド２
３０と，第２層間絶縁膜２５０上に形成される共通配線
２２６とから，構成されている。かかる多層配線２２０
は，いわゆるマトリクス配線構造の一種であり，個別配
線２２２と共通配線２２６との網目状構造を有する。

【００６７】以上のように構成されたＬＥＤアレイ２０
０では，ｐ側電極パッド２２８とｎ側電極パッド２３０
とに電流を印加することにより，所定の発光部２１０の
ｐｎ接合が発光する。ここで，発光する発光部２１０
は，電流を印加するｐ側電極パッド２２８とｎ側電極パ
ッド２３０との組み合わせにより決定される。

【００６８】（素子分離領域の設計例）次に，図１０を
参照しながら，本実施形態に係る素子分離領域２０６の
設計例について説明する。図１０に示すように，本実施
形態に係る素子分離領域２０６は，幅狭部２０６ａの幅
Ｂ’と幅広部２０６ｂの幅Ａ’との異いによる段違い構
成を有している。

【００６９】ＬＥＤアレイ２００において，幅Ａ’は，
ブロック２０８内の幅広部２０６ｂに挟まれる領域の構
成，例えば，ｐ側電極パッド２２８のサイズ（横幅）や
形成位置，ｎ側電極パッド２３０のサイズ（横幅）や形
成位置，ｐ側電極パッド２２８とｎ側電極パッド２３０
との配置関係，或いは幅広部２０６ｂのサイドエッチン
グ幅等により，制限される。また，幅Ｂ’は，ブロック
２０８内の幅狭部２０６ａ間に形成される領域の構成，
例えば，発光部２１０のサイズ（横幅），発光部２１０
の間隔，発光部２１０のサイド拡散幅，或いは幅狭部２
０６ａのサイドエッチング幅等により，制限される。ま
た，幅狭部２０６ａを挟んで幅広部２０６ｂが２領域に
分かれる場合，当該２領域の距離Ｃ’は，当該２領域に
挟まれる領域の構成，例えば，発光部２１０のサイズ
（縦幅），発光部２１０のサイド拡散幅，或いは幅広部
２０６ｂのサイドエッチング幅等により，制限される。

【００７０】ここで，素子分離領域２０６の設計につい
て，ｐ側電極パッド２２８とｎ側電極パッド２３０とを
発光部２１０の列に対して同一の方向から取り出す構造
を例示して具体的に説明する。かかる構造において，ｐ
側電極パッド２２８とｎ側電極パッド２３０をブロック
２０８内（即ち隣接素子分離領域２０６間）で均等に配
置する場合には，幅Ａ’，幅Ｂ’，距離Ｃ’を次の３の
関係が成立するように設計することができる。

【００７１】 幅Ａ’＜ａ’−（２ｂ’＋ｃ’＋ｄ’＋ｅ’） 幅Ｂ’＜ｐ’−（α’＋２ｄ’ｓα’十２ｄｅＢ’） 距離Ｃ’＞β’十２ｄｅβ’ ここに，ａ’は，セル間隔を示し，ｂ’は，ｐ側電極パ
ッド２２８及びｎ側電極パッド２３０のサイズ（横幅）
を示す。また，ｃ’は，素子分離領域２０６端とｐ側電
極パッド２２８端との間隔を示し，ｄ’は，ｐ側電極パ
ッド２２８とｎ側電極パッド２３０との間隔を示す。さ
らに，ｅ’は，ｎ側電極パッド２３０端と素子分離領域
２０６端との間隔を示す。さらにまた，α’は，発光部
２１０のサイズ（横幅）を示し，β’は，発光部２１０
のサイズ（縦幅）を示す。さらに，ｐ’は，２の発光部
２１０の間隔を示し，記号ｄｅｙは，幅がｙで表される
エッチング領域のサイドエッチング幅を示す。

【００７２】尚，幅Ａ’又は距離Ｃ’に関する上記関係
式中には，幅広部２０６ｂのサイドエッチング幅ｄｅＡ
が現れてはいない。これは，幅Ａ’に関する上記関係式
では，サイドエッチング幅ｄｅＡが間隔ｅ’と間隔ｃ’
とに実質的に含まれており，距離Ｃ’に関する上記関係
式では，サイドエッチング幅ｄｅＡを距離Ｃ’に対して
微少量とすることができるためである。また，幅Ａ’
は，任意のｐ側電極パッド２２８とｎ側電極パッド２３
０との配置関係に応じて適当な値に設定することができ
る。

【００７３】（製造方法例）本実施形態に係るＬＥＤア
レイ２００の製造方法は，実質的に，上記第１実施形態
に係るＬＥＤアレイ１００の製造方法において，図４
（ｂ）に示す工程と図４（ｃ）に示す工程との後に所定
のエッチングにより形成する素子分離領域を工程を行
い，図５（ｂ）に示す工程で第１層間絶縁膜を拡散マス
クとする拡散アニールにより発光部を形成するものであ
る。

【００７４】尚，本実施形態に係る素子分離領域２０６
は，例えば，ウェットエッチングやドライエッチングに
より形成することができる。ここで，ウェットエッチン
グにより素子分離領域２０６を形成する構成では，分離
溝の側壁の傾斜が緩やかであるため，共通配線２２６の
断線が生じづらい。一方，ドライエッチングにより素子
分離領域２０６を形成する構成では，エッチング精度が
高いために，素子分離領域２０６のパターンの微細化に
有利である。

【００７５】（効果）以上説明したように本実施形態で
は，エッチングによる分離溝により素子分離領域を形成
し，発光部に隣接する素子分離領域以外の素子分離領域
の幅を広げた構造が採用される。かかる構造により，発
光部の密度が高くなっても素子分離領域において発光部
に隣接しない部分を隣接ブロック相互の分離状態が確保
可能な幅で形成することができる。したがって，発光部
の密度が高くなっても歩留が高い素子分離構造を提供で
きるとともに良好な素子分離構造でかつ歩留が高いＬＥ
Ｄアレイを提供することができる。

【００７６】以上，本発明に係る好適な実施形態につい
て説明したが，本発明はかかる構成に限定されない。当
業者であれば，特許請求の範囲に記載された技術思想の
範囲内において，各種の修正例及び変更例を想定し得る
ものであり，それら修正例及び変更例についても本発明
の技術範囲に包含されるものと了解される。

【００７７】例えば，上記実施形態においては，半導体
装置としてＬＥＤアレイを例に挙げたが，本発明はかか
る構成に限定されない。本発明は，素子分離領域を有す
る他の様々な半導体装置，例えば半導体レーザアレイや
ＩＣ等に対しても適用することができる。

【００７８】また，上記実施形態においては，素子分離
領域において幅狭部と幅広部との中心線がほぼ一致する
半導体装置を例に挙げたが，本発明はかかる構成に限定
されない。本発明は，例えば，幅狭部の中心線が幅広部
の中心線からずれている構成，幅狭部の中心線と幅広部
の中心線とが所定の傾きを成す構成，或いは幅狭部の中
心線と幅広部の中心線との少なくとも一方が曲線となる
構成等を有する半導体装置に対しても適用することがで
きる。

【００７９】また，上記実施形態においては，素子分離
領域や発光部の形成に固相拡散法を適用した半導体装置
を例に挙げたが，本発明はかかる構成に限定されない。
本発明は，素子分離領域や発光部の形成に，他の様々な
不純物ドープ法，例えば，気相拡散法，イオン注入法或
いはサーモマイグレーション（熱移動）等を適用した半
導体装置に対しても適用することができる。

【００８０】さらに，上記実施形態においては，ドープ
不純物（ドーパント）としてＺｎを適用した半導体装置
を例に挙げたが，本発明はかかる構成に限定されない。
本発明は，他の様々な不純物，例えば，Ｐ，Ｂ，Ａｌ，
Ｓｂ，Ａｓ，Ｇａ，Ｉｎ等を適用した半導体装置に対し
ても適用することができる。

【００８１】さらにまた，上記実施形態においては，Ｇ
ａＡｓ基板を適用した半導体装置を例に挙げたが，本発
明はかかる構成に限定されない。本発明は，他の様々な
基板，例えばＳｉ基板，ガラス基板，或いは樹脂基板等
を適用した半導体装置に対しても適用することができ
る。

【００８２】さらに，上記実施形態においては，ｎ型半
導体層を適用した半導体装置を例に挙げたが，本発明は
かかる構成に限定されない。本発明は，ｐ型半導体層を
適用した半導体装置に対しても適用することができる。
また，半導体層の材料は，例えば，基板の材料，能動素
子の種類，温度や速度等の動作条件，或いは装置規模等
に合わせて適切な物を選択して適用することができる。

【００８３】さらにまた，上記実施形態においては，多
層配線構造を適用した半導体装置を例に挙げたが，本発
明はかかる構成に限定されない。さらに，上記実施形態
においては，配線としてＡｌ配線やＡｕ配線を適用した
半導体装置を例に挙げたが，本発明はかかる構成に限定
されない。本発明は，他の様々な配線，例えばＣｕ配線
等を適用した半導体装置に対しても適用することができ
る。

【００８４】

【発明の効果】本発明では，能動素子（例えば発光素
子）に隣接する素子分離領域以外の素子分離領域の幅を
広げた構造を採用することにより，能動素子に隣接する
素子分離領域以外でのパーティクルによる歩留の低下を
防止することが可能である。したがって，本発明によれ
ば，歩留を安定にさらに向上させることが可能であると
ともに，発光部の密度が高くなっても歩留が高く良好な
特性を示す素子分離領域を有する半導体装置を提供する
ことができる。

【図面の簡単な説明】

【図１】本発明を適用可能な半導体装置の概略構成を示
す平面図である。

【図２】図１に示す半導体装置の素子分離領域周辺の部
分平面図である。

【図３】図１に示す半導体装置の素子分離領域周辺の部
分断面図である。

【図４】図１に示す半導体装置に適用可能な製造方法の
工程説明図である。

【図５】図１に示す半導体装置に適用可能な製造方法の
他の工程説明図である。

【図６】図１に示す半導体装置に適用可能な製造方法の
他の工程説明図である。

【図７】図１に示す半導体装置に適用可能な製造方法の
他の工程説明図である。

【図８】本発明を適用可能な半導体装置の概略構成を示
す平面図である。

【図９】図８に示す半導体装置の素子分離領域周辺の部
分平面図である。

【図１０】図８に示す半導体装置の素子分離領域周辺の
部分断面図である。

【図１１】従来の半導体装置の概略構成を示す図であ
る。

【図１２】従来の半導体装置の１問題点についての説明
図である。

【符号の説明】

１００ ＬＥＤアレイ １０２ 高抵抗基板 １０４ 半導体層 １０６ 素子分離領域 １０６ａ 幅狭部 １０６ｂ 幅広部 １０８ ブロック １１０ 発光部 １２０ 多層配線 １２２ 個別配線 １２６ 共通配線

フロントページの続き (72)発明者 荻原 光彦 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 戸倉 和男 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 Ｆターム(参考） 2C162 FA17 FA23 5F041 AA41 CA35 CA36 CA46 CA53 CA72 CA74 CA91 CB24 CB25 FF13

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ２以上の能動素子が形成された半導体層
   を備え，前記半導体層は，１以上の素子分離領域によ
   り，それぞれが少なくとも１の前記能動素子を含む相互
   に分離された２以上のブロックに分かれている，半導体
   装置であって：前記素子分離領域において，相互に異な
   るブロックに含まれる２の前記能動素子により挟まれる
   部分は，他の部分よりも狭い幅で形成されていることを
   特徴とする，半導体装置。
2. 【請求項２】 前記素子分離領域には，前記分離のため
   の不純物ドープ領域が形成されていることを特徴とす
   る，請求項１に記載の半導体装置。
3. 【請求項３】 前記素子分離領域には，前記分離のため
   の分離溝が形成されていることを特徴とする，請求項１
   または２に記載の半導体装置。
4. 【請求項４】 前記能動素子は，前記半導体層に列をな
   して形成されることを特徴とする，請求項１，２または
   ３のいずれかに記載の半導体装置。
5. 【請求項５】 前記ブロックそれぞれには，当該ブロッ
   クに含まれる前記能動素子に１対１で接続される個別配
   線が形成されており，前記半導体層には，２以上の前記
   ブロックにまたがり，当該ブロックそれぞれの１の前記
   個別配線に接続される共通配線が形成されている，こと
   を特徴とする，請求項１，２，３または４のいずれかに
   記載の半導体装置。
6. 【請求項６】 前記能動素子は，発光素子であることを
   特徴とする，請求項１，２，３，４または５のいずれか
   に記載の半導体装置。
7. 【請求項７】 前記半導体層は，半導体基板上に形成さ
   れており，前記素子分離領域は，前記半導体基板に達す
   るものである，ことを特徴とする，請求項１，２，３，
   ４，５または６のいずれかに記載の半導体装置。
8. 【請求項８】 前記半導体基板は，ＧａＡｓ基板である
   ことを特徴とする，請求項７に記載の半導体装置。