JP2000505962A - 電圧制御クリスタル発振器およびループフィルタ - Google Patents

Abstract

(57)【要約】 所望の周波数のクロック信号を発生する制御可能発振器は、所望の周波数の低調波の信号を発生する電圧制御クリスタル発振器を含んでいる。この電圧制御クリスタル発振器は第１のデューティーサイクル修正器に結合されており、該第１のデューティーサイクル修正器は実質的に所望のデューティーサイクルを有する信号を発生する。上記第１のデューティーサイクル修正器は実質的に所望の周波数の信号を発生する周波数逓倍器に結合されている。この周波数逓倍器は次に第２のデューティーサイクル修正器に結合されている。第２のデューティーサイクル修正器は所望の周波数で所望のデューティーサイクルを有するクロック信号を発生する。

Description

【発明の詳細な説明】 電圧制御クリスタル発振器およびループフィルタ 産業上の利用分野 本発明は、比較的高い周波数のデジタルクロック信号を発生する電圧制御クリ スタル発振器（ＶＣＸＯ）およびループフィルタに関するものである。 発明の背景 デジタル衛星放送システムのような最新の高速モデムの適用例では、デューテ ィーサイクルが実質的に５０％に保たれた約４０ＭＨｚの制御可能クロック信号 をもつことが必要である。この周波数帯域における基本クリスタルは充分な信号 ロック機能を与え、また変化するクリスタルのパラメータに対する補償を与える 充分な引き込み範囲をもっていない。従って、従来技術によるＶＣＸＯ（Voltag e Control Crystal Oscillator）は第３オーバートーン（third overtone）クリ スタルを使用している。しかしながら、第３オーバートーンクリスタルを使用し たこの周波数帯域では、かなりの調整をしなければＶＣＸＯは適正に動作するこ ができない。 他の方法では、所望のクロック周波数の適当な低調波（分数調波）にある基本 周波数を使用し、クロック信号を生成するために周波数逓倍を使用している。こ のような周波数逓倍器は通常位相ロックドループ（ＰＬＬ）である。しかしなが ら、ＰＬＬはクロック信号に位相ジッタを導入し、周波数掃引動作のような動作 期間中にロックアップ（保持）の問題がある。 さらに、代表的な集積回路（ＩＣ）発振器から得られた出力は５０％のデュー ティーサイクルをもっていない。それだけでなく、このような発振器によって生 成されたクロック信号の立上り端、立下り端は、発振器の増幅器として使用され ているＩＣゲートの変化する立上り時間、立下り時間によりスキュー（skew）が 生じる。 安定したデューティーサイクルと比較的低い位相ジッタをもった上記の比較的 高い周波数範囲にある簡単な制御可能なクリスタル発振器をデジタル衛星高速モ デムのような高速装置で使用するのが望ましい。 発明の概要 本発明の原理によれば、所望の周波数でクロック信号を発生する制御可能なク リスタル発振器は上記所望の周波数の低調波の信号を発生する電圧制御クリスタ ル発振器を含んでいる。電圧制御クリスタル発振器は第１のデューティーサイク ル修正器に結合されており、該第１のデューティーサイクル修正器は実質的に所 望のデューティーサイクルをもった信号を生成する。第１のデューティーサイク ル修正器は周波数逓倍器に結合されており、該周波数逓倍器は実質的に所望の周 波数をもった信号を発生する。この周波数逓倍器は次に第２のデューティーサイ クル修正器に結合されている。第２のデューティーサイクル修正器は所望の周波 数で、所望のデューティーサイクルをもったクロック信号を発生する。 図面の簡単な説明 図１は本発明を実施したデジタル衛星システムの高速モデムの一部のブロック 図である。 図２は本発明による制御されたクリスタル発振器のさらに詳細なブロック図で ある。 図３は本発明によるループフィルタのさらに詳細なブロック図である。 図４は図２に示された制御された発振器の概略的な回路図である。 発明の詳細な説明 図１は本発明を実施したデジタル衛星システムの高速復調器の一部のブロック 図で、この図には本発明を理解するのに必要なあるいは有効な構成要素のみが示 されている。このようなシステムにおいて他にどのような構成要素が必要である か、これらの他の構成要素をどのように設計し且つ構成すべきであるか、さらに これらの他の構成要素を図面に示されている各構成要素とどのように接続すべき であるかという点については当業者には理解できることである。 ディジタル衛星システムの地上局では、データ信号（例えば、テレビジョン番 組を表わす）は周知の態様で一連の記号（シンボル）の形に形成される。この記 号シーケンスを表わす信号は搬送波上に変調され、衛星に向けて送信され、衛星 は変調された記号シーケンスを地上の受信機に向けて放送する。これらの受信機 はすべて周知の態様で記号シーケンスを表わす信号を復調し、記号シーケンスを 回復し、データ信号を再生する。受信機によって実行される処理の一部に、記号 が正確に抽出されるように記号のタイミングを回復することがある。送信された 記号タイミングは一般に安定しているが、（例えば異なる衛星あるいは地上局か ら）送られる異なるデータ信号を表わす記号シーケンス相互間に僅かなタイミン グの違いがあり、あるいは伝播効果、構成要素のパラメータの変動、衛星内のス イッチングトランスポンダによりタイミングが僅かにずれることがある。従って 、受信機中で記号のタイミングを回復するために使用されるクロックは安定して いなければならないが、記号タイミングの僅かな変動を補償するために制御可能 でなければならない。 図１で、入力端子は記号シーケンスを表わす受信信号のサンプル源（図示せず ）に結合されている。サンプルデータ入力端子は記号タイミング回復回路３００ の第１の入力端子に結合されている。記号タイミング回復回路３００の第２の入 力端子は制御発振器１００の出力端子に結合されており、該制御発振器１００は 記号シーケンスの回復に必要なタイミングクロック信号を供給する。 記号タイミング回復回路３００の第１の出力端子は回復された記号シーケンス を表わす信号を供給する。この記号データ出力端子は別の利用回路（図示せず） に結合されており、この別の利用回路は回復された記号シーケンスを処理して送 信されたデータを回復し、さらにそのデータについて動作して、（例えば、テレ ビジョン番組の画像および音声を表わす）。これらの動作はすべて周知の態様で 行われる。２進レート乗算器（ＢＲＭ：Binary Rate Multiplier）の信号にれに ついては後程詳細に説明する）の形のタイミング誤差信号ｅを発生する記号タイ ミング回復回路３００の第２の出力端子はＢＲＭフィルタ２００の入力端子に結 合されている。ＢＲＭフィルタ２００の出力端子は制御発振器１００の制御入力 端子に結合されている。 動作を説明すると、記号タイミング回復回路３００は、周知の態様で制御発振 器１００によってこれに供給されたクロック信号のタイミングに基づいて、該回 復回路３００に供給されたサンプルから送信された記号シーケンスを回復する。 前述のように、最新のデジタル衛星システムでは、クロック信号の公称周波数は ４０ＭＨｚである。さらに、記号シーケンスを正確に回復するためにこのクロッ ク信号は実質的に５０％のデューティーサイクルをもっていなければならない。 送信された記号シーケンスのタイミングは比較的安定しているので、制御発振器 １００のクロック信号はクリスタル発振器を基礎としている。 記号タイミング回復回路３００はまた受信したサンプルを分析し、送信された 記号シーケンスと制御発振器１００から供給されるときのクロック信号との間の タイミング誤差を表わす誤差信号ｅを発生する。記号タイミング回復回路３００ の図示の実施例では、誤差信号ｅは２進レート乗算器信号の形式であり、この信 号はタイミング誤差の値に等しい平均アナログ値をもったパルス列である。タイ ミング誤差信号ｅはＢＲＭフィルタ２００で濾波され、濾波された誤差信号はこ の誤差信号を０にするように制御発振器１００の出力周波数を制御するために使 用される。これらの動作は全て周知である。 図２は本発明による制御クリスタル発振器１００のより詳細なブロック図であ る。図２で、図１のＢＲＭフィルタ２００からの制御信号は電圧制御クリスタル 発振器（ＶＣＸＯ）１１０の制御入力端子に供給される。ＶＣＸＯ１１０の出力 端子は第１のデューティーサイクル修正器１２０の入力端子に結合されており、 該第１のデューティーサイクル修正器１２０の出力端子は周波数２倍器（double r）回路１３０の入力端子に結合されている。周波数２倍器回路１３０の出力端 子は第２のデューティーサイクル修正器１４０の入力端子に結合されている。第 ２のデューティーサイクル修正器１４０の出力端子はクロック信号を発生し、且 つ記号タイミング回復回路３００（図１）のクロック信号入力端子に結合されて いる。 動作を説明すると、ＶＣＸＯ１１０は４０ＭＨｚの所望のクロック周波数の１ ／２である２０ＭＨｚで動作する。好ましい実施例では、ＶＣＸＯ１１０はＩＣ 発振器として構成されている。しかしながら、前述のように、ＩＣ発振器は安定 した５０％のデューティーサイクルをもったクロック信号を発生することができ ない。このような信号の周波数が２倍されると、位相およびデューティーサイク ルが安定したクロック信号を発生させることは不可能になる。第１のデューティ ーサイクル修正器１２０は変化するデューティーサイクルを修正するように動作 し、実質的に５０％のデューティーサイクルをもったクロック信号を生成する。 この信号は最少のジッタをもった周波数が２倍された信号である。周波数２倍器 回路１３０は周知の態様で動作して４０ＭＨｚのクロック信号を発生する。第２ のデューティーサイクル修正器１４０は周波数を２倍する動作によって導入され たいかなる位相ジッタも修正し、位相ジッタが最少で、デューティーサイクルが 実質的に５０％の４０ＭＨｚのクロック信号を発生する。 図３は本発明による記号タイミング回復ループのより詳細なブロック図である 。図３で、図１に示す構成要素と同じ構成要素については同じ参照番号で表わし 、以下ではそれに関する詳細な説明は省略する。図３で、ＢＲＭフィルタ２００ は、記号タイミング回復回路３００の記号誤差信号出力端子と制御可能発振器１ ００の制御入力端子との間に結合された離散的低域通過フイルタ（ＬＰＦ）２１ ０とＤＣ増幅器２２０との直列接続からなる。 前述のように、記号タイミング回復回路３００中の回路（図示せず）は、すべ て周知の態様でその入力端子に供給されたサンプルから記号シーケンスを引出し 、その出力端子にその記号を発生する。さらに、記号タイミング回復回路３００ は２進レート乗算器（ＢＲＭ）出力信号を発生し、そのアナログ平均値は誤差信 号ｅを表わす。この目的のために、記号タイミング回復回路は、記号タイミング 回復（ＳＴＲ：Symbol Timing Recovery）誤差推定器３１０、ＳＴＲループフィ ルタ３２０およびＢＲＭ信号発生器３３０の直列接続からなる。これらの構成要 素はデジタル論理回路として構成されており、周知の態様で設計され、動作する ものである。 ＢＲＭ信号発生器３３０からのＢＲＭ誤差信号ｅは濾波されてＢＲＭパルス周 波数成分が除去され、誤差信号成分のみ、すなわちＢＲＭパルス信号の平均値が 残る。低域通過フイルタはこの作用を行わせるために必要である。従来技術によ る回路では、この低域通過濾波を実行するために能動低域通過フイルタを形成す るように構成された低価格の演算増幅器が使用されていた。しかしながら、能動 低域通過フイルタは入力信号のある部分をその出力信号に伝送することができ、 そのため出力信号を歪ませ、フィードスルー（feedthrough）と称される状態が 生じることが判った。この問題を解決するために、ＤＣ電圧変換／増幅を行なう 増幅器の前に受動要素で構成された個別の低域通過フイルタを配置することによ り、上記の問題を解消できることが判った。 動作を説明すると、個別ＬＰＦ２１０はＲＣ低域通過フイルタあるいは複数の カスケード接続されたＲＣ低域通過フイルタ段（これについては以下でさらに詳 細に説明する）で構成されている。このような回路網はフィードスルーを伴うこ となく能動フィルタと同じ低域通過濾波特性を与えることができる。個別ＬＰＦ ２１０からの出力信号はＤＣ増幅器２２０で処理されて、制御可能発振器１００ 用の制御信号を発生する。ＤＣ増幅器２２０は制御可能発振器１００用に適した 制御信号を発生するのに必要な電圧レベルのシフト、誤差信号の増幅を行なうが 、これらの動作はすべて周知の態様で行われる。 図４は図３に示す記号タイミング回復ループの概略回路図を示す。図４で、ク リスタルＸ１の第１電極は集積回路（ＩＣ）のゲート１０の入力端子、第１の抵 抗Ｒ１、第１のキャパシタＣ１の各第１電極に結合されている。クリスタルＸ１ の第２電極は第２の抵抗Ｒ２および第２のキャパシタＣ２の各第１電極に結合さ れている。第１のＩＣのゲート１０の出力端子は第１の抵抗Ｒ１および第２の抵 抗Ｒ２の各第２電極、および第３の抵抗Ｒ３の第１電極に結合されている。第１ のキャパシタＣ１の第２電極は第１のバラクタＶ１の第１電極に結合されている 。第２のキャパシタＣ２の第２電極は第２のバラクタＶ２の第１電極に結合され ている。第１のバラクタＶ１および第２のバラクタＶ２の各第２電極は基準電位 源（接地点）に結合されている。 論理ゲート１０、クリスタルＸ１、第１の抵抗Ｒ１および第２の抵抗Ｒ２、第 １のキャパシタＣ１および第２のキャパシタＣ２、第１のバラクタＶ１および第 ２のバラクタＶ２の各々の組合わせにより分離されたピアス（Pierce）発振器の 論理ゲート形態をなし、図２のＶＣＸＯ１１０を構成している。クリスタルＸ１ は中心周波数が２０ＭＨｚの基本モードクリスタルである。好ましい実施例では 、クリスタルＸ１は８ｐｆの公称負荷キャパシタンスを有し、５ｐｆ乃至１４ｐ ｆの負荷キャパシタンスの範囲内で少なくとも±１００ｐｐｍの範囲をもってい る。 論理ゲート１０は標準のＩＣ論理ゲートで、好ましい実施例では、工業規格７ ４ＡＣ８６のような単一のＩＣパッケージに構成された４個の排他的ＯＲゲート の１個である。図４に示されたゲート３０、５０および６０（後程さらに詳細に 説明する）は上記ＩＣパッケージの残りの３個のＯＲゲートにより構成される。 このような実施例では、排他的ＯＲゲート１０、３０および６０の１個の入力の みが入力信号を受信し、これら３個のゲートの各第２の入力端子は周知の態様で 論理“１”の信号源に結合されている。 抵抗Ｒ１は論理ゲート１０の入力を活性領域にバイアスする。抵抗Ｒ２はクリ スタルの電流を制限し、また第２のバラクタＶ２の制御の下での位相シフトなら びに周波数のロールオフを考慮している。図４では、第１のバラクタＶ１および 第２のバラクタＶ２はそれぞれＤＣ電圧１ボルトにおける２５．５ｐｆからＤＣ 電圧１０．５ボルトにおける６ｐｆの範囲の容量をもっている。好ましい実施例 では、バラクタはソニー コーポレーションで製造され、トムソン コンシュー マ エレクトロニクス インコーポレーテッドの部品番号４４５−４８０が付さ れたものである。 第３のキャパシタ３と第１のインダクタＬ１の並列接続からなり且つ第４のキ ャパシタＣ４と直列に接続された第１の同調回路は、第３の抵抗Ｒ３の第２電極 と接地点との間に接続される。第３の抵抗Ｒ３は第１の同調回路に対する分離と 電流制限作用を与えるものである。第１の同調回路はＶＣＸＯ１１０の出力周波 数である実質的に２０ＭＨｚの共振周波数をもつように設計されている。第１の 同調回路は共振周波数で高インピーダンスを呈し、他の周波数で低インピーダン スを呈する。このような態様で、ＶＣＸＯ１１０からの出力クロック信号の他の 周波数成分はすべて接地点に側路（シャント）され、第１の同調回路の２０ＭＨ ｚの共振周波数の近傍のＶＣＸＯ１１０の出力信号成分のみが残る。従って、抵 抗Ｒ３の第２電極における信号はＶＣＸＯ１１０の周波数の正弦波である。 第５のキャパシタＣ５は、第３の抵抗Ｒ３の第２電極と第１の同調回路との接 続点から第２の論理ゲート３０の入力端子、第４の抵抗Ｒ４および第５の抵抗Ｒ ５の各第１電極に結合されている。第４の抵抗Ｒ４の第２電極は動作電位Ｖｃｃ の電源に結合されており、また第５の抵抗Ｒ５の第２電極は接地点に結合されて いる。第２の論理ゲート３０の出力端子は第６の抵抗Ｒ６により該論理ゲート３ ０の入力端子に結合されている。第４の抵抗Ｒ４と第５の抵抗Ｒ５との組合わせ により第５のキャパシタＣ５に対する放電路を形成し、また第２の論理ゲート３ ０の入力端子に対する大略のＤＣバイアスを与え、第６の抵抗Ｒ６は上記第２の 論理ゲート３０を活性領域にバイアスする。第５ののキャパシタＣ５は第１の同 調回路からの公称２０ＭＨｚの正弦波を第２の論理ゲート３０の入力端子にＡＣ 結合する。 このような形態に接続された論理ゲートは高利得増幅器として動作する。正弦 波信号が論理ゲートの入力端子にＡＣ結合されると、それは中心バイアス点に正 規化する。従って、正弦波入力信号は、第２の論理ゲート３０の出力端子に実質 的に５０％のデューティーサイクル（duty cycle）のクロック信号を生成する。 このバイアス構成要素（Ｒ４、Ｒ５、Ｒ６）を具えた第１の同調回路（Ｃ３、Ｌ １、Ｃ４）と第２の論理回路３０との組合わせにより、（図１の）デューティー サイクル修正回路１２０を構成する。 第２の論理ゲートの出力端子は排他的ＯＲゲート５０の第１の入力端子と遅延 回路４０の入力端子に結合されている。遅延回路４０の出力端子は排他的ＯＲゲ ート５０の第２の入力端子に結合されている。遅延回路４０は、例えば、その入 力端子と出力端子との間に結合された抵抗と、その出力端子と接地点との間に結 合されたキャパシタとを有する個別低域通過ＲＣフイルタでよい。排他的ＯＲゲ ート５０と遅延回路４０との組合わせにより、周知の態様で２０ＭＨｚの入力信 号の各変移点において、４０ＭＨｚの率でパルス列を発生する。従って、これら は（図１の）周波数２倍器回路１３０を構成する。 排他的ＯＲゲート５０の出力端子は第７の抵抗Ｒ７の第１電極にも結合されて いる。第６のキャパシタＣ６と第２のインダクタＬ６との並列接続と、これと直 列の第７のキャパシタＣ７とからなる第２の同調回路は第７の抵抗Ｒ７の第２電 極と接地点との間に結合されている。第７の抵抗Ｒ７は第２の同調回路に対する 分離と電流制限作用を与えるものである。第２の同調回路は、ＶＣＸＯ１１０の ２倍の周波数、すなわち４０ＭＨｚの共振周波数をもっている。第２の同調回路 はまた共振周波数で高インピーダンスを呈し、他の周波数で低インピーダンスを 呈する。従って、上記の他の周波数は接地点に側路され、第２の同調回路の共振 周波数を中心とする排他的ＯＲゲート５０の出力信号の成分、すなわち４０ＭＨ ｚのみが残る。従って、第７の抵抗Ｒ７の第２電極と第２の同調回路との接続点 における信号はＶＣＸＯ１１０の周波数の２倍の正弦波である。 第８のキャパシタＣ８は、第７の抵抗Ｒ７の第２電極と第２の同調回路との接 続点から第３の論理ゲート６０の入力端子、および第８の抵抗Ｒ８および第９の 抵抗Ｒ９の各第１電極に結合されている。第８の抵抗Ｒ８の第２電極は動作電圧 Ｖｃｃの電源に結合され、また第９の抵抗Ｒ９の第２電極は接地点に結合されて いる。第３の論理ゲート６０の出力端子は第１０の抵抗Ｒ１０を介して第３の論 理ゲート６０の入力端子に結合されている。第２のゲート３０の場合と同様に、 第８の抵抗Ｒ８および第９の抵抗Ｒ９は第８のキャパシタＣ８に対する放電路を 形成し、また第３の論理ゲート６０の入力端子に対する大略のＤＣバイアスを与 え、さらに第１０の抵抗Ｒ１０は第３の論理ゲート６０を活性領域にバイアスす る。第８のキャパシタＣ８は第２の同調回路からの公称４０ＭＨｚの正弦波信号 を第３の論理ゲート６０に入力端子にＡＣ結合する。入力端子にＡＣ結合された 正弦波は中間バイアス点に規格化するから、第３の論理ゲートはＶＣＸＯ１１０ の周波数の２倍の周波数をもち、デューティーサイクルが実質的に５０％のクロ ック信号を発生する。第２の同調回路（Ｃ６、Ｌ２、Ｃ７）と第３の論理ゲート ６０およびそのバイアス構成要素（Ｒ８、Ｒ９、Ｒ１０）の組合わせにより（図 １の）デューティーサイクル修正回路１４０を構成する。 第３の論理ゲート６０の出力端子は第１１の抵抗Ｒ１１の第１電極に結合され ている。第１１の抵抗Ｒ１１の第２電極には実質的に５０％のデューティーサイ クルを有する所望の４０ＭＨｚの制御クロック信号が発生し、この信号は第９の キャパシタＣ９の第１電極に結合され、また（図１の）記号タイミング回復（Ｓ ＴＲ）回路３００の入力端子に結合されている。第１１の抵抗Ｒ１１および第９ のキャパシタＣ９は第３の論理ゲート６０によって生成されたクロック信号の高 調波成分をロールオフ（減衰）させる。 記号タイミング回復回路（ＳＴＲ）３００の出力端子は第１２の抵抗Ｒ１２の 第１電極に結合されている。第１２の抵抗Ｒ１２の第２電極は第１０のキャパシ タＣ１０と第１２の抵抗Ｒ１３の各第１電極に結合されている。第１３の抵抗Ｒ １３の第２電極は第１１のキャパシタＣ１１と第１４の抵抗Ｒ１４の各第１電極 に結合されている。第１４の抵抗Ｒ１４の第２電極は第１２のキャパシタＣ１２ と第１５の抵抗Ｒ１５の各第１電極に結合されている。第１５の抵抗Ｒ１５の第 ２電極は第１３のキャパシタＣ１３と第１６の抵抗Ｒ１６の各第１電極に結合さ れている。第１６の抵抗Ｒ１６の第２電極はＤＣ増幅器２２０の入力端子に結合 されている。 上述のように、記号タイミング回復回路３００は、送信された記号を回復する ために制御発振器１００によって生成された４０ＭＨｚのクロック信号を使用し て、制御発振器１００からのクロック信号と受信記号のタイミングとの間の誤差 を表わす誤差信号ｅを生成する。好ましい実施例では、この誤差信号は２進レー ト乗算（ＢＲＭ）信号の形のもので、その平均値は誤差の値である。このＢＲＭ 信号は個別フィルタ２１０によって濾波されて平均値が生成される。第１２の抵 抗Ｒ１２および第１０のキャパシタＣ１０は第１の低域通過ＲＣフィルタ段を構 成し、第１３の抵抗Ｒ１３と第１１のキャパシタＣ１１は第２の低域通過ＲＣフ ィルタ段を構成し、第１４の抵抗Ｒ１４と第１２のキャパシタＣ１２は第３の低 域通過ＲＣフィルタ段を構成し、第１５の抵抗Ｒ１５と第１３のキャパシタＣ１ ３は第４の低域通過ＲＣフィルタ段を構成している。第１、第２、第３および第 ４の低域通過フイルタ手段の組合わせにより（図３の）個別即ち離散的低域通過 フイルタ（ＬＰＦ）２１０を構成している。離散的低域通過フイルタ２１０は記 号タイミング回復回路３００からのＢＲＭ誤差信号ｅの平均値を表わす信号を発 生する。 離散的低域通過フイルタ２１０は、第１６の抵抗Ｒ１６を経てＤＣ増幅器２２ ０の入力端子に結合されている。ＤＣ増幅器２２０の出力端子は第１４のキャパ シタＣ１４の第１電極に結合され、また第１７の抵抗Ｒ１７を経て第１のバラク タＶ１の第１電極と、第１８の抵抗Ｒ１８を経て第２のバラクタＶ２の第１電極 とにそれぞれ結合されている。第１４のキャパシタＣ１４の第２電極は接地点に 結合されている。ＤＣ増幅器２２０は第１および第２のバラクタＶ１、Ｖ２に対 する各ＤＣ制御信号を発生する。第１７および第１８の抵抗Ｒ１７、Ｒ１８はそ れぞれＤＣ増幅器２２０を第１および第２のバラクタＶ１、Ｖ２の各々から分離 するように動作し、また第１および第２のバラクタＶ１、Ｖ２相互間を分離する ように動作する。第１４のキャパシタＣ１４はバラクタ制御信号をさらに濾波す る。 次の表Ｉは図４の示す各構成要素の好ましい値を示すものである。 本発明をデジタル衛星システムについて実施するものとして説明したが、本発 明による制御発振器は、制御可能なクリスタル発振器が比較的高い周波数を有す し、また厳密に制御されたデューティーサイクルを必要とする場合にはどのよう なものにも使用できることは当業者には明らかである。 表Ｉ 構成 値 構成 値 構成 値 要素 Ω 要素 ｆ． 要素 ｈ. Ｒ１ 100K Ｃ１ 270p Ｌ１ 0.60μ Ｒ２ １Ｋ Ｃ２ 2701p Ｌ２ 0.60μ Ｒ３ １Ｋ Ｃ３ 100p Ｒ４ １Ｋ Ｃ４ 0.1μ Ｒ５ １Ｋ Ｃ５ 27p Ｒ６ 100Ｋ Ｃ６ 10p Ｒ７ １Ｋ Ｃ７ 0.1μ Ｒ８ １Ｋ Ｃ８ 27p Ｒ９ １Ｋ Ｃ９ 27p Ｒ１０ 100Ｋ Ｃ１０ 0.033μ Ｒ１１ 100 Ｃ１１ 0.033μ Ｒ１２ １Ｋ Ｃ１２ 0.033μ Ｒ１３ １Ｋ Ｃ１３ 0.033μ Ｒ１４ １Ｋ Ｃ１４ 470p Ｒ１５ １Ｋ Ｒ１６ 100Ｋ Ｒ１７ 270Ｋ Ｒ１８ 270Ｋ

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ９６１３６０８．０ (32)優先日 平成８年６月28日(1996．6．28) (33)優先権主張国 イギリス（ＧＢ） (31)優先権主張番号 ０８／７３４，５５５ (32)優先日 平成８年10月21日(1996．10．21) (33)優先権主張国 米国（ＵＳ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ， ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，Ｇ Ｅ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ， ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，Ｐ Ｌ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ (72)発明者 ワグナー，ポール ケリー アメリカ合衆国 インデイアナ州 フイツ シヤーズ サンブレスト・ブールバード・ サウス 306 (72)発明者 スチユワート，ジヨン シドニー アメリカ合衆国 インデイアナ州 インデ イアナポリス ウエスト・セブンテイ―フ アースト・ストリート 3655 (72)発明者 ラマズワミー，クマー アメリカ合衆国 インデイアナ州 インデ イアナポリス カレツジ・ドライブ ＃ビ ー 9417

Claims (1)

1. 【特許請求の範囲】 １ 所望の周波数の低調波の発振信号を発生する電圧制御クリスタル発振器と、 上記電圧制御クリスタル発振器に結合された第１のデューティーサイクル修正器 と、 上記第１のデューティーサイクル修正器に結合されており、所望の周波数の発 振信号を発生する周波数逓倍器と、 上記周波数逓倍器に結合されており、所望の周波数のクロック信号を発生する 第２のデューティーサイクル修正器と、 からなる所望の周波数のクロック信号を発生する制御可能発振器。 ２ 電圧制御クリスタル発振器は分離されたピアス発振器からなる、請求項１記 載の制御可能発振器。 ３ 電圧制御クリスタル発振器は論理ゲート分離されたピアス発振器からなる、 請求項１記載の制御可能発振器。 ４ 電圧制御クリスタル発振器は基本モードクリスタルからなる、請求項２記載 の制御可能発振器。 ５ 所望の周波数は４０ＭＨｚであり、所望の周波数の低調波は実質的に２０Ｍ Ｈｚである、請求項２記載の制御可能発振器。 ６ 第１のデューティーサイクル修正器はデューティーサイクルを実質的に５０ ％に修正し、 電圧制御クリスタル発振器に結合されていて、所望の周波数の実質的に低調波 の共振周波数を有する同調回路と、 その中間点にバイアスされた入力端子と、デューティーサイクルの修正された 発振信号を発生する出力端子とを有する高利得増幅器と、 上記同調回路を上記高利増幅器の入力端子にＡＣ結合する回路と からなる請求項１記載の制御可能発振器。 ７ 高利得増幅器は活性領域にバイアスされた論理ゲートからなる、請求項６記 載の制御可能発振器。 ８ 電圧制御発振器は第１のデューティーサイクル修正器に結合された出力端子 を有し、 同調回路は電圧制御発振器の出力端子と基準電位源との間に結合されており、 その共振周波数で高インピーダンスを呈し、それ以外の周波数で低インピーダン スを呈するものである、請求項６記載の制御可能発振器。 ９ 周波数逓倍器は、 第１のデューティーサイクル修正器に結合された入力端子と第２の入力端子と を有し、所望の周波数の発振信号を発生する排他的ＯＲゲートと、 上記第１のデューティーサイクルと上記排他的ＯＲゲートの第２の入力端子と の間に結合された遅延回路と、 あらなる請求項１記載の制御可能発振器。 １０ 第２のデューティーサイクル修正器は、 実質的に所望の周波数の共振周波数を有する同調回路と、 その中間点にバイアスされた入力端子と、クロック信号を発生する出力端子と を有する高利得増幅器と、 同調回路を上記高利増幅器の入力端子にＡＣ結合する回路と からなる請求項１記載の制御可能発振器。 １１ 高利得増幅器は活性領域にバイアスされた論理ゲートからなる、請求項１ ０記載の制御可能発振器。 １２ 周波数逓倍器は第２のデューティーサイクル修正器に結合された出力端子 を有し、 同調回路は周波数逓倍器の出力端子と基準電位源との間に結合されており、そ の共振周波数で高インピーダンスを呈し、それ以外の周波数で低インピーダンス を呈するものである、請求項１０記載の制御可能発振器。 １３ 制御信号に応答して所望の周波数の低調波の発振信号を発生する電圧制御 クリスタル発振器と、上記電圧制御クリスタル発振器に結合された第１のデュー ティーサイクル修正器と、上記第１のデューティーサイクル修正器に結合されて おり、所望の周波数の発振信号を発生する周波数逓倍器と、上記周波数逓倍器に 結合されており、所望の周波数のクロック信号を発生する第２のデューティーサ イクル修正器と、からなる所望の周波数のクロック信号を発生する制御可能発振 器と、 上記クロック信号に応答して入力データ信号を処理して、出力データ信号およ びクロックタイミング誤差信号を発生する信号処理回路と、 上記クロックタイミング誤差信号に応答する回路と、 上記個別フィルタと電圧制御発振器との間に結合されていて、上記クロックタ イミング誤差信号を最少にするための制御信号を発生する個別フィルタと、 からなる、信号処理システム。 １４ 信号処理回路は２進レート乗算信号の形のクロックタイミング誤差信号を 発生する回路からなり、 個別フィルタ回路は離散的低域通過フイルタからなり、 制御信号処理発生回路はＤＣ増幅器からなる、 請求項１３記載のシステム。 １５ 個別フィルタはＲＣ低域通過フイルタからなる、請求項１４記載のシステ ム。