KR19990072222A

KR19990072222A - 전압 제어 수정 발진기 및 루프 필터

Info

Publication number: KR19990072222A
Application number: KR1019980704620A
Authority: KR
Inventors: 앨런 핏치 로버트; 켈리 와그너 폴; 시드니 스튜어트 존; 라마수아미 쿠마
Original assignee: 크리트먼 어윈 엠; 톰슨 콘슈머 일렉트로닉스, 인코포레이티드
Priority date: 1995-12-22
Filing date: 1996-12-11
Publication date: 1999-09-27
Also published as: JP2000505962A; EP0868782A1; CN1209228A; BR9612205A; WO1997023955A1; AU1417497A

Abstract

원하는 주파수로 클록 신호를 생성하는 제어 가능 수정 발진기는 원하는 주파수의 저조파로 신호를 생성하는 전압 제어 수정 발진기를 포함한다. 전압 제어 수정 발진기는 제1 듀티 사이클 보정기에 결합되어 실질적으로 원하는 듀티 사이클을 갖는 신호를 생성한다. 제1 듀티 사이클 보정기는 주파수 승산기에 결합되어 실질적으로 원하는 주파수로 신호를 생성한다. 주파수 승산기는 차례로 제2 듀티 사이클 보정기에 결합된다. 제2 듀티 사이클 보정기는 원하는 듀티 사이클을 갖고 원하는 주파수로 클록 신호를 생성한다.

Description

전압 제어 수정 발진기 및 루프 필터

디지탈 위성 방송 시스템과 같은 현재의 고속 모뎀 어플리케이션에 있어서, 듀티 사이클이 실질적으로 50%로 유지되는 대략 40 MHz의 제어 가능 클록 신호를 갖는 것이 필요하다. 이러한 주파수 범위내의 기본 주파수 수정은 적절한 신호 동기 가능성을 제공하기 위한 충분한 전체 범위를 갖지 못하고 수정 파라메터의 변화를 보상하지 못한다. 따라서, 종래 기술의 VCXO는 제3 배음(overtone) 수정을 사용해 왔다. 그러나, 제3 배음 수정을 사용하는 이 주파수 범위내의 적절한 VCXO 동작은 명백한 조정을 사용하지 않고는 얻을 수 없다.

다른 방법은 원하는 클록 주파수의 적절한 저조파(subharmonic)에서 기본 주파수를 사용하고, 그러한 클록 신호를 생성하기 위해 주파수 승산을 사용해 왔다. 그러한 주파수 승산기는 일반적으로 위상 동기 루프(PLL)이다. 그러나, PLL은 위상 지터(jitter)를 클록 신호에 도입하고 주파수 주사 동작과 같은 동작 중에 로크업(lock-up) 문제를 가질 수 있다.

또한, 일반적인 집적 회로(IC) 발진기로부터의 출력은 50%의 튜티 사이클을 갖지 않는다. 대신에, 그러한 발진기에 의해 생성된 클록 신호의 전 및 후 에지가 발진기 증폭기로서 사용되는 IC 게이트의 상승 및 하강 시간을 변화시키는 것에 기인하여 스큐된다.

안정적인 듀티 사이클과 비교적 낮은 위상 지터를 갖는 이러한 비교적 높은 주파수 범위에서 간단한 제어 가능 수정 발진기는 디지탈 위성 고속 모뎀과 같은 고속 장치에 사용하는 것이 바람직하다.

본 발명은 비교적 높은 주파수의 디지탈 클록 신호를 발생하기 위한 루프 필터와 전압 제어 수정 발진기(VCXO)에 관한 것이다.

도 1은 본 발명을 통합하는 디지탈 위성 시스템 고속 모뎀의 일부의 블록도.

도 2는 본 발명에 따르는 제어 수정 발진기의 더욱 상세한 블록도.

도 3은 본 발명에 따르는 루프 필터의 더욱 상세한 블록도.

도 4는 도 2에 도시된 제어 발진기의 개략도.

본 발명의 원리에 따르면, 원하는 주파수로 클록 신호를 생성하는 제어 가능 수정 발진기는 원하는 주파수의 저조파에서 신호를 생성하는 전압 제어 수정 발진기를 포함한다. 전압 제어 수정 발진기는 실질적으로 원하는 듀티 사이클을 갖는 신호를 생성하는 제1 듀티 사이클 보정기에 결합된다. 제1 듀티 사이클 보정기는 실질적으로 원하는 주파수로 신호를 생성하는 주파수 승산기에 결합된다. 차례로 주파수 승산기는 제2 듀티 사이클 보정기에 결합된다. 제2 듀티 사이클 보정기는 원하는 주파수로 원하는 듀티 사이클을 갖는 클록 신호를 생성한다.

도 1은 본 발명을 통합하는 디지탈 위성 시스템 고속 모뎀의 일부의 블록도이다. 본 발명을 이해하는데 유용한 또는 필요한 구성 요소만 도면에 도시하였다. 당업자는 그러한 시스템에 필요한 다른 구성 요소가 무엇인지, 그러한 다른 구성 요소를 어떻게 설계 및 수행하는지, 그리고 도면에 도시되어 있는 구성 요소와 다른 구성 요소가 어떻게 상호 관계를 하는지를 이해할 것이다.

디지탈 위성 시스템의 지상국에서, 데이타 신호(예컨대, 텔레비전 프로그램을 나타냄)가 공지된 방식으로 기호의 시퀀스로 형성된다. 이 기호 시퀀스를 나타내는 신호는 반송파상에서 변조되어 변조된 기호 시퀀스를 지상 수신기로 발송하는 위성으로 송신된다. 상기 기호 시퀀스를 나타내는 이들 수신기 복조 신호는 기호 시퀀스를 복구시키고 공지된 방식으로 데이타 신호 모두를 재생한다. 상기 수신기에 의해 실행되는 처리의 일부는 기호가 정확하게 추출될 수 있도록 기호 타이밍을 복구하는 것이다. 송신된 기호 타이밍은 일반적으로 안정적이기 때문에, 다른 데이타 신호(예컨대, 다른 위성 또는 지상국으로부터의)를 나타내는 기호 시퀀스중의 타이밍의 근소한 차가 존재할 수 있고, 그러한 타이밍이 전파 효과, 성분 파라메터 변화, 또는 위성내의 트랜스폰더의 스위칭에 기인하여 약간 시프트할 수도 있다. 따라서, 수신기내의 기호 타이밍을 복구하는데 사용되는 클록은 안정적이어야 하지만, 기호 타이밍의 근소한 변화의 보상을 위해 제어 가능해야 한다.

도 1에서, 입력 단자는 기호 시퀀스를 나타내는 수신 신호의 샘플의 소스(도시 생략)에 결합된다. 샘플 데이타 입력 단자는 기호 타이밍 복구 회로(300)의 제1 입력 단자에 결합된다. 기호 타이밍 복구 회로(300)의 제2 입력 단자는 기호 시퀀스를 복구하는데 필요한 타이밍 클록 신호를 제공하는 제어 발진기(100)의 출력 단자에 결합된다.

기호 타이밍 복구 회로(300)의 제1 출력 단자는 복구된 기호 시퀀스를 나타내는 신호를 생성한다. 기호 데이타 출력 단자는 송신된 데이타를 복구하도록 복구된 기호 시퀀스를 처리하고 공지된 방식으로 상기 데이타(예컨대, 텔레비전 프로그램 영상 및 음향을 발생함) 모두를 조작하는 추가의 이용 회로(도시 생략)에 결합된다. 이진 레이트 승산기(BRM) 신호(더 상세하게 후술함)의 형태로 타이밍 에러 신호(e)를 생성하는 기호 타이밍 복구 회로(300)의 제2 출력 단자는 BRM 필터(200)의 입력 단자에 결합된다. BRM 필터(200)의 출력 단자는 제어 발진기(100)의 제어 입력 단자에 결합된다.

동작 시에, 기호 타이밍 복구 회로(300)는 공지된 방식으로 제어 발진기(100)에 의해 자체에 공급되는 클록 신호의 타이밍에 기초하여 자체에 공급되는 샘플로부터 송신된 기호 시퀀스를 복구한다. 전술한 바와 같이, 현재의 디지탈 위성 시스템에 있어서, 클록 신호의 공칭 주파수는 40 MHz이다. 또한, 기호 시퀀스를 정확하게 복구하기 위해, 이 클록 신호는 실질적으로 50%의 듀티 사이클을 가져야 한다. 송신된 기호 시퀀스의 타이밍이 비교적 안정적이기 때문에, 제어 발진기(100) 클록 신호는 수정 발진기에 기초한다.

기호 타이밍 복구 회로(300)는 또한 수신된 샘플을 분석하고 송신된 기호 시퀀스와 제어 발진기(100)로부터의 현재의 클록 신호 사이의 타이밍 에러를 나타내는 에러 신호(e)를 발생한다. 기호 타이밍 복구 회로(300)의 기술된 실시예에서, 에러 신호(e)는 타이밍 에러의 값과 동일한 평균 아날로그값을 갖는 펄스 트레인(train)인 이진 레이트 승산기 신호의 형태이다. 타이밍 에러 신호(e)는 BRM 필터(200)에 의해 필터링되고, 필터링된 에러 신호는 공지된 방식으로 이 에러 신호 모두를 0으로 만들도록 시도하기 위해 제어 발진기(100)의 출력 주파수를 제어하는데 사용된다.

도 2는 본 발명에 따르는 제어 수정 발진기(100)의 더욱 상세한 블록도이다. 도 2에서, BRM 필터(200)(도 1에 도시)로부터의 제어 신호가 전압 제어 수정 발진기(VCXO)(110)의 제어 입력 단자에 결합된다. VCXO(110)의 출력 단자는 제1 듀티 사이클 보정기(120)의 입력 단자에 결합된다. 제1 듀티 사이클 보정기(120)의 출력 단자는 주파수 2배 회로(130)의 입력 단자에 결합된다. 주파수 2배 회로(130)의 출력 단자는 제2 듀티 사이클 보정기(140)의 입력 단자에 결합된다. 제2 듀티 사이클 보정기(140)의 출력 단자는 클록 신호를 생성하고, 기호 타이밍 복구 회로(300)(도 1에 도시)의 클록 신호 입력 단자에 결합된다.

동작 시에, VCXO(110)는 40 MHz의 원하는 클록 주파수의 1/2인 20 MHz로 동작한다. 바람직한 실시예에서, VCXO(110)는 IC 발진기로 제작된다. 그러나, 전술한 바와 같이, IC 발진기는 안정적인 50% 듀티 사이클 클록 신호를 제공하지 않는다. 그러한 신호가 2배의 주파수로 되었다면, 위상 및 듀티 사이클 안정적인 클록 신호를 발생하는 것은 불가능할 것이다. 제1 듀티 사이클 보정기(120)는 가변적인 듀티 사이클을 보정하도록 동작하고 실질적으로 50% 듀티 사이클을 갖는 클록 신호를 생성한다. 이 신호는 최소화된 위상 지터를 사용하여 주파수가 2배로 될 수 있다. 주파수 2배 회로(130)는 40 MHz 클록 신호를 생성하도록 공지된 방식으로 동작한다. 제2 듀티 사이클 보정기(140)는 주파수 2배 동작에 의해 도입된 임의의 위상 지터를 보정하고 최소 위상 지터 및 실질적으로 50%의 듀티 사이클을 갖는 40 MHz 클록 신호를 생성한다.

도 3은 본 발명에 따르는 기호 타이밍 복구 루프의 더욱 상세한 블록도이다. 도 3에서, 도 1에 도시되어 있는 것과 같은 구성 요소에는 동일 참조 번호로서 표시되어 있고, 이하 상세하게 설명하지 않는다. 도 3에서, BRM 필터(200)는 이산 저역 통과 필터(LPF)(210)와 기호 타이밍 복구 회로(300)의 기호 에러 신호 출력 단자와 제어 가능 발진기(100)의 제어 입력 단자 사이에 결합된 DC 증폭기(220)의 직렬 접속으로 이루어진다.

전술한 바와 같이, 기호 타이밍 복구 회로(300)내의 회로(도시 생략)는 입력 단자에서 자체로 공급되는 샘플로부터 기호 시퀀스를 추출하고, 공지된 방식으로 상기 기호 모두를 자체의 출력 단자에서 생성한다. 또한, 기호 타이밍 복구 회로(300)는 에러 신호(e)를 나타내는 아날로그 평균값을 갖는 이진 레이트 승산기(BRM) 출력 신호를 생성한다. 이러한 목적으로, 상기 기호 타이밍 복구 회로는 기호 타이밍 복구(STR) 에러 추정기(estimator)(310), STR 루프 필터(320) 및 BRM 신호 발생기(330)의 직렬 접속을 포함한다. 이들 구성 요소는 디지탈 논리 회로로 수행되고, 공지된 방식으로 설계되어 동작한다.

BRM 발생기(330)로부터의 BRM 에러 신호(e)는 단지 에러 신호 성분 - 즉, BRM 펄스 신호의 평균값만을 남겨두고 BRM 펄스 주파수 성분을 소거하기 위해 필터링되어야 한다. 이러한 기능을 실행하기 위해 저역 통과 필터가 필요하다. 종래 기술의 회로에 있어서, 능동 저역 통과 필터를 형성하기 위해 구성된 저비용의 연산 증폭기가 저역 통과 필터링을 실행하는데 사용되어 왔다. 그러나, 능동 저역 통과 필터는 자체의 출력 신호에 입력 신호의 일부를 송신할 수 있고, 그것에 의해 출력 신호, 급전 상태를 왜곡시킨다는 사실이 밝혀진 바 있다. 이 문제를 극복하기 위해, DC 전압 변환/증폭 증폭기 앞에 위치되는 수동 성분으로 제조된 이산 저역 통과 필터가 이 문제를 해소한다는 사실을 발견한 바 있다.

동작 시에, 이산 LPF(210)는 RC 저역 통과 필터, 또는 복수의 캐스케이드 RC 저역 통과 필터단(이하 더 상세하게 기술함)으로 구성된다. 그러한 네트워크는 급전없이 능동 필터와 같은 저역 통과 필터링 특성을 제공한다. 이산 LPF(210)로부터의 출력 신호는 제어 가능 발진기(100)용의 제어 신호를 생성하도록 DC 증폭기(220)에 의해 처리된다. DC 증폭기(220)는 전압 레벨 변화 및 공지된 방식으로 제어 가능 발진기(100)용의 적절한 제어 신호를 생성하는데 필요한 에러 신호 증폭을 제공한다.

도 4는 도 3에 도시되어 있는 기호 타이밍 복구 루프의 개략도이다. 도 4에서, 수정(X1)의 제1 전극은 집적 회로(IC) 게이트(10)의 입력 단자, 제1 저항(R1)의 제1 전극 및 제1 커패시터(C1)에 각각 결합된다. 수정(X1)의 제2 전극은 제2 저항(R2) 및 제2 커패시터(C2)의 제1 전극에 각각 결합된다. 제1 IC 게이트(10)의 출력 단자는 제1 저항(R1) 및 제2 저항(R2)의 제2 전극과 제3 저항(R3)의 제1 전극에 각각 결합된다. 제1 커패시터(C1)의 제2 전극은 제1 버랙터(V1)의 제1 전극에 결합된다. 제2 커패시터(C2)의 제2 전극은 제2 버랙터(V2)의 제1 전극에 결합된다. 제1 버랙터(V1)와 제2 버랙터(V2)의 각각의 제2 전극은 기준 전위(접지)의 소스에 결합된다.

상기 논리 게이트(10), 수정(X1), 제1 및 제2 저항(R1, R2), 제1 및 제2 커패시터(C1, C2), 그리고 제1 및 제2 버랙터(V1, V2)의 각각의 조합은 격리 피어스 발진기의 논리 게이트 버전이고, VCXO(110)(도 2에 도시)를 형성한다. 수정(X1)은 20 MHz의 중간 주파수를 갖는 기본 주파수 모드 수정이다. 바람직한 실시예에서, 수정(X1)은 8㎊의 공칭 부하 용량과 5㎊ 내지 14㎊의 부하 용량 범위내에서 적어도 ±100ppm의 범위를 갖는다.

상기 논리 게이트(10)는 표준 IC 논리 게이트이고, 바람직한 실시예에서는 단일 IC 패키지(산업 표준 74AC86과 같은)로 제작된 4개의 배타 OR 게이트중 하나이다. 도 4에 도시되어 있는 게이트(30, 50, 60)는 상기 IC 패키지내의 나머지 3개의 배타 OR 게이트로 형성된다. 그러한 실시예에서, 배타 OR 게이트(10, 30, 60)의 단 하나의 입력 단자만이 입력 신호를 수신하고, 이들 게이트의 각각의 제2 입력 단자는 공지된 방식으로 논리 '1' 신호의 소스(도시 생략)에 결합된다.

저항(R1)은 능동 영역에서 논리 게이트(10)의 입력을 바이어스한다. 저항(R2)은 수정 전류를 제한하고, 제2 버랙터(V2)의 제어하에 위상 변화 및 주파수 롤오프(roll off)를 허용한다. 도 4에서, 제1 및 제2 버랙터(V1, V2)는 각각 1V의 DC 전압에서 25.5㎊으로부터 10.5V의 DC 전압에서 6㎊까지의 용량의 범위를 갖는다. 바람직한 실시예에서, 상기 버랙터는 Sony Corp.에서 제작되고, Thomson Consumer Electronics, Inc.의 부품 번호 445-480을 갖는다.

제4 커패시터(C4)와 직렬인 제3 커패시터(C3)와 제1 인덕터(L1)의 병렬 접속을 포함하는 제1 동조 회로는 제3 저항(R3)의 제2 전극과 접지 사이에 결합된다. 제3 저항(R3)은 제1 동조 회로에 대한 격리 및 전류 제한을 제공한다. 제1 동조 회로는 VCXO(110)의 출력 주파수인 실질적으로 20 MHz의 공진 주파수를 갖도록 설계된다. 제1 동조 회로는 공진 주파수에서 고임피던스를 갖고 다른 주파수에서 저임피던스를 갖는다. 이러한 방식으로 VCXO(110)로부터의 출력 클록 신호의 모든 다른 주파수 성분은 제1 동조 회로의 20 MHz 공진 주파수 근처의 VCXO(110) 출력 신호의 성분만을 남기고 접지로 분로된다. 따라서, 저항(R3)의 제2 전극에서의 신호는 VCXO(110)의 주파수에서 사인파이다.

제5 커패시터(C5)는 제3 저항(R3)의 제2 전극과 제1 동조 회로의 접합으로부터 제2 논리 게이트(30)의 입력 단자에, 그리고 제4 저항(R4) 및 제5 저항(R5)의 제1 전극에 각각 결합된다. 제4 저항(R4)의 제2 전극은 동작 전위(V_CC)의 소스에 결합되고, 제5 저항(R5)의 제2 전극은 접지에 결합된다. 제2 논리 게이트(30)의 출력 단자는 제6 저항(R6)에 의해 논리 게이트(30)의 입력 단자에 결합된다. 제4 및 제5 저항(R4, R5)의 조합은 제5 커패시터(C5)에 대해 방전 경로를 제공하고, 제2 논리 게이트의 입력 단자에 대해 대략적인 DC 바이어스를 제공하며, 제6 저항(R6)은 능동 영역에서 제2 논리 게이트(30)를 바이어스한다. 제5 커패시터(C5)는 제1 동조 회로로부터 제2 논리 게이트(30)의 입력 단자로 공칭적으로 20 MHz의 사인파를 AC 결합한다.

이러한 방식으로 접속된 논리 게이트는 고이득 증폭기로 동작한다. 사인파 신호가 논리 게이트의 입력 단자에 AC 결합될 때, 중간 바이어스 포인트로 정상화한다. 따라서, 사인파 입력 신호는 제2 논리 게이트(30)의 출력 단자에서 실질적으로 50% 듀티 사이클 클록 신호를 생성할 것이다. 제1 동조 회로(C3, L1, C4)와 바이어싱 성분(R4, R5, R6)을 갖는 제2 논리 게이트(30)의 조합은 듀티 사이클 보정 회로(120)(도 1에 도시)를 형성한다.

상기 제2 논리 게이트의 출력 단자는 배타 OR 게이트(50)의 제1 입력 단자에, 및 지연 회로(40)의 입력 단자에 결합된다. 지연 회로(40)의 출력 단자는 배타 OR 게이트(50)의 제2 입력 단자에 결합된다. 지연 회로(40)는 예컨대, 자체의 입력과 출력 단자 사이에 결합되는 저항과, 자체의 출력 단자와 접지 사이에 결합되는 커패시터를 갖는 이산 저역 통과 RC 필터일 수 있다. 배타 OR 게이트(50)와 지연 회로(40)의 조합은 공지된 방식으로 20 MHz 입력 신호의 각 전이에서 또는 40 MHz 레이트에서 펄스의 트레인을 생성한다. 따라서, 그것들은 주파수 2배 회로(130)(도 1에 도시)를 형성한다.

배타 OR 게이트(50)의 출력 단자는 또한 제7 저항(R7)의 제1 전극에 결합된다. 제7 커패시터(C7)와 직렬인 제6 커패시터(C6)와 제2 인덕터(L2)의 병렬 접속을 포함하는 제2 동조 회로는 제7 저항(R7)의 제2 전극과 접지 사이에 결합된다. 제7 저항(R7)은 제2 동조 회로에 격리 및 전류 제한을 제공한다. 제2 동조 회로는 VCXO(110)의 주파수의 2배의 공진 주파수, 즉 40 MHz를 갖는다. 제2 동조 회로는 또한 공진 주파수에서 고임피던스를 갖고 다른 주파수에 대하여 저임피던스를 갖는다. 따라서, 다른 주파수들은 제2 동조 회로의 공진 주파수, 즉 40 MHz 근방의 배타 OR 게이트(50)의 출력 신호의 성분만을 남기고 접지로 분로된다. 그러므로, 제7 저항(R7)의 제2 전극과 제2 동조 회로의 접합에서의 신호는 VCXO(110)의 주파수의 2배인 사인파이다.

제8 커패시터(C8)는 제7 저항(R7)의 제2 전극과 제2 동조 회로의 접합으로부터 제3 논리 게이트(60)의 입력 단자로, 그리고 제8 저항(R8) 및 제9 저항(R9)의 제1 전극에 각각 결합된다. 제8 저항(R8)의 제2 전극은 동작 전위(V_CC)의 소스에 결합되고, 제9 저항(R9)의 제2 전극은 접지에 결합된다. 제3 논리 게이트(60)의 출력 단자는 제10 저항(R10)을 통해 제3 논리 게이트(60)의 입력 단자에 결합된다. 유사한 방식으로 제2 논리 게이트(30)에, 제8 및 제9 저항(R8, R9)은 각각 제8 커패시터(C8)에 대하여 방전 경로를 제공하고, 제3 논리 게이트(60)의 입력 단자에 대하여 대략적인 DC 바이어스를 제공하며, 제10 저항(R10)은 능동 영역에서 제3 논리 게이트(60)를 바이어스한다. 제8 커패시터(C8)는 제2 동조 회로로부터 제3 논리 게이트(60)의 입력 단자로 공칭적으로 40 MHz의 사인파 신호를 AC 결합한다. 상기 입력 단자에 AC 결합된 사인파가 중간 바이어스 포인트로 정상화하기 때문에, 제3 논리 게이트는 VCXO(110)의 주파수의 2배 및 실질적으로 50%의 듀티 사이클을 갖는 클록 신호를 생성한다. 제2 동조 회로(C6, L2, C7)와 바이어싱 성분(R8, R9, R10)을 갖는 제3 논리 게이트(60)의 조합은 듀티 사이클 보정 회로(140)(도 1에 도시)를 형성한다.

제3 논리 게이트(60)의 출력 단자는 제11 저항(R11)의 제1 전극에 결합된다. 제11 저항(R11)의 제2 전극은 실질적으로 50%의 듀티 사이클을 갖는 원하는 40 MHz 제어 클록 신호를 생성하고, 제9 커패시터(C9)의 제1 전극에 및 기호 타이밍 복구(STR) 회로(300)(도 1에 도시)에 결합된다. 제11 저항(R11)과 제9 커패시터(C9)는 제3 논리 게이트(60)에 의해 생성된 클록 신호의 높은 고조파 함유량을 롤오프하기 위한 RC 네트워크를 형성한다.

기호 타이밍 복구(STR) 회로(300)의 출력 단자는 제12 저항(R12)의 제1 전극에 결합된다. 제12 저항(R12)의 제2 전극은 제10 커패시터(C10)와 제13 저항(R13)의 제1 전극에 각각 결합된다. 제13 저항(R13)의 제2 전극은 제11 커패시터(C11)와 제14 저항(R14)의 제1 전극에 각각 결합된다. 제14 저항(R14)의 제2 전극은 제12 커패시터(C12)와 제15 저항(R15)의 제1 전극에 각각 결합된다. 제15 저항(R15)의 제2 전극은 제13 커패시터(C13)와 제16 저항(R16)의 제1 전극에 각각 결합된다. 제16 저항(R16)의 제2 전극은 DC 증폭기(220)의 입력 단자에 결합된다.

전술한 바와 같이, 기호 타이밍 복구 회로(300)는 송신된 기호를 복구하도록 제어 발진기(100)에 의해 생성된 40 MHz 클록을 사용하고, 제어 발진기(100)으로부터의 클록 신호와 수신된 기호의 타이밍 사이의 에러를 나타내는 에러 신호(e)를 생성한다. 바람직한 실시예에서, 이 에러 신호는 평균값이 에러의 값인 이진 레이트 승산기(BRM) 신호의 형태이다. 이 BRM 신호는 평균값을 추출하도록 이산 필터(210)에 의해 필터링된다. 제12 저항(R12)과 제10 커패시터(C10)는 제1 저역 통과 RC 필터단을 형성하고; 제13 저항(R13)과 제11 커패시터(C11)는 제2 저역 통과 RC 필터단을 형성하며; 제14 저항(R14)과 제12 커패시터(C12)는 제3 저역 통과 RC 필터단을 형성하고; 제15 저항(R15)과 제13 커패시터(C13)는 제4 저역 통과 RC 필터단을 형성한다. 제1, 제2, 제3 및 제4 저역 통과 필터단은 조합하여 이산 저역 통과 필터(LPF)(210)(도 3에 도시)를 형성한다. 이산 저역 통과 필터(210)는 기호 타이밍 복구 회로(300)로부터 BRM 에러 신호(e)의 평균값을 나타내는 신호를 발생한다.

이산 저역 통과 필터(210)는 제16 저항(R16)을 통해 DC 증폭기(220)의 입력 단자에 결합된다. DC 증폭기(220)의 출력 단자는 제14 커패시터(C14)의 제1 전극에, 그리고 제17 저항(R17) 및 제18 저항(R18)을 통해 제1 버랙터(V1)와 제2 버랙터(V2)의 제1 전극에 각각 결합된다. 제14 커패시터(C14)의 제2 전극은 접지에 결합된다. DC 증폭기(220)는 제1 및 제2 버랙터(V1, V2)용의 DC 제어 신호를 각각 발생한다. 제17 및 제18 저항(R17, R18)은 각각 제1 및 제2 버랙터(V1, V2)의 각각으로부터 DC 증폭기(220)를 격리시키고 제1 및 제2 버랙터(V1, V2)를 서로로부터 격리시키도록 동작한다. 제14 커패시터(C14)는 상기 버랙터 제어 신호에 대한 추가의 필터링을 제공한다.

아래의 표 1은 도 4에 도시되어 있는 성분에 대한 바람직한 값을 제공한다.

본 발명은 비록 디지탈 위성 시스템에서 구현되는 것으로 예시되어 있지만, 당업자는 본 발명에 따르는 제어 가능 발진기가 비교적 높은 주파수를 갖고 엄밀하게 제어된 듀티 사이클이 필요한 제어 가능 수정 발진기라면 어느 것에라도 사용될 수 있다는 것을 이해할 것이다.

성분값

성분	값Q	성분	값f.	성분	값h.
R1	100k	C1	270p	L1	.60μ
R2	1k	C2	270p	L2	.60μ
R3	1k	C3	100p
R4	1k	C4	.1μ
R5	1k	C5	27p
R6	100k	C6	10p
R7	1k	C7	01μ
R8	1k	C8	27p
R9	1k	C9	27p
R10	100k	C10	.033μ
R11	100	C11	.033μ
R12	1k	C12	.033μ
R13	1k	C13	.033μ
R14	1k	C14	470p
R15	1k
R16	100k
R17	270k
R18	270k

Claims

원하는 주파수로 클록 신호를 생성하기 위한 제어 가능 발진기에 있어서:

원하는 주파수의 저조파로 발진 신호를 발생하는 전압 제어 수정 발진기와;

상기 전압 제어 수정 발진기에 결합되는 제1 듀티 사이클 보정기와;

상기 제1 듀티 사이클 보정기에 결합되어 원하는 주파수로 발진 신호를 발생하는 주파수 승산기와;

상기 주파수 승산기에 결합되어 원하는 주파수로 클록 신호를 생성하는 제2 듀티 사이클 보정기를 포함하는 것을 특징으로 하는 제어 가능 발진기.
제1항에 있어서, 상기 전압 제어 수정 발진기는 격리 피어스 발진기를 포함하는 것을 특징으로 하는 제어 가능 발진기.
제2항에 있어서, 상기 전압 제어 수정 발진기는 논리 게이트 격리 피어스 발진기를 포함하는 것을 특징으로 하는 제어 가능 발진기.
제2항에 있어서, 상기 전압 제어 수정 발진기는 기본 주파수 모드 수정을 포함하는 것을 특징으로 하는 제어 가능 발진기.
제2항에 있어서, 상기 원하는 주파수는 실질적으로 40 MHz이고, 상기 원하는 주파수의 저조파는 실질적으로 20 MHz인 것을 특징으로 하는 제어 가능 발진기.
제1항에 있어서, 상기 제1 듀티 사이클 보정기는 듀티 사이클을 실질적으로 50%로 보정하고;

상기 전압 제어 수정 발진기에 결합되는 실질적으로 원하는 주파수의 저조파의 공진 주파수를 갖는 동조 회로와;

자체의 중점에 바이어싱되는 입력 단자와 듀티 사이클 보정된 발진 신호를 생성하는 출력 단자를 갖는 고이득 증폭기와;

상기 동조 회로를 상기 고이득 증폭기의 입력 단자에 AC 결합시키는 회로를 포함하는 것을 특징으로 하는 제어 가능 발진기.
제6항에 있어서, 상기 고이득 증폭기는 능동 영역에서 바이어싱되는 논리 게이트를 포함하는 것을 특징으로 하는 제어 가능 발진기.
제6항에 있어서, 상기 전압 제어 발진기는 제1 듀티 사이클 보정기에 결합되는 출력 단자를 갖고;

상기 동조 회로는 상기 전압 제어 발진기의 출력 단자와 기준 전위의 소스 사이에 결합되어, 자체의 공진 주파수에서는 고임피던스를 나타내고 다른 주파수에서는 저임피던스를 나타내는 것을 특징으로 하는 제어 가능 발진기.
제1항에 있어서, 상기 주파수 승산기는:

상기 제1 듀티 사이클 보정기에 결합되는 제1 입력 단자와 제2 입력 단자를 갖고, 원하는 주파수로 발진 신호를 생성하는 배타 OR 게이트와;

상기 제1 듀티 사이클 보정기와 상기 배타 OR 게이트의 제2 입력 단자 사이에 결합되는 지연 회로를 포함하는 것을 특징으로 하는 제어 가능 발진기.
제1항에 있어서, 상기 제2 듀티 사이클 보정기는:

실질적으로 상기 원하는 주파수의 공진 주파수를 갖는 동조 회로와;

자체의 중점에 바이어싱되는 입력 단자와 상기 클록 신호를 생성하는 출력 단자를 갖는 고이득 증폭기와;

상기 동조 회로를 상기 고이득 증폭기의 입력 단자에 AC 결합시키는 회로를 포함하는 것을 특징으로 하는 제어 가능 발진기.
제10항에 있어서, 상기 고이득 증폭기는 능동 영역에서 바이어싱되는 논리 게이트를 포함하는 것을 특징으로 하는 제어 가능 발진기.
제10항에 있어서, 상기 주파수 승산기는 상기 제2 듀티 사이클 보정기에 결합되는 출력 단자를 갖고;

상기 동조 회로는 상기 주파수 승산기의 출력 단자와 기준 전위의 소스 사이에 결합되어 자체의 공진 주파수에서는 고임피던스를 나타내고 다른 주파수에서는 저임피던스를 나타내는 것을 특징으로 하는 제어 가능 발진기.
원하는 주파수로 클록 신호를 생성하는 제어 가능 발진기를 포함하는데, 상기 제어 가능 발진기는:

제어 신호에 응답하여 상기 원하는 주파수의 저조파로 발진 신호를 발생하는 전압 제어 수정 발진기와;

상기 전압 제어 수정 발진기에 결합되는 제1 듀티 사이클 보정기와;

상기 제1 듀티 사이클 보정기에 결합되어 상기 원하는 주파수로 발진 신호를 발생하는 주파수 승산기와;

상기 주파수 승산기에 결합되어 상기 원하는 주파수로 상기 클록 신호를 생성하는 제2 듀티 사이클 보정기를 포함하고;

상기 클록 신호에 응답하여 입력 데이타 신호를 처리하고 출력 데이타 신호 및 클록 타이밍 에러 신호를 생성하는 신호 처리 회로와;

상기 클록 타이밍 에러 신호에 응답하는 이산 필터와;

상기 이산 필터와 상기 전압 제어 발진기 사이에 결합되어 상기 클록 타이밍 에러 신호를 최소화시키도록 상기 제어 신호를 발생하는 회로를 포함하는 것을 특징으로 하는 신호 처리 시스템.
제13항에 있어서, 상기 신호 처리 회로는 이진 레이트 승산기 신호의 형태로 상기 클록 타이밍 에러 신호를 발생하는 회로를 포함하고;

상기 이산 필터는 이산 저역 통과 필터를 포함하며;

상기 제어 신호 발생 회로는 DC 증폭기를 포함하는 것을 특징으로 하는 신호 처리 시스템.
제14항에 있어서, 상기 이산 필터는 RC 저역 통과 필터인 것을 특징으로 하는 신호 처리 시스템.