JP2000500287A - 静電障壁付きバラクタ - Google Patents

Abstract

(57)【要約】 ドナー不純物でドープ処理された材料の第一層（２２または２６）とアクセプタ不純物でドープ処理された材料の第二層（２４）とを有する静電障壁と、空乏層（３０）との両方に成長した半導体材料（１０）の基板を含んでいるバラクタ（１００）。本発明のほかの実施態様において、連続した配列で成長した複数の障壁と空乏層から成るバラクタが形成されている。等質接合と異質接合のバラクタが開示されている。

Description

【発明の詳細な説明】 静電障壁付きバラクタ 発明の分野 本発明は、バラクタと一般に言われている可変リアクター、詳細には、障壁バ ラクタに関する。 発明の背景 バラクタは、電圧可変同調回路、電圧制御発振器、移相器、周波数逓倍器など から成る広範囲の用途において、電気、電子回路に広く使用されている。 バラクタを使用するときの周知の問題は、漏洩電流の存在である。漏洩電流は 、一般に、外部から加えられた逆電圧のバイアスに応答した電子の運動に関係が あり、材料内の汚染物質によるか、または、空乏層の近くか、その内部にある電 子孔の熱的励起により発生する。漏洩電流は、品質係数Ｑを低下し、従って、幾 つかの従来技術のバラクタの設計は、その最小化を意図していた。 障壁バラクタと呼ばれるタイプのバラクタの漏洩電流を低下させる一つの試み は、クリスナムールチイほかにより、周波数三倍器用のＧａＡｓのチェア−障壁 バラクタ（１９９４年ＩＥＥＥ ＭＴＴ ダイジェスト；ＣＨ３３８９ー４／９ ４／０００ー３１３）に教示された異質接合などの障壁バラクタの効率を最適に する材料と厚さの慎重な選択から成っている。この様なバラクタの漏洩電流を減 少させるほかの試みにはラーマンほかの超格子障壁バラクタ（会報、宇宙空間テ ラヘルツ技術、１９９２年、１４６〜１５７頁）に教示された超格子構造の使用 がある。 これらの改善は、初期の障壁バラクタと比較して、漏洩電流の低下を達成し たが、漏洩電流の低下レベル、及びまたは、低下が達成される温度範囲の限界は 、現在の用途に望ましいものより劣っている。 バラクタの構造上の面のほかに、従来技術のバラクタの組立方法とその機械に は、欠点もある。これらの欠点の一つに分子ビームエピタキシャル（ＭＢＥ）、 半導体素子組立の一般的方法、または、ほかのエピタキシャル成長技術により成 長した層のドーピング濃度と厚さの正確さがある。この問題は、かなりの変差が 、エピタキシャル成長機械が称している正確さと、実際の正確さとの間に存在す ることである。このような変差は、特に、電荷キャリヤの平衡が望まれる素子に おいては不利である。 発明の要約 従って、本発明の目的は、バラクタ内の漏洩電流を減少することである。 本発明のほかの目的は、広範囲の温度において漏洩電流低下を行うことである 。 および、本発明のさらにほかの目的は、組み立てられた素子の電荷キャリヤ濃 度の正確さが改善されるように、ＭＢＥ機械を構成する方法を提供することであ る。 本発明のこれら及び関連の目的は、静電障壁をバラクタに結合することにより 達成される。静電障壁では、高くドープ処理されたｎとｐのタイプの半導体材料 の薄い層が働いて、電子の流れを妨げるか、または、減少し、かつ、高い品質係 数を有するバラクタの可変キャバシタンス特性を十分なキャバシタンス範囲にお いて得るように、バラクタ内にかなり薄くドープ処理された層と並列に置かれた 電位障壁を生成する。 スペーサー層は、障壁の形状を維持するために適切に形成することができ、障 壁は、等質接合または異質接合のいずれでも良い。本発明の前述および関連 の利点と特徴が達成されることは、図面と共に行われる、以降の詳細な発明の説 明を見た後、本技術の専門家には容易に明らかであろう。 図面の簡単な説明 図１は、本発明によるバラクタの断面図である。 図２は、本発明によるバラクタのほかの実施態様の断面図である。 図３ａは、本発明によるｎ＋ｐ＋ｎ＋障壁の説明図である。 図３ｂは、図３ａｋのｎ＋ｐ＋ｎ＋障壁の伝導帯エネルギー間隙図である。 図３ｃは、非対称障壁の伝導帯エネルギー間隙図である。 図４は、本発明により製作された等質接合バラクタの断面図である。 図５は、本発明により製作された異質接合バラクタの断面図である。詳細な説明 バラクタ素子を、ドープ処理アクセプタとドープ処理ドナーの層の幾つかの配 列から成る実施態様を引用して教示する。例えば、以降の少なくとも一つの実施 態様において、ｎ＋ｐ＋ｎ＋障壁が開示されている。これらのドープ処理層のド ーピングタイプと関連の外部印加電圧とが、置き換えられるか、あるいは、例え ば、本発明から逸脱することなく、ｐ＋ｎ＋ｐ＋障壁を有する機能的バラクタを 生成するために、本技術で知られたように変形されることがお分かりであろう。 図１に関し、本発明による基本的バラクタの断面図が示されている。このバラ クタ１００が、分子ビームエピタキシ（ＭＢＥ）により半導体材の基板１０上に 成長している。基板１０は、好適にＧａＡｓであるが、ＩｎＰ、Ｓｉ、ＧａＩｎ ＡｓＰ、または、ｎまたはｐのタイプにドープ処理されるすべてのほかの半導体 材であってもよい。選択された基板半導体の特質は、半導体が、特に その面に沿って、電流を運ぶことが出来ることである。好適な実施態様において 、ＧａＡｓ基板が、伝導を容易にするためドナー不純物（ｎ＋）により密にドー プ処理されている。 多層障壁２０は、基板１０上に成長している（直接的または間接的に）。障壁 ２０は、ドナー不純物でドープ処理された半導体材２２または２６の第一層と、 アクセプタ不純物でドープ処理された半導体材２４の第二層から構成している。 これらの二つの層２４と２２または２６は、アクセプタドープ処理された層２４ が、隣接するドナードープ処理された層２２または２６から移動電子を捕獲する ように、相互に直接接触または接近して成長している。 アクセプタ層２４の上または下のいずれかに成長するほかに、ドナー層２２と ２６は、アクセプタドープ処理された層２４の上と下の両方に形成される。ドナ ードープ処理された層２２と２６の上、下、または両方に形成されているこの配 置を示すために、層２４は点線で示されている。障壁２０の特性は、ドナードー プ処理された領域が、上、下、または両方に形成されるか、どうかに関係なく、 アクセプタ原子の全量が、ドナー原子の全量にほぼ等しいことである。 ドナーの不純物（ｎ−）で希薄にドープ処理された半導体材の層は、基板２０ に成長する。室温において、この層はバラクタ１００へ印加された順バイアスに より空乏状態でなく、一方、逆バイアスを印加されると、それは実質的に空乏状 態にあるので、この層は、ここでは空乏層３０と呼ばれる。外部電圧をバラクタ １００へ印加するため、接触領域６２，６４が形成されている。 バラクタ１００の動作は、一般に次の通りである。外部から印加された電圧が ない場合、大きい内部電流の流れはない。しかし、逆電圧が存在すると（接触領 域６４において負の給電）、ｎ−層３０の電子は、層３０が部分的または完全に 電子が排除されるまで、正の電極が接続されている接触領域６２へ向か って移動する。隣接のｎ層２２及びまたは２６から電子を捕獲したｐ層２４のア クセプタの不純物は、負に荷電されているので、障壁２０は、さらに流れる電子 への障壁として働く。この負の荷電状態で、ｐ層２４は、電子の通過を妨げ、か つ、漏洩電流の低下を起こす電子、すなわち、空乏層３０を流れる電子の流れを 排除する。本発明の”静電”障壁は、発生するアクセプタドープ処理の層のこの 荷電から生じ、一方、ドナードープ処理の層は、その電子の供与により正に荷電 されるようになる。その結果生成する隣接の負と正に荷電された領域は、静電障 壁を形成する。 バラクタ１００は好適に、ＧａＡｓにより製作されているが、ほかの既知の材 料、例えば、ＩｎＰ、Ｓｉ、またはＧａＩｎＡｓＰ、あるいはｎ−、またはｐ− のタイプにドープ処理されるすべてのほかの半導体材料でもまた製作することが できる。障壁がＧａＩｎＡｓＰまたは本技術で既知のほかの材料を含んでいる異 質接合も、考えられている。 図２に関し、本発明によるバラクタのほかの実施態様が示されている。このバ ラクタ２００は、本発明の幾つかのほかの面を示しており、これらは限定されな いが、バッファ層、スペーサー層、障壁の繰り返し構造、および空乏層の組み合 わせの使用、およびショットキー接触素子の使用などある。 基板は好適に、ＧａＡｓ、または基板１０について上述のほかの適切な半導体 材である。バッファ層２１２は、バラクタ２２０の残りの層が、不純物および基 板２１０に伴う面の凹凸の影響を受けないように、基板２１０に成長している。 空乏層２１５が、層２１２に成長している。層２１５を追加し、層の構造を各 障壁に関し対称にすることより、バラクタは、対称的キャバシタンスー電圧特性 になり、これは、奇数調波の発生による周波数逓倍などの用途に理想的である。 図１において、単一の障壁と空乏の層の組み合わせ４０から成るバラクタが開 示されている。図２において、連続して配置されたユニットから成るバラクタが 開示されており、ユニットの一つは、障壁と空乏の層の組み合わせ２４０から成 っている。連続して配置された障壁と空乏の層の組み合わせを使用する理由の一 つは、単一の障壁／空乏層の組み合わせ４０を有するバラクタと比較して、それ らが強化された漏洩電流の減少を行うからである。ほかの理由は、接触抵抗によ る品質係数への有害な影響が、接触子と直列に配置された可変キャバシタンスユ ニット（障壁／空乏層の組み合わせ）の数に逆比例して減少するからである。こ れが起こる理由は、接触抵抗が、直列の可変キャバシタンス入力の数に独立して 関係なく、他方で、バラクタの固有抵抗が、直列の可変キャバシタンスユニット の数に比例するからである。従って、可変キャバシタンスユニットの数が増加す るにつれて、接触抵抗は、バラクタの全直列抵抗のますます小さい部分となり、 従って、品質係数をますます小さく減少する。 参照番号２４２は、一つ以上の障壁／空乏層の組み合わせ２４０の繰り返しを 合わすために使用されている。２４２の組み合わせ数は、１から、図４に関して 以降に説明するそれらの特性により限定される。しかし、一般に、障壁／空乏層 の組み合わせ２４０の繰り返し数は、改善された直線性のある高いＱと高い出力 能力を達成するため２より大きくなければならない。 層２２１と２２７は、スペーサー層であり、ＧａＡｓ、ＧａＩｎＡｓＰなどで 形成されており、ドーピングを少しか、または少しも有していない。スペーサー 層の目的は、スペーサー層がそれへ印加されることが必要なバイアスの全範囲に おいて十分な高さと幅を保持するように、障壁を形成することである。この分の 十分な高さと幅は、拡散とトンネルによる漏洩電流をバラクタの特性が低下する レベルより低く維持することに相当する。 バラクタ２００の障壁は、それぞれドープ処理ドナー、ドープ処理アクセプ タおよびドープ処理ドナーである層２２２，２２４，および２２６から構成して いる。これらの層は、バラクタ１００の層２２２，２２４，および２２６に似て おり（これらの層がすべてバラクタ１００に配置されているとして）、好適に、 ＧａＡｓで製作され、それらの各不純物で密にドープ処理されている。 層２３０は空乏層である。この層は、バラクタ１００の層３０に似ている。空 乏層２３０は、好適にＧａＡｓで形成され、ドナー不純物で希薄にドープ処理さ れている。 ショットキー障壁金属層２５０が、最上層、すなわち、外部バイアスへ電気的 に接続されている層として形成されている。技術上で知られているように、ショ ットキー障壁はオーム接触抵抗を有していないので、ショットキー素子がこのた めに使用される。ショットキー障壁は、動作条件と望まれるバラクタ特性に依存 するこの望ましい属性を備えているが、ショットキー障壁は、図４に関し後に述 べるように好ましくはない。 図３ａに関し、空乏層１３０が両側に置かれた静電障壁１２０が示されている 。ｎが各ｎ＋層のｎタイプの純ドーピング濃度であり、ｐが各ｐ＋層のｐタイプ の純ドーピング濃度であり、ｔｎとｔｐが、各ｎ＋とｐ＋層の厚さである場合、 ２ｎ・ｔｎ＝ｐ・ｔｐであるならば、および、ｎ・ｔｎとｐ・ｔｐが、ｎ＋とｐ ＋層が完全なキャリヤの空乏状態であるようであるならば、外部から印加されて 電界がない伝導帯電位が、図３ｂに示された形状となっている。障壁の高さφｂ は、ｎ，ｐ，ｔｎ，およびｔｐに依存して、０ボルトから材料のバンドギャップ の範囲にある。 図３ａ〜３ｂに示された静電障壁は対称であるが、幾つかのケースでは、障壁 を非対称にすることが望ましい。これは、関連のドーピング濃度または層の厚さ の変化により行われる。このケースの一つの比較的に極端な例が、図３ｃに示さ れており、その障壁では、ｐ＋層が障壁の片側にずっと移動して、二つ の層だけで構成する非対称障壁を形成している。 以降の図４，５に示されているように、この静電障壁は、等質接合と異質接合 の両方で実施される。その上、前に引用したクリスナムールチイの異質接合障壁 バラクタに関し、図１と図２ー３のｎ＋ｐ＋またはｎ＋ｐ＋ｎ＋障壁は、それぞ れ、それらの異質接合を置き換えているか、または、異質接合に重ねられている 。 一般に、本発明の静電障壁を取り入れ、さらに、漏洩電流とＱに関するオーム 接触抵抗の両方を減少するため障壁と空乏層の連続した配置を取り入れて、本発 明の特有の実施態様が開示されている。 図４に関し、本発明による等質接合障壁バラクタ３００の断面図が示されてい る。等質接合の名前が意味するように、バラクタ３００の材料の各層は、基本的 組成において同一であり、好適な実施態様においては、上記の幾つかのほかの既 知の材料が適しているかのように、その材料はＧａＡｓである。 基板３１０は、ドナーの不純物で密にドープ処理されたＧａＡｓで形成されて いる。バラクタ２００のバッファ層２１２に似たバッファ層３１２は、基板３１ ０に成長した最初の層である。それは好適に、ｎ＋ドープ処理ＧａＡｓである。 図４の実施態様において、障壁３２０のそれぞれは、好適に、ｎ＋、ｐ＋、お よびドープ非処理の層から成る九つの層を有し次のように配置されている。ｎ＋ ドープ処理ＧａＡｓの第一層３２１は、層３１２または前の空乏層に成長し、ド ープ非処理ＧａＡｓのスペーサー層３２２は、層３２１に成長している。スペー サー層３２２の目的は、スペーサー層３２２が、印加されたバイアスの範囲にお いて十分な高さと幅を保持して、漏洩電流をあるレベル以下に保持するように、 トンネル現象を低減し、障壁を形づくることである。障壁３２０のアクセプタド ープ処理領域は、三つの層で形成されている。第一ｐ＋層３２ ５と３２７は、非ドープ処理スペーサー層３２４と３２６にそれぞれ成長してい る。非ドープ処理スペーサー層３２８は、上部ｐ＋層３２７に成長し、第二ｎ＋ 層３２９は、スペーサー層３２８に成長している。層３２１，３２３，３２５， ３２７，３２９は、障壁３２０のｎ＋ｐ＋ｎ＋の構造を形成している。 空乏層３３０は、第二ｎ＋層３２９に成長し、好適にドナー不純物で希薄にド ープ処理されている。 好適な実施態様において、３２４における繰り返し数は、八つの障壁／空乏層 の組み合わせが全体で形成されるように、七つである。繰り返し数を支配する考 慮すべき事柄には、一般に次のような幾つかの代償が伴う。繰り返し数が増加す ると、漏洩電流はさらに減少する。しかし、層の数と全体の厚さが増大するので 、幾つかの問題が発生する。構成している層を重ねて組み立てた後、個々の素子 が、平坦な台地を形成するためエッチングにより形成される。平坦な台地を形成 するエッチングは、底部より頭部において大きいエッチングのために、傾斜した 側面を有する素子を生成する。平坦な台地が厚くなるに従って傾斜下側面により 占められる水平面積は大きくなり、従って、隣接するバラクタの間の距離は大き くなる。隣接素子の間の増加した距離は、ウェーハ当たりの生産高を低下し、各 素子の直列抵抗を増加する。分割もまた、厚い台地処理に伴う厚いホトレジスト と深いエッチングなどにより損なわれる。素子の性能の理論的予測もまた、台地 が異常に厚い場合、底部の層と頭部の層との間の面積の差により不可能になる。 ほかに考慮すべきことは、電圧である。一般的に、層の数が２倍になる毎に、 その全能力範囲でバラクタを動作するに必要な出力供給電圧は２倍になる。これ は、障壁／空乏層の組み合わせの繰り返し数の実際的制約である。 層３５０は、障壁／空乏層の組み合わせ３４０の上に成長し、良好なオーム接 触を容易にするように形成される。オーム接触子３６１と３６６が、層３５ ０と基板３１０の上にそれぞれ形成される。バラクタ３００の頭部にオーム接触 子３６１を使用する一つの理由は、上記のバラクタ２００において開示されたシ ョットキー障壁と反対に、ショットキー素子無しで、全体に印加された電圧レベ ルに関係なく、バラクタ３００の各障壁は、ほぼ比例する電圧降下量を与え、従 って、電位ヒステリシスの影響を防止するか、または最小にする。障壁／空乏層 の組み合わせが、その静電容量ー電圧または電流ー電圧の特性において互いに異 なるならば、ヒステリシスが発生する。この場合、定常状態（バイアスの変化の 後）は、漏洩電流により比較的長期間の電荷の再分布の後にのみ到達する。 参照番号３６３と３６５は、それぞれ、オーム接触子３６１と３６６へ接続さ れたバッド金属を表す。 実際のドーピングレベルと層の厚さは性能基準と環境により変化し、その範囲 で、バラクタは本技術で知られているように使用されるが、図４の実施態様にお いて本発明を実行する適切な厚さと添加物レベルは、一般に次の通りである。層 ３１２は、３０００Åの厚さと４×１０¹⁸／cm³のｎタイプドーピング濃度を有 し；層３２１は、１６０Åの厚さと４×１０¹⁸／cm³のｎタイプドーピング濃度 を有し；非ドープ処理層３２２と３２８は、それぞれ７５Åの厚さを有し；非ド ープ処理層３２４と３２６はそれぞれ１００Åの厚さを有し；第一と第三アクセ プタドープ処理層３２３と３２７は、それぞれ２８．５Åの厚さと１×１０¹⁹／ cm³のｐタイプドーピング濃度を有し；ｐ＋層３２５は、２４Åの厚さと１×１ ０¹⁹／cm³のｐタイプドーピング濃度を有し；層３２９は７２Åの厚さと４×１ ０¹⁸／cm³のｎタイプドーピング濃度を有し；空乏層３３０は、１４２５Åの厚 さと２×１０¹⁷／cm³のｎタイプドーピング濃度を有し；および層３５０は、３ ０００Åの厚さと４×１０¹⁸／cm³のｎタイプドーピング濃度を有する。 障壁のドープ処理層のそれぞれの厚さを選択する場合、一般的に考慮すべきこ とは、移動キャリヤが無いように、反対のタイプの原子でドープ処理された隣接 半導体材料内のすべてのキャリヤを捕獲することが、望ましいことである。 図４の実施態様のドープ処理層の厚さ選択する場合、ほかに考慮すべきことは 、エピタキシ成長許容範囲内で、過剰なアクセプタが決して無いように、障壁の アクセプタより僅かに多いドナーを有することが望ましいことである。過剰なア クセプタは、バイアス電圧に関係なく空乏層の部分的空乏を発生するので、過剰 なアクセプタは、最大静電容量バイアス電圧において達成可能な最大静電容量を 減少する。 図４の実施態様のドープ処理層の厚さと間隔を選択する場合、ほかに考慮すべ きことは、最大静電容量範囲を得ることが望まれることである。これは、非対称 障壁の選択となる。 図５に関し、本発明による異質接合障壁バラクタ４００の断面図が示されてい る。等質接合バラクタ３００と対照的に、異質接合バラクタ４００は、一つ以上 のタイプの材料から成っている。例えば、図５の実施態様において、障壁４２０ の複数の部分は、ＡｌＧａＡｓとＩｎＧａＡｓから成っており、これに対し、空 乏層と残りの層は、ＧａＡｓで形成されている。ほかの材料、例えば図１，２に 関し前に列記した材料は、バラクタ４００を製作するために使用することができ る。 図５の基板４１０、第一層４１２と反復している障壁／空乏層の組み合わせ４ ４０は、図４の対応部分３１０，３１２，および３４０にそれぞれ似ている。し かし、異質接合障壁４２０の構成は、等質接合障壁３２０と異なる。 障壁４２０は１１の層を有する。ｎ＋ｐ＋ｎ＋または静電領域は、それぞれ、 ドープ処理されたｎ＋、ｐ＋、ｐ＋、ｐ＋、ｎ＋の層４２１，４２３，４２ ５，４２７，４２９により形成されている。ｎ＋とｐ＋の層は、ＧａＡｓで形成 されている。スペーサー層４２２は、Ｉｎ_xＧａ_1-xＡｓで形成されている第一層 ４２２ａで構成されており、この場合、ｘは底部から頭部へ直線的勾配で０．１ ０〜０．２５で変化しており、第二層４２２ｂは、Ａl_0.4Ｇａ_0.6Ａｓで形成さ れている。ＡｌＧａＡｓとＩｎＧａＡｓの使用は、クリスナムーチイほかにより 、漏洩電流を減少するのに効果的であることが示されている。 スペーサー層４２４は、ＡｌＡｓで形成された第一層４２４ａとＡl_0.4Ｇａ_{0. 6} Ａｓで形成された第二層４２４ｂで構成されている。スペーサー層４２６と４ ２８は、Ａl_0.4Ｇａ_0.6Ａｓの単一層である。 参照番号４４２は、障壁／空乏層の組み合わせ４４０の繰り返しを表す。好適 な実施態様において、障壁／空乏層の組み合わせ４４０は、４４２において９回 繰り返される。 オーム接触子４６１，４６６およびパッドメタル４６３，４６５が、図４にお いて上述のように形成されている。 図５の本発明を実行する適切な厚さと添加物レベルは、一般に、次の通りであ る。層４１２は、３０００Åの厚さと４×１０¹⁸／cm³のｎタイプドーピング濃 度を有し；層４２１，４２９は、１２５Åと６５Åの各厚さと４×１０¹⁸／cm³ のｎタイプドーピング濃度を有し；非ドープ処理スペーサー層４２２ａ，４２２ ｂは、７０Åと１１２Åの各厚さを有し；層４２３，４２５，４２７は、１×１ ０¹⁹／cm³のｐタイプドーピング濃度と１２，５Å、２５Å、および２６Åの各 厚さを有し；非ドープ処理４２４ａ、４２４ｂは、２０Åと３０Åの各厚さを有 し；非ドープ処理スペーサー層４２６，４２８は、４０Åと５０Åの各厚さを有 し；空乏層４３０は、一つの好適な実施態様において１７８０Åとほかの好適な 実施態様において１４３０Åの厚さと、２×１０¹⁷／cm³と１×１０¹⁷／cm³のｎ タイプのドーピング濃度をそれぞれ有し；および 層４５０は、３０００Åの厚さと４×１０¹⁸／cm³のｎタイプのドーピング濃度 を有する。 本発明は特定の実施態様に関連して説明されたが、発明はさらにほかの修正が 可能であり、本出願は、一般に、本発明の原理に従っているすべての変形、使用 、または適応を含んでおり、発明が関係する技術の既知または慣習的実施内にあ り、前述の基本的特徴に適用され、かつ、本発明の範囲と添付請求の範囲内にあ る本発明の開示からの逸脱も含んでいる。

Claims (1)

1. 【特許請求の範囲】 １．バラクタにおいて： 半導体材料の基板と； 前記基板に形成され、ドナーとアクセプタの不純物を有する添加物の不純物の クラスの一つでドープ処理された半導体材料の第一層と、添加物の不純物の前記 クラスとほかのクラスでドープ処理された半導体材料の第二層とを有する静電障 壁と； 前記障壁に形成された空乏層と； 前記基板と前記空乏層とに通じかつ外部電圧の印加を容易にする接触領域と； を含んでいることを特徴とする前記バラクタ。 ２．請求の範囲第１項に記載のバラクタにおいて：さらに、前記空乏層と前記 障壁との間に配置されたスペーサー層を含んでいることを特徴とする前記バラク タ。 ３．請求の範囲第１項に記載のバラクタにおいて：さらに、障壁の前記第一層 と第二層との間に配置されたスペーサー層を含んでいることを特徴とする前記バ ラクタ。 ４．請求の範囲第１項に記載のバラクタにおいて：さらに、 複数の前記空乏層と； 複数の障壁と；を含み、 前記複数の空乏層と障壁が、前記基板に一連の障壁と空乏層を形成するよう に交互に配置されていることを特徴とする前記バラクタ。 ５．請求の範囲第４項に記載のバラクタにおいて：さらに、前記連続して配置 された空乏層と障壁の組み合わせの二つの間にスペーサー層を含んでいることを 特徴とする前記バラクタ。 ６．請求の範囲第１項に記載のバラクタにおいて：半導体材料の前記第一層が ドナー不純物で密にドープ処理されていることを特徴とする前記バラクタ。 ７．請求の範囲第１項に記載のバラクタにおいて：半導体材料の前記第二層が アクセプタ不純物で密にドープ処理されていることを特徴とする前記バラクタ。 ８．請求の範囲第１項に記載のバラクタにおいて：前記空乏層と前記第一と第 二層が、同じ半導体材料で形成されていることを特徴とする前記バラクタ。 ９．請求の範囲第１項に記載のバラクタにおいて：少なくとも一つの前記空乏 層と前記第一と第二層が、異なる半導体材料で形成されていることを特徴とする 前記バラクタ。 １０．請求の範囲第１項に記載のバラクタにおいて：前記空乏層がＧａＡｓで 形成されていることを特徴とする前記バラクタ。 １１．請求の範囲第１項に記載のバラクタにおいて：前記障壁がさらに、添加 物の不純物前記クラスの前記一つでドープ処理された半導体材料の第二層を 含んでおり、前記第二層が前記第一と第三層の間に配置されていることを特徴と する前記バラクタ。 １２．バラクタにおいて： 半導体材料の基板と； ドナーの不純物でドープ処理された材料の第一層とアクセプタの不純物でドー プ処理された材料の第二層をそれぞれ有する前記基板に形成された複数の静電障 壁と； 前記基板に形成された複数の空乏層と；を含み、 前記複数の障壁と空乏層が、一連の障壁と空乏層の組み合わせを形成するよう に交互に配置されていることを特徴とする前記バラクタ。 １３．請求の範囲第１３項に記載のバラクタにおいて：前記複数の障壁が２〜 １５の範囲にあることをことを特徴とする前記バラクタ。 １４．請求の範囲第１２項に記載のバラクタにおいて：前記障壁のそれぞれが 、ドナーの不純物でドープ処理された材料の第三層を有し、前記第二層が前記第 一第三の層の間に配置されていることを特徴とする前記バラクタ。 １５．請求の範囲第１４項に記載のバラクタにおいて：前記第一、第二および 第三の層が密にドープ処理されていることを特徴とする前記バラクタ。 １６．請求の範囲第１２項に記載のバラクタにおいて：さらに、前記複数の障 壁の少なくとも一つのと前記複数の空乏層の少なくとも一つとの間に成長した障 壁の形状を保持するスペーサー層を含んでいることを特徴とする前記バラ クタ。 １７．請求の範囲第１２項に記載のバラクタにおいて：前記複数の障壁が、前 記第一と第二の層の間に配置された障壁の形状を保持するスペーサー層を含んで いることを特徴とする前記バラクタ。 １８．請求の範囲第１２項に記載のバラクタにおいて：前記複数の障壁と前記 複数の空乏層が、同じ材料で形成されていることを特徴とする前記バラクタ。 １９．請求の範囲第１２項に記載のバラクタにおいて：前記障壁の少なくとも 一つが異質接合障壁であることを特徴とする前記バラクタ。 ２０．請求の範囲第１２項に記載のバラクタにおいて：さらに、前記基板と、 および障壁と空乏層との前記連続した配列と通じており、外部バイアスの印加を 容易にする接触領域を含んでいることを特徴とする前記バラクタ。