JPH0233977A - 半導体可変容量素子 - Google Patents
半導体可変容量素子Info
- Publication number
- JPH0233977A JPH0233977A JP18436888A JP18436888A JPH0233977A JP H0233977 A JPH0233977 A JP H0233977A JP 18436888 A JP18436888 A JP 18436888A JP 18436888 A JP18436888 A JP 18436888A JP H0233977 A JPH0233977 A JP H0233977A
- Authority
- JP
- Japan
- Prior art keywords
- capacitance
- electrode
- metal electrode
- area
- type impurity
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000012535 impurity Substances 0.000 abstract description 17
- 239000002184 metal Substances 0.000 abstract description 13
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- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 12
- 239000000758 substrate Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体可変容量素子に関するものである。
従来の技術
半導体可変容量素子の多くはテレビやラジオの電子同調
回路に使用されており、容量特性上、電子同調回路のト
ラッキングエラー改善のため、素子間で特性の揃った、
いわゆるベア性が重要である。この容量特性の揃ったベ
ア性を保証するため、普通、容量特性をバイアス4点で
検査保証しているが、この場合、各バイアス点での容量
値を容量偏差約2%で規格幅を細分化、分類しているた
め、全体の組み合わせとして相当な分類数になるととも
に、容量特性のばらつきもあり、容量特性分布の集中化
に問題があった。
回路に使用されており、容量特性上、電子同調回路のト
ラッキングエラー改善のため、素子間で特性の揃った、
いわゆるベア性が重要である。この容量特性の揃ったベ
ア性を保証するため、普通、容量特性をバイアス4点で
検査保証しているが、この場合、各バイアス点での容量
値を容量偏差約2%で規格幅を細分化、分類しているた
め、全体の組み合わせとして相当な分類数になるととも
に、容量特性のばらつきもあり、容量特性分布の集中化
に問題があった。
第3図は従来の半導体可変容量素子の断面構造図を示し
たもので、N型半導体基板1上にエピタキシャル成長層
2を形成し、ここにN型不純物拡散層3及びP型不純物
拡散層4を形成し、さらに絶縁保護膜5を形成し、次に
金属電極6をP型不純物拡散層4の領域内に収まるよう
に形成している。
たもので、N型半導体基板1上にエピタキシャル成長層
2を形成し、ここにN型不純物拡散層3及びP型不純物
拡散層4を形成し、さらに絶縁保護膜5を形成し、次に
金属電極6をP型不純物拡散層4の領域内に収まるよう
に形成している。
容量特性は、このP型不純物拡散層4とN型半導体基板
間1に逆バイアス電圧を印加し、PN接合部に出来る接
合容量を使っていた。
間1に逆バイアス電圧を印加し、PN接合部に出来る接
合容量を使っていた。
発明が解決しようとする課題
容量特性のばらつきは、主に、不純物拡散層とエピタキ
シャル成長層での不純物分布のばらつきで決まる。その
ため、従来の構造では、不純物拡散層形成以降、これら
不純物分布のばらつきによる容量特性のばらつきを制御
する事が出来ないという問題があり、容量分布の集中化
によるペア性の向」二に問題があった。
シャル成長層での不純物分布のばらつきで決まる。その
ため、従来の構造では、不純物拡散層形成以降、これら
不純物分布のばらつきによる容量特性のばらつきを制御
する事が出来ないという問題があり、容量分布の集中化
によるペア性の向」二に問題があった。
本発明は、不純物拡散層に依存することなく、容量特性
の制御が可能な半導体可変容量素子を提供するものであ
る。
の制御が可能な半導体可変容量素子を提供するものであ
る。
課題を解決するための手段
本発明は、金属電極形成時に、P型不純物拡散層領域よ
りはみ出した金属電極領域を設けたものである。
りはみ出した金属電極領域を設けたものである。
作用
本発明によると、はみ出し金属電極面積量により、ここ
で生ずるMOS容量値を変え、これにより接合容量値の
ばらつきを補正するものである。
で生ずるMOS容量値を変え、これにより接合容量値の
ばらつきを補正するものである。
実施例
第1図は本発明の実施例可変容量素子の断面図で、金属
電極6を、P型不純物拡散領域4よりはみ出させ、ここ
でM OS容量をつくり、接合容量との合成容量の一部
を形成している。
電極6を、P型不純物拡散領域4よりはみ出させ、ここ
でM OS容量をつくり、接合容量との合成容量の一部
を形成している。
ここでP型不純物拡散層4の面積をAjp4金属電極6
の面積をAll、絶縁保護膜の比誘電率をε、厚みをt
とすると、このはみ出し金属電極部分で生ずる容量C縛
は、 C11αε(AM−A j p”) / t、となるか
ら、t、Ajp”一定の条件下で容量C&Iが電極の面
積AMで制御出来る事になる。従って金属電極形成前に
接合容量を測定し、この結果を基に最適な電極面積AM
を設定すると良い。なおこの面fl A M設定用に普
通数種類の違ったAMの金属電極マスクを準備すればよ
い。
の面積をAll、絶縁保護膜の比誘電率をε、厚みをt
とすると、このはみ出し金属電極部分で生ずる容量C縛
は、 C11αε(AM−A j p”) / t、となるか
ら、t、Ajp”一定の条件下で容量C&Iが電極の面
積AMで制御出来る事になる。従って金属電極形成前に
接合容量を測定し、この結果を基に最適な電極面積AM
を設定すると良い。なおこの面fl A M設定用に普
通数種類の違ったAMの金属電極マスクを準備すればよ
い。
第2図は半導体可変容量素子の代表的な容量特性を示し
たものであるが、例えばMO3容M CIを0.06p
Fに設定した場合、各バイアス点における同容量CMの
接合容量に占める割合は、低バイアス側2V点で0.4
%、高バイアス側25V点で3%となり、高バイアス側
で接合容量に対する容量偏差への影響が大きいことがわ
かる。従って高バイアス側でMOS容Mi、CMによる
容量補正を行なえば、低バイアス側容量特性への影響を
小さくして、高バイアス側での容量特性分布の集中化に
よるペア性の向上が図られる。
たものであるが、例えばMO3容M CIを0.06p
Fに設定した場合、各バイアス点における同容量CMの
接合容量に占める割合は、低バイアス側2V点で0.4
%、高バイアス側25V点で3%となり、高バイアス側
で接合容量に対する容量偏差への影響が大きいことがわ
かる。従って高バイアス側でMOS容Mi、CMによる
容量補正を行なえば、低バイアス側容量特性への影響を
小さくして、高バイアス側での容量特性分布の集中化に
よるペア性の向上が図られる。
発明の効果
本発明によれば、容量補正が、不純物分布によらず、簡
便に精度良くなされ、容量特性分布の集中化によるペア
性の向上に有効である。
便に精度良くなされ、容量特性分布の集中化によるペア
性の向上に有効である。
T41図は本発明の実施例可変容量素子の断面図、第2
図は代表的な半導体可変容量素子の容量特性図、第3図
は従来の可変容量素子の断面図である。 1・・・・・・N型半導体基板、2・・・・・・N型エ
ピタキシャル成長層、3・・・・・・N型不純物拡散層
、4・・・・・・P型不純物拡散層、5・・・・・・絶
縁保護膜、6・・・・・・金属電極。 代理人の氏名 弁理士 粟野重孝 ほか1名第2図 トーー〜徊清赤+灰 第3図
図は代表的な半導体可変容量素子の容量特性図、第3図
は従来の可変容量素子の断面図である。 1・・・・・・N型半導体基板、2・・・・・・N型エ
ピタキシャル成長層、3・・・・・・N型不純物拡散層
、4・・・・・・P型不純物拡散層、5・・・・・・絶
縁保護膜、6・・・・・・金属電極。 代理人の氏名 弁理士 粟野重孝 ほか1名第2図 トーー〜徊清赤+灰 第3図
Claims (1)
- 半導体可変容量素子のPN接合周辺にMOS構造を構成
する電極を設け、この部分でのMOS容量とPN接合容
量双方を活用する事を特徴とする半導体可変容量素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18436888A JPH0233977A (ja) | 1988-07-22 | 1988-07-22 | 半導体可変容量素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18436888A JPH0233977A (ja) | 1988-07-22 | 1988-07-22 | 半導体可変容量素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0233977A true JPH0233977A (ja) | 1990-02-05 |
Family
ID=16152002
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18436888A Pending JPH0233977A (ja) | 1988-07-22 | 1988-07-22 | 半導体可変容量素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0233977A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5789801A (en) * | 1995-11-09 | 1998-08-04 | Endgate Corporation | Varactor with electrostatic barrier |
-
1988
- 1988-07-22 JP JP18436888A patent/JPH0233977A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5789801A (en) * | 1995-11-09 | 1998-08-04 | Endgate Corporation | Varactor with electrostatic barrier |
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