JP2000357104A - 負荷制御装置及び負荷制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＦＧＰＡ等のプログラムの書き込みが可能な
デバイスを用いた負荷制御装置又は負荷制御方法におい
て、ＦＰＧＡの出力が正常に確定してから負荷制御動作
を開始することを可能とすることにより、装置に不具合
を起こすことのない負荷制御装置又は負荷制御方法を提
供すること。 【解決手段】 電源投入後、ＣＰＵの起動時にカウント
を開始するカウンタを設け、ＦＰＧＡがプログラムロー
ドを終了するのに必要な時間を計測する。カウンタが所
定値に達したら、ＣＰＵからＦＰＧＡへリセット信号を
出力し、ＦＰＧＡのポート出力を確定させる。ＦＰＧＡ
は出力が確定するとスタンバイ信号をＣＰＵへ出力し、
ＣＰＵはこのスタンバイ信号の受信によりＦＰＧＡの正
常起動を確認することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＦＰＧＡ（フィール
ド・プログラマブル・ゲート・アレイ）等のプログラム
の書き込みが可能なデバイスを用いて、複写機やプリン
タ等の負荷を制御する負荷制御装置及び負荷制御方法に
関する。

【０００２】

【従来の技術】従来、この種の負荷制御装置は、製品開
発段階での検討手段としてＦＰＧＡやＤＳＰを活用し、
量産時には特定用途向け集積回路（ＡＳＩＣ）を作って
生産されており、ＦＰＧＡやＤＳＰは量産製品に搭載さ
れていなかった。

【０００３】

【発明が解決しようとする課題】しかし、近年、製造台
数が少ない場合にＡＳＩＣを作るよりもＦＰＧＡ等を利
用する方がコスト的に安い場合や、製品のバリエーショ
ン追加やバージョンアップのため、専用のＡＳＩＣを作
るよりも各製品に対応したプログラムをＰＲＯＭ等のＲ
ＯＭを利用してＦＰＧＡ等にロードして使うことが必要
とされてきた。

【０００４】しかし、ＦＰＧＡ等のポート出力をモータ
やファン等の各負荷の制御信号に利用している場合、Ｆ
ＰＧＡ等が正常に起動していない状態で動作を開始する
と、ＦＰＧＡ等の各負荷制御出力信号が不確定のまま制
御を行なう可能性があり、装置に不具合を起す危険があ
った。

【０００５】本発明の目的は、ＦＧＰＡ等のプログラム
の書き込みが可能なデバイスを用いた負荷制御装置又は
負荷制御方法において、ＦＰＧＡの出力が正常に確定し
てから負荷制御動作を開始することを可能とすることに
より、装置に不具合を起こすことのない負荷制御装置又
は負荷制御方法を提供することにある。

【０００６】

【課題を解決するための手段】すなわち、本発明の要旨
は、接続された負荷の制御を、プログラムの書き込みが
可能なデバイスを用いて行う負荷制御装置であって、負
荷制御装置全体の制御を行う制御手段と、電源投入に応
答して、制御手段をリセットする第１のリセット信号を
出力する第１のリセット信号発生手段と、第１のリセッ
ト信号の発生から所定時間後にプログラムの書き込みが
可能なデバイスをリセットする第２のリセット信号を出
力する第２のリセット信号発生手段とを有し、デバイス
が第２のリセット信号を受信し、その出力信号が確定す
るとその旨を示すスタンバイ信号を発生することを特徴
とする負荷制御装置に存する。

【０００７】また、本発明の別の要旨は、接続された負
荷の制御を、プログラムの書き込みが可能なデバイスを
用いて行う負荷制御装置であって、負荷制御装置全体の
制御を行う制御手段と、電源投入に応答して、制御手段
をリセットする第１のリセット信号を出力する第１のリ
セット信号発生手段と、第１のリセット信号の発生に応
答して、接続された負荷に対する電源供給をオフする負
荷電源オフ手段と、第１のリセット信号の発生から所定
時間後にプログラムの書き込みが可能なデバイスをリセ
ットする第２のリセット信号を出力する第２のリセット
信号発生手段と、デバイスが第２のリセット信号に応答
して、その出力信号が確定すると発生するスタンバイ信
号の受信後に接続された負荷に対する電源供給をオンす
る負荷電源オン手段とを有することを特徴とする負荷制
御装置に存する。

【０００８】また、本発明の別の要旨は、接続された負
荷の制御を、プログラムの書き込みが可能なデバイスを
用いて行う負荷制御装置であって、負荷制御装置全体の
制御を行う制御手段と、電源投入に応答して、制御手段
をリセットする第１のリセット信号を出力する第１のリ
セット信号発生手段と、デバイスが起動時に行うプログ
ラムの読み込み動作を監視する監視手段と、電源投入に
応答して、プログラムの書き込みが可能なデバイスをリ
セットする第２のリセット信号の出力を開始し、監視手
段がデバイスの読み込み動作の終了を検出した後に第２
リセット信号の出力を中止する第２のリセット信号発生
手段とを有することを特徴とする負荷制御装置に存す
る。

【０００９】また、本発明の別の要旨は、接続された負
荷の制御を、プログラムの書き込みが可能なデバイスを
用いて行う負荷制御装置であって、負荷制御装置全体の
制御を行う制御手段と、電源投入に応答して、制御手段
をリセットする第１のリセット信号を出力する第１のリ
セット信号発生手段と、第１のリセット信号の発生に応
答して、接続された負荷に対する電源供給をオフする負
荷電源オフ手段と、デバイスが起動時に行うプログラム
の読み込み動作を監視する監視手段と、電源投入に応答
して、プログラムの書き込みが可能なデバイスをリセッ
トする第２のリセット信号の出力を開始し、監視手段が
デバイスの読み込み動作の終了を検出した後第２リセッ
ト信号の出力を中止する第２のリセット信号発生手段
と、第２のリセット信号の出力後に接続された負荷に対
する電源供給をオンする負荷電源オン手段とを有するこ
とを特徴とする負荷制御装置に存する。

【００１０】また、本発明の別の要旨は、接続された負
荷の制御を、プログラムの書き込みが可能なデバイスを
用いて行う負荷制御装置であって、負荷制御装置全体の
制御を行う制御手段と、電源投入に応答して、制御手段
をリセットする第１のリセット信号を出力する第１のリ
セット信号発生手段と、第１のリセット信号の発生から
所定時間後にプログラムの書き込みが可能なデバイスを
リセットする第２のリセット信号を出力する第２のリセ
ット信号発生手段とを有し、デバイスが第２のリセット
信号を受信し、その出力信号が確定するとその旨を示す
データを制御装置が参照可能な内部記憶装置の所定のア
ドレスに記憶することを特徴とする負荷制御装置に存す
る。

【００１１】また、本発明の別の要旨は、接続された負
荷の制御を、プログラムの書き込みが可能なデバイスを
用いて行う負荷制御装置であって、負荷制御装置全体の
制御を行う制御手段と、電源投入に応答して、制御手段
をリセットする第１のリセット信号を出力する第１のリ
セット信号発生手段と、第１のリセット信号の発生に応
答して、接続された負荷に対する電源供給をオフする負
荷電源オフ手段と、第１のリセット信号の発生から所定
時間後にプログラムの書き込みが可能なデバイスをリセ
ットする第２のリセット信号を出力する第２のリセット
信号発生手段と、デバイスが第２のリセット信号を受信
し、その出力信号が確定するとその旨を示すデータを制
御装置が参照可能な内部記憶装置の所定のアドレスに記
憶するとともに、制御装置が所定アドレスにアクセス
し、データを確認した後に接続された負荷に対する電源
供給をオンする負荷電源オン手段とを有することを特徴
とする負荷制御装置に存する。

【００１２】また、本発明の別の要旨は、接続された負
荷の制御を、制御手段と、プログラムの書き込みが可能
なデバイスを用いて行う負荷制御方法であって、電源投
入に応答して、制御手段をリセットする第１のリセット
信号を出力する第１のリセット信号発生ステップと、第
１のリセット信号の発生から所定時間後にプログラムの
書き込みが可能なデバイスをリセットする第２のリセッ
ト信号を出力する第２のリセット信号発生ステップとを
有し、デバイスが第２のリセット信号を受信し、その出
力信号が確定するとその旨を示すスタンバイ信号を発生
することを特徴とする負荷制御方法に存する。

【００１３】また、本発明の別の要旨は、接続された負
荷の制御を、制御手段と、プログラムの書き込みが可能
なデバイスを用いて行う負荷制御方法であって、電源投
入に応答して、制御手段をリセットする第１のリセット
信号を出力する第１のリセット信号発生ステップと、第
１のリセット信号の発生に応答して、接続された負荷に
対する電源供給をオフする負荷電源オフステップと、第
１のリセット信号の発生から所定時間後にプログラムの
書き込みが可能なデバイスをリセットする第２のリセッ
ト信号を出力する第２のリセット信号発生ステップと、
デバイスが第２のリセット信号に応答して、その出力信
号が確定すると発生するスタンバイ信号の受信後に接続
された負荷に対する電源供給をオンする負荷電源オンス
テップとを有することを特徴とする負荷制御方法に存す
る。

【００１４】また、本発明の別の要旨は、接続された負
荷の制御を、制御手段と、プログラムの書き込みが可能
なデバイスを用いて行う負荷制御方法であって、電源投
入に応答して、制御手段をリセットする第１のリセット
信号を出力する第１のリセット信号発生ステップと、デ
バイスが起動時に行うプログラムの読み込み動作を監視
する監視ステップと、電源投入に応答して、プログラム
の書き込みが可能なデバイスをリセットする第２のリセ
ット信号の出力を開始し、監視ステップがデバイスの読
み込み動作の終了を検出した後に第２リセット信号の出
力を中止する第２のリセット信号発生ステップとを有す
ることを特徴とする負荷制御方法に存する。

【００１５】また、本発明の別の要旨は、接続された負
荷の制御を、制御手段と、プログラムの書き込みが可能
なデバイスを用いて行う負荷制御方法であって、電源投
入に応答して、制御手段をリセットする第１のリセット
信号を出力する第１のリセット信号発生ステップと、第
１のリセット信号の発生に応答して、接続された負荷に
対する電源供給をオフする負荷電源オフステップと、デ
バイスが起動時に行うプログラムの読み込み動作を監視
する監視ステップと、電源投入に応答して、プログラム
の書き込みが可能なデバイスをリセットする第２のリセ
ット信号の出力を開始し、監視ステップがデバイスの読
み込み動作の終了を検出した後第２リセット信号の出力
を中止する第２のリセット信号発生ステップと、第２の
リセット信号の出力後に接続された負荷に対する電源供
給をオンする負荷電源オンステップとを有することを特
徴とする負荷制御方法に存する。

【００１６】また、本発明の別の要旨は、接続された負
荷の制御を、制御手段と、プログラムの書き込みが可能
なデバイスを用いて行う負荷制御方法であって、電源投
入に応答して、制御手段をリセットする第１のリセット
信号を出力する第１のリセット信号発生ステップと、第
１のリセット信号の発生から所定時間後にプログラムの
書き込みが可能なデバイスをリセットする第２のリセッ
ト信号を出力する第２のリセット信号発生ステップと、
デバイスが第２のリセット信号を受信し、その出力信号
が確定するとその旨を示すデータを制御手段が参照可能
なデバイスの内部記憶装置の所定のアドレスに記憶する
記憶ステップを有することを特徴とする負荷制御方法に
存する。

【００１７】また、本発明の別の要旨は、接続された負
荷の制御を、制御手段と、プログラムの書き込みが可能
なデバイスを用いて行う負荷制御方法であって、負荷制
御方法全体の制御を行う制御手段と、電源投入に応答し
て、制御手段をリセットする第１のリセット信号を出力
する第１のリセット信号発生ステップと、第１のリセッ
ト信号の発生に応答して、接続された負荷に対する電源
供給をオフする負荷電源オフステップと、第１のリセッ
ト信号の発生から所定時間後にプログラムの書き込みが
可能なデバイスをリセットする第２のリセット信号を出
力する第２のリセット信号発生ステップと、デバイスが
第２のリセット信号を受信し、その出力信号が確定する
とその旨を示すデータを制御手段が参照可能なデバイス
の内部記憶装置の所定のアドレスに記憶する記憶ステッ
プと、所定アドレスにアクセスし、データを確認した後
に接続された負荷に対する電源供給をオンする負荷電源
オンステップとを有することを特徴とする負荷制御方法
に存する。

【００１８】また、本発明の別の要旨は、装置が実行可
能なプログラムを格納した記憶媒体であって、プログラ
ムを実行した装置を、本発明の負荷制御装置として機能
させることを特徴とする記憶媒体に存する。

【００１９】また、本発明の別の要旨は、本発明の負荷
制御方法を装置が実行可能なプログラムとして格納した
ことを特徴とする記憶媒体に存する。

【００２０】

【発明の実施の形態】［第１の実施形態］以下、図面を
参照して本発明に係る実施形態を説明する。以下の説明
ではプログラムの書き込みが可能なデバイスとしてＦＰ
ＧＡを、それを用いた負荷制御装置を実装した装置とし
てカラー複写機を例にして説明するが、もちろんＤＳＰ
等別のデバイスを用いても良いし、適用する装置もモノ
クロ複写機、ファクシミリ装置、モノクロ／カラープリ
ンタ等任意の装置から選択することができる。

【００２１】（カラー複写機の構成）まず、ＦＰＧＡを
適用する装置としての、４ドラム方式の複写機の構成を
図１を用いて説明する。図１は、４ドラム方式のカラー
複写機の構成を示す断面図である。

【００２２】カラー複写機は原稿を読み取り画像信号を
出力するリーダ部９０２と、画像信号から画像を記録紙
などの記録媒体上に形成して出力するプリンタ部９０２
とから構成される。図１においては、オプション機器と
して、原稿を自動送りするための原稿フィーダ９０３
と、プリンタ部の出力結果をソートしてスタックするた
めのソータ９０４を付加した構成を示している。

【００２３】図１において、原稿フィーダ９０３を有す
るリーダ部９０２及び、ソータ９０４の構成及び動作
は、本発明と直接関係しないためその詳細な説明は省略
する。

【００２４】図１において、３１７はイエロー画像形成
部、３１８はマゼンタ画像形成部、３１９はシアン画像
形成部、３２０はブラック画像形成部で、それぞれの構
成は同一なのでイエロー画像形成部３１７を詳細に説明
し、他の画像形成部３１８〜３２０の個々の構成要素に
関する説明は省略する。

【００２５】イエロー画像形成部３１７において、３４
２は感光ドラムで、ＬＥＤアレー２１０からの光によっ
て、その表面に潜像が形成される。３２１は一次帯電器
で、感光ドラム３４２の表面を所定の電位に帯電させ、
潜像形成の準備をする。３２２は現像器で、感光ドラム
３４２上の潜像を現像して、トナー画像を形成する。な
お、現像器３２２には、現像バイアスを印加して現像す
るためのスリーブ３４５が含まれている。３２３は転写
帯電器で、転写ベルト３３３の背面から放電を行い、感
光ドラム３４２上のトナー画像を、転写ベルト３３３上
の記録紙などへ転写する。本実施形態は転写効率がよ
く、感光ドラム３４２のクリーナ部が配置されていない
場合の構成を示すが、クリーナ部を装着してもよい。

【００２６】（画像形成動作）次に、記録紙などの記録
媒体上へ画像を形成する手順を説明する。カセット３４
０・３４１に格納された記録媒体はピックアップローラ
３３８・３３９により１枚ずつ給紙ローラ３３６・３３
７で転写ベルト３３３上に供給される。給紙された記録
紙は、吸着帯電器３４６で帯電させられる。３４８は転
写ベルトローラで、転写ベルト３３３を駆動し、かつ、
吸着帯電器３４６と対になって記録紙等を帯電させ、転
写ベルト３３３に記録媒体を吸着させる。３４７は紙先
端センサで、転写ベルト３３３上の記録媒体の先端を検
知する。なお、紙先端センサの検出信号はプリンタ部９
０１からリーダ部９０２へ送られて、リーダ部９０２か
らプリンタ部９０１にビデオ信号（画像信号）を送る際
の副走査同期信号として用いられる。

【００２７】この後、記録紙等は、転写ベルト３３３に
よって搬送され、画像形成部３１７〜３２０においてＹ
ＭＣＫの順にその表面にトナー画像が形成される。ブラ
ック画像形成部３２０を通過した記録紙等は、転写ベル
ト３３３からの分離を容易にするため、除電帯電器３４
９で除電された後、転写ベルト３３３から分離される。
３５０は剥離帯電器で、記録紙等が転写ベルト３３３か
ら分離する際の剥離放電による画像乱れを防止するもの
である。分離された記録紙等は、トナーの吸着力を補っ
て画像乱れを防止するために、定着前帯電器３５１・３
５２で帯電された後、定着器３３４でトナー画像が熱定
着された後、ソータ９０４の排紙トレー３３５に排紙さ
れる。

【００２８】（回路構成とリセット動作タイミング）図
２は、本発明による負荷制御装置の回路構成例を示すブ
ロック図であり、この負荷制御装置で各負荷（カラー複
写機の各制御対象）の制御を行うことを表したものであ
る。また、図３は図２に示した各回路の電源投入後の動
作タイミングを表すタイミングチャートである。

【００２９】複写機の電源が投入されると、リセット回
路１０１からリセット信号（ＲＥＳＥＴ＊）がＣＰＵ１
０２へ出力される。リセット時間（リセット信号出力が
継続する時間）はリセット回路の設計次第で所望する時
間を設定できる。リセット時間後にリセット信号が解除
されると、ＣＰＵ１０２は起動時のプログラムをロード
するためにプログラムＲＯＭ１０４（例えばＥＰＲＯＭ
やＦｌａｓｈＲＯＭなどの媒体）にアクセスする。

【００３０】また、ＣＰＵ１０２の処理とは独立して、
電源投入とともにＦＰＧＡ１０５は起動時のプログラム
をロードするためにＦＰＧＡ用プログラムＲＯＭ１０６
にアクセスする。

【００３１】ＣＰＵ１０２がプログラムのロードを終了
すると、ＣＰＵ１０２内部のカウンタ１０３がカウント
を開始する。図２においてカウンタ１０３はＣＰＵ１０
２に内蔵されている場合を示したが、カウンタ１０３は
外付けカウンタ回路であってもよいことは言うまでもな
い。

【００３２】そして、カウンタ１０３が所定の時間（Ｆ
ＰＧＡ１０５がＦＰＧＡ用プログラムＲＯＭ１０６から
プログラムをロードし終えるのに必要な時間以上）に相
当するカウント値に到達するとＣＰＵ１０２からＦＰＧ
Ａ１０５へリセット信号（ＦＰＧＡ−ＲＳＴ＊）が出力
される。

【００３３】リセット信号によってＦＰＧＡ１０５から
負荷制御回路１０７への制御信号が確定され、例えば転
写ベルトローラ３４８を駆動するモータの制御信号や感
光ドラム３４２を駆動するモータの制御信号を確定す
る。

【００３４】それとほぼ同時に、ＣＰＵ１０２にＦＰＧ
Ａ１０５が正常に立ち上がったことを知らせるためにＦ
ＰＧＡ１０５はスタンバイ信号を出力し、スタンバイ信
号を受けたＣＰＵ１０２はＦＰＧＡ１０５の正常起動を
確認することができる。

【００３５】上述の一連の動作を図４のフローチャート
を用いて説明する。

【００３６】すなわち、ステップＳ６０１にて電源が投
入されると、リセット回路からリセット信号がＣＰＵへ
出力される（ステップＳ６０２）。そして、リセット時
間後にリセット信号が解除され、ＣＰＵがプログラムＲ
ＯＭから起動時のプログラムをロードを完了してＣＰＵ
が起動したことを検出するまで待つ（ステップＳ６０
３）。ステップＳ６０３にてＣＰＵの起動が検出される
とカウンタがカウントを始める（ステップＳ６０４）。

【００３７】一方、リセット回路及びＣＰＵが行うステ
ップＳ６０２〜ステップＳ６０４の処理と独立して、ス
テップＳ６０１にて電源が投入されると、ＦＰＧＡがＦ
ＰＧＡ用プログラムＲＯＭから起動時プログラムのロー
ドを開始する（ステップＳ６０５）。ＦＰＧＡがプログ
ラムのロードを終了するとＣＰＵからのリセット信号入
力を待つ（ステップＳ６０７）。

【００３８】ステップＳ６０４でカウントを開始したＣ
ＰＵ内部のカウンタが、所定の時間（ＦＰＧＡがＦＰＧ
Ａ用プログラムＲＯＭからプログラムをロードし終える
のに必要な時間以上）に相当するカウント値に到達する
とＣＰＵからＦＰＧＡへリセット信号が出力される（ス
テップＳ６０６）。これに対応してＦＰＧＡの処理はス
テップＳ６０７からステップＳ６０８へ進み負荷の制御
信号が確定される。そしてＳ６０９へ進みＣＰＵにＦＰ
ＧＡが立ち上がったことを知らせるためにスタンバイ信
号を出力し本動作を終了する。

【００３９】このような制御を行うことで、ＦＰＧＡの
起動時に各負荷制御出力信号が不確定となり、装置の動
作に不具合が起るのを防ぐことができるようになる。

【００４０】なお、本実施形態ではＦＰＧＡを取り上げ
て説明したが、これがＤＳＰ等の他のデバイスになった
場合でも同様の効果があることは言うまでもない。さら
には複数のＦＰＧＡ等のデバイスを利用した場合も同様
の効果を得ることができる。

【００４１】［第２の実施形態］図５は、本発明の第２
の実施形態に係る負荷制御装置の構成を示すブロック図
である。図５において、図２と同一の構成要素について
は同一の参照数字を付与してある。また、図６は図５の
負荷制御装置の各回路の動作タイミングを示すタイミン
グチャートである。図２と図５との比較から明らかなよ
うに、本実施形態においてＣＰＵ１０２の制御信号によ
って負荷１０８への電源供給をＯＮ／ＯＦＦする負荷電
源供給回路１０９を付加したことを特徴とする。

【００４２】以下、図５及び図６を参照して第２の実施
形態を説明する。複写機の電源が投入されると、リセッ
ト回路１０１からリセット信号（ＲＥＳＥＴ＊）がＣＰ
Ｕ１０２へ出力される。リセット時間（リセット信号出
力が継続する時間）はリセット回路の設計次第で所望す
る時間を設定できる。リセット時間後にリセット信号が
解除されると、ＣＰＵ１０２は起動時のプログラムをロ
ードするためにプログラムＲＯＭ１０４（例えばＥＰＲ
ＯＭやＦｌａｓｈＲＯＭなどの媒体）にアクセスする。

【００４３】ＣＰＵ１０２がプログラムのロードを終了
すると、負荷電源供給回路１０９に負荷への電源を供給
しないようオフ信号が出力される。またＣＰＵ１０２内
部のカウンタ１０３がカウントを始める。図２において
カウンタ１０３はＣＰＵ１０２に内蔵されている場合を
示したが、カウンタ１０３は外付けカウンタ回路であっ
てもよいことは言うまでもない。

【００４４】また、ＣＰＵ１０２の処理とは独立して、
電源投入とともにＦＰＧＡ１０５は起動時のプログラム
をロードするためにＦＰＧＡ用プログラムＲＯＭ１０６
にアクセスする。上述したように、ＦＰＧＡ１０５がプ
ログラムのロードを終了してもこの時はまだ負荷制御回
路１０７への制御信号は不確定であるが、各負荷への電
源は先に述べたようにＣＰＵ１０２から負荷電源供給回
路１０９へ電源オフ信号が出力されているので、制御信
号が確定しなくても各負荷が誤動作することはない。

【００４５】そして、カウンタ１０３が所定の時間（Ｆ
ＰＧＡ１０５がＦＰＧＡ用プログラムＲＯＭ１０６から
プログラムをロードし終えるのに必要な時間以上）に相
当するカウント値に到達するとＣＰＵ１０２からＦＰＧ
Ａ１０５へリセット信号（ＦＰＧＡ−ＲＳＴ＊）が出力
される。

【００４６】リセット信号によってＦＰＧＡ１０５から
負荷制御回路１０７への制御信号が確定され、例えば転
写ベルトローラ３４８を駆動するモータの制御信号や感
光ドラム３４２を駆動するモータの制御信号を確定す
る。

【００４７】それとほぼ同時に、ＣＰＵ１０２にＦＰＧ
Ａ１０５が正常に立ち上がったことを知らせるためにＦ
ＰＧＡ１０５はスタンバイ信号を出力し、スタンバイ信
号を受けたＣＰＵ１０２はＦＰＧＡ１０５の正常起動を
確認することができる。ＦＰＧＡ１０５の起動を確認し
た後、ＣＰＵ１０２から負荷電源供給回路１０９へ電源
オン信号が出力される。

【００４８】上述の一連の動作を図７に示すフローチャ
ートを用いて説明する。すなわち、ステップＳ７０１に
て電源が投入されると、リセット回路からリセット信号
がＣＰＵへ出力される（ステップＳ７０２）。そして、
リセット時間後にリセット信号が解除され、ＣＰＵがプ
ログラムＲＯＭから起動時のプログラムをロードを完了
してＣＰＵが起動したことを検出するまで待つ（ステッ
プＳ７０３）。ステップＳ７０３にてＣＰＵの起動が検
出されるとカウンタがカウントを始める（ステップＳ７
０４）とともに、負荷電源供給回路へ電源オフ信号を出
力する（ステップＳ７０５）。

【００４９】一方、リセット回路及びＣＰＵが行うステ
ップＳ７０２〜ステップＳ７０５の処理と独立して、ス
テップＳ７０１にて電源が投入されると、ＦＰＧＡがＦ
ＰＧＡ用プログラムＲＯＭから起動時プログラムのロー
ドを開始する（ステップＳ７０７）。ＦＰＧＡがプログ
ラムのロードを終了するとＣＰＵからのリセット信号入
力を待つ（ステップＳ７０８）。

【００５０】ステップＳ７０４でカウントを開始したＣ
ＰＵ内部のカウンタが、所定の時間（ＦＰＧＡがＦＰＧ
Ａ用プログラムＲＯＭからプログラムをロードし終える
のに必要な時間以上）に相当するカウント値に到達する
とＣＰＵからＦＰＧＡへリセット信号が出力される（ス
テップＳ７０６）。これに対応してＦＰＧＡの処理はス
テップＳ７０８からステップＳ７０９へ進み負荷制御回
路への制御信号が確定する。

【００５１】制御信号が確定すると、ＦＰＧＡはＣＰＵ
にＦＰＧＡが立ち上がったことを知らせるためにスタン
バイ信号を出力する（ステップＳ７１０）。そしてＦＰ
ＧＡが立ち上がったことをステップＳ７１１でＣＰＵが
確認するとＳ７１２にて負荷電源供給回路へ電源オン信
号を出力し本動作を終了する。

【００５２】このような制御を行うことで、ＦＰＧＡの
起動時に各負荷制御出力信号が不確定となり、装置に不
具合が起るのを防ぐことができるようになる。

【００５３】なお、本実施形態ではＦＰＧＡを取り上げ
て説明したが、これがＤＳＰ等の他のデバイスになった
場合でも同様の効果があることは言うまでもない。さら
には複数のＦＰＧＡ等のデバイスを利用した場合も同様
の効果を得ることができる。

【００５４】［第３の実施形態］図８は、本発明の第３
の実施形態に係る負荷制御装置の構成を示すブロック図
である。図８において、図２と同一の構成要素について
は同一の参照数字を付与してある。また、図９は図８の
負荷制御装置の各回路の動作タイミングを示すタイミン
グチャートである。図２と図８との比較から明らかなよ
うに、本実施形態は図２の構成からカウンタを除去し、
ＦＰＧＡ１０５のロード状態を示すロード信号（ＬＤ）
をＣＰＵ１０２へ入力するように構成したことを特徴と
する。

【００５５】以下、図８及び図９を参照して第３の実施
形態を説明する。複写機の電源が投入されると、リセッ
ト回路１０１からリセット信号（ＲＥＳＥＴ＊）がＣＰ
Ｕ１０２へ出力される。リセット時間（リセット信号出
力が継続する時間）はリセット回路の設計次第で所望す
る時間を設定できる。リセット時間後にリセット信号が
解除されると、ＣＰＵ１０２は起動時のプログラムをロ
ードするためにプログラムＲＯＭ１０４（例えばＥＰＲ
ＯＭやＦｌａｓｈＲＯＭなどの媒体）にアクセスする。

【００５６】ＣＰＵ１０２はプログラムのロードを終了
すると、ＦＰＧＡ１０５の制御信号をリセット状態にす
るためにＦＰＧＡ用リセット信号（ＦＰＧＡ−ＲＳＴ
＊）をＦＰＧＡ１０５へ出力する。

【００５７】また、ＣＰＵ１０２の処理とは独立して、
電源投入とともにＦＰＧＡ１０５は起動時のプログラム
をロードするためにＦＰＧＡ用プログラムＲＯＭ１０６
にアクセスする。

【００５８】このとき、ＦＰＧＡ１０５がプログラムの
ロード状態であることを表すロード信号（ＬＤ）がＦＰ
ＧＡ１０５からプログラムＲＯＭ１０６へ出力されてい
るので、このロード信号をＣＰＵ１０２でモニタする。
ＣＰＵ１０２がこのモニタ信号からロードの終了（つま
りＦＰＧＡの起動）を検知すると、ＣＰＵ１０２からＦ
ＰＧＡ１０５へ出力されているＦＰＧＡ用リセット信号
を解除する。

【００５９】これにより、負荷制御回路１０７への制御
信号が確定され、例えば転写ベルトローラ３４８を駆動
するモータの制御信号や感光ドラム３４２を駆動するモ
ータの制御信号を確定する。

【００６０】上述の一連の動作を図１０に示すフローチ
ャートを用いて説明する。すなわち、ステップＳ１４１
にて電源が投入されると、リセット回路からリセット信
号がＣＰＵへ出力される（ステップＳ１４２）。そし
て、リセット時間後にリセット信号が解除され、ＣＰＵ
がプログラムＲＯＭから起動時のプログラムをロードを
完了してＣＰＵが起動したことを検出するまで待つ（ス
テップＳ１４３）。

【００６１】ステップＳ１４３にてＣＰＵの起動が検出
されるとステップＳ１４４にてＦＰＧＡにＦＰＧＡ用リ
セット信号を出力しＦＰＧＡの制御信号をリセット状態
にする。

【００６２】一方、リセット回路及びＣＰＵが行うステ
ップＳ１４２〜ステップＳ１４４の処理と独立して、ス
テップＳ１４１にて電源が投入されると、ＦＰＧＡがＦ
ＰＧＡ用プログラムＲＯＭから起動時プログラムのロー
ドを開始する（ステップＳ１４６）。ＦＰＧＡがプログ
ラムのロードを終了するとＣＰＵからのリセット信号解
除を待つ（ステップＳ１４９）。

【００６３】また、ＣＰＵはステップＳ１４６でＦＰＧ
Ａのプログラムロード状態を表すロード信号をモニタ
し、Ｓ１４７にてロードの終了を検知するとＦＰＧＡへ
のリセット信号を解除する（ステップＳ１４８）。Ｓ１
４９でリセット信号の解除が検出されると、負荷の制御
信号が確定し（ステップＳ１５０）、本動作を終了す
る。

【００６４】このような制御を行うことで、ＦＰＧＡの
起動時に各負荷制御出力信号が不確定となり、装置に不
具合が起るのを防ぐことができるようになる。

【００６５】なお、本実施形態ではＦＰＧＡを取り上げ
て説明したが、これがＤＳＰ等の他のデバイスになった
場合でも同様の効果があることは言うまでもない。さら
には複数のＦＰＧＡ等のデバイスを利用した場合も同様
の効果を得ることができる。

【００６６】［第４の実施形態］図１１は、本発明の第
４の実施形態に係る負荷制御装置の構成を示すブロック
図である。図１１において、図５と同一の構成要素につ
いては同一の参照数字を付与してある。また、図１２は
図１１の負荷制御装置の各回路の動作タイミングを示す
タイミングチャートである。図１１と図５との比較から
明らかなように、本実施形態は図５の構成からカウンタ
を除去し、ＦＰＧＡ１０５のロード状態を示すロード信
号（ＬＤ）をＣＰＵ１０２へ入力するように構成したこ
とを特徴とする。

【００６７】以下、図１１及び図１２を参照して第４の
実施形態を説明する。複写機の電源が投入されると、リ
セット回路１０１からリセット信号（ＲＥＳＥＴ＊）が
ＣＰＵ１０２へ出力される。リセット時間（リセット信
号出力が継続する時間）はリセット回路の設計次第で所
望する時間を設定できる。リセット時間後にリセット信
号が解除されると、ＣＰＵ１０２は起動時のプログラム
をロードするためにプログラムＲＯＭ１０４（例えばＥ
ＰＲＯＭやＦｌａｓｈＲＯＭなどの媒体）にアクセスす
る。

【００６８】ＣＰＵ１０２はプログラムのロードを終了
すると、負荷電源供給回路１０９に負荷への電源を供給
しないようオフ信号を出力するとともに、ＦＰＧＡ１０
５の制御信号をリセット状態にするために、ＦＰＧＡ用
リセット信号（ＦＰＧＡ−ＲＳＴ＊）を出力する。

【００６９】また、ＣＰＵ１０２の処理とは独立して、
電源投入とともにＦＰＧＡ１０５は起動時のプログラム
をロードするためにＦＰＧＡ用プログラムＲＯＭ１０６
にアクセスする。

【００７０】このとき、ＦＰＧＡ１０５がプログラムの
ロード状態であることを表すロード信号（ＬＤ）がＦＰ
ＧＡ１０５からプログラムＲＯＭ１０６へ出力されてい
るので、このロード信号をＣＰＵ１０２でモニタする。
ＣＰＵ１０２がこのモニタ信号からロードの終了（つま
りＦＰＧＡの起動）を検知すると、ＣＰＵ１０２からＦ
ＰＧＡ１０５へ出力されているＦＰＧＡ用リセット信号
を解除する。

【００７１】これにより、負荷制御回路１０７への制御
信号が確定され、例えば転写ベルトローラ３４８を駆動
するモータの制御信号や感光ドラム３４２を駆動するモ
ータの制御信号を確定する。制御信号が確定した後、Ｃ
ＰＵ１０２から負荷電源供給回路１０９へ電源オン信号
が出力される。

【００７２】上述の一連の動作を図１３に示すフローチ
ャートを用いて説明する。すなわち、ステップＳ１５１
にて電源が投入されると、リセット回路からリセット信
号がＣＰＵへ出力される（ステップＳ１５２）。そし
て、リセット時間後にリセット信号が解除され、ＣＰＵ
がプログラムＲＯＭから起動時のプログラムをロードを
完了してＣＰＵが起動したことを検出するまで待つ（ス
テップＳ１５３）。ステップＳ１５３にてＣＰＵの起動
が検出されるステップＳ１５４にてＦＰＧＡにＦＰＧＡ
用リセット信号を出力しＦＰＧＡの制御信号をリセット
状態にする。さらにＳ１５５にて負荷電源供給回路へ電
源オフ信号を出力する。

【００７３】一方、リセット回路及びＣＰＵが行うステ
ップＳ１５２〜ステップＳ１５５の処理と独立して、ス
テップＳ１５１にて電源が投入されると、ＦＰＧＡがＦ
ＰＧＡ用プログラムＲＯＭから起動時プログラムのロー
ドを開始する（ステップＳ１８）。ＦＰＧＡがプログラ
ムのロードを終了するとＣＰＵからのリセット信号解除
を待つ（ステップＳ１６０）。

【００７４】そして、ＣＰＵ１０２はステップＳ１５７
でＦＰＧＡのプログラムロード状態を表すロード信号を
モニタし、ステップＳ１５８にてロードの終了を検知す
るとＦＰＧＡへのリセット信号を解除する（ステップＳ
１５９）。ステップＳ１６０でリセット信号の解除が検
出されると、負荷の制御信号が確定する（ステップＳ１
６１）。一方、ＣＰＵ１０２は負荷電源供給回路へ電源
オン信号を出力し（ステップＳ１６２）、本動作を終了
する。

【００７５】このような制御を行うことで、ＦＰＧＡの
起動時に各負荷制御出力信号が不確定となり、装置に不
具合が起るのを防ぐことができるようになる。

【００７６】なお、本実施形態ではＦＰＧＡを取り上げ
て説明したが、これがＤＳＰ等の他のデバイスになった
場合でも同様の効果があることは言うまでもない。さら
には複数のＦＰＧＡ等のデバイスを利用した場合も同様
の効果を得ることができる。

【００７７】［第５の実施形態］図１４は、本発明の第
５の実施形態に係る負荷制御装置の動作タイミングを示
すタイミングチャートである。本実施形態での負荷制御
装置の構成は図２に示した第１の実施形態における構成
と同一であり、その動作のみが異なるため、負荷制御装
置の説明は省略する。本実施形態においてはＦＰＧＡの
起動状態をＦＰＧＡの所定アドレスのデータによって検
出することを特徴とする。

【００７８】以下、図２及び図１４を参照して第５の実
施形態を説明する。複写機の電源が投入されると、リセ
ット回路１０１からリセット信号（ＲＥＳＥＴ＊）がＣ
ＰＵ１０２へ出力される。リセット時間（リセット信号
出力が継続する時間）はリセット回路の設計次第で所望
する時間を設定できる。リセット時間後にリセット信号
が解除されると、ＣＰＵ１０２は起動時のプログラムを
ロードするためにプログラムＲＯＭ１０４（例えばＥＰ
ＲＯＭやＦｌａｓｈＲＯＭなどの媒体）にアクセスす
る。

【００７９】また、ＣＰＵ１０２の処理とは独立して、
電源投入とともにＦＰＧＡ１０５は起動時のプログラム
をロードするためにＦＰＧＡ用プログラムＲＯＭ１０６
にアクセスする。ただし、ＦＰＧＡ１０５がプログラム
のロードを終了してもこの時はまだ負荷制御回路１０７
への制御信号は不確定である。

【００８０】ＣＰＵ１０２がプログラムのロードを終了
すると、ＣＰＵ１０２内部のカウンタ１０３がカウント
を開始する。図２においてカウンタ１０３はＣＰＵ１０
２に内蔵されている場合を示したが、カウンタ１０３は
外付けカウンタ回路であってもよいことは言うまでもな
い。

【００８１】そして、ＣＰＵ１０２はＦＰＧＡ１０５よ
りも早く起動できるためカウンタ１０３が所定の時間
（ＦＰＧＡ１０５がＦＰＧＡ用プログラムＲＯＭ１０６
からプログラムをロードし終えるのに必要な時間以上）
に相当するカウント値に到達すると、ＣＰＵ１０２から
ＦＰＧＡ１０５へリセット信号（ＦＰＧＡ−ＲＳＴ＊）
が出力される。

【００８２】リセット信号によってＦＰＧＡ１０５から
負荷制御回路１０７への制御信号が確定され、例えば転
写ベルトローラ３４８を駆動するモータの制御信号や感
光ドラム３４２を駆動するモータの制御信号を確定す
る。ＦＰＧＡ１０５は、正常起動し、制御信号が確定す
ると、その旨を示すデータを外部からアクセス可能な内
部メモリの所定のアドレスに書き込む。ＣＰＵ１０２は
ＦＰＧＡリセット信号の解除後所定時間後にＦＰＧＡ１
０５の所定のアドレスにアクセスすることでＦＰＧＡ１
０５の正常起動を確認することができる。

【００８３】上述の一連の動作を図１５のフローチャー
トを用いて説明する。すなわち、ステップＳ２０１にて
電源が投入されると、リセット回路からリセット信号が
ＣＰＵへ出力される（ステップＳ２０２）。そして、リ
セット時間後にリセット信号が解除され、ＣＰＵがプロ
グラムＲＯＭから起動時のプログラムをロードを完了し
てＣＰＵが起動したことを検出するまで待つ（ステップ
Ｓ２０３）。ステップＳ２０３にてＣＰＵの起動が検出
されるとカウンタがカウントを始める（ステップＳ２０
４）。

【００８４】一方、リセット回路及びＣＰＵが行うステ
ップＳ２０２〜ステップＳ２０４の処理と独立して、ス
テップＳ２０１にて電源が投入されると、ＦＰＧＡがＦ
ＰＧＡ用プログラムＲＯＭから起動時プログラムのロー
ドを開始する（ステップＳ２０５）。ＦＰＧＡがプログ
ラムのロードを終了するとＣＰＵからのリセット信号入
力を待つ（ステップＳ２０７）。

【００８５】ステップＳ２０４でカウントを開始したＣ
ＰＵ内部のカウンタが、所定の時間（ＦＰＧＡがＦＰＧ
Ａ用プログラムＲＯＭからプログラムをロードし終える
のに必要な時間以上）に相当するカウント値に到達する
とＣＰＵからＦＰＧＡへリセット信号が出力される（ス
テップＳ２０６）。これに対応してＦＰＧＡの処理はス
テップＳ２０７からＳ２０８へ進み、負荷の制御信号が
確定される。

【００８６】ＦＰＧＡ１０５は、負荷の制御信号が確定
すると、所定のアドレスに正常起動した旨を示すデータ
を記録する（ステップＳ２０９）。一方、ＣＰＵ１０２
は、ＦＰＧＡ１０５の所定アドレスにアクセスし（ステ
ップＳ２０１０）、ステップＳ２０１１でＦＰＧＡの正
常起動が検出できれば本動作を終了する。

【００８７】このような制御を行うことで、ＦＰＧＡの
起動時に各負荷制御出力信号が不確定となり、装置の動
作に不具合が起るのを防ぐことができるようになる。

【００８８】なお、本実施形態ではＦＰＧＡを取り上げ
て説明したが、これがＤＳＰ等の他のデバイスになった
場合でも同様の効果があることは言うまでもない。さら
には複数のＦＰＧＡ等のデバイスを利用した場合も同様
の効果を得ることができる。

【００８９】［第６の実施形態］図１６は、本発明の第
６の実施形態に係る負荷制御装置の動作タイミングを示
すタイミングチャートである。本実施形態での負荷制御
装置の構成は図５に示した第２の実施形態における構成
と同一であり、その動作のみが異なるため、負荷制御装
置の説明は省略する。本実施形態においてはＦＰＧＡの
起動状態をＦＰＧＡの所定アドレスのデータによって検
出することを特徴とする。

【００９０】以下、図５及び図１６を参照して第６の実
施形態を説明する。複写機の電源が投入されると、リセ
ット回路１０１からリセット信号（ＲＥＳＥＴ＊）がＣ
ＰＵ１０２へ出力される。リセット時間（リセット信号
出力が継続する時間）はリセット回路の設計次第で所望
する時間を設定できる。リセット時間後にリセット信号
が解除されると、ＣＰＵ１０２は起動時のプログラムを
ロードするためにプログラムＲＯＭ１０４（例えばＥＰ
ＲＯＭやＦｌａｓｈＲＯＭなどの媒体）にアクセスす
る。

【００９１】ＣＰＵ１０２がプログラムのロードを終了
すると、負荷電源供給回路１０９に負荷への電源を供給
しないようオフ信号が出力される。またＣＰＵ１０２内
部のカウンタ１０３がカウントを始める。図２において
カウンタ１０３はＣＰＵ１０２に内蔵されている場合を
示したが、カウンタ１０３は外付けカウンタ回路であっ
てもよいことは言うまでもない。

【００９２】また、ＣＰＵ１０２の処理とは独立して、
電源投入とともにＦＰＧＡ１０５は起動時のプログラム
をロードするためにＦＰＧＡ用プログラムＲＯＭ１０６
にアクセスする。上述したように、ＦＰＧＡ１０５がプ
ログラムのロードを終了してもこの時はまだ負荷制御回
路１０７への制御信号は不確定であるが、各負荷への電
源は先に述べたようにＣＰＵ１０２から負荷電源供給回
路１０９へ電源オフ信号が出力されているので、制御信
号が確定しなくても各負荷が誤動作することはない。

【００９３】そして、カウンタ１０３が所定の時間（Ｆ
ＰＧＡ１０５がＦＰＧＡ用プログラムＲＯＭ１０６から
プログラムをロードし終えるのに必要な時間以上）に相
当するカウント値に到達するとＣＰＵ１０２からＦＰＧ
Ａ１０５へリセット信号（ＦＰＧＡ−ＲＳＴ＊）が出力
される。

【００９４】リセット信号によってＦＰＧＡ１０５から
負荷制御回路１０７への制御信号が確定され、例えば転
写ベルトローラ３４８を駆動するモータの制御信号や感
光ドラム３４２を駆動するモータの制御信号を確定す
る。

【００９５】ＦＰＧＡ１０５は、正常起動し、制御信号
が確定すると、その旨を示すデータを外部からアクセス
可能な内部メモリの所定のアドレスに書き込む。ＣＰＵ
１０２はＦＰＧＡリセット信号の解除後所定時間後にＦ
ＰＧＡ１０５の所定のアドレスにアクセスすることでＦ
ＰＧＡ１０５の正常起動を確認することができる。ＦＰ
ＧＡ１０５の起動が確認されると、ＣＰＵ１０２から負
荷電源供給回路１０９へ電源オン信号が出力される。

【００９６】上述の一連の動作を図１７に示すフローチ
ャートを用いて説明する。すなわち、ステップＳ２１１
にて電源が投入されると、リセット回路からリセット信
号がＣＰＵへ出力される（ステップＳ２１２）。そし
て、リセット時間後にリセット信号が解除され、ＣＰＵ
がプログラムＲＯＭから起動時のプログラムをロードを
完了してＣＰＵが起動したことを検出するまで待つ（ス
テップＳ２１３）。ステップＳ２１３にてＣＰＵの起動
が検出されるとカウンタがカウントを始める（ステップ
Ｓ２１４）とともに、負荷電源供給回路へ電源オフ信号
を出力する（ステップＳ２１５）。

【００９７】一方、リセット回路及びＣＰＵが行うステ
ップＳ２１２〜ステップＳ２１５の処理と独立して、ス
テップＳ２１１にて電源が投入されると、ＦＰＧＡがＦ
ＰＧＡ用プログラムＲＯＭから起動時プログラムのロー
ドを開始する（ステップＳ２１７）。ＦＰＧＡがプログ
ラムのロードを終了するとＣＰＵからのリセット信号入
力を待つ（ステップＳ２１８）。

【００９８】ステップＳ２１４でカウントを開始したＣ
ＰＵ内部のカウンタが、所定の時間（ＦＰＧＡがＦＰＧ
Ａ用プログラムＲＯＭからプログラムをロードし終える
のに必要な時間以上）に相当するカウント値に到達する
とＣＰＵからＦＰＧＡへリセット信号が出力される（ス
テップＳ２１６）。これに対応してＦＰＧＡの処理はス
テップＳ２１８からステップＳ２１９へ進み負荷制御回
路への制御信号が確定する。

【００９９】ＦＰＧＡ１０５は、負荷の制御信号が確定
すると、所定のアドレスに正常起動した旨を示すデータ
を記録する（ステップＳ２２０）。一方、ＣＰＵ１０２
は、ＦＰＧＡ１０５の所定アドレスにアクセスし（ステ
ップＳ２２１）、ステップＳ２２２でＦＰＧＡの正常起
動が検出できれば負荷電源供給回路へ電源オン信号を出
力し（ステップＳ２２３）、本動作を終了する。

【０１００】このような制御を行うことで、ＦＰＧＡの
起動時に各負荷制御出力信号が不確定となり、装置の動
作に不具合が起るのを防ぐことができるようになる。

【０１０１】なお、本実施形態ではＦＰＧＡを取り上げ
て説明したが、これがＤＳＰ等の他のデバイスになった
場合でも同様の効果があることは言うまでもない。さら
には複数のＦＰＧＡ等のデバイスを利用した場合も同様
の効果を得ることができる。

【０１０２】［第７の実施形態］図１８は、本発明の第
７の実施形態に係る負荷制御装置の構成を示すブロック
図である。図１８において、図２と同一の構成要素につ
いては同一の参照数字を付与してある。図１８と図２と
の比較から明らかなように、本実施形態は図２の構成に
ＣＰＵ１０２の制御により表示動作を行う表示部１１１
を付加したことを特徴とする。

【０１０３】以下、図１８を参照して第７の実施形態を
説明する。複写機の電源が投入されると、リセット回路
１０１からリセット信号（ＲＥＳＥＴ＊）がＣＰＵ１０
２へ出力される。リセット時間（リセット信号出力が継
続する時間）はリセット回路の設計次第で所望する時間
を設定できる。リセット時間後にリセット信号が解除さ
れると、ＣＰＵ１０２は起動時のプログラムをロードす
るためにプログラムＲＯＭ１０４（例えばＥＰＲＯＭや
ＦｌａｓｈＲＯＭなどの媒体）にアクセスする。

【０１０４】また、ＣＰＵ１０２の処理とは独立して、
電源投入とともにＦＰＧＡ１０５は起動時のプログラム
をロードするためにＦＰＧＡ用プログラムＲＯＭ１０６
にアクセスする。

【０１０５】ＣＰＵ１０２がプログラムのロードを終了
すると、ＣＰＵ１０２内部のカウンタ１０３がカウント
を開始する。図１８においてカウンタ１０３はＣＰＵ１
０２に内蔵されている場合を示したが、カウンタ１０３
は外付けカウンタ回路であってもよいことは言うまでも
ない。

【０１０６】そして、カウンタ１０３が所定の時間（Ｆ
ＰＧＡ１０５がＦＰＧＡ用プログラムＲＯＭ１０６から
プログラムをロードし終えるのに必要な時間以上）に相
当するカウント値に到達するとＣＰＵ１０２からＦＰＧ
Ａ１０５へリセット信号（ＦＰＧＡ−ＲＳＴ＊）が出力
される。

【０１０７】リセット信号によってＦＰＧＡ１０５から
負荷制御回路１０７への制御信号が確定され、例えば転
写ベルトローラ３４８を駆動するモータの制御信号や感
光ドラム３４２を駆動するモータの制御信号を確定す
る。

【０１０８】それとほぼ同時に、ＣＰＵ１０２にＦＰＧ
Ａ１０５が正常に立ち上がったことを知らせるためにＦ
ＰＧＡ１０５はスタンバイ信号を出力し、スタンバイ信
号を受けたＣＰＵ１０２はＦＰＧＡ１０５の正常起動を
確認する。

【０１０９】この時、ＦＰＧＡ１０５から出力されるス
タンバイ信号の結果がＮＧであった場合には、ＣＰＵ１
０２が表示部１１１に例えば図１９に示すようなエラー
メッセージを表示し、ＦＰＧＡ１０５が正常に立ち上が
っていないにも関わらず、コピー動作の開始指示が入力
されることを防ぐことができる。また、不具合場所を表
示することにより、その原因に応じた対処が簡単かつ確
実に行うことができる。表示部１１１は、図１９に示す
ように装置（本実施形態では複写機）の操作部を利用す
ることも、別個に設けることもできる。

【０１１０】上述の一連の動作を図２０のフローチャー
トを用いて説明する。すなわち、ステップＳ２３１にて
電源が投入されると、リセット回路からリセット信号が
ＣＰＵへ出力される（ステップＳ２３２）。そして、リ
セット時間後にリセット信号が解除され、ＣＰＵがプロ
グラムＲＯＭから起動時のプログラムをロードを完了し
てＣＰＵが起動したことを検出するまで待つ（ステップ
Ｓ２３３）。ステップＳ２３３にてＣＰＵの起動が検出
されるとカウンタがカウントを始める（ステップＳ２３
４）。

【０１１１】一方、リセット回路及びＣＰＵが行うステ
ップＳ２３２〜ステップＳ２３４の処理と独立して、ス
テップＳ２３１にて電源が投入されると、ＦＰＧＡがＦ
ＰＧＡ用プログラムＲＯＭから起動時プログラムのロー
ドを開始する（ステップＳ２３５）。ＦＰＧＡがプログ
ラムのロードを終了するとＣＰＵからのリセット信号入
力を待つ（ステップＳ２３７）。

【０１１２】ステップＳ２３４でカウントを開始したＣ
ＰＵ内部のカウンタが、所定の時間（ＦＰＧＡがＦＰＧ
Ａ用プログラムＲＯＭからプログラムをロードし終える
のに必要な時間以上）に相当するカウント値に到達する
とＣＰＵはＦＰＧＡへリセット信号を出力し（ステップ
Ｓ２３６）、ＦＰＧＡからのスタンバイ信号を待つ（ス
テップＳ２４０）。

【０１１３】一方、ＦＰＧＡはＣＰＵからのリセット信
号に対応して進み負荷の制御信号が確定される（ステッ
プＳ２３８）。そしてステップＳ２３９へ進みＣＰＵに
ＦＰＧＡが立ち上がったことを知らせるためにスタンバ
イ信号を出力する（ステップＳ２３９）。

【０１１４】このスタンバイ信号を受信すると、ＣＰＵ
はスタンバイ信号が正常であるか否かをチェックする
（ステップＳ２４１）。スタンバイ信号が正常に入力さ
れれば本動作を終了し、正常でなければステップＳ２４
２へ進み表示部にエラーメッセージを表示する。

【０１１５】このような制御を行うことで、ＦＰＧＡが
正常に立ち上がっていない場合に、誤って本体動作を行
なう指示が入力されることを防止し、装置の不具合を防
ぐことができるようになる。

【０１１６】なお、本実施例ではＦＰＧＡを取り上げて
説明したが、これがＤＳＰ等の他のデバイスになった場
合でも同様の効果があることは言うまでもない。さらに
は複数のＦＰＧＡ等のデバイスを利用した場合も同様の
効果を得ることができる。

【０１１７】

【他の実施形態】上述の実施形態においては、本発明に
よる負荷制御装置を４ドラム方式のカラー複写機に適用
した場合のみを説明したが、適用する装置は複写機に限
定されず、いかなる装置であっても良い。

【０１１８】また、上述の実施形態においてはカウンタ
を用いて必要な時間を計測するような構成を示したが、
所定の時間が計測可能であればどのような手段を用いて
も良い。

【０１１９】なお、本発明は、負荷制御装置が複数の機
器から構成される負荷制御システムに適用しても、実施
形態で示すように一つの機器で構成される負荷制御装置
に適用してもよい。

【０１２０】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体（または記録媒体）を、システムあるい
は装置に供給し、そのシステムあるいは装置のコンピュ
ータ（またはCPUやMPU）が記憶媒体に格納されたプログ
ラムコードを読み出し実行することによっても、達成さ
れることは言うまでもない。この場合、記憶媒体から読
み出されたプログラムコード自体が前述した実施形態の
機能を実現することになり、そのプログラムコードを記
憶した記憶媒体は本発明を構成することになる。また、
コンピュータが読み出したプログラムコードを実行する
ことにより、前述した実施形態の機能が実現されるだけ
でなく、そのプログラムコードの指示に基づき、コンピ
ュータ上で稼働しているオペレーティングシステム(OS)
などが実際の処理の一部または全部を行い、その処理に
よって前述した実施形態の機能が実現される場合も含ま
れることは言うまでもない。

【０１２１】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張カー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書込まれた後、そのプログラムコードの指示
に基づき、その機能拡張カードや機能拡張ユニットに備
わるCPUなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。

【０１２２】本発明を上記記憶媒体に適用する場合、そ
の記憶媒体には、先に説明した（図４、図７、図１０、
図１５、図１７、図１８、図２０のいずれかに示す）フ
ローチャートに対応するプログラムコードが格納される
ことになる。

【０１２３】

【発明の効果】以上説明したように本発明によれば、製
造台数が少ない場合にＡＳＩＣを作るよりもＦＰＧＡ等
のデバイスを利用する方がコスト的に安い場合や、製品
のバリエーション追加やバージョンアップのため、専用
のＡＳＩＣを作るよりも各製品に対応したプログラムを
ＰＲＯＭ等のＲＯＭを利用してＦＰＧＡ等にロードして
使う場合に、ＦＰＧＡ等の起動時における各出力信号の
不確定による装置の誤動作を防ぐことができる。

【図面の簡単な説明】

【図１】代表的な４ドラム式カラー複写機の構成を示す
ブロック図である。

【図２】第１の実施形態に係る負荷制御装置の構成を示
すブロック図である。

【図３】図２における各回路の動作タイミングを示すタ
イミングチャートである。

【図４】第１の実施形態に係る負荷制御装置の動作を示
すフローチャートである。

【図５】第２の実施形態に係る負荷制御装置の構成を示
すブロック図である。

【図６】図５における各回路の動作タイミングを示すタ
イミングチャートである。

【図７】第２の実施形態に係る負荷制御装置の動作を示
すフローチャートである。

【図８】第３の実施形態に係る負荷制御装置の構成を示
すブロック図である。

【図９】図８における各回路の動作タイミングを示すタ
イミングチャートである。

【図１０】第３の実施形態に係る負荷制御装置の動作を
示すフローチャートである。

【図１１】第４の実施形態に係る負荷制御装置の構成を
示すブロック図である。

【図１２】図１１における各回路の動作タイミングを示
すタイミングチャートである。

【図１３】第４の実施形態に係る負荷制御装置の動作を
示すフローチャートである。

【図１４】第５の実施形態に係る負荷制御装置の各回路
の動作タイミングを示すタイミングチャートである。

【図１５】第５の実施形態に係る負荷制御装置の動作を
示すフローチャートである。

【図１６】第６の実施形態に係る負荷制御装置の各回路
の動作タイミングを示すタイミングチャートである。

【図１７】第６の実施形態に係る負荷制御装置の動作を
示すフローチャートである。

【図１８】第７の実施形態に係る負荷制御装置の構成を
示すブロック図である。

【図１９】第７の実施形態におけるエラーメッセージの
表示例を示す図である。

【図２０】第７の実施形態に係る負荷制御装置の動作を
示すフローチャートである。

【符号の説明】

１０１ リセット回路 １０２ ＣＰＵ １０３ カウンタ １０４ プログラムＲＯＭ １０５ ＦＰＧＡ １０６ ＦＰＧＡ用プログラムＲＯＭ １０７ 負荷制御回路 １０８ 負荷 １０９ 負荷用電源供給回路 １１０ 制御基板 １１１ 表示部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 福坂 哲郎 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 鈴木 一可 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 川瀬 道夫 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 大坪 俊彦 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 Ｆターム(参考） 2C061 AP04 HJ07 HK19 HN21 HV32 HX10 2H027 EJ11 EJ18 GA47 5B011 EA08 EA09 EB08 HH02 MA05 MB15 9A001 HH34 JJ35 KK31

Claims (25)

【特許請求の範囲】
1. 【請求項１】 接続された負荷の制御を、プログラムの
   書き込みが可能なデバイスを用いて行う負荷制御装置で
   あって、 負荷制御装置全体の制御を行う制御手段と、 電源投入に応答して、前記制御手段をリセットする第１
   のリセット信号を出力する第１のリセット信号発生手段
   と、 前記第１のリセット信号の発生から所定時間後に前記プ
   ログラムの書き込みが可能なデバイスをリセットする第
   ２のリセット信号を出力する第２のリセット信号発生手
   段とを有し、 前記デバイスが前記第２のリセット信号を受信し、その
   出力信号が確定するとその旨を示すスタンバイ信号を発
   生することを特徴とする負荷制御装置。
2. 【請求項２】 接続された負荷の制御を、プログラムの
   書き込みが可能なデバイスを用いて行う負荷制御装置で
   あって、 負荷制御装置全体の制御を行う制御手段と、 電源投入に応答して、前記制御手段をリセットする第１
   のリセット信号を出力する第１のリセット信号発生手段
   と、 前記第１のリセット信号の発生に応答して、前記接続さ
   れた負荷に対する電源供給をオフする負荷電源オフ手段
   と、 前記第１のリセット信号の発生から所定時間後に前記プ
   ログラムの書き込みが可能なデバイスをリセットする第
   ２のリセット信号を出力する第２のリセット信号発生手
   段と、 前記デバイスが前記第２のリセット信号に応答して、そ
   の出力信号が確定すると発生するスタンバイ信号の受信
   後に前記接続された負荷に対する電源供給をオンする負
   荷電源オン手段とを有することを特徴とする負荷制御装
   置。
3. 【請求項３】 接続された負荷の制御を、プログラムの
   書き込みが可能なデバイスを用いて行う負荷制御装置で
   あって、 負荷制御装置全体の制御を行う制御手段と、 電源投入に応答して、前記制御手段をリセットする第１
   のリセット信号を出力する第１のリセット信号発生手段
   と、 前記デバイスが起動時に行うプログラムの読み込み動作
   を監視する監視手段と、 前記電源投入に応答して、前記プログラムの書き込みが
   可能なデバイスをリセットする第２のリセット信号の出
   力を開始し、前記監視手段が前記デバイスの前記読み込
   み動作の終了を検出した後に前記第２リセット信号の出
   力を中止する第２のリセット信号発生手段とを有するこ
   とを特徴とする負荷制御装置。
4. 【請求項４】 接続された負荷の制御を、プログラムの
   書き込みが可能なデバイスを用いて行う負荷制御装置で
   あって、 負荷制御装置全体の制御を行う制御手段と、 電源投入に応答して、前記制御手段をリセットする第１
   のリセット信号を出力する第１のリセット信号発生手段
   と、 前記第１のリセット信号の発生に応答して、前記接続さ
   れた負荷に対する電源供給をオフする負荷電源オフ手段
   と、 前記デバイスが起動時に行うプログラムの読み込み動作
   を監視する監視手段と、 前記電源投入に応答して、前記プログラムの書き込みが
   可能なデバイスをリセットする第２のリセット信号の出
   力を開始し、前記監視手段が前記デバイスの前記読み込
   み動作の終了を検出した後前記第２リセット信号の出力
   を中止する第２のリセット信号発生手段と、 前記第２のリセット信号の出力後に前記接続された負荷
   に対する電源供給をオンする負荷電源オン手段とを有す
   ることを特徴とする負荷制御装置。
5. 【請求項５】 接続された負荷の制御を、プログラムの
   書き込みが可能なデバイスを用いて行う負荷制御装置で
   あって、 負荷制御装置全体の制御を行う制御手段と、 電源投入に応答して、前記制御手段をリセットする第１
   のリセット信号を出力する第１のリセット信号発生手段
   と、 前記第１のリセット信号の発生から所定時間後に前記プ
   ログラムの書き込みが可能なデバイスをリセットする第
   ２のリセット信号を出力する第２のリセット信号発生手
   段とを有し、 前記デバイスが前記第２のリセット信号を受信し、その
   出力信号が確定するとその旨を示すデータを前記制御装
   置が参照可能な内部記憶装置の所定のアドレスに記憶す
   ることを特徴とする負荷制御装置。
6. 【請求項６】 接続された負荷の制御を、プログラムの
   書き込みが可能なデバイスを用いて行う負荷制御装置で
   あって、 負荷制御装置全体の制御を行う制御手段と、 電源投入に応答して、前記制御手段をリセットする第１
   のリセット信号を出力する第１のリセット信号発生手段
   と、 前記第１のリセット信号の発生に応答して、前記接続さ
   れた負荷に対する電源供給をオフする負荷電源オフ手段
   と、 前記第１のリセット信号の発生から所定時間後に前記プ
   ログラムの書き込みが可能なデバイスをリセットする第
   ２のリセット信号を出力する第２のリセット信号発生手
   段と、 前記デバイスが前記第２のリセット信号を受信し、その
   出力信号が確定するとその旨を示すデータを前記制御装
   置が参照可能な内部記憶装置の所定のアドレスに記憶す
   るとともに、 前記制御装置が前記所定アドレスにアクセスし、前記デ
   ータを確認した後に前記接続された負荷に対する電源供
   給をオンする負荷電源オン手段とを有することを特徴と
   する負荷制御装置。
7. 【請求項７】 前記制御手段の制御に従って表示を行う
   表示手段を更に有し、前記スタンバイ信号が正常でない
   場合、前記制御手段が前記表示手段に所定のメッセージ
   を表示するように制御することを特徴とする請求項１又
   は請求項２のいずれかに記載の負荷制御装置。
8. 【請求項８】 前記制御手段の制御に従って表示を行う
   表示手段を更に有し、前記所定のアドレスに記憶された
   データが正常でない場合、前記制御手段が前記表示手段
   に所定のメッセージを表示するように制御することを特
   徴とする請求項５又は請求項６のいずれかに記載の負荷
   制御装置。
9. 【請求項９】 前記監視手段が、前記デバイスが読み込
   み動作中に発生するロード信号の状態を監視することを
   特徴とする請求項３又は請求項４のいずれかに記載の負
   荷制御装置。
10. 【請求項１０】 前記プログラムの書き込みが可能なデ
    バイスが、フィールド・プログラマブル・ゲート・アレ
    イ（以下ＦＰＧＡと記す）及びデジタル・シグナル・プ
    ロセッサー（以下ＤＳＰと記す）を含むことを特徴とす
    る請求項１乃至請求項６のいずれかに記載の負荷制御装
    置。
11. 【請求項１１】 前記負荷がモータ及びファンのいずれ
    かを含むことを特徴とする請求項１乃至請求項６のいず
    れかに記載の負荷制御装置。
12. 【請求項１２】 請求項１乃至請求項６のいずれかに記
    載の負荷制御装置を用いた画像形成装置。
13. 【請求項１３】 接続された負荷の制御を、制御手段
    と、プログラムの書き込みが可能なデバイスを用いて行
    う負荷制御方法であって、 電源投入に応答して、前記制御手段をリセットする第１
    のリセット信号を出力する第１のリセット信号発生ステ
    ップと、 前記第１のリセット信号の発生から所定時間後に前記プ
    ログラムの書き込みが可能なデバイスをリセットする第
    ２のリセット信号を出力する第２のリセット信号発生ス
    テップとを有し、 前記デバイスが前記第２のリセット信号を受信し、その
    出力信号が確定するとその旨を示すスタンバイ信号を発
    生することを特徴とする負荷制御方法。
14. 【請求項１４】 接続された負荷の制御を、制御手段
    と、プログラムの書き込みが可能なデバイスを用いて行
    う負荷制御方法であって、 電源投入に応答して、前記制御手段をリセットする第１
    のリセット信号を出力する第１のリセット信号発生ステ
    ップと、 前記第１のリセット信号の発生に応答して、前記接続さ
    れた負荷に対する電源供給をオフする負荷電源オフステ
    ップと、 前記第１のリセット信号の発生から所定時間後に前記プ
    ログラムの書き込みが可能なデバイスをリセットする第
    ２のリセット信号を出力する第２のリセット信号発生ス
    テップと、 前記デバイスが前記第２のリセット信号に応答して、そ
    の出力信号が確定すると発生するスタンバイ信号の受信
    後に前記接続された負荷に対する電源供給をオンする負
    荷電源オンステップとを有することを特徴とする負荷制
    御方法。
15. 【請求項１５】 接続された負荷の制御を、制御手段
    と、プログラムの書き込みが可能なデバイスを用いて行
    う負荷制御方法であって、 電源投入に応答して、前記制御手段をリセットする第１
    のリセット信号を出力する第１のリセット信号発生ステ
    ップと、 前記デバイスが起動時に行うプログラムの読み込み動作
    を監視する監視ステップと、 前記電源投入に応答して、前記プログラムの書き込みが
    可能なデバイスをリセットする第２のリセット信号の出
    力を開始し、前記監視ステップが前記デバイスの前記読
    み込み動作の終了を検出した後に前記第２リセット信号
    の出力を中止する第２のリセット信号発生ステップとを
    有することを特徴とする負荷制御方法。
16. 【請求項１６】 接続された負荷の制御を、制御手段
    と、プログラムの書き込みが可能なデバイスを用いて行
    う負荷制御方法であって、 電源投入に応答して、前記制御手段をリセットする第１
    のリセット信号を出力する第１のリセット信号発生ステ
    ップと、 前記第１のリセット信号の発生に応答して、前記接続さ
    れた負荷に対する電源供給をオフする負荷電源オフステ
    ップと、 前記デバイスが起動時に行うプログラムの読み込み動作
    を監視する監視ステップと、 前記電源投入に応答して、前記プログラムの書き込みが
    可能なデバイスをリセットする第２のリセット信号の出
    力を開始し、前記監視ステップが前記デバイスの前記読
    み込み動作の終了を検出した後前記第２リセット信号の
    出力を中止する第２のリセット信号発生ステップと、 前記第２のリセット信号の出力後に前記接続された負荷
    に対する電源供給をオンする負荷電源オンステップとを
    有することを特徴とする負荷制御方法。
17. 【請求項１７】 接続された負荷の制御を、制御手段
    と、プログラムの書き込みが可能なデバイスを用いて行
    う負荷制御方法であって、 電源投入に応答して、前記制御手段をリセットする第１
    のリセット信号を出力する第１のリセット信号発生ステ
    ップと、 前記第１のリセット信号の発生から所定時間後に前記プ
    ログラムの書き込みが可能なデバイスをリセットする第
    ２のリセット信号を出力する第２のリセット信号発生ス
    テップと、 前記デバイスが前記第２のリセット信号を受信し、その
    出力信号が確定するとその旨を示すデータを前記制御手
    段が参照可能な前記デバイスの内部記憶装置の所定のア
    ドレスに記憶する記憶ステップを有することを特徴とす
    る負荷制御方法。
18. 【請求項１８】 接続された負荷の制御を、制御手段
    と、プログラムの書き込みが可能なデバイスを用いて行
    う負荷制御方法であって、 負荷制御方法全体の制御を行う制御手段と、 電源投入に応答して、前記制御手段をリセットする第１
    のリセット信号を出力する第１のリセット信号発生ステ
    ップと、 前記第１のリセット信号の発生に応答して、前記接続さ
    れた負荷に対する電源供給をオフする負荷電源オフステ
    ップと、 前記第１のリセット信号の発生から所定時間後に前記プ
    ログラムの書き込みが可能なデバイスをリセットする第
    ２のリセット信号を出力する第２のリセット信号発生ス
    テップと、 前記デバイスが前記第２のリセット信号を受信し、その
    出力信号が確定するとその旨を示すデータを前記制御手
    段が参照可能な前記デバイスの内部記憶装置の所定のア
    ドレスに記憶する記憶ステップと、 前記所定アドレスにアクセスし、前記データを確認した
    後に前記接続された負荷に対する電源供給をオンする負
    荷電源オンステップとを有することを特徴とする負荷制
    御方法。
19. 【請求項１９】 前記スタンバイ信号が正常でない場
    合、所定のメッセージを表示する表示ステップを更に有
    することを特徴とする請求項１３又は請求項１４のいず
    れかに記載の負荷制御方法。
20. 【請求項２０】 前記所定のアドレスに記憶されたデー
    タが正常でない場合、所定のメッセージを表示する表示
    ステップを更に有することを特徴とする請求項１７又は
    請求項１８のいずれかに記載の負荷制御方法。
21. 【請求項２１】 前記監視ステップが、前記デバイスが
    読み込み動作中に発生するロード信号の状態を監視する
    ことを特徴とする請求項１５又は請求項１６のいずれか
    に記載の負荷制御方法。
22. 【請求項２２】 前記プログラムの書き込みが可能なデ
    バイスが、フィールド・プログラマブル・ゲート・アレ
    イ（以下ＦＰＧＡと記す）及びデジタル・シグナル・プ
    ロセッサー（以下ＤＳＰと記す）を含むことを特徴とす
    る請求項１３乃至請求項１８のいずれかに記載の負荷制
    御方法。
23. 【請求項２３】 前記負荷がモータ及びファンのいずれ
    かを含むことを特徴とする請求項１３乃至請求項１８の
    いずれかに記載の負荷制御方法。
24. 【請求項２４】 装置が実行可能なプログラムを格納し
    た記憶媒体であって、前記プログラムを実行した装置
    を、請求項１乃至請求項６のいずれかに記載の負荷制御
    装置として機能させることを特徴とする記憶媒体。
25. 【請求項２５】 請求項１３乃至請求項１８のいずれか
    に記載の負荷制御方法を装置が実行可能なプログラムと
    して格納したことを特徴とする記憶媒体。