JP2009230511A

JP2009230511A - ミシンの制御装置

Info

Publication number: JP2009230511A
Application number: JP2008075708A
Authority: JP
Inventors: Osamu Tachikawa; 修立川; Akio Inada; 昭夫稲田
Original assignee: Juki Corp
Current assignee: Juki Corp
Priority date: 2008-03-24
Filing date: 2008-03-24
Publication date: 2009-10-08

Abstract

【課題】ＣＰＵが動作しない場合に懸念される、ＣＰＵに接続された外部装置のトラブルの発生を確実に防止することのできるミシンの制御装置を提供すること。
【解決手段】ＣＰＵ１と、ＣＰＵ１により駆動を制御される外部装置に信号を出力するためのラッチ回路３とを有する制御装置において、前記ＣＰＵ１のリセット期間中に、前記ラッチ回路３に対して外部装置が動作しない論理信号を書き込む。具体的構成としては、前記ラッチ回路３の前段に、ラッチ回路３へ出力するデータをリセット信号のレベルに基づいて選択するデータセレクタ４を配置する。
【選択図】図１

Description

本発明は、CPU 周辺に配置される出力装置の誤動作を防止するミシンの制御装置に関する。

従来より、ミシンの電源投入直後のCPUのリセット期間における周辺回路の誤動作を防止するための手段が講じられている（例えば、特許文献１参照）。

従来のＣＰＵ周辺の出力回路は、例えば、図３に示すような構成とされている。すなわち、ＣＰＵ１から出力されているアドレス信号はデコーダ２に接続され、アドレス信号に応じたチップセレクト（以下、ＣＳ（Ｎ）と記載する。）信号が生成される。このＣＳ（Ｎ）信号はＣＰＵ１の外部に設けられたI／Ｏデバイスを指示するもので、図３の場合は、ＣＳ３（Ｎ）が出力ラッチ回路３（以下、単に「ラッチ回路」と記載する。）を指定している。

このラッチ回路３には、ＣＳ３（Ｎ）信号の他に、４ｂｉｔのデータ信号ｄ１〜ｄ４と、書込みを指示するライト（以下、ＷＲ（Ｎ）と記載する。）信号も接続されている。

ラッチ回路３の内部は、図４に示すように、ＣＳ（Ｎ）信号がＬｏｗレベル（以下、「Ｌレベル」と記載する。）のときに、ＷＲ（Ｎ）信号がＨｉｇｈレベル（以下、「Ｈレベル」と記載する。）からＬレベルに変化すれば、ＣＰＵ１から出力されているｄ１〜ｄ４の状態をフリップフロップ回路（ＦＦ）７においてＱ１〜Ｑ２にラッチするように構成されている。すなわち、ＣＳ（Ｎ）信号がＬレベルであることと、ＷＲ（Ｎ）信号がＨレベルからＬレベルへ変化するタイミングとが揃ったことを条件として、ＣＰＵ１から送出されるデータ信号ｄ１〜ｄ４の信号をＱ１〜Ｑ２で取り込むように構成されている。

この信号で、例えばミシンに配設されたソレノイドやモータ等のマグネット８を動作させるような場合、図５に示すような回路構成となる。

すなわち、フリップフロップ回路７のＱ１がＬレベルのとき、トランジスタＴｒ１がＯＦＦとなり、トランジスタＴｒ２のベース電流が抵抗Ｒを通して供給されるため、トランジスタＴｒ２がＯＮし、これに接続されたマグネット８が通電されることになる。つまり、前記Ｑ１がＬレベルなら、マグネット８に電流が流れる。逆に、Ｑ１がＨレベルであれば、トランジスタＴｒ１がＯＮとなり、トランジスタＴｒ２のベース電流は供給されないことになるので、トランジスタＴｒ２はＯＦＦとなり、これに接続されたマグネット８には通電されない。

このように構成した場合、ＣＰＵ１が動作する前、特に、電源投入時の電源、ＣＰＵクロックなどの安定を待っているリセット期間については、ＣＰＵ１からの書込みが行われる前なので、ラッチ回路３の出力状態は規定できていない。そのため、リセット期間には、図５のように、マグネット８が動作しないようにリセット信号でトランジスタＴｒ２のベース電流を引き抜くように、ダイオードＤが取付けられる。

すなわち、ＣＰＵ１の起動時には、まだ、ＣＰＵ１からＱ１に送出されるデータ信号ｄ１〜ｄ４が不確定なので、ＣＰＵ１が起動するまでの間のリセット期間は、リセット（ＲＥＳＥＴ（Ｎ））信号をＬレベルにして、トランジスタＴｒ１のベース電流を強制的に落とし、マグネット８を動かさないようにしている。

特開平７−１４１２１３号公報

リセットが解除されれば、ＣＰＵ１は動作を開始することになるが、ＣＰＵ１が動作を開始してからラッチ回路３に初期データを書き込みする、初期化までの時間は非常に短いため、正常駆動時には特に不具合はない。

しかしながら、何かのトラブルによってＣＰＵ１が動作しない場合、リセット解除後にラッチ回路３の出力状態によってはマグネット８は通電状態に維持され、大きな電流が流れたままとなるので、マグネット８の焼損を引き起こすことがあった。

また、外部アクチュエータとして、モータなどが接続されている場合には、モータの予期せぬ回転駆動によりトラブルが発生したり、モータが焼損することも懸念される。

さらには、マグネット８のような低速動作する装置ではなく、非常に高速動作する装置が取付けられているような場合には、リセットの解除から初期化までの時間が問題となるケースもある。

そこで、本発明は、ＣＰＵが動作しない場合に懸念される、ＣＰＵに接続された外部装置のトラブルの発生を確実に防止することのできるミシンの制御装置を提供することを目的とする。

前述の目的を達成するために、本発明のミシンの制御装置は、ＣＰＵと、前記ＣＰＵにより駆動を制御される外部装置に信号を出力するためのラッチ回路とを有する制御装置において、前記ＣＰＵのリセット期間中に、前記ラッチ回路に対して外部装置が動作しない論理信号を書き込むことを特徴とする。

また、本発明のミシンの制御装置は、前記ラッチ回路の前段に、ラッチ回路へ出力するデータをリセット信号のレベルに基づいて選択するデータセレクタを配置したことを特徴とする。

本発明のミシンの制御装置によれば、リセット期間中に、ＣＰＵに接続された外部装置が動作しない論理信号をＩ／Ｏデバイスにセットすることができ、その値はＣＰＵが新たなデータを書き込むまで変化しないので、仮に、ＣＰＵが動作しない場合であっても、アクチュエータ等の装置を破損させたり、誤動作させるような不具合を防止することができる。

また、リセット期間中においても、出力データを設定できるので、リセット期間の動作を禁止するための別個の保護回路が不要となる。

図１には、本発明の実施形態のミシンの制御装置における回路構成を示す。

この回路構成においては、ラッチ回路３の前にデータセレクタ４が配置されており、リセット期間に設定されたデータがラッチ回路３に書き込まれる構成となっているので、ＣＰＵ１によるＩ／Ｏデバイスの初期化前においても、ラッチ回路３の出力データを設定することができる。すなわち、図１に示すデータセレクタ４においては、Ａ側、Ｂ側各々６ｂｉｔのデータを、リセット信号（Ｄｓｅｌ信号）で切換え出力することができるようになっている。

図２には、このデータセレクタ４の内部構成を示す。

データセレクタ４内上部に示す、Ａ側の６ｂｉｔにはＤＡ１〜ＤＡ４、ＣＳＡ、ＣＬＫＡの入力信号があり、ＤｓｅｌがＬレベルの間はそれぞれ、Ｑ１〜Ｑ４、ＣＳ０、ＣＬＫ１に出力されるようになっている。また、Ｂ側にも同様に、ＤＢ１〜ＤＢ４、ＳＣＢ、ＣＬＫＢの入力信号があり、ＤｓｅｌがＨレベルのとき、Ｑ１〜Ｑ４、ＣＳ０、ＣＬＫ１に出力されるようになっている。リセット期間、すなわち、ＲＥＳＥＴ５から出力されるＲＥＳＥＴ（Ｎ）信号がＬレベルの期間は、ＤＡ１〜ＤＡ４の信号、ここではプルアップされているので、全てのＨレベルの信号が、Ｑ１〜Ｑ４に出力されている。

また、ＲＥＳＥＴ（Ｎ）信号がＣＳＯに出力されているため、ラッチ回路３は選択されている状態にあり、ラッチ回路３のクロック信号ＣＬＫには、データセレクタ４のクロック信号ＣＬＫＡに接続されたシステムクロック６のクロック信号ＣＬＫが入力されているので、クロック信号ＣＬＫがＨレベルからＬレベルへ変化するそのレベルダウンでラッチ回路３にはＤＡ１〜ＤＡ４の値、すなわちＨレベルがセットされることとなる。

そして、リセットが解除、すなわちＲＥＳＥＴ（Ｎ）信号がＨレベルの状態では、データセレクタ４はＢ側の信号が選択される。この状態では、ＣＳ３（Ｎ）信号がＬレベルとなり、ＷＲ（Ｎ）信号がＬレベルとならなければ、ラッチ回路３には新たなデータが取り込まれることはない。つまり、ＣＰＵ１がこのラッチ回路３に対して、データの書き込み操作を行わなければ、ラッチ回路３の保持データは変わらない。

このように、本実施形態のミシンの制御装置によれば、リセット期間中に、外部のアクチュエータが動作しない論理信号を出力Ｉ／Ｏにセットすることができ、その値はＣＰＵ１が新たなデータを書き込むまで変化しないので、仮に、ＣＰＵ１が動作しないことがあっても、アクチュエータ等の外部装置を破損させるような不具合を解消することができる。

また、リセット期間中においても、出力データを設定できるので、リセットの期間の動作を禁止する、従来例で説明したダイオードＤのような保護回路は不要となる。なお、本実施形態の制御装置においては、データセレクタ４という新規デバイスを必要とするが、ＰＬＤ（プログラム・ロジック・デバイス）等のデバイスで出力Ｉ／Ｏデバイスを構成する昨今の制御装置においては、ハードウェア上で部品点数が増えることはなく、あまり問題とはならない。

また、前述の実施形態では、リセット期間中の書込み信号は、システムクロックを使用しているが、リセット期間中の書込み信号として、専用の信号を発生させる回路で構成することも可能である。

本発明の実施形態のミシンの制御装置における出力回路構成図図１のデータセレクタの内部構成図従来のミシンの制御装置における出力回路構成図出力ラッチ回路の内部構成図従来の誤動作防止手段の説明回路図

符号の説明

１ＣＰＵ
２デコーダ
３ラッチ回路
４データセレクタ
５ＲＥＳＥＴ
６システムクロック
７フリップフロップ回路
８マグネット

Claims

ＣＰＵと、前記ＣＰＵにより駆動を制御される外部装置に信号を出力するためのラッチ回路とを有する制御装置において、前記ＣＰＵのリセット期間中に、前記ラッチ回路に対して外部装置が動作しない論理信号を書き込むことを特徴とするミシンの制御装置。
前記ラッチ回路の前段に、ラッチ回路へ出力するデータをリセット信号のレベルに基づいて選択するデータセレクタを配置したことを特徴とする請求項１に記載のミシンの制御装置。