JP2009230511A - ミシンの制御装置 - Google Patents

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昭夫 稲田
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Abstract

【課題】 CPUが動作しない場合に懸念される、CPUに接続された外部装置のトラブルの発生を確実に防止することのできるミシンの制御装置を提供すること。
【解決手段】 CPU1と、CPU1により駆動を制御される外部装置に信号を出力するためのラッチ回路3とを有する制御装置において、前記CPU1のリセット期間中に、前記ラッチ回路3に対して外部装置が動作しない論理信号を書き込む。具体的構成としては、前記ラッチ回路3の前段に、ラッチ回路3へ出力するデータをリセット信号のレベルに基づいて選択するデータセレクタ4を配置する。
【選択図】 図1

Description

本発明は、CPU 周辺に配置される出力装置の誤動作を防止するミシンの制御装置に関する。
従来より、ミシンの電源投入直後のCPUのリセット期間における周辺回路の誤動作を防止するための手段が講じられている(例えば、特許文献1参照)。
従来のCPU周辺の出力回路は、例えば、図3に示すような構成とされている。すなわち、CPU1から出力されているアドレス信号はデコーダ2に接続され、アドレス信号に応じたチップセレクト(以下、CS(N)と記載する。)信号が生成される。このCS(N)信号はCPU1の外部に設けられたI/Oデバイスを指示するもので、図3の場合は、CS3(N)が出力ラッチ回路3(以下、単に「ラッチ回路」と記載する。)を指定している。
このラッチ回路3には、CS3(N)信号の他に、4bitのデータ信号d1〜d4と、書込みを指示するライト(以下、WR(N)と記載する。)信号も接続されている。
ラッチ回路3の内部は、図4に示すように、CS(N)信号がLowレベル(以下、「Lレベル」と記載する。)のときに、WR(N)信号がHighレベル(以下、「Hレベル」と記載する。)からLレベルに変化すれば、CPU1から出力されているd1〜d4の状態をフリップフロップ回路(FF)7においてQ1〜Q2にラッチするように構成されている。すなわち、CS(N)信号がLレベルであることと、WR(N)信号がHレベルからLレベルへ変化するタイミングとが揃ったことを条件として、CPU1から送出されるデータ信号d1〜d4の信号をQ1〜Q2で取り込むように構成されている。
この信号で、例えばミシンに配設されたソレノイドやモータ等のマグネット8を動作させるような場合、図5に示すような回路構成となる。
すなわち、フリップフロップ回路7のQ1がLレベルのとき、トランジスタTr1がOFFとなり、トランジスタTr2のベース電流が抵抗Rを通して供給されるため、トランジスタTr2がONし、これに接続されたマグネット8が通電されることになる。つまり、前記Q1がLレベルなら、マグネット8に電流が流れる。逆に、Q1がHレベルであれば、トランジスタTr1がONとなり、トランジスタTr2のベース電流は供給されないことになるので、トランジスタTr2はOFFとなり、これに接続されたマグネット8には通電されない。
このように構成した場合、CPU1が動作する前、特に、電源投入時の電源、CPUクロックなどの安定を待っているリセット期間については、CPU1からの書込みが行われる前なので、ラッチ回路3の出力状態は規定できていない。そのため、リセット期間には、図5のように、マグネット8が動作しないようにリセット信号でトランジスタTr2のベース電流を引き抜くように、ダイオードDが取付けられる。
すなわち、CPU1の起動時には、まだ、CPU1からQ1に送出されるデータ信号d1〜d4が不確定なので、CPU1が起動するまでの間のリセット期間は、リセット(RESET(N))信号をLレベルにして、トランジスタTr1のベース電流を強制的に落とし、マグネット8を動かさないようにしている。
特開平7−141213号公報
リセットが解除されれば、CPU1は動作を開始することになるが、CPU1が動作を開始してからラッチ回路3に初期データを書き込みする、初期化までの時間は非常に短いため、正常駆動時には特に不具合はない。
しかしながら、何かのトラブルによってCPU1が動作しない場合、リセット解除後にラッチ回路3の出力状態によってはマグネット8は通電状態に維持され、大きな電流が流れたままとなるので、マグネット8の焼損を引き起こすことがあった。
また、外部アクチュエータとして、モータなどが接続されている場合には、モータの予期せぬ回転駆動によりトラブルが発生したり、モータが焼損することも懸念される。
さらには、マグネット8のような低速動作する装置ではなく、非常に高速動作する装置が取付けられているような場合には、リセットの解除から初期化までの時間が問題となるケースもある。
そこで、本発明は、CPUが動作しない場合に懸念される、CPUに接続された外部装置のトラブルの発生を確実に防止することのできるミシンの制御装置を提供することを目的とする。
前述の目的を達成するために、本発明のミシンの制御装置は、CPUと、前記CPUにより駆動を制御される外部装置に信号を出力するためのラッチ回路とを有する制御装置において、前記CPUのリセット期間中に、前記ラッチ回路に対して外部装置が動作しない論理信号を書き込むことを特徴とする。
また、本発明のミシンの制御装置は、前記ラッチ回路の前段に、ラッチ回路へ出力するデータをリセット信号のレベルに基づいて選択するデータセレクタを配置したことを特徴とする。
本発明のミシンの制御装置によれば、リセット期間中に、CPUに接続された外部装置が動作しない論理信号をI/Oデバイスにセットすることができ、その値はCPUが新たなデータを書き込むまで変化しないので、仮に、CPUが動作しない場合であっても、アクチュエータ等の装置を破損させたり、誤動作させるような不具合を防止することができる。
また、リセット期間中においても、出力データを設定できるので、リセット期間の動作を禁止するための別個の保護回路が不要となる。
図1には、本発明の実施形態のミシンの制御装置における回路構成を示す。
この回路構成においては、ラッチ回路3の前にデータセレクタ4が配置されており、リセット期間に設定されたデータがラッチ回路3に書き込まれる構成となっているので、CPU1によるI/Oデバイスの初期化前においても、ラッチ回路3の出力データを設定することができる。すなわち、図1に示すデータセレクタ4においては、A側、B側各々6bitのデータを、リセット信号(Dsel信号)で切換え出力することができるようになっている。
図2には、このデータセレクタ4の内部構成を示す。
データセレクタ4内上部に示す、A側の6bitにはDA1〜DA4、CSA、CLKAの入力信号があり、DselがLレベルの間はそれぞれ、Q1〜Q4、CS0、CLK1に出力されるようになっている。また、B側にも同様に、DB1〜DB4、SCB、CLKBの入力信号があり、DselがHレベルのとき、Q1〜Q4、CS0、CLK1に出力されるようになっている。リセット期間、すなわち、RESET5から出力されるRESET(N)信号がLレベルの期間は、DA1〜DA4の信号、ここではプルアップされているので、全てのHレベルの信号が、Q1〜Q4に出力されている。
また、RESET(N)信号がCSOに出力されているため、ラッチ回路3は選択されている状態にあり、ラッチ回路3のクロック信号CLKには、データセレクタ4のクロック信号CLKAに接続されたシステムクロック6のクロック信号CLKが入力されているので、クロック信号CLKがHレベルからLレベルへ変化するそのレベルダウンでラッチ回路3にはDA1〜DA4の値、すなわちHレベルがセットされることとなる。
そして、リセットが解除、すなわちRESET(N)信号がHレベルの状態では、データセレクタ4はB側の信号が選択される。この状態では、CS3(N)信号がLレベルとなり、WR(N)信号がLレベルとならなければ、ラッチ回路3には新たなデータが取り込まれることはない。つまり、CPU1がこのラッチ回路3に対して、データの書き込み操作を行わなければ、ラッチ回路3の保持データは変わらない。
このように、本実施形態のミシンの制御装置によれば、リセット期間中に、外部のアクチュエータが動作しない論理信号を出力I/Oにセットすることができ、その値はCPU1が新たなデータを書き込むまで変化しないので、仮に、CPU1が動作しないことがあっても、アクチュエータ等の外部装置を破損させるような不具合を解消することができる。
また、リセット期間中においても、出力データを設定できるので、リセットの期間の動作を禁止する、従来例で説明したダイオードDのような保護回路は不要となる。なお、本実施形態の制御装置においては、データセレクタ4という新規デバイスを必要とするが、PLD(プログラム・ロジック・デバイス)等のデバイスで出力I/Oデバイスを構成する昨今の制御装置においては、ハードウェア上で部品点数が増えることはなく、あまり問題とはならない。
また、前述の実施形態では、リセット期間中の書込み信号は、システムクロックを使用しているが、リセット期間中の書込み信号として、専用の信号を発生させる回路で構成することも可能である。
本発明の実施形態のミシンの制御装置における出力回路構成図 図1のデータセレクタの内部構成図 従来のミシンの制御装置における出力回路構成図 出力ラッチ回路の内部構成図 従来の誤動作防止手段の説明回路図
符号の説明
1 CPU
2 デコーダ
3 ラッチ回路
4 データセレクタ
5 RESET
6 システムクロック
7 フリップフロップ回路
8 マグネット

Claims (2)

  1. CPUと、前記CPUにより駆動を制御される外部装置に信号を出力するためのラッチ回路とを有する制御装置において、前記CPUのリセット期間中に、前記ラッチ回路に対して外部装置が動作しない論理信号を書き込むことを特徴とするミシンの制御装置。
  2. 前記ラッチ回路の前段に、ラッチ回路へ出力するデータをリセット信号のレベルに基づいて選択するデータセレクタを配置したことを特徴とする請求項1に記載のミシンの制御装置。
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