JP5978753B2

JP5978753B2 - 電子機器装置

Info

Publication number: JP5978753B2
Application number: JP2012112417A
Authority: JP
Inventors: 草野　喜四郎; 喜四郎草野; 伸一楢崎
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2012-05-16
Filing date: 2012-05-16
Publication date: 2016-08-24
Anticipated expiration: 2032-05-16
Also published as: JP2013239072A

Description

本発明は、上位装置からの指令を受けて外部機器に対する制御信号を出力するマイクロプロセッサを備えた電子機器装置に関する。

外部機器の作動を制御する電子機器装置は、例えば上位装置からの指令を受けて動作して、電源装置の作動や冷却装置におけるファン運転、表示装置での表示等をそれぞれ制御するマイクロプロセッサを備えて構成される。具体的には図６に示すように電子機器装置１が備えるマイクロプロセッサ１１は、上位装置１２からの出力指令を受けてデータ出力ポートから外部機器に対するデータ信号（制御信号）を出力する。そしてマイクロプロセッサ１１は、上記データ信号（制御信号）にて、例えばリレー／ＩＧＢＴ回路１３を駆動して負荷（図示せず）への電源供給を担う電源装置１４の作動を制御し、また各種スイッチ回路１５の作動を制御して冷却装置１６を駆動し、更には表示ドライブ回路１７の作動を制御して表示装置１８を駆動する。

尚、この種の電子機器装置１に組み込まれる汎用のマイクロプロセッサ１１は、一般的には複数の入出力ポートを備え、電源投入時のイニシャル処理によって上記各入出力ポートの機能が設定される。具体的には複数の入出力ポート中の幾つかは制御信号出力用のデータ出力ポートとして設定され、また他の入出力ポートの幾つかは、例えばデータ入力ポートとして設定される。

ところで上述したデータ信号（制御信号）の出力中にマイクロプロセッサ１１が何等かの要因でリセットされた場合、リセットに伴うイニシャル処理によって前述した制御信号が消失すると言う問題がある。具体的には制御信号の出力中にウォッチドッグタイマがオーバーフローしたり、上位装置からプログラムのダウンロードが指示されると、これによってマイクロプロセッサ１１はリセットされる。するとこのリセットに伴うイニシャル処理によって前記複数の入出力ポートが初期化されるので、リセット前に出力していた前記制御信号が失われる（クリアされる）と言う不具合が生じる。

すると前記マイクロプロセッサ１１からのデータ信号（制御信号）の消失に伴って前記リレー／ＩＧＢＴ回路１３、各種スイッチ回路１５および表示ドライブ回路１７がリセットされる。この結果、例えば前記電源装置１４から負荷への電源供給が停止し、前記冷却装置１６のファンモータが停止し、また前記表示装置１８での表示が消えてしまう等の問題が発生する。

ちなみに出力データの消失を防ぐ手法として、例えば主電源（商用電源）により駆動される電子カウンタ（電子機器）の出力（計数値）を、電池やコンデンサ等の補助電源により駆動されるメモリを用いて記憶（ラッチ）することが提唱されている（例えば特許文献1を参照）。

特公昭６１−３１３１号公報

しかしながら特許文献1に開示される手法は、主電源の停電対策には有用ではあるが、前述したマイクロプロセッサ１１の動作中におけるリセット時には該マイクロプロセッサ１１の出力データ（制御信号）自体がリセットされるので、外部機器に対する出力データ（制御信号）の保持と言う点では何ら有効に寄与しない。換言すれば上記手法は主電源の停電直前の出力データを補助電源（別電源）にて駆動されるラッチ回路を用いて保持するだけであり、上述したマイクロプロセッサ１１の動作中におけるリセットに伴って該マイクロプロセッサ１１の入出力ポートの機能が初期設定され、また前記出力データ（制御信号）も初期化されるような場合には何ら対処し得ない。

本発明はこのような事情を考慮してなされたもので、その目的は、外部機器に対する制御信号の出力中に何らかの要因でマイクロプロセッサがリセットされた場合であっても、リセット前までに上記マイクロプロセッサが出力していた制御信号を保持して外部機器の作動を維持することのできる出力データ保持機能を備えた電子機器装置を提供することにある。

上述した目的を達成するべく本発明に係る電子機器装置は、イニシャル処理により出力ポートとして設定されて該イニシャル処理の終了後に一定周期のパルスを出力する第１の入出力ポートＰ1、前記イニシャル処理により出力ポートとして設定されて該イニシャル処理の終了後にＬレベルに保たれる第２の入出力ポートＰ2、および前記イニシャル処理の終了後に上位装置からの指令に基づいて外部機器に対する制御信号を出力するデータ出力ポートＯ0〜Ｏnを備えたマイクロプロセッサと、
このマイクロプロセッサの前記第１の入出力ポートＰ1から出力されるパルスをラッチイネーブル端子ＬＥに入力して前記データ出力ポートＯ0〜Ｏnから出力される制御信号をラッチすると共に、前記第２の入出力ポートＰ2からの出力を出力イネーブル端子ＯＥに受けてラッチデータを前記外部機器に出力するラッチ回路とを備え、
特に前記第１の入出力ポートＰ1をプルダウンするプルダウン抵抗を用いて前記マイクロプロセッサのリセットに伴う前記イニシャル処理時に前記ラッチ回路のラッチイネーブル端子ＬＥをＬレベルに保ち、
またプルアップ抵抗を用いて前記第２の入出力ポートＰ2をプルアップすると共に、ラッチ動作に伴ってＬレベルに設定される前記ラッチ回路の出力を、ダイオードを介して前記出力イネーブル端子ＯＥに与えて前記マイクロプロセッサのリセットに伴うイニシャル処理時に前記ラッチ回路の出力イネーブル端子ＯＥをＬレベルに保つように構成することで、前記マイクロプロセッサのリセット前に前記データ出力ポートＯ0〜Ｏnから出力されている制御信号を前記ラッチ回路に保持することを特徴としている。

具体的には前記マイクロプロセッサのリセットは、例えば前記データ出力ポートＯ0〜Ｏnからの外部機器に対する制御信号の出力中に前記上位装置からリセット指示が与えられたとき、前記制御信号の出力中に前記上位装置からの指令によりプログラムをダウンロードするとき、および前記制御信号の出力中にウォッチドッグタイマがオーバーフローしたときに実行される。

また前記マイクロプロセッサは、前記イニシャル処理によって設定されるデータ入力ポートＩ0〜Ｉnを備え、前記リセットに伴うイニシャル処理後に前記データ入力ポートＩ0〜Ｉnから前記ラッチ回路の出力データを入力し、該データ入力ポートＩ0〜Ｉnから入力したデータを前記データ出力ポートＯ0〜Ｏnから出力するように構成される。

上記構成の電子機器装置によれば、外部機器に対する制御信号の出力中に何らかの原因でマイクロプロセッサがリセットされても、このリセットに伴うイニシャル処理時にはラッチ回路のラッチイネーブル端子ＬＥがＬレベルに保たれると共に、該ラッチ回路の出力イネーブル端子ＯＥもＬレベルに保たれるので、リセット前に前記マイクロプロセッサから出力されていた制御信号が前記ラッチ回路にそのまま保持される。

従って制御信号の出力中の前記マイクロプロセッサがリセットされても、リセット前に前記マイクロプロセッサが出力していた制御信号を前記ラッチ回路に保持して前記外部機器に継続して与えることができ、上記リセットに伴うイニシャル処理の終了後には再び前記マイクロプロセッサから出力される制御信号を前記外部機器に与えることができる。故に前記制御信号に基づく外部機器の作動を安定に維持することができる。

しかも前記ラッチ回路のラッチイネーブル制御に用いる前記第１の入出力ポートＰ1をプルダウン抵抗を用いてプルダウンすると共に、前記ラッチ回路の出力イネーブル制御に用いる前記第２の入出力ポートＰ2をプルアップ抵抗を用いてプルアップし、更にラッチ動作に伴ってＬレベルに設定される前記ラッチ回路の出力を、ダイオードを介して該ラッチ回路の出力イネーブル端子ＯＥに与えると言う簡単な構成にて、前記マイクロプロセッサのリセットに伴うイニシャル処理時における前記ラッチ回路の動作を保証することができる。従ってマイクロプロセッサのリセットに拘わることなく、外部機器の動作を保証する上での効果が絶大である。

本発明の一実施形態に係る電子機器装置の概略構成図。図１に示す電子機器装置におけるラッチ回路の入出力動作を示す図。図１に示す電子機器装置における電源投入時の動作を示すタイミング図。図１に示す電子機器装置におけるプログラムダウンロード時の動作を示すタイミング図。図１に示す電子機器装置におけるウォッチドッグタイマのオーバーフロー時の動作を示すタイミング図。電子機器装置を用いて外部装置の動作を制御するシステムの全体構成図。

以下、図面を参照して本発明の一実施形態に係る電子機器装置について説明する。
図１は電子機器装置１の概略構成図であって、１１は上位装置からの指令に基づいて外部機器（図６参照）の動作を制御する汎用のマイクロプロセッサである。このマイクロプロセッサ１１が備える複数の入出力ポートは、そのイニシャル処理によって予め設定された機能を果たすように設定される。尚、これらの入出力ポートは、一般的にはそのイニシャライズ処理時には、ハイ・インピーダンスの入力ポートとして機能する。

具体的には前記マイクロプロセッサ１１の第１の入出力ポートＰ1は、イニシャル処理の終了後に一定周期のパルスを出力する出力ポートとして設定され、また第２の入出力ポートＰ2は、前記イニシャル処理の終了後にＬレベルに保たれる出力ポートとして設定される。また前記マイクロプロセッサ１１の前記第１および第２の入出力ポートＰ1,Ｐ2とは異なる別の入出力ポートは、イニシャル処理の終了後に上位装置からの指令に基づいて外部機器に対する制御信号を出力するデータ出力ポートＯ0,Ｏ1〜Ｏnとして設定され、更に別の入出力ポートは入力ポートＩ0,Ｉ1〜Ｉnとして設定される。

例えば７ビットの制御信号を用いて外部機器の動作を制御するマイクロプロセッサ１１の場合には、前記データ出力ポートＯ0,Ｏ1〜Ｏnは７ビットのデータ出力ポートＯ0,Ｏ1〜Ｏ6からなり、また前記入力ポートＩ0,Ｉ1〜Ｉnは７ビットの入力ポートＩ0,Ｉ1〜Ｉ6からなる。

一方、ラッチ回路２０は、図２にその入出力動作（動作モードを示す真理値）を示すようにラッチイネーブル端子ＬＥがＨレベルのときに、そのデータ入力端子Ｄ0,Ｄ1〜Ｄn+1に加えられている信号（データ）をラッチし、出力イネーブル端子ＯＥがＬレベルのときに上記データ入力端子Ｄ0,Ｄ1〜Ｄn+1のそれぞれに対応するデータ出力端子Ｑ0,Ｑ1〜Ｑn+1からラッチ信号（ラッチデータ）を外部出力するアクティブ・ハイ型のものである。ちなみにラッチ回路２０が、例えば８ビットＤ型の３ステート・ラッチ回路（７４ＨＣ５７３型）の場合には、上記データ入力端子Ｄ0,Ｄ1〜Ｄn+1は８ビットのデータ入力端子Ｄ0,Ｄ1〜Ｄ7であり、データ出力端子Ｑ0,Ｑ1〜Ｑn+1は８ビットのデータ出力端子Ｑ0,Ｑ1〜Ｑ7である。

前述したように前記マイクロプロセッサ１１が、例えば７ビットの制御信号を用いて外部機器の動作を制御する場合には、上記７ビットの制御信号に合わせて前記ラッチ回路２０の前記データ入力端子Ｄ0,Ｄ1〜Ｄ7の中の７個のデータ入力端子Ｄ0,Ｄ1〜Ｄ6が、前述した如く設定されるマイクロプロセッサ１１のデータ出力ポートＯ0,Ｏ1〜Ｏ6にそれぞれ接続される。またこのラッチ回路２０の前記データ出力端子Ｑ0,Ｑ1〜Ｑ7の中の７個のデータ出力端子Ｑ0,Ｑ1〜Ｑ6が、図示しない外部機器の制御信号入力端子に接続されると共に、前記マイクロプロセッサ１１の入力ポートＩ0,Ｉ1〜Ｉ6にそれぞれ接続される。

そして前記マイクロプロセッサ１１の前記第１の入出力ポートＰ1は、上記ラッチ回路２０のラッチイネーブル端子ＬＥに一定周期のパルスをライトイネーブル信号として出力するように設定される。また同時に前記マイクロプロセッサ１１の前記第２の入出力ポートＰ2は、上記ラッチ回路２０の出力イネーブル端子ＯＥにＬレベルの出力イネーブル信号を出力するように設定される。

この結果、前記ラッチ回路２０は、前記ラッチイネーブル端子ＬＥに前記マイクロプロセッサ１１の第１の入出力ポートＰ1から出力されるパルスを受けたときに該マイクロプロセッサ１１のデータ出力ポートＯ0,Ｏ1〜Ｏnから出力される制御信号をラッチする。そして前記ラッチ回路２０は、前記出力イネーブル端子ＯＥに前記マイクロプロセッサ１１の第２の入出力ポートＰ2からの出力を受けて、そのラッチデータ（制御信号）を前記外部機器に出力する役割を果たす。

ここで本電子機器装置１が特徴とするところは、前述したイニシャル処理によって設定される前記マイクロプロセッサ１１の第１の入出力ポートＰ1を接地電位（Ｌレベル）にプルダウンするプルダウン抵抗２１を備えると共に、前記第２の入出力ポートＰ2を電源電位（Ｈレベル）にプルアップするプルアップ抵抗２２を備える点にある。前記プルダウン抵抗２１は、前記マイクロプロセッサ１１の電源投入時、およびリセット時に実行されるイニシャル処理時にハイ・インピーダンスとなる前記第１の入出力ポートＰ1をＬレベルに設定し、ひいては前記ラッチイネーブル端子ＬＥをＬレベルに保つ役割を担う。また前記プルアップ抵抗２２は、前記第２の入出力ポートＰ2をマイクロプロセッサ１１の電源投入時にプルアップする役割を担う。

また前記ラッチ回路２０の前記データ入力端子Ｄ0,Ｄ1〜Ｄ7の中の、残された１個のデータ入力端子Ｄ7は接地されており、このデータ入力端子Ｄ7に対応するデータ出力端子Ｑ7はダイオード２３を介して前記出力イネーブル端子ＯＥに接続されている。このダイオード２３は、データ入力端子Ｄ7を介して前記ラッチ回路２０にラッチされて前記データ出力端子Ｑ7か出力されるＬレベルのデータ（接地電位）にて、前記電源投入後における該ラッチ回路２０の出力イネーブル端子ＯＥをＬレベルに保つ役割を担う。換言すれば前記ダイオード２３は、そのカソードを前記ラッチ回路２０のデータ出力端子Ｑ7に接続し、アノードを該ラッチ回路２０の出力イネーブル端子ＯＥに接続することによって、該出力イネーブル端子ＯＥに前記データ出力端子Ｑ7の出力（Ｌレベル）を強制的に与える役割を担う。

このように構成された電子機器装置１によれば、図３に電源投入時の動作を示すように、電源電圧の立ち上がりに伴ってマイクロプロセッサ１１が初期リセットされ、この初期リセットに伴って予め設定された前述したイニシャル処理が実行される。このイニシャル処理が実行されるまでの期間においては、前記第１の入出力ポートＰ1は前記プルダウン抵抗２１を介してプルダウン（接地）されているので、該第１の入出力ポートＰ1の電位はＬレベルに抑えられ、前記ラッチ回路２０のラッチイネーブル端子ＬＥはＬレベルに保たれる。

また前記第２の入出力ポートＰ2は前記プルアップ抵抗２２を介して電源電位にプルアップされているので、該第２の入出力ポートＰ2の電位はＨレベルに設定され、前記ラッチ回路２０の出力イネーブル端子ＯＥはＨレベルに保たれる。この結果、前記ラッチ回路２０からラッチデータが出力されることはなく、また該ラッチ回路２０の出力がハイ・インピーダンス状態に保たれるので、雑音等に起因する誤った制御信号が前記外部機器に与えられることがない。

その後、イニシャル処理が終了すると、該イニシャル処理によって前記第１の入出力ポートＰ1から一定周期のパルスが出力され、該パルスはラッチイネーブル信号として前記ラッチ回路２０に与えられる。また上記イニシャル処理の終了に伴って前記第２の入出力ポートＰ2の出力がＬレベルに設定され、この出力は出力イネーブル信号として前記ラッチ回路２０に与えられる。この結果、前記マイクロプロセッサ１１のデータ出力ポートＯ0,Ｏ1〜Ｏ6から出力されるデータ（制御信号）が前記パルスに同期して前記ラッチ回路２０にラッチされ、そのラッチデータ（制御信号）は該ラッチ回路２０から前記外部機器に出力される（図３に示す出力信号）。

ところで上述した如くしてラッチ回路２０を介して前記マイクロプロセッサ１１から外部機器に対する制御信号を出力している動作中に何等かの要因によって前記上位装置からリセット指示が与えられると、前記マイクロプロセッサ１１は強制的にリセットされる。するとこのリセットによって前記第１の入出力ポートＰ1は入力ポートとして働き、また前述したようにプルダウン抵抗２１を介して接地されているので、前記ラッチ回路２０のラッチイネーブル端子ＬＥはＬレベルに設定される。

しかしながら前記ラッチ回路２０の出力イネーブル端子ＯＥは、前記ダイオード２３を介してＬレベルに保たれるので、リセット前に前記マイクロプロセッサ１１が出力していたデータ（制御信号）は該ラッチ回路２０にそのまま保持される。この結果、マイクロプロセッサ１１のリセットに拘わらず、前記外部機器にはラッチ回路２０にラッチされたリセット前のデータ（制御信号）が継続して与えられる。

従って前記マイクロプロセッサ１１がリセットされても外部機器が不本意に動作停止することがなく、例えばリレー／ＩＧＢＴ回路１３を駆動して電源装置１４を運転している場合には継続して負荷への電源供給が行われる。また各種スイッチ回路１５の作動を制御して冷却装置１６を運転している場合には、その運転が継続して行われる。更には表示ドライブ回路１７の作動を制御して表示装置１８を駆動している場合には、その表示がクリアされることがない。そして上記リセットに伴うイニシャル処理の終了後には、再び前記マイクロプロセッサ１１での処理動作の実行に伴って前記データ出力ポートＯ0,Ｏ1〜Ｏ6から出力される新たなデータ（制御信号）が前記ラッチ回路２０を介して外部機器に出力される。

一方、前記制御信号の出力中に前記上位装置からの指令によりプログラムのダウンロード指令が与えられたとき、マイクロプロセッサ１１はプログラムのダウンロード完了に伴うリブート動作によって内部リセットした後、図４に示すようにイニシャル処理を実行する。するとこのイニシャル処理時には前述したように前記ラッチ回路２０のラッチイネーブル端子ＬＥはＬレベルに設定され、また前記ラッチ回路２０の出力イネーブル端子ＯＥは、前記ダイオード２３を介してＬレベルに保たれる。従ってこの場合においても上記内部リセット前に前記マイクロプロセッサ１１が出力していたデータ（制御信号）が前記ラッチ回路２０にそのまま保持される。

そしてイニシャル処理が完了すると、前記ラッチ回路２０に保持されて前記外部機器に与えられている前記プログラムのダウンロード前のデータ（制御信号；図４に示す出力状態ＲＤ）が、前記イニシャル処理によって再設定された前記マイクロプロセッサ１１のデータ入力ポートＩ0,Ｉ1〜Ｉ6に取り込まれ、前記データ出力ポートＯ0,Ｏ1〜Ｏnを介して出力される。この結果、プログラムのダウンロード後に前記データ出力ポートＯ0,Ｏ1〜Ｏnから出力されるデータ（制御信号）が再び前記ラッチ回路２０を介して出力される（図４に示す出力信号）。従ってこの場合にも前記プログラムのダウンロードに拘わることなく、外部機器に対して前記制御信号を継続して与えることが可能となる。

また前記制御信号の出力中にウォッチドッグタイマ（ＷＤＴ）がオーバーフローした場合には、図５に示すように前記マイクロプロセッサ１１が所定時間に亘って内部リセットされる。この場合においても前述したように前記ラッチ回路２０のラッチイネーブル端子ＬＥはＬレベルに設定され、また前記ラッチ回路２０の出力イネーブル端子ＯＥは、前記ダイオード２３を介してＬレベルに保たれるので、ラッチ回路２０には前記マイクロプロセッサ１１のリセット前の出力データ（制御信号；図５に示す出力信号）が保持される。

この際、上記内部リセットによって前記マイクロプロセッサ１１の各ポートはイニシャル状態となり、前述した第１および第２の入出力ポートＰ1,Ｐ2はそれぞれハイ・インピーダンスの入力ポートとして機能する。しかし前記第１の入出力ポートＰ1は前記プルダウン抵抗２１を介して接地電位にプルダウンされ、また第２の入出力ポートＰ2は前記ダイオード２３を介して接地電位に規定されているので、前記ラッチ回路２０の動作に悪影響を与えることがない。

そしてマイクロプロセッサ１１のリセットが解除され、これに伴うイニシャル処理が終了すると、前記ラッチ回路２０に保持されて前記外部機器に与えられている前記初期リセット前のデータ（制御信号；図５に示す出力状態ＲＤ）が、前記イニシャル処理によって再設定された前記マイクロプロセッサ１１のデータ入力ポートＩ0,Ｉ1〜Ｉ6に取り込まれ、前記データ出力ポートＯ0,Ｏ1〜Ｏnを介して出力される。

この結果、ウォッチドッグタイマのオーバーフローに起因するリセット後に前記データ出力ポートＯ0,Ｏ1〜Ｏnから出力されるデータ（制御信号）が再び前記ラッチ回路２０に取り込まれて該ラッチ回路２０から出力される（図５に示す出力信号）。従ってこの場合にも前記ウォッチドッグタイマのオーバーフローに起因するリセットに拘わることなく、外部機器に対して継続して制御信号を与えることが可能となる。

かくして上述した動作に示されるように本電子機器装置１によれば、マイクロプロセッサ１１から外部機器に対して制御信号を出力している動作中に、何等かの要因によって該マイクロプロセッサ１１がリセットされる場合であっても、そのリセット前に出力していた制御信号を前記ラッチ回路２０に保持して前記外部機器に継続して与えることができるので、外部機器を継続して安定に制御することができる。換言すれば外部機器の運転を制御するマイクロプロセッサ１１の動作中におけるリセットに拘わることなく、前記外部機器を継続運転することが可能となる。

尚、本発明は上述した実施形態に限定されるものではない。実施形態においては７ビットの制御信号を出力する場合を例に説明したが、制御信号のビット数は特定されるものではない。但し、前記制御信号のビット数よりも少なくとも１ビット多い入出力ビット数のラッチ回路２０を用いる必要がある。そしてこのラッチ回路２０の前記制御信号のラッチに用いない入出力端子Ｄ,Ｑを、前記ダイオード２３を介する前記出力イネーブル端子ＯＥＬレベル設定に用いれば前述した機能を実現することができる。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施とすることができる。

１電子機器装置
１１マイクロプロセッサ
２０ラッチ回路
２１プルダウン抵抗
２２プルアップ抵抗
２３ダイオード

Claims

イニシャル処理により出力ポートとして設定されて該イニシャル処理の終了後に一定周期のパルスを出力する第１の入出力ポートＰ1、前記イニシャル処理により出力ポートとして設定されて該イニシャル処理の終了後にＬレベルに保たれる第２の入出力ポートＰ2、および前記イニシャル処理の終了後に上位装置からの指令に基づいて外部機器に対する制御信号を出力するデータ出力ポートＯ0〜Ｏnを備えたマイクロプロセッサと、
このマイクロプロセッサの前記第１の入出力ポートＰ1から出力されるパルスをラッチイネーブル端子ＬＥに入力して前記データ出力ポートＯ0〜Ｏnから出力される制御信号をラッチすると共に、前記第２の入出力ポートＰ2からの出力を出力イネーブル端子ＯＥに受けてラッチデータを前記外部機器に出力するラッチ回路と、
前記第１の入出力ポートＰ1をプルダウンして前記マイクロプロセッサのリセットに伴う前記イニシャル処理時に前記ラッチイネーブル端子ＬＥをＬレベルに保つプルダウン抵抗と、
電源投入時に前記第２の入出力ポートＰ2をプルアップするプルアップ抵抗と、
ラッチ動作に伴ってＬレベルに設定される前記ラッチ回路の出力を前記出力イネーブル端子ＯＥに与えて前記マイクロプロセッサのリセットに伴うイニシャル処理時に前記ラッチ回路の出力イネーブル端子ＯＥをＬレベルに保つダイオードとを具備し、
前記マイクロプロセッサのリセット前に前記データ出力ポートＯ0〜Ｏnから出力されている制御信号を前記ラッチ回路に保持することを特徴とする電子機器装置。
前記マイクロプロセッサのリセットは、前記データ出力ポートＯ0〜Ｏnからの外部機器に対する制御信号の出力中に前記上位装置からリセット指示が与えられたとき、前記制御信号の出力中に前記上位装置からの指令によりプログラムをダウンロードするとき、および前記制御信号の出力中にウォッチドッグタイマがオーバーフローしたときに実行されるものである請求項１に記載の電子機器装置。
前記マイクロプロセッサは、前記イニシャル処理によって設定されるデータ入力ポートＩ0〜Ｉnを備え、前記リセットに伴うイニシャル処理後に前記データ入力ポートＩ0〜Ｉnから前記ラッチ回路の出力データを入力し、該データ入力ポートＩ0〜Ｉnから入力したデータを前記データ出力ポートＯ0〜Ｏnから出力するものである請求項１に記載の電子機器装置。