JP4240019B2 - グラフィックスコントローラ、グラフィックスコントローラを含むシステム及び、そのシステムにおける周辺装置への電力切断制御方法 - Google Patents
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Description
ハードウェア制御イネーブルビットは電力切断保護回路のハードウェア制御とソフトウェア制御の間で選択する。表示している実施例において、ハードウェア制御イネーブルビットを"1"にするとハードウェア制御を選択する。ハードウェア制御モードで、ホストCPUはグラフィックスコントローラ32の端子49を介して電力切断保護回路を制御する。
好適な実施例50ではハードウェアイネーブルラッチ58に"0"を書き込むことによってソフトウェア制御をインプリメントする。このゼロを、「通常」の場合には、ソフトウェアインタフェースを介してか、又はグラフィックスコントローラ32をリセットすることによってかいずれかのやり方で書き込むので構わない。ラッチ58の出力により、第2マルチプレクサ64の出力56がスイッチSを駆動するための電力切断マルチプレクサ52への入力56として選択される。
14 周辺装置
16 ホストCPU
18 電源
20 ディスプレイ
24 ホストインタフェース
30 リセット
32 グラフィックスコントローラ
33 ハードウェア制御イネーブル
34 スイッチ
36 電力制御信号
37 ハードウェア構成極性ビット
38 リセットラッチ
42 累積リセット信号
44 ホストインタフェース
46 ハードウェアリセット端子
49 端子
52 電力切断マルチプレクサ
58 ハードウェアイネーブルラッチ
62 極性ラッチ
64 第2マルチプレクサ
66 ラッチペア
67 ソフトウェアパワーオンビット
Claims (9)
- 周辺装置に接続され、ホストによって制御されるグラフィックスコントローラであって、
前記周辺装置から受信した電圧レベルを異なる電圧レベルにシフトさせるレベルシフタと、
前記レベルシフタと接地電位との間の電流経路に配置され、第1の制御状態でオンとなり第2の制御状態でオフとなるスイッチと、
電力切断制御回路と、
を含み、
前記電力切断制御回路は、
第1の記憶素子と第2の記憶素子を含むメモリペアと、
前記第1の記憶素子の出力及び前記第2の記憶素子の出力を受信し、前記周辺装置への電力がオフになると、前記第1の制御状態に対応する前記第1の記憶装置の出力を選択し、前記周辺回路への電力がオンになると、前記第2の制御状態に対応する前記第2の記憶装置の出力を選択する第1選択回路と、
を含む、グラフィックスコントローラ。 - 前記ホストとインターフェースをとるためのホストインターフェースと、
前記ホストインターフェースからリセットビットを受信しラッチするためのリセットビットラッチと、
前記第1の記憶素子及び前記第2の記憶素子をリセットする第1の論理回路と、をさらに含み、
前記第1の論理回路は、
前記リセットビットラッチから前記リセットビットを受信し、
グラフィックスコントローラ内部で生成された内部リセット信号を受信し、
前記リセットビットと前記内部リセット信号のいずれか一方がアサートされると、出力信号をアサートする、請求項1記載のグラフィックスコントローラ。 - 前記ホストとインターフェースをとるためのホストインターフェースと、
前記ホストインターフェースからリセットビットを受信しラッチするためのリセットビットラッチと、
前記ホストからのハードウェアリセット信号を受信するハードウェアリセット端子と、
前記第1の記憶素子及び前記第2の記憶素子をリセットする第1の論理回路(40)と、をさらに含み、
前記第1の論理回路は、
前記リセットビットラッチから前記リセットビットを受信し、
グラフィックスコントローラ内部で生成された内部リセット信号を受信し、
前記ハードウェアリセット端子から前記ハードウェアリセット信号を受信し、
前記リセットビット、前記内部リセット信号及び前記ハードウェアリセット信号のいずれか一方がアサートされると、出力信号をアサートする、請求項1記載のグラフィックスコントローラ。 - 前記ホストインターフェースは、
前記ホストからデータを受信し、前記データを前記メモリペアに送信する、請求項2又は3に記載のグラフィックスコントローラ。 - 前記ホストから受信したハードウェア制御信号をラッチするハードウェア制御ラッチと、
前記周辺回路がオンかオフかを示す信号を受信するハードウェア制御回路と、
前記ハードウェア制御回路の出力と前記第1の選択回路の出力を受信し、前記ハードウェア制御ラッチの出力に基づいて、前記ハードウェア制御回路の出力と前記第1の選択回路の出力のいずれか一方を出力し、前記スイッチに供給する第2の選択回路と、を含む請求1乃至4のいずれかに記載のグラフィックスコントローラ。 - 前記ハードウェア制御回路は、
ハードウェア極性ビットをラッチするハードウェア極性ラッチと、
前記周辺回路がオンかオフかを示す信号と、前記ハードウェア極性ラッチの出力と、を受信し、排他的論理和を前記第2の選択回路に供給する第2の論理回路と、
を含む請求項5に記載のグラフィックスコントローラ。 - ホストと、
周辺装置と、
前記ホストによって制御され、前記周辺装置に接続されるグラフィックコントローラと、を含むシステムであって、
前記グラフィックコントローラは、
前記周辺装置から受信した電圧レベルを異なる電圧レベルにシフトさせるレベルシフタと、
前記レベルシフタと接地電位との間の電流経路に配置され、第1の制御状態でオンとなり第2の制御状態でオフとなるスイッチと、
電力切断制御回路と、
を含み、
前記電力切断制御回路は、
第1の記憶素子と第2の記憶素子を含むメモリペアと、
前記第1の記憶素子の出力及び前記第2の記憶素子の出力を受信し、前記周辺装置への電力がオフになると、前記第1の制御状態に対応する前記第1の記憶装置の出力を選択し、前記周辺回路への電力がオンになると、前記第2の制御状態に対応する前記第2の記憶装置の出力を選択する第1選択回路と、
を含む、システム。 - 周辺装置に接続され、ホストによって制御されるグラフィックスコントローラを含むシステムにおいて、前記周辺装置への電力の切断を制御するための方法であって、
前記グラフィックスコントローラは、前記周辺装置から受信した信号の電圧レベルを別の電圧レベルにシフトするレベルシフタと、前記レベルシフタと接地電位との間の電流経路に配置され、第1制御状態でオンになり第2制御状態でオフになるスイッチと、第1メモリ及び第2メモリを含むメモリペアと、を含み、
前記周辺装置への電力の切断を制御するための方法は、
前記スイッチを閉じる工程と、
第1の信号を受信する工程と、
前記スイッチを閉じる工程よりも後に、グラフィックスコントローラをリセットするリセット工程と、
前記リセット工程に応じて、前記第1メモリに前記第1制御状態に対応する第1の値を格納する第1の格納工程と、
前記リセット工程に応じて、前記第2メモリに前記第2制御状態に対応する第2の値を格納する第2の格納工程と、
前記第1の信号に基づいて、前記第1のメモリの出力又は前記第2のメモリの出力を出力信号として選択する工程と、
前記出力信号に基づいて前記スイッチを駆動する工程と、を含む方法。 - 前記スイッチを閉じる工程は、前記第1メモリ及び前記第2メモリに第3の値を格納することにより行い、
前記スイッチを閉じる工程よりも後に、前記周辺装置への電力をオンにし、
前記周辺装置への電力をオンにした後に、前記スイッチを開く工程を含む、請求項8の方法。
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