WO2018139069A1 - 情報処理装置及び情報処理装置の制御方法 - Google Patents

情報処理装置及び情報処理装置の制御方法 Download PDF

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WO2018139069A1
WO2018139069A1 PCT/JP2017/044169 JP2017044169W WO2018139069A1 WO 2018139069 A1 WO2018139069 A1 WO 2018139069A1 JP 2017044169 W JP2017044169 W JP 2017044169W WO 2018139069 A1 WO2018139069 A1 WO 2018139069A1
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dptovga
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chip
path
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範行 青木
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富士通株式会社
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    • G09G2370/22—Detection of presence or absence of input display information or of connection or disconnection of a corresponding information source

Definitions

  • the present invention relates to an information processing apparatus and a method for controlling the information processing apparatus.
  • a display signal for displaying a screen on a monitor or the like has been changed to a digital display signal.
  • An information processing apparatus that outputs a digital display signal has, for example, a port conforming to a display port (DP). Since the display signal is changed to a digital display signal, a signal corresponding to a VGA (Video Graphic Array) interface is less likely to be directly output from a graphics chip which is a graphics chip set.
  • the VGA interface is also called an analog RGB (Red Green Blue) interface.
  • the frequency of use of the display of the analog VGA input by the user of the information processing apparatus remains high.
  • an information processing device with a DPtoVGA conversion chip, which is an IC (Integrated Circuit) that performs protocol conversion from a signal conforming to a display port to a signal conforming to an analog VGA. It has become.
  • the information processing apparatus can be connected to a display having a VGA interface using a cable for transmitting and receiving RGB signals without using a table for converting signals conforming to the display port into RGB signals.
  • Firmware exists in the DPtoVGA conversion chip. It is preferable to update the firmware of the DPtoVGA conversion chip when manufacturing the information processing apparatus equipped with the DPtoVGA conversion chip or when a trouble occurs in the DPtoVGA conversion chip.
  • a tool provided by the manufacturer of the DPtoVGA conversion chip is used. Many of these tools have a mechanism for updating via an API (Application Programming Interface) that is an interface corresponding to an OS (Operating System) application when updating the firmware. For this reason, firmware updates are often subject to API restrictions.
  • API Application Programming Interface
  • a device ID (Identifier) that is an identifier of D (Double) WORD is specified in order to specify a port to be updated.
  • the graphic chip acquires this device ID via another API.
  • a unique DWORD identifier value indicating the display is returned to the graphic chip. Therefore, when using the firmware update API, it is required to connect a display.
  • the graphic chip receives a firmware update instruction for the DPtoVGA conversion chip from a CPU (Central Processing Unit). Next, the graphic chip executes EnumAttachable Devices Method, which is a command for determining the port to which the display is connected. When the display is connected, the graphic chip acquires the value indicated by the DWORD pointer as a unique identifier. After that, the graphic chip inputs the acquired identifier as a device ID, and further inputs update firmware data. Thereafter, the graphic chip updates the firmware of the DPtoVGA conversion chip using the device ID and the firmware.
  • EnumAttachable Devices Method which is a command for determining the port to which the display is connected.
  • the graphic chip acquires the value indicated by the DWORD pointer as a unique identifier. After that, the graphic chip inputs the acquired identifier as a device ID, and further inputs update firmware data. Thereafter, the graphic chip updates the firmware of the DPtoVGA conversion chip using the device ID and the firmware.
  • a technique for converting display data of a digital signal into an analog signal a plurality of gamma-corrected gradation voltages are generated, and one of the gradation voltages is selected to perform D / A conversion.
  • a software update technique there is a conventional technique for automatically updating by automatically connecting to a server storing update data.
  • the disclosed technique has been made in view of the above, and an object thereof is to provide an information processing apparatus and a control method for the information processing apparatus that reduce work at the time of firmware update.
  • the conversion unit has a path to which the first display device is connected, and the video signal is input by executing the control program Is converted from a digital signal to an analog signal, and when a first notification for inquiring about the connection state of the first display device is received, the resistance value of the state in which the first display device is connected is detected in the path. Then, a second notification for notifying that the first display device is connected is transmitted.
  • the display control unit When the display control unit outputs a video signal that is a digital signal to the conversion unit and receives an instruction to update the control program, the display control unit transmits the first notification to the conversion unit and transmits the first When the second notification is received from the conversion unit as a response to the notification, the control program is updated.
  • the resistance changing unit has a resistance value in a state in which the first display device is connected in the path when the resistance value in the state in which the first display device is connected is not detected by the conversion unit. Connect a dummy resistor.
  • the present invention can reduce work when updating firmware.
  • FIG. 1 is a block diagram of the information processing apparatus according to the first embodiment.
  • FIG. 2 is a diagram for explaining the firmware update according to the operation mode and the connection state of the analog display.
  • FIG. 3 is a flowchart of the firmware update process of the DPtoVGA conversion chip according to the first embodiment.
  • FIG. 4 is a flowchart of the firmware update process of the DPtoVGA conversion chip according to the modification of the first embodiment.
  • FIG. 5 is a block diagram of the information processing apparatus according to the second embodiment.
  • FIG. 6 is a timing chart of each signal used for shifting the display screen to the built-in panel.
  • FIG. 7 is a flowchart of the firmware update process of the DPtoVGA conversion chip according to the second embodiment.
  • FIG. 8 is a block diagram of the information processing apparatus according to the third embodiment.
  • FIG. 1 is a block diagram of the information processing apparatus according to the first embodiment.
  • a case where a notebook personal computer (PC) is used as the information processing apparatus will be described.
  • FIG. 1 shows a state where the PC 1 and the DP display 3 are connected.
  • FIG. 1 shows a state where the PC 1 and the analog display 2 are not connected.
  • Analog display 2 has an RGB signal input interface. Further, the analog display 2 has a resistor 20. The resistor 20 has a resistance value of 75 ⁇ in this embodiment. The analog display 2 corresponds to an example of “first display device”.
  • the analog display 2 is connected to a VGA port 17 of the PC 1 described later.
  • the resistor 20 is connected to a path extending from the VGA port 17 to a DPtoVGA conversion chip 16 described later.
  • the analog display 2 displays the image based on the RGB signal input from PC1.
  • the DP display 3 has a display port signal input / output interface which is a video signal compliant with the display port.
  • the DP display 3 is illustrated as being connected to the PC 1, but is detachable from the PC 1.
  • DP display 3 is connected to a port compliant with the display port standard of PC1.
  • the DP display 3 displays an image based on the display port signal input from the PC 1.
  • the PC 1 includes a CPU 11, a memory 12, a graphics chip 13, a DP to VGA conversion chip 16, a bus management circuit 14, a hard disk 15, and a VGA port 17. Further, since the PC 1 is a notebook personal computer, it has a built-in panel 18. The PC 1 has a cover opening / closing sensor 19. Further, the PC 1 includes a resistor 21, a dummy resistor 22, an FET (Field Effect Transistor) switch 23, a resistor 24, a pull-up power supply 25, a resistor 26, and an FET switch 27.
  • a resistor 21 a dummy resistor 22
  • FET Field Effect Transistor
  • the CPU 11 is an arithmetic processing unit.
  • the CPU 11 operates the OS and further operates an application on the OS.
  • the CPU 11 receives an instruction to update the firmware of the DPtoVGA conversion chip 16.
  • the CPU 11 activates an automatic mode switching tool for executing firmware update using the dummy resistor 22 and notifies the bus management circuit 14 of execution of the automatic mode switching.
  • the CPU 11 outputs a firmware update command for the DPtoVGA conversion chip 16 to the graphics chip 13 using an application running on the OS.
  • the firmware of the DPtoVGA conversion chip 16 corresponds to an example of a “control program”.
  • the CPU 11 receives a cover open notification for notifying that the closed cover of the notebook PC 1 has been opened from the bus management circuit 14, whether or not a predetermined time has elapsed since the analog display 2 was connected. Determine whether.
  • the CPU 11 determines whether or not one second or more has elapsed as the predetermined time.
  • the CPU 11 outputs an instruction to switch the output destination of the video signal to the built-in panel 18 to the graphics chip 13. This operation is performed by the CPU 11 in the present embodiment in which the display is returned to the built-in panel 18 when the cover that has been closed after the analog display 2 is connected is opened for a predetermined time or more and the built-in display is newly added. This is a process based on the specifications.
  • the memory 12 stores BIOS (Basic Input Output System) and firmware for updating the DPtoVGA conversion chip 16.
  • BIOS Basic Input Output System
  • the graphics chip 13 has a plurality of ports connected to the video display device.
  • the graphics chip 13 realizes each function by, for example, reading and executing a program for realizing the functions described above from the hard disk 15 via the bus management circuit 14.
  • the graphics chip 13 displays an image on the built-in panel 18, the DP display 3, the analog display 2, or the like connected to its own port in response to an instruction from the CPU 11.
  • the graphics chip 13 manages the DPtoVGA conversion chip 16.
  • the graphics chip 13 receives an input of a firmware update command for the DPtoVGA conversion chip 16 from the CPU 11. Then, the graphics chip 13 confirms the port to which the analog display 2 is connected among the ports that the graphics chip 13 has. At this time, the graphics chip 13 inquires of the DPtoVGA conversion chip 16 whether or not the analog display 2 is connected. The inquiry as to whether or not the analog display 2 is connected corresponds to an example of “first notification”.
  • the graphics chip 13 acquires a response indicating that the analog display 2 is connected from the DPtoVGA conversion chip 16.
  • the response to the effect that the analog display 2 is connected corresponds to an example of “second notification”.
  • the graphics chip 13 When the analog display 2 is connected, the graphics chip 13 issues a display ID that is an identifier of DOWNRD to the analog display 2. Thereafter, the graphics chip 13 executes the firmware update tool using the display ID. The graphics chip 13 acquires the firmware of the DPtoVGA conversion chip 16 from the memory 12 by executing the firmware update tool. Then, the graphics chip 13 updates the firmware of the DPtoVGA conversion chip 16 using the acquired firmware.
  • the graphics chip 13 informs the bus management circuit 14 that the analog display 2 is not connected. Notice. Thereafter, the graphics chip 13 confirms again the port to which the analog display 2 is connected among the ports it has. In this case, the graphics chip 13 acquires a response notifying that the analog display 2 is connected from the DPtoVGA conversion chip 16 as described later. Then, the graphics chip 13 issues a display ID, which is an identifier of DOWNRD, to the analog display 2. Thereafter, in this case, the analog display 2 is not actually connected to the VGA port 17, but the graphics chip 13 transmits a video signal to the analog display 2 on the assumption that the analog display 2 is connected.
  • the graphics chip 13 retains the screen display setting when the firmware was updated last time.
  • the screen display setting determines whether to perform single-screen display in which a screen is displayed only on the analog display 2 or two-screen display using a display different from the analog display 2 when updating the firmware. It is a setting for. Then, when updating the firmware, the graphics chip 13 performs screen display according to the screen display setting used in the previous update.
  • the graphics chip 13 transmits a video signal to the built-in panel 18 in addition to the analog display 2.
  • the operator can check the update operation screen by using the built-in panel 18 or the like, and can perform the operation of updating the firmware of the DPtoVGA conversion chip 16.
  • the graphics chip 13 transmits a video signal only to the analog display 2 that is not actually connected. Therefore, in this case, in order to confirm the update operation screen, the operator manually switches the screen display setting so that the update operation screen is displayed on the built-in panel 18.
  • the graphics chip 13 receives a firmware update execution instruction of the DPtoVGA conversion chip 16 using an update operation screen from the operator. Then, the graphics chip 13 executes the firmware update tool using the issued display ID. The graphics chip 13 acquires the firmware of the DPtoVGA conversion chip 16 from the memory 12 by executing the firmware update tool. Then, the graphics chip 13 updates the firmware of the DPtoVGA conversion chip 16 using the acquired firmware. Thereafter, the graphics chip 13 notifies the bus management circuit 14 of the firmware update completion of the DPtoVGA conversion chip 16.
  • the graphics chip 13 When receiving an instruction from the CPU 11 to switch the output destination of the video signal to the built-in panel 18 when the cover is opened, the graphics chip 13 outputs the video signal to the built-in panel 18 according to the instruction.
  • the graphics chip 13 corresponds to an example of “display control unit” and “display control circuit”.
  • the bus management circuit 14 is, for example, a PCH (Platform Controller Hub).
  • the bus management circuit 14 relays data transfer between the CPU 11 or the graphics chip 13 and the hard disk 15.
  • the bus management circuit 14 receives a signal input from the cover opening / closing sensor 19 and confirms opening / closing of the cover.
  • the bus management circuit 14 detects from the signal input from the cover opening / closing sensor 19 that the closed cover is opened, it outputs a cover open notification to the CPU 11.
  • the bus management circuit 14 receives a notification of execution of automatic mode switching from the CPU 11. Thereafter, when the bus management circuit 14 receives a notification that the analog display 2 is not connected from the graphics chip 13, it applies a voltage to the gate of the FET switch 27, turns on the FET switch 27, and transitions the PC 1 to the firmware update mode. Let The bus management circuit 14 applies a voltage to the gate of the FET switch 27 using a GPIO (General Purpose Input Output) signal. Thereafter, when a notification of firmware update completion is received from the graphics chip 13, the bus management circuit 14 stops applying the voltage to the gate of the FET switch 27, turns off the FET switch 27, and shifts the PC 1 to the normal mode. Let The bus management circuit 14 is an example of a “resistance change unit” and a “management circuit”.
  • the hard disk 15 is an auxiliary storage device.
  • the hard disk 15 stores programs such as an OS and applications. Furthermore, the hard disk 15 also stores various programs including programs that realize the functions of the graphics chip 13.
  • the VGA port 17 is a port for connecting the analog display 2. When the analog display 2 is connected, the VGA port 17 transfers the signal output from the DPtoVGA conversion chip 16 to the analog display 2.
  • the DPtoVGA conversion chip 16 has a path connected to the VGA port 17.
  • the DPtoVGA conversion chip 16 is connected to the analog display 2 via the VGA port 17.
  • a path extending from the DPtoVGA conversion chip 16 to the VGA port 17 is a “path to which the first display device is connected”.
  • resistor 21 One end of a resistor 21 is connected to a path connecting the DPtoVGA conversion chip 16 and the VGA port 17.
  • the resistor 21 is a 75 ⁇ resistor.
  • the other end of the resistor 21 is connected to the ground.
  • one end of the dummy resistor 22 is connected to the path connecting the DPtoVGA conversion chip 16 and the VGA port 17 via the FET switch 23.
  • the dummy resistor 22 is 75 ⁇ .
  • the other end of the dummy resistor 22 is connected to the ground.
  • the DPtoVGA conversion chip 16 receives a display port signal input from the graphics chip 13.
  • the DPtoVGA conversion chip 16 converts the display port signal into an RGB signal. Thereafter, the DPtoVGA conversion chip 16 transmits the video signal converted into the RGB signal to the analog display 2 connected to the VGA port 17.
  • the DPtoVGA conversion chip 16 receives an inquiry from the graphics chip 13 as to whether or not the analog display 2 is connected when updating its own firmware.
  • the DPtoVGA conversion chip 16 measures the resistance of the path connected to the VGA port 17.
  • the DPtoVGA conversion chip 16 measures the resistance value of the resistance of the path connected to the VGA port 17 as 37.5 ⁇ .
  • the DPtoVGA conversion chip 16 measures the resistance value of the resistance of the path connected to the VGA port 17 as 37.5 ⁇ .
  • the DPtoVGA conversion chip 16 measures the resistance value of the resistance of the path connected to the VGA port 17 as 75 ⁇ .
  • the DPtoVGA conversion chip 16 determines whether or not the measurement result of the resistance of the path connected to the VGA port 17 is a predetermined resistance value. In this embodiment, the DPtoVGA conversion chip 16 determines whether or not the resistance of the path connected to the VGA port 17 is 37.5 ⁇ .
  • the DPtoVGA conversion chip 16 When the resistance of the path connected to the VGA port 17 is 37.5 ⁇ , the DPtoVGA conversion chip 16 returns a response notifying that the analog display 2 is connected to the graphics chip 13.
  • the DPtoVGA conversion chip 16 returns a response notifying that the analog display 2 is not connected to the graphics chip 13.
  • the DPtoVGA conversion chip 16 corresponds to an example of “conversion unit” and “conversion circuit”.
  • the built-in panel 18 is a display built in the notebook PC 1.
  • the built-in panel 18 displays an image based on the video signal input from the graphics chip 13.
  • the built-in panel 18 corresponds to an example of “second display device”.
  • the cover opening / closing sensor 19 is a detector that detects opening / closing of the cover in which the built-in panel 18 is arranged. When the cover is opened, the cover open / close sensor 19 notifies the bus management circuit 14 that the cover is open. When the cover is closed, the cover open / close sensor 19 notifies the bus management circuit 14 of the cover close for notifying that the cover is closed.
  • the pull-up power supply 25 is connected to a path extending from the gate of the FET switch 23 via the resistor 24 and the FET switch 27.
  • the pull-up power supply 25 is a 3.3V power supply.
  • the resistance value of the resistor 24 is, for example, 4.7 k ⁇ .
  • one end of the resistor 26 is connected to a path extending from the gate of the FET switch 23 in parallel with the resistor 24, the pull-up power supply 25 and the FET switch 27.
  • the other end of the resistor 26 is connected to the ground.
  • the resistance value of the resistor 26 is 47 k ⁇ , for example.
  • the FET switch 27 is turned on upon application of a gate voltage from the bus management circuit 14 when the PC 1 is in the firmware update mode. Further, the FET switch 27 is turned off in response to the application of the gate voltage from the bus management circuit 14 when the PC 1 is in the normal mode.
  • the FET switch 27 When the FET switch 27 is on, the voltage divided by the resistors 24 and 26 of the pull-up power supply 25 is applied to the gate of the FET switch 23 as a fixed voltage. As a result, the FET switch 23 is turned on, and the dummy resistor 22 is connected to the path connecting the DPtoVGA conversion chip 16 and the VGA port 17. That is, when the PC 1 is in the firmware update mode, the dummy resistor 22 is connected to a path connecting the DPtoVGA conversion chip 16 and the VGA port 17.
  • the pull-up power supply 25 is disconnected from the path extending from the gate of the FET switch 23, so that the gate voltage of the FET switch 23 falls to the ground voltage connected through the resistor 26.
  • the FET switch 23 is turned off and the dummy resistor 22 is disconnected from the path connecting the DPtoVGA conversion chip 16 and the VGA port 17. That is, when the PC 1 is in the normal mode, the dummy resistor 22 is disconnected from the path connecting the DPtoVGA conversion chip 16 and the VGA port 17.
  • FIG. 2 is a diagram for explaining the firmware update according to the operation mode and the connection state of the analog display.
  • the DPtoVGA conversion chip 16 has a firmware ROM 141 as shown in FIG.
  • the graphics chip 13 updates the firmware of the DPtoVGA conversion chip 16 by rewriting the firmware stored in the firmware ROM 141.
  • the connection state of the DPtoVGA conversion chip 16 is represented by the state 101.
  • the DPtoVGA conversion chip 16 detects 75 ⁇ which is the resistance value of the resistor 21 as the resistance value of the path connected to the VGA port 17. Therefore, the DPtoVGA conversion chip 16 determines that the analog display 2 is not connected and notifies the graphics chip 13 of the determination result. In this case, the graphics chip 13 does not rewrite the firmware ROM 141. That is, the firmware of the DPtoVGA conversion chip 16 is not updated.
  • the connection state of the DPtoVGA conversion chip 16 is represented by the state 102.
  • the DPtoVGA conversion chip 16 detects 37.5 ⁇ , which is a resistance value when the resistor 21 and the resistor 20 of the analog display 2 are connected in parallel, as the resistance value of the path connected to the VGA port 17. Therefore, the DPtoVGA conversion chip 16 determines that the analog display 2 is connected and notifies the graphics chip 13 of the determination result. In this case, the graphics chip 13 rewrites the firmware ROM 141. That is, the firmware of the DPtoVGA conversion chip 16 is updated.
  • the connection state of the DPtoVGA conversion chip 16 is represented by the state 103.
  • the DPtoVGA conversion chip 16 detects 37.5 ⁇ , which is a resistance value when the resistor 21 and the dummy resistor 22 are connected in parallel, as the resistance value of the path connected to the VGA port 17. Therefore, the DPtoVGA conversion chip 16 determines that the analog display 2 is connected and notifies the graphics chip 13 of the determination result. In this case, the graphics chip 13 rewrites the firmware ROM 141. That is, the firmware of the DPtoVGA conversion chip 16 is updated.
  • the firmware of the DPtoVGA conversion chip 16 is updated in the normal mode. Even if the analog display 2 is not connected to the PC 1, the firmware of the DPtoVGA conversion chip 16 is updated in the firmware update mode. That is, the PC 1 according to the present embodiment can update the firmware of the DPtoVGA conversion chip 16 regardless of the connection state of the analog display 2.
  • FIG. 3 is a flowchart of the firmware update process of the DPtoVGA conversion chip according to the first embodiment.
  • the CPU 11 receives an instruction to update the firmware of the DPtoVGA conversion chip 16 from the operator. Then, the CPU 11 activates the automatic mode switching tool (step S101), and instructs the bus management circuit 14 to execute automatic mode switching. Thereafter, the CPU 11 outputs a firmware update command for the DPtoVGA conversion chip 16 to the graphics chip 13.
  • the graphics chip 13 receives an input of a firmware update command for the DPtoVGA conversion chip 16 from the CPU 11. Then, the graphics chip 13 executes EnumAttachable Devices Method to execute the detection process of the analog display 2 (step S102). Specifically, the graphics chip 13 specifies a port to which the device is connected to each port that the graphics chip 13 has, and inquires whether the analog display 2 is connected to the specified port. When there is a port to which the analog display 2 is connected, the graphics chip 13 receives a response input indicating the connection of the analog display 2 from the port.
  • the graphics chip 13 determines whether or not the analog display 2 is connected based on the presence or absence of a response indicating the connection of the analog display 2 (step S103).
  • the graphics chip 13 issues a display ID, which is a DWORD identifier, to the analog display 2.
  • the graphics chip 13 executes the firmware update tool using the issued display ID (step S104). Specifically, the graphics chip 13 acquires the latest firmware of the DPtoVGA conversion chip 16 stored in the memory 12, and rewrites the firmware stored in the firmware ROM 141 of the DPtoVGA conversion chip 16 into the acquired firmware.
  • the graphics chip 13 notifies the bus management circuit 14 that the analog display 2 is not connected.
  • the bus management circuit 14 receives a notification that the analog display 2 is not connected from the graphics chip 13. Then, the bus management circuit 14 applies a voltage to the gate of the FET switch 27. As a result, the FET switch 27 is turned on, the divided voltage of the pull-up power supply 25 is applied to the gate of the FET switch 23, the FET switch 23 is turned on, and the dummy resistor 22 is connected to the DPtoVGA conversion chip 16 and the VGA port 17. Connected to the path connecting That is, the bus management circuit 14 switches the operation mode of the PC 1 to the firmware update mode (step S105). Thereafter, the bus management circuit 14 notifies the graphics chip 13 of switching to the firmware update mode.
  • the graphics chip 13 receives notification of switching to the firmware update mode from the bus management circuit 14. Then, the graphics chip 13 executes the EnumAttachable Devices Method again, and executes the detection process of the analog display 2.
  • the graphics chip 13 receives an input of a response indicating notification of connection of the analog display 2 from the DPtoVGA conversion chip 16. In this case, the analog display 2 is not actually connected to the VGA port 17, but the graphics chip 13 transmits a video signal to the analog display 2 assuming that the analog display 2 is connected (step S106). ).
  • Step S107 the operator inputs an instruction to execute firmware update of the DPtoVGA conversion chip 16 using the update operation screen.
  • the graphics chip 13 receives the instruction to execute the firmware update of the DPtoVGA conversion chip 16 and executes the firmware update tool (step S108).
  • the graphics chip 13 notifies the bus management circuit 14 of the firmware update completion of the DPtoVGA conversion chip 16.
  • the bus management circuit 14 receives a notification from the graphics chip 13 of the firmware update completion of the DPtoVGA conversion chip 16. Then, the bus management circuit 14 stops applying the gate voltage of the FET switch 27. As a result, the FET switch 27 is turned off, the pull-up power supply 25 is disconnected from the path extending from the gate of the FET switch 23, and the gate voltage of the FET switch 23 falls to the ground voltage. Then, the FET switch 23 is turned off, and the dummy resistor 22 is disconnected from the path connecting the DPtoVGA conversion chip 16 and the VGA port 17. That is, the bus management circuit 14 returns the operation mode of the PC 1 to the normal mode (step S109).
  • the information processing apparatus connects the dummy resistor to the path extending from the DPtoVGA conversion chip if the analog display is not connected when updating the firmware of the DPtoVGA conversion chip. .
  • the information processing apparatus detects the analog display in a pseudo manner, and updates the firmware of the DPtoVGA conversion chip. Therefore, it is possible to save the trouble of connecting the analog display to the information processing apparatus when updating the firmware of the DPtoVGA conversion chip. That is, the operator's work at the time of firmware update can be reduced.
  • the CPU 11 does not instruct the bus management circuit 14 to execute automatic mode switching. Therefore, even if the bus management circuit 14 is notified that the analog display 2 is not connected, the bus management circuit 14 does not switch the PC 1 to the firmware update mode.
  • the graphics chip 13 does not receive a response to the connection of the analog display 2, it notifies the operator that the analog display 2 is not connected. For example, the graphics chip 13 displays information notifying that the analog display 2 is not connected to a display currently in use such as the built-in panel 18.
  • the operator When the operator is notified that the analog display 2 is not connected, the operator manually switches the operation mode of the PC 1 to the firmware update mode using a jumper switch or the like. That is, the gate voltage is applied to the FET switch 27 by the operation of the operator, and the dummy resistor 22 is connected to the path connecting the DPtoVGA conversion chip 16 and the VGA port 17. Thereafter, the operator instructs the CPU 11 again to execute the firmware update of the DPtoVGA conversion chip 16.
  • the graphics chip 13 performs the detection process of the analog display 2 in a state where the dummy resistor 22 is connected to the path connecting the DPtoVGA conversion chip 16 and the VGA port 17, so that the connection of the analog display 2 is confirmed in a pseudo manner. Is done. Therefore, the graphics chip 13 can update the firmware of the DPtoVGA conversion chip 16.
  • FIG. 4 is a flowchart of the firmware update process of the DPtoVGA conversion chip according to the modification of the first embodiment.
  • the CPU 11 receives an instruction to update the firmware of the DPtoVGA conversion chip 16 from the operator. Then, the CPU 11 outputs a firmware update command for the DPtoVGA conversion chip 16 to the graphics chip 13.
  • the graphics chip 13 receives an input of a firmware update command for the DPtoVGA conversion chip 16 from the CPU 11. Then, the graphics chip 13 executes EnumAttachable Devices Method to execute the detection process of the analog display 2 (step S201).
  • the graphics chip 13 determines whether or not the analog display 2 is connected based on the presence or absence of a response indicating the connection of the analog display 2 (step S202).
  • the graphics chip 13 issues a display ID, which is a DWORD identifier, to the analog display 2. Then, the graphics chip 13 executes the firmware update tool using the issued display ID (step S203).
  • the graphics chip 13 notifies the operator by displaying on the built-in panel 18 that the analog display 2 is not connected.
  • the operator manually changes the operation mode of the PC 1 to the firmware update mode using a jumper switch or the like (step S204).
  • a voltage is applied to the gate of the FET switch 27.
  • the FET switch 27 is turned on, the divided voltage of the pull-up power supply 25 is applied to the gate of the FET switch 23, the FET switch 23 is turned on, and the dummy resistor 22 is connected between the DPtoVGA conversion chip 16 and the VGA port 17. Connected to the connecting route. Thereafter, the operator instructs the CPU 11 again to update the firmware of the DPtoVGA conversion chip 16.
  • the CPU 11 receives an instruction to update the firmware of the DPtoVGA conversion chip 16 from the operator. Then, the CPU 11 outputs a firmware update command for the DPtoVGA conversion chip 16 to the graphics chip 13.
  • the graphics chip 13 receives an input of a firmware update command for the DPtoVGA conversion chip 16 from the CPU 11.
  • the graphics chip 13 executes the EnumAttachable Devices Method again, and executes the detection process of the analog display 2.
  • the graphics chip 13 receives an input of a response indicating notification of connection of the analog display 2 from the DPtoVGA conversion chip 16. In this case, the analog display 2 is not actually connected to the VGA port 17, but the graphics chip 13 transmits a video signal to the analog display 2 assuming that the analog display 2 is connected (step S205). ).
  • Step S206 the operator inputs an instruction to execute firmware update of the DPtoVGA conversion chip 16 using the update operation screen.
  • the graphics chip 13 receives the instruction to execute the firmware update of the DPtoVGA conversion chip 16 and executes the firmware update tool (step S207).
  • the graphics chip 13 notifies the operator of completion of updating the firmware of the DPtoVGA conversion chip 16 on the built-in panel 18 or the like.
  • the operator manually returns the operation mode of the PC 1 to the normal mode using a jumper switch or the like (step S208). Thereby, application of the gate voltage of the FET switch 27 is stopped.
  • the FET switch 27 is turned off, the pull-up power supply 25 is disconnected from the path extending from the gate of the FET switch 23, and the gate voltage of the FET switch 23 falls to the ground voltage. Then, the FET switch 23 is turned off, and the dummy resistor 22 is disconnected from the path connecting the DPtoVGA conversion chip 16 and the VGA port 17.
  • the information processing apparatus when performing firmware update of the DPtoVGA conversion chip, manually extends a dummy resistor from the DPtoVGA conversion chip if an analog display is not connected. Connect to. As a result, the information processing apparatus detects the analog display in a pseudo manner, and updates the firmware of the DPtoVGA conversion chip. Thus, even if it is the structure which connects a dummy resistor manually, the effort which connects an analog display to an information processing apparatus at the time of the firmware update of a DPtoVGA conversion chip can be saved. That is, the operator's work at the time of firmware update can be reduced.
  • FIG. 5 is a block diagram of the information processing apparatus according to the second embodiment.
  • the PC 1 according to the present embodiment is different from the first embodiment in that the display screen is automatically moved to the built-in panel 18.
  • each part having the same reference numeral as in FIG. 1 has the same function as in the first embodiment unless otherwise specified.
  • description of the same functions as those of the first embodiment will be omitted.
  • the path extending from the gate of the FET switch 23 is connected to one input terminal of the NAND circuit 33 and the input terminal of the inverting circuit 31.
  • the inverting circuit 31 receives a signal having a voltage level applied to the gate of the FET switch 23.
  • the inverting circuit 31 inverts the voltage level of the input signal and outputs it to the delay circuit 32.
  • the FET switch 27 In the normal mode state before the instruction to execute the firmware update of the DPtoVGA conversion chip 16 is input, the FET switch 27 is off, and the voltage level applied to the gate of the FET switch 23 is Low. In this case, a signal having a Low value is input to the inverting circuit 31. Then, the inverting circuit 31 outputs a signal having a High value.
  • the FET switch 27 In the state where the firmware update mode is entered, the FET switch 27 is turned on, and the voltage level applied to the gate of the FET switch 23 is High. In this case, a signal having a High value is input to the inverting circuit 31. Then, the inverting circuit 31 outputs a signal having a Low value.
  • the FET switch 27 In the state where the normal mode is restored after the firmware update is completed, the FET switch 27 is turned off, and the voltage level applied to the gate of the FET switch 23 is Low. In this case, a signal having a Low value is input to the inverting circuit 31. Then, the inverting circuit 31 outputs a signal having a High value.
  • the delay circuit 32 receives an input of a signal having a voltage level opposite to the voltage level applied to the gate of the FET switch 23 from the inverting circuit 31.
  • the delay circuit 32 gives a predetermined delay to the input signal.
  • the CPU 11 switches the display screen to the built-in panel 18 by opening the cover after a predetermined time has elapsed since the analog display 2 was connected. Therefore, the delay circuit 32 gives a delay of a predetermined time or more to the signal.
  • the CPU 11 switches the display screen to the built-in panel 18 by performing cover opening after one second or more has elapsed since the analog display 2 was connected. For this reason, in this embodiment, the delay circuit 32 gives a delay of 1 second to the signal as a predetermined delay. Thereafter, the delay circuit 32 inputs a signal given a delay of 1 second to the other input terminal of the NAND circuit 33.
  • the NAND circuit 33 has one terminal connected to a path extending from the gate of the FET switch 23. The other terminal of the NAND circuit 33 is connected to the output terminal of the delay circuit 32.
  • a signal having a voltage level applied to the gate of the FET switch 23 is input to one terminal.
  • a signal obtained by adding a delay of 1 second to a signal having a voltage level opposite to the voltage level applied to the gate of the FET switch 23 is input to the other terminal.
  • a signal having a voltage level applied to the gate of the FET switch 23 and a signal having a voltage level opposite to the voltage level applied to the gate of the FET switch 23 are delayed by 1 second.
  • a negative logical product with the signal is output to the AND circuit 34.
  • the NAND circuit 33 is a signal having a Low value as a signal having a voltage level applied to the gate of the FET switch 23. Is entered.
  • the NAND circuit 33 receives an input of a signal having a High value delayed by 1 second from the delay circuit 32. In this case, the NAND circuit 33 outputs a signal having a high value.
  • the NAND circuit 33 receives a signal having a High value as a signal having a voltage level applied to the gate of the FET switch 23. Further, the NAND circuit 33 receives an input of a signal having a High value from the delay circuit 32 for one second after the transition to the firmware update mode. In this case, the NAND circuit 33 outputs a signal having a Low value. In addition, after one second has elapsed since the transition to the firmware update mode, the NAND circuit 33 receives an input of a signal having a Low value from the delay circuit 32. In this case, the NAND circuit 33 outputs a signal having a High value.
  • the NAND circuit 33 receives a signal having a Low value as a signal having a voltage level applied to the gate of the FET switch 23. Further, the NAND circuit 33 receives an input of a signal having a Low value from the delay circuit 32 for one second after the transition to the normal mode. In this case, the NAND circuit 33 outputs a signal having a High value. In addition, after 1 second has elapsed since the transition to the normal mode, the NAND circuit 33 receives an input of a signal having a High value from the delay circuit 32. In this case, the NAND circuit 33 outputs a signal having a High value.
  • the AND circuit 34 is arranged on a path through which the signal output from the cover opening / closing sensor 19 is input to the bus management circuit 14. A signal output from the cover opening / closing sensor 19 is input to one input terminal of the AND circuit 34. A signal output from the NAND circuit 33 is input to the other input terminal of the AND circuit 34.
  • the AND circuit 34 outputs a logical product of the signal output from the cover opening / closing sensor 19 and the signal output from the NAND circuit 33 to the bus management circuit 14.
  • the AND circuit 34 When the cover is open, the AND circuit 34 receives an input of a signal having a High value as a signal indicating the cover open from the cover open / close sensor 19. When the cover is closed, the AND circuit 34 receives from the cover open / close sensor 19 a signal having a Low value as a signal representing the cover close.
  • a signal having a Low value is input from the NAND circuit 33 only for one second after the transition to the firmware update mode, and a signal having a High value is input from the NAND circuit 33 at other timings.
  • the voltage level of the signal output from the AND circuit 34 returns to High one second after changing from High to Low.
  • the voltage level of the signal output from the AND circuit 34 remains Low.
  • the operator opens the cover to confirm the display screen.
  • a signal having a High value is input from the cover opening / closing sensor 19 to the AND circuit 34. Since a High signal is input from the NAND circuit 33, the AND circuit 34 outputs a High signal.
  • the CPU 11 receives a cover open notification from the bus management circuit 14. In this case, the CPU 11 moves the display screen to the built-in panel 18 because the built-in panel 18 is newly added.
  • the bus management circuit 14 detects a cover open one second after the graphics chip 13 determines that the firmware update is started and the analog display 2 is connected. As a result, the bus management circuit 14 notifies the CPU 11 that the cover has been opened one second after it is determined that the analog display 2 is pseudo-connected.
  • the CPU 11 receives a notification of the connection of the analog display 2 from the graphics chip 13 before the firmware update is started. Thereafter, after a lapse of one second or more, the CPU 11 receives a cover open notification from the bus management circuit 14. In this case, the CPU 11 notifies the graphics chip 13 of the output of the video signal to the built-in panel 18 assuming that the built-in panel 18 is newly added.
  • the graphics chip 13 When the graphics chip 13 detects that the analog display 2 is not connected, the graphics chip 13 notifies the bus management circuit 14 that the analog display 2 has not been detected. Thereafter, the graphics chip 13 receives a notification of completion of transition to the firmware update mode from the bus management circuit 14 and detects the connection of the analog display 2. Then, the graphics chip 13 notifies the CPU 11 of the connection of the analog display 2. Furthermore, the graphics chip 13 outputs a video signal toward the analog display 2 that is not actually connected.
  • the graphics chip 13 receives the output of the video signal from the CPU 11 to the built-in panel 18. Then, the graphics chip 13 outputs a video signal to the built-in panel 18. In this embodiment, the graphics chip 13 stops outputting the video signal to the analog display 2 and outputs the video signal only to the built-in panel 18.
  • the graphics chip 13 may display a duplicate screen of the analog display 2 on the built-in panel 18 or may display an extended screen of the analog display 2 on the built-in panel 18.
  • the graphics chip 13 executes a firmware update process for the DPtoVGA conversion chip 16 in accordance with an input from the operator using the update operation screen displayed on the built-in panel 18.
  • FIG. 6 is a timing chart of each signal used for shifting the display screen to the built-in panel.
  • the graph 201 is a graph showing the transition of the voltage level of the signal for mode switching, that is, the signal output from the bus management circuit 14 to the gate of the FET switch 27.
  • a graph 202 is a graph showing a transition in voltage level of a signal applied to the gate of the FET switch 23, that is, a signal input to the inverting circuit 31 and the NAND circuit 33.
  • a graph 203 is a graph showing the transition of the voltage level of the signal output from the delay circuit 32.
  • a graph 204 is a graph showing a transition of the voltage level of the signal output from the NAND circuit 33.
  • a graph 205 is a graph showing a transition of a voltage level of a signal output from the cover opening / closing sensor 19.
  • a graph 206 is a symbol representing the transition of the voltage level of the signal output from the AND circuit 34. Graphs 201 to 206 indicate that time elapses as it proceeds to the right.
  • the operation mode of the PC 1 is switched from the normal mode to the firmware update mode by the bus management circuit 14 at time T0. That is, at time T0, a high voltage is applied to the gate of the FET switch 27, and the FET switch 27 is turned on.
  • the DPtoVGA conversion chip 16 detects the resistance value of the resistance of the path connected to the VGA port 17 as 75 ⁇ .
  • the DPtoVGA conversion chip 16 detects the resistance value of the resistance of the path connected to the VGA port 17 as 37.5 ⁇ .
  • the DPtoVGA conversion chip 16 detects the resistance value of the resistance of the path connected to the VGA port 17 as 75 ⁇ .
  • the delay circuit 32 changes the voltage level of the signal to be output from High to Low after a period T4 has elapsed from the time T0 at which the firmware update mode was entered.
  • this period T4 is 1 second.
  • the NAND circuit 33 outputs a signal having a High value before transitioning to the firmware update mode. Then, the NAND circuit 33 outputs a signal having a Low value for a period of 1 second from the time T0 to the period T5 when the mode is changed to the firmware update mode. Thereafter, the NAND circuit 33 outputs a signal having a High value.
  • the cover opening and closing sensor 19 When the cover is opened and closed, as shown in a period T6 of the graph 205, the cover opening and closing sensor 19 outputs a signal having a Low value while the cover is closed. When the other covers are open, the cover opening / closing sensor 19 outputs a signal having a High value.
  • the AND circuit 34 When the cover is closed in the normal mode, the AND circuit 34 outputs a signal having a Low value while the cover is closed as indicated by a period T7 in the graph 206. If the cover is opened in the normal mode, the AND circuit 34 outputs a signal having a High value.
  • the AND circuit 34 when transitioning to the firmware update mode, the AND circuit 34 outputs a signal having a Low value, and outputs a signal having a High value after the period T8 has elapsed.
  • the period T8 is a period that coincides with the period T4 and is one second. That is, when the screen display setting at the time of the previous update is a single screen display, a video signal is sent to the analog display 2 in the period T8. In the period T9, a video signal is sent to the built-in panel 18 and an update operation screen is displayed on the built-in panel 18. Therefore, the operator can perform an operation of updating the firmware of the DPtoVGA conversion chip 16.
  • FIG. 7 is a flowchart of the firmware update process of the DPtoVGA conversion chip according to the second embodiment.
  • the CPU 11 receives an instruction to update the firmware of the DPtoVGA conversion chip 16 from the operator. Then, the CPU 11 activates the automatic mode switching tool (step S301), and instructs the bus management circuit 14 to execute automatic mode switching. Thereafter, the CPU 11 outputs a firmware update command for the DPtoVGA conversion chip 16 to the graphics chip 13.
  • the graphics chip 13 receives an input of a firmware update command for the DPtoVGA conversion chip 16 from the CPU 11. Then, the graphics chip 13 executes EnumAttachable Devices Method to execute the detection process of the analog display 2 (step S302).
  • the graphics chip 13 determines whether or not the analog display 2 is connected based on the presence or absence of a response indicating the connection of the analog display 2 (step S303).
  • the graphics chip 13 issues a display ID, which is a DWORD identifier, to the analog display 2. Then, the graphics chip 13 executes the firmware update tool using the issued display ID (step S304).
  • the graphics chip 13 notifies the bus management circuit 14 that the analog display 2 is not connected.
  • the bus management circuit 14 receives a notification that the analog display 2 is not connected from the graphics chip 13. Then, the bus management circuit 14 applies a voltage to the gate of the FET switch 27, and switches the operation mode of the PC 1 to the firmware update mode (step S305). Thereafter, the bus management circuit 14 notifies the graphics chip 13 of switching to the firmware update mode.
  • the graphics chip 13 receives notification of switching to the firmware update mode from the bus management circuit 14. Then, the graphics chip 13 executes the EnumAttachable Devices Method again, and executes the detection process of the analog display 2. The graphics chip 13 receives an input of a response indicating notification of connection of the analog display 2 from the DPtoVGA conversion chip 16. The graphics chip 13 notifies the CPU 11 of the connection of the analog display 2. Further, in this case, the analog display 2 is not actually connected to the VGA port 17, but the graphics chip 13 transmits a video signal to the analog display 2 assuming that the analog display 2 is connected ( Step S306).
  • the bus management circuit 14 receives a cover open interrupt from the AND circuit 34 one second after applying the gate voltage to the FET switch 27 (step S307).
  • the bus management circuit 14 notifies the CPU 11 that the cover is open (step S308). Upon receiving the cover open notification, the CPU 11 instructs the graphics chip 13 to output a video signal to the built-in panel 18.
  • the graphics chip 13 receives an instruction to output a video signal to the built-in panel 18 from the CPU 11. Then, the graphics chip 13 outputs a video signal to the built-in panel 18 and displays an update operation screen on the built-in panel 18 (step S309). Thereafter, the operator inputs an instruction to execute firmware update of the DPtoVGA conversion chip 16 using the update operation screen.
  • the graphics chip 13 receives the instruction to execute the firmware update of the DPtoVGA conversion chip 16 and executes the firmware update tool (step S310).
  • the graphics chip 13 notifies the bus management circuit 14 of the firmware update completion of the DPtoVGA conversion chip 16.
  • the bus management circuit 14 receives a notification from the graphics chip 13 of the firmware update completion of the DPtoVGA conversion chip 16. Then, the bus management circuit 14 stops applying the gate voltage of the FET switch 27. As a result, the FET switch 27 is turned off, the pull-up power supply 25 is disconnected from the path extending from the gate of the FET switch 23, and the gate voltage of the FET switch 23 falls to the ground voltage. Then, the FET switch 23 is turned off, and the dummy resistor 22 is disconnected from the path connecting the DPtoVGA conversion chip 16 and the VGA port 17. That is, the bus management circuit 14 returns the operation mode of the PC 1 to the normal mode (step S311).
  • the information processing apparatus causes the built-in panel to display a screen after transition to the firmware update mode.
  • a state in which the operation screen is not displayed can be avoided, and the operator can easily and reliably update the firmware without manually switching the screen. That is, the operator's work when updating the firmware can be further reduced.
  • FIG. 8 is a block diagram of the information processing apparatus according to the third embodiment.
  • a desktop personal computer (PC) is used as the information processing apparatus will be described.
  • 8 having the same reference numerals as those in FIG. 5 have the same functions as those in the second embodiment unless otherwise specified.
  • description of the same functions as those of the second embodiment will be omitted.
  • the PC 1 according to the present embodiment is a desktop type, it does not have a built-in display. Therefore, it is difficult to display on a display device other than the analog display 2 using the cover open signal. Therefore, an operation screen is displayed on the DP display 3 using another method.
  • the DP display 3 has a path for transmitting to the graphics chip 13 a hot plug signal for notifying its connection to the PC 1 and a signal for notifying information about the DP display 3 by a DDC (Display Data Channel).
  • a DDC Display Data Channel
  • the DP display 3 When connected to the PC 1, the DP display 3 outputs a hot plug signal having a High value to the graphics chip 13.
  • one end of the AND circuit 34 is connected to a path through which the DP display 3 transmits a hot plug signal to the graphics chip 13.
  • the bus management circuit 14 receives a high hot plug signal from the AND circuit 34 one second after the FET switch 27 is turned on. Thereby, the bus management circuit 14 grasps the connection of the DP display 3. Then, the bus management circuit 14 notifies the CPU 11 of the connection of the DP display 3.
  • the CPU 11 receives notification of connection of analog display 2 from graphics chip 13 after PC 1 transitions to the firmware update mode. Further, the CPU 11 receives a notification of connection of the DP display 3 from the bus management circuit 14 after one second or more has elapsed. When the notification of the connection of the DP display 3 is received, the CPU 11 determines whether one second or more has elapsed after the connection of the analog display 2. When one second or more has elapsed, the CPU 11 outputs an instruction to output a video signal to the DP display 3 to the graphics chip 13.
  • the graphics chip 13 When the graphics chip 13 detects that the analog display 2 is not connected, the graphics chip 13 notifies the bus management circuit 14 that the analog display 2 has not been detected. Thereafter, the graphics chip 13 receives a notification of completion of transition to the firmware update mode from the bus management circuit 14 and detects the connection of the analog display 2. Then, the graphics chip 13 notifies the CPU 11 of the connection of the analog display 2. Furthermore, the graphics chip 13 outputs a video signal toward the analog display 2 that is not actually connected.
  • the graphics chip 13 receives the output of the video signal to the DP display 3 from the CPU 11. Then, the graphics chip 13 outputs a video signal to the DP display 3.
  • the graphics chip 13 executes a firmware update process for the DPtoVGA conversion chip 16 in accordance with an input from the operator using the update operation screen displayed on the DP display 3.
  • the information processing apparatus causes the DP display connected to the outside to perform screen display after transition to the firmware update mode.
  • the operator can easily and reliably update the firmware without manually switching the screen. be able to. That is, the operator's work when updating the firmware can be further reduced.

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Abstract

ＤＰｔｏＶＧＡ変換チップ（１６）は、アナログディスプレイ（２）が接続される経路を有し、アナログディスプレイ（２）の接続状態の問い合わせる第１通知を受けた場合、経路においてアナログディスプレイ（２）が接続された状態の抵抗値を検出すると、アナログディスプレイ（２）の接続を通知する第２通知を送信する。グラフィクスチップ（１３）は、ＤＰｔｏＶＧＡ変換チップ（１６）のファームウェアの更新指示を受けた場合、第１通知をＤＰｔｏＶＧＡ変換チップ（１６）へ送信し、応答として第２通知を受信すると、ファームウェアの更新を実行する。バス管理回路（１４）は、経路においてアナログディスプレイ（２）が接続された状態の抵抗値が検出されない場合、アナログディスプレイ（２）が接続された状態の抵抗値を有するように経路にダミー抵抗（２２）を接続する。

Description

情報処理装置及び情報処理装置の制御方法
　本発明は、情報処理装置及び情報処理装置の制御方法に関する。
　近年、グラフィック機能カードの機能を有する情報処理装置が多数存在する。さらに、そのような情報処理装置においてモニタなどに画面表示を行うための表示信号がデジタル表示信号に変わってきている。デジタル表示信号を出力する情報処理装置は、例えば、ディスプレイポート（ＤＰ：Display　Port）に準拠したポートを有する。そして、表示信号がデジタル表示信号に変わったことから、ＶＧＡ（Video　Graphic　Array）インタフェースに対応する信号がグラフィクス用のチップセットであるグラフィックチップから直接出力されることが少なくなってきた。ＶＧＡインタフェースは、アナログＲＧＢ（Red　Green　Blue）インタフェースとも呼ばれる。
　その一方で、情報処理装置の利用者のアナログＶＧＡ入力のディスプレイの使用頻度は高いままである。このような状況に対応するために、ディスプレイポートに準拠した信号からアナログＶＧＡに準拠した信号へとプロトコル変換するＩＣ（Integrated　Circuit）であるＤＰｔｏＶＧＡ変換チップを情報処理装置に搭載させることが一般的となっている。これにより、ディスプレイポートに準拠した信号をＲＧＢ信号に変換するテーブルを用いずに、ＲＧＢ信号の送受信を行うケーブルを用いてＶＧＡインタフェースを有するディスプレイに情報処理装置を接続できる。
　ＤＰｔｏＶＧＡ変換チップにはファームウェアが存在する。ＤＰｔｏＶＧＡ変換チップを搭載した情報処理装置の製造時やＤＰｔｏＶＧＡ変換チップのトラブル発生時には、ＤＰｔｏＶＧＡ変換チップのファームウェアをアップデートすることが好ましい。ＤＰｔｏＶＧＡ変換チップのファームウェアをアップデートするには、ＤＰｔｏＶＧＡ変換チップの製造元から提供されるツールを使用する。このツールの多くが、ファームウェアをアップデートするにあたり、ＯＳ（Operating　System）用アプリケーションに対応したインタフェースであるＡＰＩ（Application　Programming　Interface）を経由してアップデートを行う仕組みになっている。そのため、ファームウェアのアップデートは、ＡＰＩの制約を受けてしまうことが多い。
　そして、ＡＰＩ経由でファームウェアをアップデートする場合、ファームウェアのアップデートの対象となるポートを指定するために、Ｄ（Double）ＷＯＲＤの識別子であるデバイスＩＤ（Identifier）の指定が行われる。グラフィックチップは、別のＡＰＩ経由でこのデバイスＩＤを取得することになる。そして、ＡＰＩ経由でデバイスＩＤの取得をする場合、ディスプレイを予め接続させておくことで、そのディスプレイを指す一意のＤＷＯＲＤの識別子の値がグラフィックチップに返される。そのため、ファームウェアアップデート用のＡＰＩを使用する場合、ディスプレイを接続させておくことが要求される。
　ここで、ファームウェアアップデートの流れを具体的に説明する。グラフィックチップは、ＤＰｔｏＶＧＡ変換チップのファームウェアアップデートの指示をＣＰＵ（Central　Processing　Unit）から受ける。次に、グラフィックチップは、ディスプレイが接続されているポートを判断するための命令であるＥｎｕｍＡｔｔａｃｈａｂｌｅＤｅｖｉｃｅｓ　Ｍｅｔｈｏｄを実行する。ディスプレイが接続されていた場合、グラフィックチップは、ＤＷＯＲＤのポインタで示される値を一意の識別子として取得する。その後、グラフィックチップは、取得した識別子をデバイスＩＤとしてインプットし、さらに、更新用のファームウェアのデータもインプットする。その後、グラフィックチップは、デバイスＩＤ及びファームウェアを用いてＤＰｔｏＶＧＡ変換チップのファームウェアのアップデートを行う。
　ここで、デジタル信号の表示データをアナログ信号に変換する技術として、ガンマ補正された複数の階調電圧を生成して、その階調電圧の中から１つを選択してＤ／Ａ変換を行う従来技術がある。また、ソフトウェアのアップデートの技術として、アップデートのデータが格納されたサーバに自動的に接続してアップデートを自動的に行う従来技術がある。
特開２０１５－１０９１１４号公報 特開２００５－２４２２９４号公報
　しかしながら、ＤＰｔｏＶＧＡ変換チップのファームウェアのアップデートを行う際に、情報処理装置にディスプレイを接続することは手間がかかり煩雑である。
　また、ガンマ補正された階調電圧を用いてアナログ信号に変換する従来技術では、チップのファームウェアのアップデートについては考慮されておらず、アップデート時の作業を軽減することは困難である。また、サーバに自動的に接続してアップデートを行う従来技術を用いても、ＤＰｔｏＶＧＡ変換チップのファームウェアアップデートにはディスプレイの接続を行うこととなり、アップデート時の作業を軽減することは困難である。
　開示の技術は、上記に鑑みてなされたものであって、ファームウェアのアップデート時の作業を軽減する情報処理装置及び情報処理装置の制御方法を提供することを目的とする。
　本願の開示する情報処理装置及び情報処理装置の制御方法の一つの態様において、変換部は、第１表示装置が接続される経路を有し、制御用プログラムを実行することで入力された映像信号をデジタル信号からアナログ信号に変換し出力し、且つ、前記第１表示装置の接続状態を問い合わせる第１通知を受けた場合、前記経路において前記第１表示装置が接続された状態の抵抗値を検出すると、前記第１表示装置が接続された状態であることを通知する第２通知を送信する。表示制御部は、デジタル信号である映像信号を前記変換部へ出力し、且つ、前記制御用プログラムの更新指示を受けた場合、前記第１通知を前記変換部へ送信し、送信した前記第１通知に対する応答として前記第２通知を前記変換部から受信すると、前記制御用プログラムの更新を実行する。抵抗変更部は、前記経路において前記第１表示装置が接続された状態の抵抗値が前記変換部により検出されない場合、前記第１表示装置が接続された状態の抵抗値を有するように前記経路にダミー抵抗を接続する。
　１つの側面では、本発明は、ファームウェアのアップデート時の作業を軽減することができる。
図１は、実施例１に係る情報処理装置のブロック図である。 図２は、動作モード及びアナログディスプレイの接続状態に応じたファームウェアアップデートを説明するための図である。 図３は、実施例１に係るＤＰｔｏＶＧＡ変換チップのファームウェアのアップデートの処理のフローチャートである。 図４は、実施例１の変形例に係るＤＰｔｏＶＧＡ変換チップのファームウェアのアップデートの処理のフローチャートである。 図５は、実施例２に係る情報処理装置のブロック図である。 図６は、表示画面を内蔵パネルへ移行させるために用いる各信号のタイミングチャートである。 図７は、実施例２に係るＤＰｔｏＶＧＡ変換チップのファームウェアのアップデートの処理のフローチャートである。 図８は、実施例３に係る情報処理装置のブロック図である。
　以下に、本願の開示する情報処理装置及び情報処理装置の制御方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する情報処理装置及び情報処理装置の制御方法が限定されるものではない。
　図１は、実施例１に係る情報処理装置のブロック図である。実施例１では、情報処理装置として、ノート型のパーソナルコンピュータ（ＰＣ：Personal　Computer）を用いる場合で説明する。
　本実施例では、ＰＣ１に接続されるアナログディスプレイ２及びＤＰディスプレイ３が存在する場合で説明する。図１は、ＰＣ１とＤＰディスプレイ３とは接続されている状態を表す。また、図１は、ＰＣ１とアナログディスプレイ２とは接続されていない状態を表す。
　アナログディスプレイ２は、ＲＧＢ信号の入力インタフェースを有する。さらに、アナログディスプレイ２は、抵抗２０を有する。抵抗２０は、本実施例は、７５Ωの抵抗値を有する。このアナログディスプレイ２が、「第１表示装置」の一例にあたる。
　アナログディスプレイ２は、後述するＰＣ１が有するＶＧＡポート１７に接続される。アナログディスプレイ２がＶＧＡポート１７に接続されると、抵抗２０がＶＧＡポート１７から後述するＤＰｔｏＶＧＡ変換チップ１６へ延びる経路に接続される。そして、アナログディスプレイ２は、ＰＣ１から入力されたＲＧＢ信号に基づく画像を表示する。
　ＤＰディスプレイ３は、ディスプレイポートに準拠した映像信号であるディスプレイポート信号の入出力インタフェースを有する。図１では、ＤＰディスプレイ３は、ＰＣ１に接続された状態で記載されているが、ＰＣ１に対して着脱可能である。
　ＤＰディスプレイ３は、ＰＣ１のディスプレイポートの規格に準拠したポートに接続される。そして、ＤＰディスプレイ３は、ＰＣ１から入力されたディスプレイポート信号に基づく画像を表示する。
　ＰＣ１は、ＣＰＵ１１、メモリ１２、グラフィクスチップ１３、ＤＰｔｏＶＧＡ変換チップ１６、バス管理回路１４、ハードディスク１５及びＶＧＡポート１７を有する。また、ＰＣ１は、ノート型のパーソナルコンピュータであるので、内蔵パネル１８を有する。また、ＰＣ１は、カバー開閉センサ１９を有する。さらに、ＰＣ１は、抵抗２１、ダミー抵抗２２、ＦＥＴ（Field　Effect　Transistor）スイッチ２３、抵抗２４、プルアップ電源２５、抵抗２６及びＦＥＴスイッチ２７を有する。
　ＣＰＵ１１は、演算処理装置である。ＣＰＵ１１は、ＯＳを動作させ、さらにＯＳ上でアプリケーションを動作させる。ＣＰＵ１１は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの指示の入力を受ける。そして、ＣＰＵ１１は、アナログディスプレイ２が接続されていない場合にダミー抵抗２２を用いてファームウェアのアップデートを実行させる自動モード切替ツールを起動し、自動モード切り替えの実行をバス管理回路１４に通知する。次に、ＣＰＵ１１は、ＯＳ上で動作するアプリケーションを用いて、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの命令をグラフィクスチップ１３へ出力する。このＤＰｔｏＶＧＡ変換チップ１６のファームウェアが、「制御用プログラム」の一例にあたる。
　また、ＣＰＵ１１は、ノート型のＰＣ１の閉じられていたカバーが開けられたことを通知するカバーオープンの通知をバス管理回路１４から受けると、アナログディスプレイ２が接続されてから所定時間経過したか否かを判定する。ここで、本実施例では、ＣＰＵ１１は、所定時間として１秒以上経過したか否かを判定する。１秒以上経過している場合、ＣＰＵ１１は、映像信号の出力先を内蔵パネル１８へ切り替える指示をグラフィクスチップ１３へ出力する。この動作は、アナログディスプレイ２を接続後所定時間以上後に閉じられていたカバーが開かれると、新たに内蔵ディスプレイが追加されたとして内蔵パネル１８に表示を戻すという本実施例でＣＰＵ１１が動作させるＯＳの仕様に基づく処理である。
　メモリ１２は、ＢＩＯＳ（Basic　Input　Output　System）やＤＰｔｏＶＧＡ変換チップ１６のアップデート用のファームウェアを記憶する。
　グラフィクスチップ１３は、映像表示装置に繋がる複数のポートを有する。グラフィクスチップ１３は、例えば、以上に説明した機能を実現するプログラムをバス管理回路１４を介してハードディスク１５から読み出し実行することで各機能を実現する。
　グラフィクスチップ１３は、ＣＰＵ１１からの指示を受けて映像を自己が有するポートに接続された内蔵パネル１８、ＤＰディスプレイ３又はアナログディスプレイ２などに表示させる。また、グラフィクスチップ１３は、ＤＰｔｏＶＧＡ変換チップ１６の管理を行う。
　グラフィクスチップ１３は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの命令の入力をＣＰＵ１１から受ける。そして、グラフィクスチップ１３は、自己が有するポートの中でアナログディスプレイ２が接続されているポートを確認する。この時、グラフィクスチップ１３は、アナログディスプレイ２が接続されているか否かをＤＰｔｏＶＧＡ変換チップ１６に問い合わせる。このアナログディスプレイ２が接続されているか否かの問い合わせが、「第１通知」の一例にあたる。
　その後、アナログディスプレイ２が接続されている場合、グラフィクスチップ１３は、アナログディスプレイ２が接続されている旨の応答をＤＰｔｏＶＧＡ変換チップ１６から取得する。このアナログディスプレイ２が接続されている旨の応答が、「第２通知」の一例にあたる。
　アナログディスプレイ２が接続されている場合、グラフィクスチップ１３は、ＤＯＷＲＤの識別子であるディスプレイＩＤをアナログディスプレイ２に対して発行する。その後、グラフィクスチップ１３は、ディスプレイＩＤを用いてファームウェアアップデートツールを実行する。ファームウェアアップデートツールを実行することで、グラフィクスチップ１３は、メモリ１２からＤＰｔｏＶＧＡ変換チップ１６のファームウェアを取得する。そして、グラフィクスチップ１３は、取得したファームウェアを用いて、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートを行う。
　これに対して、アナログディスプレイ２が接続されていない場合、すなわち、アナログディスプレイ２が接続されている旨の応答を受信しない場合、グラフィクスチップ１３は、アナログディスプレイ２の未接続をバス管理回路１４に通知する。その後、グラフィクスチップ１３は、自己が有するポートの中でアナログディスプレイ２が接続されているポートを再度確認する。この場合、グラフィクスチップ１３は、後述するように、アナログディスプレイ２が接続されたことを通知する応答をＤＰｔｏＶＧＡ変換チップ１６から取得する。そして、グラフィクスチップ１３は、ＤＯＷＲＤの識別子であるディスプレイＩＤをアナログディスプレイ２に対して発行する。その後、この場合実際にはアナログディスプレイ２はＶＧＡポート１７に接続されていないが、グラフィクスチップ１３は、アナログディスプレイ２が接続されているものとして、アナログディスプレイ２に向けて映像信号を送信する。
　ここで、グラフィクスチップ１３は、前回ファームウェアのアップデートを行ったときの画面表示設定を保持する。画面表示設定とは、ファームウェアのアップデートを実行する場合に、アナログディスプレイ２にのみ画面を表示させる１画面表示にするか、アナログディスプレイ２とは別のディスプレイを用いた２画面表示にするかを決めるための設定である。そして、グラフィクスチップ１３は、ファームウェアのアップデートを行う場合、前回のアップデートで用いた画面表示設定にしたがい画面表示を行う。
　例えば、前回のアップデート時に用いた画面表示設定が２画面表示であれば、グラフィクスチップ１３は、アナログディスプレイ２の他に内蔵パネル１８などに向けて映像信号を送信する。その場合、操作者は、アップデートの操作画面を内蔵パネル１８などにより確認することができ、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの操作を行うことができる。
　これに対して、前回のアップデート時に用いた画面表示設定が１画面表示の場合、グラフィクスチップ１３は、実際には接続されていないアナログディスプレイ２に向けてしか映像信号を送信しない。そこで、この場合、アップデートの操作画面を確認するために、操作者は、内蔵パネル１８にアップデートの操作画面が表示されるように手動で画面表示設定を切り替えることになる。
　グラフィクスチップ１３は、操作者からのアップデートの操作画面を利用したＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデート実行の指示を受ける。そして、グラフィクスチップ１３は、発行したディスプレイＩＤを用いてファームウェアアップデートツールを実行する。ファームウェアアップデートツールを実行することで、グラフィクスチップ１３は、メモリ１２からＤＰｔｏＶＧＡ変換チップ１６のファームウェアを取得する。そして、グラフィクスチップ１３は、取得したファームウェアを用いて、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートを行う。その後、グラフィクスチップ１３は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデート完了をバス管理回路１４に通知する。
　また、グラフィクスチップ１３は、カバーオープンによる映像信号の出力先を内蔵パネル１８へ切り替える指示をＣＰＵ１１から受けた場合、指示にしたがい映像信号を内蔵パネル１８へ出力する。このグラフィクスチップ１３が、「表示制御部」及び「表示制御回路」の一例にあたる。
　バス管理回路１４は、例えば、ＰＣＨ（Platform　Controller　Hub）である。バス管理回路１４は、ＣＰＵ１１又はグラフィクスチップ１３とハードディスク１５との間のデータの転送を中継する。
　また、バス管理回路１４は、カバー開閉センサ１９からの信号の入力を受けてカバーの開閉を確認する。バス管理回路１４は、カバー開閉センサ１９から入力された信号から閉じられていたカバーが開かれたことを検出した場合、カバーオープンの通知をＣＰＵ１１へ出力する。
　さらに、バス管理回路１４は、自動モード切り替えの実行の通知をＣＰＵ１１から受ける。その後、バス管理回路１４は、アナログディスプレイ２の未接続の通知をグラフィクスチップ１３から受けると、ＦＥＴスイッチ２７のゲートに電圧を印加し、ＦＥＴスイッチ２７をオンにして、ＰＣ１をファームウェアアップデートモードに遷移させる。バス管理回路１４は、ＧＰＩＯ（General　Purpose　Input　Output）信号を用いてＦＥＴスイッチ２７のゲートに電圧の印加を行う。その後、ファームウェアの更新完了の通知をグラフィクスチップ１３から受けると、バス管理回路１４は、ＦＥＴスイッチ２７のゲートへの電圧の印加を停止し、ＦＥＴスイッチ２７をオフにして、ＰＣ１を通常モードに遷移させる。このバス管理回路１４が、「抵抗変更部」及び「管理回路」の一例にあたる。
　ハードディスク１５は、補助記憶装置である。ハードディスク１５は、ＯＳやアプリケーションなどのプログラムを記憶する。さらに、ハードディスク１５は、グラフィクスチップ１３の機能を実現するプログラムを含む各種プログラムも記憶する。
　ＶＧＡポート１７は、アナログディスプレイ２を接続するためのポートである。ＶＧＡポート１７は、アナログディスプレイ２が接続された場合、ＤＰｔｏＶＧＡ変換チップ１６から出力された信号をアナログディスプレイ２へ転送する。
　ＤＰｔｏＶＧＡ変換チップ１６は、ＶＧＡポート１７に接続する経路を有する。ＶＧＡポート１７にアナログディスプレイ２が接続された場合、ＤＰｔｏＶＧＡ変換チップ１６は、ＶＧＡポート１７を介して、アナログディスプレイ２に接続される。このＤＰｔｏＶＧＡ変換チップ１６からＶＧＡポート１７へ延びる経路が、「第１表示装置が接続される経路」である。
　ＤＰｔｏＶＧＡ変換チップ１６とＶＧＡポート１７とを接続する経路には抵抗２１の一端が接続される。本実施例では、抵抗２１は、７５Ωの抵抗である。そして、抵抗２１の他端は、グランドに接続される。
　さらに、ＤＰｔｏＶＧＡ変換チップ１６とＶＧＡポート１７とを接続する経路には、ＦＥＴスイッチ２３を介してダミー抵抗２２の一端が接続される。本実施例では、ダミー抵抗２２は、７５Ωである。そして、ダミー抵抗２２の他端は、グランドに接続される。
　ＤＰｔｏＶＧＡ変換チップ１６は、ディスプレイポート信号の入力をグラフィクスチップ１３から受ける。そして、ＤＰｔｏＶＧＡ変換チップ１６は、ディスプレイポート信号をＲＧＢ信号に変換する。その後、ＤＰｔｏＶＧＡ変換チップ１６は、ＲＧＢ信号に変換した映像信号をＶＧＡポート１７に接続されたアナログディスプレイ２に送信する。
　また、ＤＰｔｏＶＧＡ変換チップ１６は、自己のファームウェアのアップデートの際にアナログディスプレイ２が接続されているか否かの問い合わせをグラフィクスチップ１３から受ける。そして、ＤＰｔｏＶＧＡ変換チップ１６は、ＶＧＡポート１７に接続する経路の抵抗を計測する。
　例えば、アナログディスプレイ２がＶＧＡポート１７に接続されている場合、ＤＰｔｏＶＧＡ変換チップ１６とＶＧＡポート１７とを接続する経路には、抵抗２１とアナログディスプレイ２が有する抵抗２０が並列に接続される。その場合、ＤＰｔｏＶＧＡ変換チップ１６は、ＶＧＡポート１７に接続する経路の抵抗の抵抗値を３７．５Ωと計測する。また、例えば、アナログディスプレイ２がＶＧＡポート１７に接続されておらず、ＦＥＴスイッチ２３がオンの場合、ＤＰｔｏＶＧＡ変換チップ１６とＶＧＡポート１７とを接続する経路には、抵抗２１とダミー抵抗２２が並列に接続される。その場合、ＤＰｔｏＶＧＡ変換チップ１６は、ＶＧＡポート１７に接続する経路の抵抗の抵抗値を３７．５Ωと計測する。
　また、例えば、アナログディスプレイ２がＶＧＡポート１７に接続されておらず、ＦＥＴスイッチ２３がオフの場合、ＤＰｔｏＶＧＡ変換チップ１６とＶＧＡポート１７とを接続する経路には、抵抗２１のみが接続される。その場合、ＤＰｔｏＶＧＡ変換チップ１６は、ＶＧＡポート１７に接続する経路の抵抗の抵抗値を７５Ωと計測する。
　そして、ＤＰｔｏＶＧＡ変換チップ１６は、ＶＧＡポート１７に接続する経路の抵抗の計測結果が所定の抵抗値であるか否かを判定する。本実施例では、ＤＰｔｏＶＧＡ変換チップ１６は、ＶＧＡポート１７に接続する経路の抵抗が３７．５Ωであるか否かを判定する。
　ＶＧＡポート１７に接続する経路の抵抗が３７．５Ωの場合、ＤＰｔｏＶＧＡ変換チップ１６は、アナログディスプレイ２が接続されていることを通知する応答をグラフィクスチップ１３に返す。
　これに対して、ＶＧＡポート１７に接続する経路の抵抗が３７．５Ωでない場合、ＤＰｔｏＶＧＡ変換チップ１６は、アナログディスプレイ２が接続されていないことを通知する応答をグラフィクスチップ１３に返す。このＤＰｔｏＶＧＡ変換チップ１６が、「変換部」及び「変換回路」の一例にあたる。
　内蔵パネル１８は、ノート型のＰＣ１に内蔵されたディスプレイである。内蔵パネル１８は、グラフィクスチップ１３から入力された映像信号を基に画像を表示する。この内蔵パネル１８が、「第２表示装置」の一例にあたる。
　カバー開閉センサ１９は、内蔵パネル１８が配置されたカバーの開閉を検知する検出器である。カバー開閉センサ１９は、カバーが開かれると、カバーオープンをバス管理回路１４に通知する。また、カバーが閉じられると、カバー開閉センサ１９は、カバーが閉じられた旨を通知するカバークローズをバス管理回路１４に通知する。
　プルアップ電源２５は、抵抗２４及びＦＥＴスイッチ２７を介してＦＥＴスイッチ２３のゲートから延びる経路に接続される。プルアップ電源２５は、３．３Ｖの電源である。抵抗２４の抵抗値は、例えば、４．７ｋΩである。
　また、抵抗２６の一端が、抵抗２４、プルアップ電源２５及びＦＥＴスイッチ２７と並列にＦＥＴスイッチ２３のゲートから延びる経路に接続される。また、抵抗２６の他端は、グランドに接続される。抵抗２６の抵抗値は、例えば、４７ｋΩである。
　ＦＥＴスイッチ２７は、ＰＣ１がファームウェアアップデートモードの場合、バス管理回路１４からゲート電圧の印加を受けてオンになる。また、ＦＥＴスイッチ２７は、ＰＣ１が通常モードの場合、バス管理回路１４からゲート電圧の印加を受けてオフになる。
　ＦＥＴスイッチ２７がオンの場合、プルアップ電源２５の抵抗２４及び２６による分圧が固定電圧としてＦＥＴスイッチ２３のゲートに印加される。これにより、ＦＥＴスイッチ２３がオンになり、ダミー抵抗２２がＤＰｔｏＶＧＡ変換チップ１６とＶＧＡポート１７とを結ぶ経路に接続される。すなわち、ＰＣ１がファームウェアアップデートモードの場合、ダミー抵抗２２がＤＰｔｏＶＧＡ変換チップ１６とＶＧＡポート１７とを結ぶ経路に接続される。
　また、ＦＥＴスイッチ２７がオフの場合、プルアップ電源２５がＦＥＴスイッチ２３のゲートから延びる経路から切断されるため、ＦＥＴスイッチ２３のゲート電圧は抵抗２６を介して接続されるグランドの電圧に落ちる。これにより、ＦＥＴスイッチ２３がオフになり、ダミー抵抗２２がＤＰｔｏＶＧＡ変換チップ１６とＶＧＡポート１７とを結ぶ経路から切断される。すなわち、ＰＣ１が通常モードの場合、ダミー抵抗２２はＤＰｔｏＶＧＡ変換チップ１６とＶＧＡポート１７とを結ぶ経路から切り離された状態となる。
　ここで、図２を参照して、ＰＣ１の各動作モード及びアナログディスプレイ２の接続状態に応じた、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアアップデートについて説明する。図２は、動作モード及びアナログディスプレイの接続状態に応じたファームウェアアップデートを説明するための図である。ＤＰｔｏＶＧＡ変換チップ１６は、図２に示すようにファームウェアＲＯＭ１４１を有する。グラフィクスチップ１３は、ファームウェアＲＯＭ１４１に格納されたファームウェアを書き換えることで、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートを行う。
　ＰＣ１が通常モードであり、且つアナログディスプレイ２が接続されていない場合、ＤＰｔｏＶＧＡ変換チップ１６の接続状態は、状態１０１で表される。この場合、ＤＰｔｏＶＧＡ変換チップ１６は、抵抗２１の抵抗値である７５ΩをＶＧＡポート１７に繋がる経路の抵抗値として検出する。そこで、ＤＰｔｏＶＧＡ変換チップ１６は、アナログディスプレイ２が未接続であると判定して判定結果をグラフィクスチップ１３に通知する。この場合、グラフィクスチップ１３は、ファームウェアＲＯＭ１４１の書き換えを行わない。すなわち、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートは行われない。
　ＰＣ１が通常モードであり、且つアナログディスプレイ２が接続されている場合、ＤＰｔｏＶＧＡ変換チップ１６の接続状態は、状態１０２で表される。この場合、ＤＰｔｏＶＧＡ変換チップ１６は、抵抗２１とアナログディスプレイ２の抵抗２０とが並列接続された場合の抵抗値である３７．５ΩをＶＧＡポート１７に繋がる経路の抵抗値として検出する。そこで、ＤＰｔｏＶＧＡ変換チップ１６は、アナログディスプレイ２が接続されていると判定して判定結果をグラフィクスチップ１３に通知する。この場合、グラフィクスチップ１３は、ファームウェアＲＯＭ１４１の書き換えを実行する。すなわち、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートが行われる。
　アナログディスプレイ２が接続されていないが、ＰＣ１がファームウェアアップデートモードである場合、ＤＰｔｏＶＧＡ変換チップ１６の接続状態は、状態１０３で表される。この場合、ＤＰｔｏＶＧＡ変換チップ１６は、抵抗２１とダミー抵抗２２とが並列接続された場合の抵抗値である３７．５ΩをＶＧＡポート１７に繋がる経路の抵抗値として検出する。そこで、ＤＰｔｏＶＧＡ変換チップ１６は、アナログディスプレイ２が接続されていると判定して判定結果をグラフィクスチップ１３に通知する。この場合、グラフィクスチップ１３は、ファームウェアＲＯＭ１４１の書き換えを実行する。すなわち、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートが行われる。
　このように、アナログディスプレイ２がＰＣ１に接続されていれば、通常モードでＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートが行われる。また、アナログディスプレイ２がＰＣ１に接続されていなくても、ファームウェアアップデートモードでＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートが行われる。すなわち、本実施例に係るＰＣ１は、アナログディスプレイ２の接続状態にかかわらずＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートを行うことができる。
　次に、図３を参照して、本実施例に係るＰＣ１によるＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの処理の流れについて説明する。図３は、実施例１に係るＤＰｔｏＶＧＡ変換チップのファームウェアのアップデートの処理のフローチャートである。
　ＣＰＵ１１は、操作者からＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの指示を受ける。そして、ＣＰＵ１１は、自動モード切替ツールを起動し（ステップＳ１０１）、自動モード切り替えの実行をバス管理回路１４に指示する。その後、ＣＰＵ１１は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの命令をグラフィクスチップ１３へ出力する。
　グラフィクスチップ１３は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの命令の入力をＣＰＵ１１から受ける。そして、グラフィクスチップ１３は、ＥｎｕｍＡｔｔａｃｈａｂｌｅＤｅｖｉｃｅｓ　Ｍｅｔｈｏｄを実行して、アナログディスプレイ２の検出処理を実行する（ステップＳ１０２）。具体的には、グラフィクスチップ１３は、自己が有する各ポートにデバイスが接続されているポートを特定し、特定したポートに対してアナログディスプレイ２が接続されているか否かを問い合わせる。アナログディスプレイ２が接続されたポートが存在する場合、グラフィクスチップ１３は、そのポートからアナログディスプレイ２の接続を示す応答の入力を受ける。
　グラフィクスチップ１３は、アナログディスプレイ２の接続を示す応答の有無により、アナログディスプレイ２が接続されているか否かを判定する（ステップＳ１０３）。アナログディスプレイ２が接続されている場合（ステップＳ１０３：肯定）、グラフィクスチップ１３は、アナログディスプレイ２に対してＤＷＯＲＤの識別子であるディスプレイＩＤを発行する。そして、グラフィクスチップ１３は、発行したディスプレイＩＤを用いてファームウェアアップデートツールを実行する（ステップＳ１０４）。具体的には、グラフィクスチップ１３は、メモリ１２に格納されたＤＰｔｏＶＧＡ変換チップ１６の最新のファームウェアを取得し、取得したファームウェアにＤＰｔｏＶＧＡ変換チップ１６のファームウェアＲＯＭ１４１が格納するファームウェアを書き換える。
　これに対して、アナログディスプレイ２が接続されていない場合（ステップＳ１０３：否定）、グラフィクスチップ１３は、アナログディスプレイ２の未接続をバス管理回路１４に通知する。バス管理回路１４は、アナログディスプレイ２の未接続の通知をグラフィクスチップ１３から受ける。そして、バス管理回路１４は、ＦＥＴスイッチ２７のゲートに電圧を印加する。これにより、ＦＥＴスイッチ２７がオンになり、プルアップ電源２５の分圧がＦＥＴスイッチ２３のゲートに印加され、ＦＥＴスイッチ２３がオンになり、ダミー抵抗２２が、ＤＰｔｏＶＧＡ変換チップ１６とＶＧＡポート１７とを結ぶ経路に接続される。すなわち、バス管理回路１４は、ＰＣ１の動作モードをファームウェアアップデートモードに切り替える（ステップＳ１０５）。その後、バス管理回路１４は、ファームウェアアップデートモードへの切り替えをグラフィクスチップ１３に通知する。
　グラフィクスチップ１３は、ファームウェアアップデートモードへの切り替えの通知をバス管理回路１４から受ける。そして、グラフィクスチップ１３は、ＥｎｕｍＡｔｔａｃｈａｂｌｅＤｅｖｉｃｅｓ　Ｍｅｔｈｏｄを再度実行して、アナログディスプレイ２の検出処理を実行する。そして、グラフィクスチップ１３は、アナログディスプレイ２の接続の通知を示す応答の入力をＤＰｔｏＶＧＡ変換チップ１６から受ける。この場合、実際にはアナログディスプレイ２はＶＧＡポート１７に接続されていないが、グラフィクスチップ１３は、アナログディスプレイ２が接続されているものとして、アナログディスプレイ２に向けて映像信号を送信する（ステップＳ１０６）。
　前回のアップデート時の画面表示設定により内蔵パネル１８にアップデートの操作画面が表示されていない場合、操作者は、内蔵パネル１８にアップデートの操作画面が表示されるように手動で表示画面設定を変更する（ステップＳ１０７）。その後、操作者は、アップデートの操作画面を用いてＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの実行の指示を入力する。
　グラフィクスチップ１３は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの実行の指示を受けて、ファームウェアアップデートツールを実行する（ステップＳ１０８）。
　その後、グラフィクスチップ１３は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデート完了をバス管理回路１４に通知する。バス管理回路１４は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデート完了の通知をグラフィクスチップ１３から受ける。そして、バス管理回路１４は、ＦＥＴスイッチ２７のゲート電圧の印加を停止する。これにより、ＦＥＴスイッチ２７はオフになり、プルアップ電源２５がＦＥＴスイッチ２３のゲートから延びる経路から切り離され、ＦＥＴスイッチ２３のゲート電圧がグランドの電圧に落ちる。そして、ＦＥＴスイッチ２３がオフになり、ダミー抵抗２２がＤＰｔｏＶＧＡ変換チップ１６とＶＧＡポート１７とを結ぶ経路から切り離される。すなわち、バス管理回路１４は、ＰＣ１の動作モードを通常モードに戻す（ステップＳ１０９）。
　以上に説明したように、本実施例に係る情報処理装置は、ＤＰｔｏＶＧＡ変換チップのファームウェアのアップデートを実行する際に、アナログディスプレイが接続されていなければダミー抵抗をＤＰｔｏＶＧＡ変換チップから延びる経路に接続する。これにより、情報処理装置は、アナログディスプレイを疑似的に検出し、ＤＰｔｏＶＧＡ変換チップのファームウェアのアップデートを実行する。したがって、ＤＰｔｏＶＧＡ変換チップのファームウェアのアップデート時にアナログディスプレイを情報処理装置に接続する手間を省くことができる。すなわち、ファームウェアのアップデート時の操作者の作業を軽減することができる。
（変形例）
　次に、実施例１の変形例について説明する。本変形例では、ファームウェアアップデートモードへの動作モードの切り替えを操作者が手動で行うことが実施例１と異なる。本変形例に係るＰＣ１も図１で表される。以下では、実施例１と同様の各部の動作については説明を省略する。
　本実施例では、ＣＰＵ１１は、自動モード切り替えの実行をバス管理回路１４に指示しない。そのため、バス管理回路１４は、アナログディスプレイ２の未接続を通知されても、ＰＣ１のファームウェアアップデートモードへの切り替えは行わない。
　グラフィクスチップ１３は、アナログディスプレイ２の接続の応答を受けない場合、操作者にディスプレイにアナログディスプレイ２の未接続を通知する。例えば、グラフィクスチップ１３は、内蔵パネル１８などのその時点で使用中のディスプレイにアナログディスプレイ２の未接続を通知する情報を表示させる。
　操作者は、アナログディスプレイ２の未接続が通知された場合、ジャンパスイッチなどを用いて手動でＰＣ１の動作モードをファームウェアアップデートモードに切り替える。すなわち、操作者の操作により、ＦＥＴスイッチ２７へのゲート電圧の印加が行われ、ダミー抵抗２２がＤＰｔｏＶＧＡ変換チップ１６とＶＧＡポート１７とを結ぶ経路に接続される。その後、操作者は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの実行を再度ＣＰＵ１１に対して指示する。
　これにより、グラフィクスチップ１３は、ダミー抵抗２２がＤＰｔｏＶＧＡ変換チップ１６とＶＧＡポート１７とを結ぶ経路に接続された状態でアナログディスプレイ２の検出処理を行うので、疑似的にアナログディスプレイ２の接続が確認される。したがって、グラフィクスチップ１３は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートを行うことができる。
　次に、図４を参照して、本変形例に係るＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの処理の流れについて説明する。図４は、実施例１の変形例に係るＤＰｔｏＶＧＡ変換チップのファームウェアのアップデートの処理のフローチャートである。
　ＣＰＵ１１は、操作者からＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの指示を受ける。そして、ＣＰＵ１１は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの命令をグラフィクスチップ１３へ出力する。グラフィクスチップ１３は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの命令の入力をＣＰＵ１１から受ける。そして、グラフィクスチップ１３は、ＥｎｕｍＡｔｔａｃｈａｂｌｅＤｅｖｉｃｅｓ　Ｍｅｔｈｏｄを実行して、アナログディスプレイ２の検出処理を実行する（ステップＳ２０１）。
　グラフィクスチップ１３は、アナログディスプレイ２の接続を示す応答の有無により、アナログディスプレイ２が接続されているか否かを判定する（ステップＳ２０２）。アナログディスプレイ２が接続されている場合（ステップＳ２０２：肯定）、グラフィクスチップ１３は、アナログディスプレイ２に対してＤＷＯＲＤの識別子であるディスプレイＩＤを発行する。そして、グラフィクスチップ１３は、発行したディスプレイＩＤを用いてファームウェアアップデートツールを実行する（ステップＳ２０３）。
　これに対して、アナログディスプレイ２が接続されていない場合（ステップＳ２０２：否定）、グラフィクスチップ１３は、アナログディスプレイ２の未接続を内蔵パネル１８に表示するなどして操作者に通知する。操作者は、ジャンパスイッチなどを利用して手動でＰＣ１の動作モードをファームウェアアップデートモードに変更する（ステップＳ２０４）。これにより、ＦＥＴスイッチ２７のゲートに電圧が印加される。そして、ＦＥＴスイッチ２７がオンになり、プルアップ電源２５の分圧がＦＥＴスイッチ２３のゲートに印加され、ＦＥＴスイッチ２３がオンになり、ダミー抵抗２２が、ＤＰｔｏＶＧＡ変換チップ１６とＶＧＡポート１７とを結ぶ経路に接続される。その後、操作者は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートをＣＰＵ１１に再度指示する。
　ＣＰＵ１１は、操作者からＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの指示を受ける。そして、ＣＰＵ１１は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの命令をグラフィクスチップ１３へ出力する。グラフィクスチップ１３は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの命令の入力をＣＰＵ１１から受ける。グラフィクスチップ１３は、ＥｎｕｍＡｔｔａｃｈａｂｌｅＤｅｖｉｃｅｓ　Ｍｅｔｈｏｄを再度実行して、アナログディスプレイ２の検出処理を実行する。そして、グラフィクスチップ１３は、アナログディスプレイ２の接続の通知を示す応答の入力をＤＰｔｏＶＧＡ変換チップ１６から受ける。この場合、実際にはアナログディスプレイ２はＶＧＡポート１７に接続されていないが、グラフィクスチップ１３は、アナログディスプレイ２が接続されているものとして、アナログディスプレイ２に向けて映像信号を送信する（ステップＳ２０５）。
　前回のアップデート時の表示画面設定により内蔵パネル１８にアップデートの操作画面が表示されていない場合、操作者は、内蔵パネル１８にアップデートの操作画面が表示されるように手動で表示画面設定を変更する（ステップＳ２０６）。その後、操作者は、アップデートの操作画面を用いてＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの実行の指示を入力する。
　グラフィクスチップ１３は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの実行の指示を受けて、ファームウェアアップデートツールを実行する（ステップＳ２０７）。
　その後、グラフィクスチップ１３は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデート完了を内蔵パネル１８に表示するなどして操作者に通知する。操作者は、アップデート完了の通知を受けて、ジャンパスイッチなどを用いてＰＣ１の動作モードを通常モードに手動で戻す（ステップＳ２０８）。これにより、ＦＥＴスイッチ２７のゲート電圧の印加が停止される。ＦＥＴスイッチ２７はオフになり、プルアップ電源２５がＦＥＴスイッチ２３のゲートから延びる経路から切り離され、ＦＥＴスイッチ２３のゲート電圧がグランドの電圧に落ちる。そして、ＦＥＴスイッチ２３がオフになり、ダミー抵抗２２がＤＰｔｏＶＧＡ変換チップ１６とＶＧＡポート１７とを結ぶ経路から切り離される。
　以上に説明したように、本変形例に係る情報処理装置は、ＤＰｔｏＶＧＡ変換チップのファームウェアのアップデートを実行する際に、アナログディスプレイが接続されていなければ、手動でダミー抵抗をＤＰｔｏＶＧＡ変換チップから延びる経路に接続する。これにより、情報処理装置は、アナログディスプレイを疑似的に検出し、ＤＰｔｏＶＧＡ変換チップのファームウェアのアップデートを実行する。このように、手動でダミー抵抗を接続する構成であっても、ＤＰｔｏＶＧＡ変換チップのファームウェアのアップデート時にアナログディスプレイを情報処理装置に接続する手間を省くことができる。すなわち、ファームウェアのアップデート時の操作者の作業を軽減することができる。
　図５は、実施例２に係る情報処理装置のブロック図である。本実施例に係るＰＣ１は、内蔵パネル１８への表示画面の移動を自動的に行うことが実施例１と異なる。図５において図１と同様の符号を有する各部は特に説明のない限り実施例１と同様の機能を有するものとする。以下では、各部の実施例１と同様の機能については説明を省略する。
　ＦＥＴスイッチ２３のゲートから延びる経路は、ＮＡＮＤ回路３３の一方の入力端子と反転回路３１の入力端子に接続される。
　反転回路３１は、ＦＥＴスイッチ２３のゲートに印加される電圧レベルを有する信号の入力を受ける。そして、反転回路３１は、入力された信号の電圧レベルを反転させ遅延回路３２へ出力する。
　ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの実行の指示が入力される前の通常モードの状態では、ＦＥＴスイッチ２７がオフであり、ＦＥＴスイッチ２３のゲートに印加される電圧レベルはＬｏｗである。この場合、反転回路３１には、Ｌｏｗの値を有する信号が入力される。そして、反転回路３１は、Ｈｉｇｈの値を有する信号を出力する。
　また、ファームウェアアップデートモードに遷移した状態では、ＦＥＴスイッチ２７はオンとなり、ＦＥＴスイッチ２３のゲートに印加される電圧レベルはＨｉｇｈとなる。この場合、反転回路３１には、Ｈｉｇｈの値を有する信号が入力される。そして、反転回路３１は、Ｌｏｗの値を有する信号を出力する。
　また、ファームウェアのアップデート完了後に通常モードに戻った状態では、ＦＥＴスイッチ２７がオフとなり、ＦＥＴスイッチ２３のゲートに印加される電圧レベルはＬｏｗである。この場合、反転回路３１には、Ｌｏｗの値を有する信号が入力される。そして、反転回路３１は、Ｈｉｇｈの値を有する信号を出力する。
　遅延回路３２は、ＦＥＴスイッチ２３のゲートに印加される電圧レベルと反対の電圧レベルを有する信号の入力を反転回路３１から受ける。そして、遅延回路３２は、入力された信号に所定の遅延を与える。ここで、上述したように、ＣＰＵ１１は、アナログディスプレイ２が接続されてから所定時間の経過後にカバーオープンが行われることで内蔵パネル１８への表示画面の切り替えを実行する。そこで、遅延回路３２は、所定時間以上の遅延を信号に与える。本実施例では、ＣＰＵ１１は、アナログディスプレイ２が接続されてから１秒以上経過した後にカバーオープンが行われることで内蔵パネル１８への表示画面の切り替えを実行する。このため、本実施例では、遅延回路３２は、所定の遅延として１秒の遅延を信号に与える。その後、遅延回路３２は、１秒の遅延を与えた信号をＮＡＮＤ回路３３の他方の入力端子に入力する。
　ＮＡＮＤ回路３３は、一方の端子がＦＥＴスイッチ２３のゲートから延びる経路に接続される。また、ＮＡＮＤ回路３３は、他方の端子が遅延回路３２の出力端子に接続される。
　ＮＡＮＤ回路３３は、ＦＥＴスイッチ２３のゲートに印加される電圧レベルを有する信号が一方の端子に入力される。また、ＮＡＮＤ回路３３は、ＦＥＴスイッチ２３のゲートに印加される電圧レベルと反対の電圧レベルを有する信号に１秒の遅延が与えられた信号が他方の端子に入力される。そして、ＮＡＮＤ回路３３は、ＦＥＴスイッチ２３のゲートに印加される電圧レベルを有する信号とＦＥＴスイッチ２３のゲートに印加される電圧レベルと反対の電圧レベルを有する信号に１秒の遅延が与えられた信号との否定論理積をＡＮＤ回路３４へ出力する。
　ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの実行の指示が入力される前の通常モードの状態では、ＮＡＮＤ回路３３は、ＦＥＴスイッチ２３のゲートに印加される電圧レベルを有する信号としてＬｏｗの値を有する信号が入力される。また、ＮＡＮＤ回路３３は、１秒遅れのＨｉｇｈの値を有する信号の入力を遅延回路３２から受ける。この場合、ＮＡＮＤ回路３３は、Ｈｉｇｈの値の信号を出力する。
　また、ファームウェアアップデートモードに遷移した状態で、ＮＡＮＤ回路３３は、ＦＥＴスイッチ２３のゲートに印加される電圧レベルを有する信号としてＨｉｇｈの値を有する信号が入力される。また、ファームウェアアップデートモードに遷移した後１秒間は、ＮＡＮＤ回路３３は、Ｈｉｇｈの値を有する信号の入力を遅延回路３２から受ける。この場合、ＮＡＮＤ回路３３は、Ｌｏｗの値を有する信号を出力する。また、ファームウェアアップデートモードに遷移した後１秒経過後は、ＮＡＮＤ回路３３は、Ｌｏｗの値を有する信号の入力を遅延回路３２から受ける。この場合、ＮＡＮＤ回路３３は、Ｈｉｇｈの値を有する信号を出力する。
　また、ファームウェアのアップデート完了後に通常モードに戻った状態では、ＮＡＮＤ回路３３は、ＦＥＴスイッチ２３のゲートに印加される電圧レベルを有する信号としてＬｏｗの値を有する信号が入力される。また、通常モードに遷移した後１秒間は、ＮＡＮＤ回路３３は、Ｌｏｗの値を有する信号の入力を遅延回路３２から受ける。この場合、ＮＡＮＤ回路３３は、Ｈｉｇｈの値を有する信号を出力する。また、通常モードに遷移した後１秒経過後は、ＮＡＮＤ回路３３は、Ｈｉｇｈの値を有する信号の入力を遅延回路３２から受ける。この場合、ＮＡＮＤ回路３３は、Ｈｉｇｈの値を有する信号を出力する。
　ＡＮＤ回路３４は、カバー開閉センサ１９から出力された信号がバス管理回路１４へ入力される経路上に配置される。ＡＮＤ回路３４の一方の入力端子にはカバー開閉センサ１９から出力された信号が入力される。また、ＡＮＤ回路３４の他方の入力端子にはＮＡＮＤ回路３３から出力された信号が入力される。
　ＡＮＤ回路３４は、カバー開閉センサ１９から出力された信号とＮＡＮＤ回路３３から出力された信号との論理積をバス管理回路１４へ出力する。
　ＡＮＤ回路３４は、カバーが開いている場合、カバーオープンを表す信号としてＨｉｇｈの値を有する信号の入力をカバー開閉センサ１９から受ける。また、カバーが閉じている場合、ＡＮＤ回路３４は、カバークローズを表す信号としてＬｏｗの値を有する信号の入力をカバー開閉センサ１９から受ける。
　そして、ＡＮＤ回路３４には、ファームウェアアップデートモードに遷移した後１秒間のみＬｏｗの値を有する信号がＮＡＮＤ回路３３から入力され、それ以外のタイミングではＨｉｇｈの値を有する信号がＮＡＮＤ回路３３から入力される。
　すなわち、カバーが開いている状態で、ファームウェアアップデートモードへ遷移すると、ＡＮＤ回路３４が出力する信号の電圧レベルは、ＨｉｇｈからＬｏｗに変わった後１秒後にＨｉｇｈに戻る。
　また、カバーが閉じている状態で、ファームウェアアップデートモードへ遷移しても、ＡＮＤ回路３４が出力する信号の電圧レベルはＬｏｗのままである。しかし、この場合には、操作者は表示画面を確認するためカバーを開く。カバーが開かれると、ＡＮＤ回路３４には、Ｈｉｇｈの値を有する信号がカバー開閉センサ１９から入力される。そして、ＮＡＮＤ回路３３からはＨｉｇｈの信号が入力されているため、ＡＮＤ回路３４は、Ｈｉｇｈの信号を出力する。この場合、ＣＰＵ１１は、カバーのオープンの通知をバス管理回路１４から受ける。この場合、ＣＰＵ１１は、内蔵パネル１８が新たに追加されたとして表示画面を内蔵パネル１８へ移す。
　バス管理回路１４は、ファームウェアアップデートが開始され、アナログディスプレイ２が接続されたとグラフィクスチップ１３が判定した後、１秒後にカバーオープンを検出する。これにより、バス管理回路１４は、疑似的にアナログディスプレイ２が接続されたと判断されてから１秒後にカバーが開かれたことをＣＰＵ１１に通知する。
　ＣＰＵ１１は、ファームウェアアップデートが開始される前にグラフィクスチップ１３からアナログディスプレイ２の接続の通知を受ける。その後、１秒以上経過した後に、ＣＰＵ１１は、カバーのオープンの通知をバス管理回路１４から受ける。この場合、ＣＰＵ１１は、内蔵パネル１８が新たに追加されたとして内蔵パネル１８への映像信号の出力をグラフィクスチップ１３へ通知する。
　グラフィクスチップ１３は、アナログディスプレイ２の未接続を検出した場合、アナログディスプレイ２の未検出をバス管理回路１４に通知する。その後、グラフィクスチップ１３は、ファームウェアアップデートモードへの遷移完了の通知をバス管理回路１４から受け、アナログディスプレイ２の接続を検出する。そして、グラフィクスチップ１３は、アナログディスプレイ２の接続をＣＰＵ１１に通知する。さらに、グラフィクスチップ１３は、実際には接続されていないアナログディスプレイ２へ向けて映像信号を出力する。
　その後、グラフィクスチップ１３は、内蔵パネル１８への映像信号の出力をＣＰＵ１１から受ける。そして、グラフィクスチップ１３は、内蔵パネル１８へ映像信号を出力する。本実施例では、グラフィクスチップ１３は、アナログディスプレイ２への映像信号の出力を停止し、内蔵パネル１８へのみ映像信号を出力する。ただし、これに限らず、グラフィクスチップ１３は、アナログディスプレイ２の複製画面を内蔵パネル１８に表示させてもよいし、アナログディスプレイ２の拡張画面を内蔵パネル１８に表示させてもよい。
　その後、グラフィクスチップ１３は、内蔵パネル１８に表示されたアップデートの操作画面を用いた操作者からの入力にしたがって、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの処理を実行する。
　次に、図６を参照して、本実施例で追加した表示画面を内蔵パネル１８へ移行させるために用いる信号の遷移を説明する。図６は、表示画面を内蔵パネルへ移行させるために用いる各信号のタイミングチャートである。
　グラフ２０１は、モード切替のための信号、すなわち、バス管理回路１４がＦＥＴスイッチ２７のゲートに出力する信号の電圧レベルの遷移を表すグラフである。また、グラフ２０２は、ＦＥＴスイッチ２３のゲートに印加される信号、すなわち反転回路３１及びＮＡＮＤ回路３３に入力される信号の電圧レベルの遷移を表すグラフである。また、グラフ２０３は、遅延回路３２が出力する信号の電圧レベルの遷移を表すグラフである。また、グラフ２０４は、ＮＡＮＤ回路３３が出力する信号の電圧レベルの遷移を表すグラフである。また、グラフ２０５は、カバー開閉センサ１９が出力する信号の電圧レベルの遷移を表すグラフである。また、グラフ２０６は、ＡＮＤ回路３４が出力する信号の電圧レベルの遷移を表す号である。グラフ２０１～２０６は、右に進むにしたがい時間が経過することを表す。
　グラフ２０１に示すように、時刻Ｔ０においてバス管理回路１４により通常モードからファームウェアアップデートモードにＰＣ１の動作モードが切り替えられる。すなわち、時刻Ｔ０で、ＦＥＴスイッチ２７のゲートにＨｉｇｈの電圧が印加されて、ＦＥＴスイッチ２７はオンになる。
　ＦＥＴスイッチ２７がオンになった時刻Ｔ０で、ＦＥＴスイッチ２３のゲートにもＨｉｇｈの電圧が印加されて、ＦＥＴスイッチ２３はオンになる。その後、期間Ｔ２を経過すると、ファームウェアのアップデートが完了し、ＦＥＴスイッチ２３のゲート電圧がＬｏｗになり、ＦＥＴスイッチ２３はオフになる。すなわち、期間Ｔ１では、ＤＰｔｏＶＧＡ変換チップ１６は、ＶＧＡポート１７に接続する経路の抵抗の抵抗値を７５Ωとして検出する。また、期間Ｔ２では、ＤＰｔｏＶＧＡ変換チップ１６は、ＶＧＡポート１７に接続する経路の抵抗の抵抗値を３７．５Ωとして検出する。また、期間Ｔ３では、ＤＰｔｏＶＧＡ変換チップ１６は、ＶＧＡポート１７に接続する経路の抵抗の抵抗値を７５Ωとして検出する。
　遅延回路３２は、グラフ２０３に示すように、ファームウェアアップデートモードに遷移した時刻Ｔ０から期間Ｔ４が経過後に出力する信号の電圧レベルがＨｉｇｈからＬｏｗに変わる。本実施例では、この期間Ｔ４は１秒である。
　ＮＡＮＤ回路３３は、ファームウェアアップデートモードに遷移する前は、Ｈｉｇｈの値を有する信号を出力する。そして、ＮＡＮＤ回路３３は、ファームウェアアップデートモードに遷移した時刻Ｔ０から期間Ｔ５の間、すなわち１秒間だけＬｏｗの値を有する信号を出力する。その後、ＮＡＮＤ回路３３は、Ｈｉｇｈの値を有する信号を出力する。
　また、カバーが開閉されると、グラフ２０５の期間Ｔ６に示すように、カバーが閉じている間は、カバー開閉センサ１９は、Ｌｏｗの値を有する信号を出力する。それ以外のカバーが開いている状態では、カバー開閉センサ１９は、Ｈｉｇｈの値を有する信号を出力する。
　ＡＮＤ回路３４は、通常モードでカバーが閉じられた場合、グラフ２０６の期間Ｔ７に示すようにカバーが閉じられている間はＬｏｗの値を有する信号を出力する。また、通常モードでカバーが開けられていれば、ＡＮＤ回路３４は、Ｈｉｇｈの値を有する信号を出力する。
　そして、ファームウェアアップデートモードに遷移すると、ＡＮＤ回路３４は、Ｌｏｗの値を有する信号を出力し、期間Ｔ８経過後、Ｈｉｇｈの値を有する信号を出力する。期間Ｔ８は、期間Ｔ４と一致する期間であり、１秒間である。すなわち、前回のアップデート時の画面表示設定が１画面表示であった場合、期間Ｔ８では、アナログディスプレイ２に映像信号が送られる。そして、期間Ｔ９では、内蔵パネル１８に映像信号が送られ、内蔵パネル１８にアップデート操作画面が表示されるので、操作者は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの操作を行うことができる。
　次に、図７を参照して、実施例に係るＰＣ１によるＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの処理の流れについて説明する。図７は、実施例２に係るＤＰｔｏＶＧＡ変換チップのファームウェアのアップデートの処理のフローチャートである。
　ＣＰＵ１１は、操作者からＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの指示を受ける。そして、ＣＰＵ１１は、自動モード切替ツールを起動し（ステップＳ３０１）、自動モード切り替えの実行をバス管理回路１４に指示する。その後、ＣＰＵ１１は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの命令をグラフィクスチップ１３へ出力する。
　グラフィクスチップ１３は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの命令の入力をＣＰＵ１１から受ける。そして、グラフィクスチップ１３は、ＥｎｕｍＡｔｔａｃｈａｂｌｅＤｅｖｉｃｅｓ　Ｍｅｔｈｏｄを実行して、アナログディスプレイ２の検出処理を実行する（ステップＳ３０２）。
　グラフィクスチップ１３は、アナログディスプレイ２の接続を示す応答の有無により、アナログディスプレイ２が接続されているか否かを判定する（ステップＳ３０３）。アナログディスプレイ２が接続されている場合（ステップＳ３０３：肯定）、グラフィクスチップ１３は、アナログディスプレイ２に対してＤＷＯＲＤの識別子であるディスプレイＩＤを発行する。そして、グラフィクスチップ１３は、発行したディスプレイＩＤを用いてファームウェアアップデートツールを実行する（ステップＳ３０４）。
　これに対して、アナログディスプレイ２が接続されていない場合（ステップＳ３０３：否定）、グラフィクスチップ１３は、アナログディスプレイ２の未接続をバス管理回路１４に通知する。バス管理回路１４は、アナログディスプレイ２の未接続の通知をグラフィクスチップ１３から受ける。そして、バス管理回路１４は、ＦＥＴスイッチ２７のゲートに電圧を印加し、ＰＣ１の動作モードをファームウェアアップデートモードに切り替える（ステップＳ３０５）。その後、バス管理回路１４は、ファームウェアアップデートモードへの切り替えをグラフィクスチップ１３に通知する。
　グラフィクスチップ１３は、ファームウェアアップデートモードへの切り替えの通知をバス管理回路１４から受ける。そして、グラフィクスチップ１３は、ＥｎｕｍＡｔｔａｃｈａｂｌｅＤｅｖｉｃｅｓ　Ｍｅｔｈｏｄを再度実行して、アナログディスプレイ２の検出処理を実行する。そして、グラフィクスチップ１３は、アナログディスプレイ２の接続の通知を示す応答の入力をＤＰｔｏＶＧＡ変換チップ１６から受ける。グラフィクスチップ１３は、アナログディスプレイ２の接続をＣＰＵ１１に通知する。さらに、この場合、実際にはアナログディスプレイ２はＶＧＡポート１７に接続されていないが、グラフィクスチップ１３は、アナログディスプレイ２が接続されているものとして、アナログディスプレイ２に向けて映像信号を送信する（ステップＳ３０６）。
　バス管理回路１４は、ＦＥＴスイッチ２７へのゲート電圧を印加してから１秒後にカバーオープンの割り込みをＡＮＤ回路３４から受ける（ステップＳ３０７）。
　バス管理回路１４は、カバーオープンをＣＰＵ１１に通知する（ステップＳ３０８）。ＣＰＵ１１は、カバーオープンの通知を受けて、内蔵パネル１８への映像信号の出力をグラフィクスチップ１３に指示する。
　グラフィクスチップ１３は、内蔵パネル１８への映像信号の出力の指示をＣＰＵ１１から受ける。そして、グラフィクスチップ１３は、内蔵パネル１８に映像信号を出力し、アップデートの操作画面を内蔵パネル１８に表示させる（ステップＳ３０９）。その後、操作者は、アップデートの操作画面を用いてＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの実行の指示を入力する。
　グラフィクスチップ１３は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの実行の指示を受けて、ファームウェアアップデートツールを実行する（ステップＳ３１０）。
　その後、グラフィクスチップ１３は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデート完了をバス管理回路１４に通知する。バス管理回路１４は、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデート完了の通知をグラフィクスチップ１３から受ける。そして、バス管理回路１４は、ＦＥＴスイッチ２７のゲート電圧の印加を停止する。これにより、ＦＥＴスイッチ２７はオフになり、プルアップ電源２５がＦＥＴスイッチ２３のゲートから延びる経路から切り離され、ＦＥＴスイッチ２３のゲート電圧がグランドの電圧に落ちる。そして、ＦＥＴスイッチ２３がオフになり、ダミー抵抗２２がＤＰｔｏＶＧＡ変換チップ１６とＶＧＡポート１７とを結ぶ経路から切り離される。すなわち、バス管理回路１４は、ＰＣ１の動作モードを通常モードに戻す（ステップＳ３１１）。
　以上に説明したように、本実施例に係る情報処理装置は、ファームウェアアップデートモードへ遷移後に、内蔵パネルに画面表示を行わせる。これにより、操作画面が表示されない状態を回避することができ、操作者は手動での画面の切り替えを行わなくても、ファームウェアのアップデートを容易に且つ確実に行うことができる。すなわち、ファームウェアアップデート時の操作者の作業をより軽減することができる。
　図８は、実施例３に係る情報処理装置のブロック図である。実施例３では、情報処理装置として、デスクトップ型のパーソナルコンピュータ（ＰＣ）を用いる場合で説明する。図８において図５と同様の符号を有する各部は特に説明のない限り実施例２と同様の機能を有するものとする。以下では、各部の実施例２と同様の機能については説明を省略する。
　本実施例に係るＰＣ１は、デスクトップ型であるため、内蔵のディスプレイを有さない。そのため、カバーオープンの信号を用いてアナログディスプレイ２以外の表示装置に表示させることは困難である。そこで、他の方法を用いてＤＰディスプレイ３に操作画面を表示させる。
　ＤＰディスプレイ３は、自己のＰＣ１への接続を通知するホットプラグ信号及びＤＤＣ（Display　Data　Channel）によりＤＰディスプレイ３についての情報を通知する信号をグラフィクスチップ１３へ送信するための経路を有する。ＤＰディスプレイ３は、ＰＣ１に接続された場合、Ｈｉｇｈの値を有するホットプラグ信号をグラフィクスチップ１３へ出力する。そして、ＤＰディスプレイ３がホットプラグ信号をグラフィクスチップ１３へ送信するための経路に、ＡＮＤ回路３４の一端が接続される。
　バス管理回路１４は、ＦＥＴスイッチ２７をオンにしてから１秒後にＡＮＤ回路３４からＨｉｇｈのホットプラグ信号の入力を受ける。これにより、バス管理回路１４は、ＤＰディスプレイ３の接続を把握する。そして、バス管理回路１４は、ＤＰディスプレイ３の接続をＣＰＵ１１へ通知する。
　ＣＰＵ１１は、ＰＣ１がファームウェアアップデートモードへ遷移後、グラフィクスチップ１３からアナログディスプレイ２の接続の通知を受ける。さらに、その１秒以上経過後に、ＣＰＵ１１は、ＤＰディスプレイ３の接続の通知をバス管理回路１４から受ける。ＤＰディスプレイ３の接続の通知を受けると、ＣＰＵ１１は、アナログディスプレイ２の接続後、１秒以上経過したか否かを判定する。１秒以上経過している場合、ＣＰＵ１１は、ＤＰディスプレイ３への映像信号の出力の指示をグラフィクスチップ１３へ出力する。
　グラフィクスチップ１３は、アナログディスプレイ２の未接続を検出した場合、アナログディスプレイ２の未検出をバス管理回路１４に通知する。その後、グラフィクスチップ１３は、ファームウェアアップデートモードへの遷移完了の通知をバス管理回路１４から受け、アナログディスプレイ２の接続を検出する。そして、グラフィクスチップ１３は、アナログディスプレイ２の接続をＣＰＵ１１に通知する。さらに、グラフィクスチップ１３は、実際には接続されていないアナログディスプレイ２へ向けて映像信号を出力する。
　その後、グラフィクスチップ１３は、ＤＰディスプレイ３への映像信号の出力をＣＰＵ１１から受ける。そして、グラフィクスチップ１３は、ＤＰディスプレイ３へ映像信号を出力する。
　その後、グラフィクスチップ１３は、ＤＰディスプレイ３に表示されたアップデートの操作画面を用いた操作者からの入力にしたがって、ＤＰｔｏＶＧＡ変換チップ１６のファームウェアのアップデートの処理を実行する。
　以上に説明したように、本実施例に係る情報処理装置は、ファームウェアアップデートモードへ遷移後に、外部に接続されたＤＰディスプレイに画面表示を行わせる。これにより、内蔵パネルを有さない場合でも、操作画面が表示されない状態を回避することができ、操作者は手動での画面の切り替えを行わなくても、ファームウェアのアップデートを容易に且つ確実に行うことができる。すなわち、ファームウェアアップデート時の操作者の作業をより軽減することができる。
　１　ＰＣ
　２　アナログディスプレイ
　３　ＤＰディスプレイ
　１１　ＣＰＵ
　１２　メモリ
　１３　グラフィクスチップ
　１４　バス管理回路
　１５　ハードディスク
　１６　ＤＰｔｏＶＧＡ変換チップ
　１７　ＶＧＡポート
　１８　内蔵パネル
　１９　カバー開閉センサ
　２０，２１　抵抗
　２２　ダミー抵抗
　２３　ＦＥＴスイッチ
　２４　抵抗
　２５　プルアップ電源
　２６　抵抗
　２７　ＦＥＴスイッチ
　３１　反転回路
　３２　遅延回路
　３３　ＮＡＮＤ回路
　３４　ＡＮＤ回路

Claims (4)

  1. 　第１表示装置が接続される経路を有し、制御用プログラムを実行することで入力された映像信号をデジタル信号からアナログ信号に変換して出力し、且つ、前記第１表示装置の接続状態を問い合わせる第１通知を受けた場合、前記経路において前記第１表示装置が接続された状態の抵抗値を検出すると、前記第１表示装置が接続された状態であることを通知する第２通知を送信する変換部と、
    　デジタル信号である映像信号を前記変換部へ出力し、且つ、前記制御用プログラムの更新指示を受けた場合、前記第１通知を前記変換部へ送信し、送信した前記第１通知に対する応答として前記第２通知を前記変換部から受信すると、前記制御用プログラムの更新を実行する表示制御部と、
    　前記経路において前記第１表示装置が接続された状態の抵抗値が前記変換部により検出されない場合、前記第１表示装置が接続された状態の抵抗値を有するように前記経路にダミー抵抗を接続する抵抗変更部と
    　を備えたことを特徴とする情報処理装置。
  2. 　前記表示制御部は、前記経路において前記第１表示装置が接続された状態の抵抗値が前記変換部により検出されない場合、前記抵抗変更部により前記経路に前記ダミー抵抗が接続された後、前記第１通知を前記変換部へ再度送信することを特徴とする請求項１に記載の情報処理装置。
  3. 　第２表示装置をさらに備え、
    　前記表示制御部は、前記制御用プログラムを更新する場合、前記変換部へ出力する映像信号を前記第２表示装置へ出力し映像を表示させる
    　ことを特徴とする請求項１又は２に記載の情報処理装置。
  4. 　第１表示装置が接続される経路を有し、制御用プログラムを実行することで入力された映像信号をデジタル信号からアナログ信号に変換して出力する変換回路、デジタル信号である映像信号を前記変換回路へ出力する表示制御回路、及び前記経路の抵抗値を管理する管理回路を有する情報処理装置の制御方法であって、
    　前記表示制御回路に、前記制御用プログラムの更新指示を受けた場合、前記第１表示装置の接続状態を問い合わせる第１通知を前記変換回路へ送信させ、
    　前記変換回路に、前記第１通知を受信した場合、前記経路における抵抗値を検出させ、
    　前記経路において前記第１表示装置が接続された状態の抵抗値が前記変換回路により検出されない場合、前記管理回路に、前記第１表示装置が接続された状態の抵抗値を有するように前記経路にダミー抵抗を接続させ、前記変換回路に前記経路における抵抗値を再度検出させ、
    　前記変換回路に、前記経路において前記第１表示装置が接続された状態の抵抗値が検出された場合、前記第１表示装置が接続された状態であることを通知する第２通知を前記表示制御回路に通知させ、
    　前記表示制御回路に、前記第２通知を受信した場合、前記制御用プログラムの更新を実行させる
    　ことを特徴とする情報処理装置の制御方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021009984A1 (ja) * 2019-07-18 2021-01-21
JP7463949B2 (ja) 2020-11-19 2024-04-09 株式会社明電舎 切り替え回路及びコントローラ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013140571A (ja) * 2011-12-30 2013-07-18 Samsung Electronics Co Ltd ディスプレイ装置、アップグレード装置、ディスプレイシステム及びこの制御方法
JP2013232100A (ja) * 2012-04-27 2013-11-14 Canon Inc 情報処理装置、情報処理装置におけるファームウエアの更新方法およびプログラム
JP2014052888A (ja) * 2012-09-07 2014-03-20 Canon Inc 画像形成装置、プログラム更新方法及びプログラム

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6819305B2 (en) * 1999-01-28 2004-11-16 Conexant Systems, Inc. Method and apparatus for detection of a video display device
JP4263153B2 (ja) 2004-01-30 2009-05-13 Ｎｅｃエレクトロニクス株式会社 表示装置、表示装置の駆動回路およびその駆動回路用半導体デバイス
US7477247B2 (en) * 2005-02-11 2009-01-13 Microsoft Corporation Detecting attachment or removal of a display monitor
JP5677811B2 (ja) 2010-06-11 2015-02-25 任天堂株式会社 携帯型情報端末、携帯情報システム、携帯型情報端末制御プログラム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013140571A (ja) * 2011-12-30 2013-07-18 Samsung Electronics Co Ltd ディスプレイ装置、アップグレード装置、ディスプレイシステム及びこの制御方法
JP2013232100A (ja) * 2012-04-27 2013-11-14 Canon Inc 情報処理装置、情報処理装置におけるファームウエアの更新方法およびプログラム
JP2014052888A (ja) * 2012-09-07 2014-03-20 Canon Inc 画像形成装置、プログラム更新方法及びプログラム

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021009984A1 (ja) * 2019-07-18 2021-01-21
WO2021009984A1 (ja) * 2019-07-18 2021-01-21 パナソニックＩｐマネジメント株式会社 部品実装装置
JP7198986B2 (ja) 2019-07-18 2023-01-05 パナソニックＩｐマネジメント株式会社 部品実装装置
JP7463949B2 (ja) 2020-11-19 2024-04-09 株式会社明電舎 切り替え回路及びコントローラ

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