JP2000357002A - 負荷制御装置及び負荷制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＦＧＰＡ等のプログラムの書き込みが可能な
デバイスを用いた負荷制御装置又は負荷制御方法におい
て、起動処理に要する時間差によって装置動作に不具合
を起こすことのない負荷制御装置又は負荷制御方法を提
供すること。 【解決手段】 電源投入後、ＣＰＵの起動時にカウント
を開始するカウンタを設け、ＦＰＧＡがプログラムロー
ドを終了するのに必要な時間を計測する。カウンタが所
定値に達したら、ＣＰＵからＦＰＧＡへリセット信号を
出力し、ＦＰＧＡのポート出力を確定させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＦＰＧＡ（フィール
ド・プログラマブル・ゲート・アレイ）等のプログラム
の書き込みが可能なデバイスを用いて、複写機やプリン
タ等の負荷を制御する負荷制御装置及び負荷制御方法に
関する。

【０００２】

【従来の技術】従来、この種の負荷制御装置は、製品開
発段階での検討手段としてＦＰＧＡやＤＳＰを活用し、
量産時には特定用途向け集積回路（ＡＳＩＣ）を作って
生産されており、ＦＰＧＡやＤＳＰは量産製品に搭載さ
れていなかった。

【０００３】

【発明が解決しようとする課題】しかし、近年、製造台
数が少ない場合にＡＳＩＣを作るよりもＦＰＧＡ等を利
用する方がコスト的に安い場合や、製品のバリエーショ
ン追加やバージョンアップのため、専用のＡＳＩＣを作
るよりも各製品に対応したプログラムをＰＲＯＭ等のＲ
ＯＭを利用してＦＰＧＡ等にロードして使うことが必要
とされてきた。

【０００４】しかしながら、ＦＰＧＡ等プログラムの書
き込みが可能なデバイスは、電源投入時に外付けのプロ
グラムＲＯＭからプログラムをダウンロードする必要が
あるため、通常のＣＰＵやＡＳＩＣに比べて起動するま
での処理時間が長い。そのため、他の素子の起動時間を
考慮してこれらデバイスの起動時に入力するリセット信
号の入力タイミングを制御しないと、ＦＰＧＡ等の各負
荷制御出力信号が不確定となり、これらデバイスを用い
た装置の動作に不具合を起す可能性があった。

【０００５】本発明の目的は、ＦＧＰＡ等のプログラム
の書き込みが可能なデバイスを用いた負荷制御装置又は
負荷制御方法において、起動処理に要する時間差によっ
て装置動作に不具合を起こすことのない負荷制御装置又
は負荷制御方法を提供することにある。

【０００６】

【課題を解決するための手段】すなわち、本発明の要旨
は、接続された負荷の制御を、プログラムの書き込みが
可能なデバイスを用いて行う負荷制御装置であって、負
荷制御装置全体の制御を行う制御手段と、電源投入に応
答して、制御手段をリセットする第１のリセット信号を
出力する第１のリセット信号発生手段と、第１のリセッ
ト信号の発生から所定時間後にプログラムの書き込みが
可能なデバイスをリセットする第２のリセット信号を出
力する第２のリセット信号発生手段とを有することを特
徴とする負荷制御装置に存する。

【０００７】また、本発明の別の要旨は、接続された負
荷の制御を、プログラムの書き込みが可能なデバイスを
用いて行う負荷制御装置であって、負荷制御装置全体の
制御を行う制御手段と、電源投入に応答して、制御手段
をリセットする第１のリセット信号を出力する第１のリ
セット信号発生手段と、第１のリセット信号の発生に応
答して、接続された負荷に対する電源供給をオフする負
荷電源オフ手段と、第１のリセット信号の発生から所定
時間後にプログラムの書き込みが可能なデバイスをリセ
ットする第２のリセット信号を出力する第２のリセット
信号発生手段と、第２のリセット信号の出力後に接続さ
れた負荷に対する電源供給をオンする負荷電源オン手段
とを有することを特徴とする負荷制御装置に存する。

【０００８】また、本発明の別の要旨は、接続された負
荷の制御を、プログラムの書き込みが可能なデバイスを
用いて行う負荷制御装置であって、負荷制御装置全体の
制御を行う制御手段と、電源投入に応答して、制御手段
をリセットする第１のリセット信号を出力する第１のリ
セット信号発生手段と、電源投入に応答して、プログラ
ムの書き込みが可能なデバイスをリセットする第２のリ
セット信号の出力を開始し、所定時間後に第２リセット
信号の出力を中止する第２のリセット信号発生手段とを
有することを特徴とする負荷制御装置に存する。

【０００９】また、本発明の別の要旨は、接続された負
荷の制御を、プログラムの書き込みが可能なデバイスを
用いて行う負荷制御装置であって、負荷制御装置全体の
制御を行う制御手段と、電源投入に応答して、制御手段
をリセットする第１のリセット信号を出力する第１のリ
セット信号発生手段と、第１のリセット信号の発生に応
答して、接続された負荷に対する電源供給をオフする負
荷電源オフ手段と、電源投入に応答して、プログラムの
書き込みが可能なデバイスをリセットする第２のリセッ
ト信号の出力を開始し、所定時間後に第２リセット信号
の出力を中止する第２のリセット信号発生手段と、第２
のリセット信号の出力後に接続された負荷に対する電源
供給をオンする負荷電源オン手段とを有することを特徴
とする負荷制御装置に存する。

【００１０】また、本発明の別の要旨は、接続された負
荷の制御を、制御手段と、プログラムの書き込みが可能
なデバイスを用いて行う負荷制御方法であって、電源投
入に応答して、制御手段をリセットする第１のリセット
信号を出力する第１のリセット信号発生ステップと、第
１のリセット信号の発生から所定時間後にプログラムの
書き込みが可能なデバイスをリセットする第２のリセッ
ト信号を出力する第２のリセット信号発生ステップとを
有することを特徴とする負荷制御方法に存する。

【００１１】また、本発明の別の要旨は、接続された負
荷の制御を、制御手段と、プログラムの書き込みが可能
なデバイスを用いて行う負荷制御方法であって、電源投
入に応答して、制御手段をリセットする第１のリセット
信号を出力する第１のリセット信号発生ステップと、第
１のリセット信号の発生に応答して、接続された負荷に
対する電源供給をオフする負荷電源オフステップと、第
１のリセット信号の発生から所定時間後にプログラムの
書き込みが可能なデバイスをリセットする第２のリセッ
ト信号を出力する第２のリセット信号発生ステップと、
第２のリセット信号の出力後に接続された負荷に対する
電源供給をオンする負荷電源オンステップとを有するこ
とを特徴とする負荷制御方法に存する。

【００１２】また、本発明の別の要旨は、接続された負
荷の制御を、制御手段と、プログラムの書き込みが可能
なデバイスを用いて行う負荷制御方法であって、電源投
入に応答して、制御手段をリセットする第１のリセット
信号を出力する第１のリセット信号発生ステップと、電
源投入に応答して、プログラムの書き込みが可能なデバ
イスをリセットする第２のリセット信号の出力を開始
し、所定時間後に第２リセット信号の出力を中止する第
２のリセット信号発生ステップとを有することを特徴と
する負荷制御方法に存する。

【００１３】また、本発明の別の要旨は、接続された負
荷の制御を、制御手段と、プログラムの書き込みが可能
なデバイスを用いて行う負荷制御方法であって、電源投
入に応答して、制御手段をリセットする第１のリセット
信号を出力する第１のリセット信号発生ステップと、第
１のリセット信号の発生に応答して、接続された負荷に
対する電源供給をオフする負荷電源オフステップと、電
源投入に応答して、プログラムの書き込みが可能なデバ
イスをリセットする第２のリセット信号の出力を開始
し、所定時間後に第２リセット信号の出力を中止する第
２のリセット信号発生ステップと、第２のリセット信号
の出力後に接続された負荷に対する電源供給をオンする
負荷電源オンステップとを有することを特徴とする負荷
制御方法に存する。

【００１４】また、本発明の別の要旨は、装置が実行可
能なプログラムを格納した記憶媒体であって、プログラ
ムを実行した装置を、本発明の負荷制御装置として機能
させることを特徴とする記憶媒体に存する。

【００１５】また、本発明の別の要旨は、本発明の負荷
制御方法を装置が実行可能なプログラムとして格納した
ことを特徴とする記憶媒体に存する。

【００１６】

【発明の実施の形態】［第１の実施形態］以下、図面を
参照して本発明に係る実施形態を説明する。以下の説明
ではプログラムの書き込みが可能なデバイスとしてＦＰ
ＧＡを、それを用いた負荷制御装置を実装した装置とし
てカラー複写機を例にして説明するが、もちろんＤＳＰ
等別のデバイスを用いても良いし、適用する装置もモノ
クロ複写機、ファクシミリ装置、モノクロ／カラープリ
ンタ等任意の装置から選択することができる。

【００１７】（カラー複写機の構成）まず、ＦＰＧＡを
適用する装置としての、４ドラム方式の複写機の構成を
図１を用いて説明する。図１は、４ドラム方式のカラー
複写機の構成を示す断面図である。

【００１８】カラー複写機は原稿を読み取り画像信号を
出力するリーダ部９０２と、画像信号から画像を記録紙
などの記録媒体上に形成して出力するプリンタ部９０２
とから構成される。図１においては、オプション機器と
して、原稿を自動送りするための原稿フィーダ９０３
と、プリンタ部の出力結果をソートしてスタックするた
めのソータ９０４を付加した構成を示している。

【００１９】図１において、原稿フィーダ９０３を有す
るリーダ部９０２及び、ソータ９０４の構成及び動作
は、本発明と直接関係しないためその詳細な説明は省略
する。

【００２０】図１において、３１７はイエロー画像形成
部、３１８はマゼンタ画像形成部、３１９はシアン画像
形成部、３２０はブラック画像形成部で、それぞれの構
成は同一なのでイエロー画像形成部３１７を詳細に説明
し、他の画像形成部３１８〜３２０の個々の構成要素に
関する説明は省略する。

【００２１】イエロー画像形成部３１７において、３４
２は感光ドラムで、ＬＥＤアレー２１０からの光によっ
て、その表面に潜像が形成される。３２１は一次帯電器
で、感光ドラム３４２の表面を所定の電位に帯電させ、
潜像形成の準備をする。３２２は現像器で、感光ドラム
３４２上の潜像を現像して、トナー画像を形成する。な
お、現像器３２２には、現像バイアスを印加して現像す
るためのスリーブ３４５が含まれている。３２３は転写
帯電器で、転写ベルト３３３の背面から放電を行い、感
光ドラム３４２上のトナー画像を、転写ベルト３３３上
の記録紙などへ転写する。本実施形態は転写効率がよ
く、感光ドラム３４２のクリーナ部が配置されていない
場合の構成を示すが、クリーナ部を装着してもよい。

【００２２】（画像形成動作）次に、記録紙などの記録
媒体上へ画像を形成する手順を説明する。カセット３４
０・３４１に格納された記録媒体はピックアップローラ
３３８・３３９により１枚ずつ給紙ローラ３３６・３３
７で転写ベルト３３３上に供給される。給紙された記録
紙は、吸着帯電器３４６で帯電させられる。３４８は転
写ベルトローラで、転写ベルト３３３を駆動し、かつ、
吸着帯電器３４６と対になって記録紙等を帯電させ、転
写ベルト３３３に記録媒体を吸着させる。３４７は紙先
端センサで、転写ベルト３３３上の記録媒体の先端を検
知する。なお、紙先端センサの検出信号はプリンタ部９
０１からリーダ部９０２へ送られて、リーダ部９０２か
らプリンタ部９０１にビデオ信号（画像信号）を送る際
の副走査同期信号として用いられる。

【００２３】この後、記録紙等は、転写ベルト３３３に
よって搬送され、画像形成部３１７〜３２０においてＹ
ＭＣＫの順にその表面にトナー画像が形成される。ブラ
ック画像形成部３２０を通過した記録紙等は、転写ベル
ト３３３からの分離を容易にするため、除電帯電器３４
９で除電された後、転写ベルト３３３から分離される。
３５０は剥離帯電器で、記録紙等が転写ベルト３３３か
ら分離する際の剥離放電による画像乱れを防止するもの
である。分離された記録紙等は、トナーの吸着力を補っ
て画像乱れを防止するために、定着前帯電器３５１・３
５２で帯電された後、定着器３３４でトナー画像が熱定
着された後、ソータ９０４の排紙トレー３３５に排紙さ
れる。

【００２４】（回路構成とリセット動作タイミング）図
２は、本発明による負荷制御装置の回路構成例を示すブ
ロック図であり、この負荷制御装置で各負荷（カラー複
写機の各制御対象）の制御を行うことを表したものであ
る。また、図３は図２に示した各回路の電源投入後の動
作タイミングを表すタイミングチャートである。

【００２５】複写機の電源が投入されると、リセット回
路１０１からリセット信号（ＲＥＳＥＴ＊）がＣＰＵ１
０２へ出力される。リセット時間（リセット信号出力が
継続する時間）はリセット回路の設計次第で所望する時
間を設定できる。リセット時間後にリセット信号が解除
されると、ＣＰＵ１０２は起動時のプログラムをロード
するためにプログラムＲＯＭ１０４（例えばＥＰＲＯＭ
やＦｌａｓｈＲＯＭなどの媒体）にアクセスする。

【００２６】また、ＣＰＵ１０２の処理とは独立して、
電源投入とともにＦＰＧＡ１０５は起動時のプログラム
をロードするためにＦＰＧＡ用プログラムＲＯＭ１０６
にアクセスする。ただし、ＦＰＧＡ１０５がプログラム
のロードを終了してもこの時はまだ負荷制御回路１０７
への制御信号は不確定である。

【００２７】ＣＰＵ１０２がプログラムのロードを終了
すると、ＣＰＵ１０２内部のカウンタ１０３がカウント
を開始する。図２においてカウンタ１０３はＣＰＵ１０
２に内蔵されている場合を示したが、カウンタ１０３は
外付けカウンタ回路であってもよいことは言うまでもな
い。

【００２８】そして、ＣＰＵ１０２はＦＰＧＡ１０５よ
りも早く起動できるためカウンタ１０３が所定の時間
（ＦＰＧＡ１０５がＦＰＧＡ用プログラムＲＯＭ１０６
からプログラムをロードし終えるのに必要な時間以上）
に相当するカウント値に到達すると、ＣＰＵ１０２から
ＦＰＧＡ１０５へリセット信号（ＦＰＧＡ−ＲＳＴ＊）
が出力される。

【００２９】リセット信号によってＦＰＧＡ１０５から
負荷制御回路１０７への制御信号が確定され、例えば転
写ベルトローラ３４８を駆動するモータの制御信号や感
光ドラム３４２を駆動するモータの制御信号を確定す
る。

【００３０】上述の一連の動作を図４のフローチャート
を用いて説明する。すなわち、ステップＳ６０１にて電
源が投入されると、リセット回路からリセット信号がＣ
ＰＵへ出力される（ステップＳ６０２）。そして、リセ
ット時間後にリセット信号が解除され、ＣＰＵがプログ
ラムＲＯＭから起動時のプログラムをロードを完了して
ＣＰＵが起動したことを検出するまで待つ（ステップＳ
６０３）。ステップＳ６０３にてＣＰＵの起動が検出さ
れるとカウンタがカウントを始める（ステップＳ６０
４）。

【００３１】一方、リセット回路及びＣＰＵが行うステ
ップＳ６０２〜ステップＳ６０４の処理と独立して、ス
テップＳ６０１にて電源が投入されると、ＦＰＧＡがＦ
ＰＧＡ用プログラムＲＯＭから起動時プログラムのロー
ドを開始する（ステップＳ６０５）。ＦＰＧＡがプログ
ラムのロードを終了するとＣＰＵからのリセット信号入
力を待つ（ステップＳ６０７）。

【００３２】ステップＳ６０４でカウントを開始したＣ
ＰＵ内部のカウンタが、所定の時間（ＦＰＧＡがＦＰＧ
Ａ用プログラムＲＯＭからプログラムをロードし終える
のに必要な時間以上）に相当するカウント値に到達する
とＣＰＵからＦＰＧＡへリセット信号が出力される（ス
テップＳ６０６）。これに対応してＦＰＧＡの処理はス
テップＳ６０７からステップＳ６０８へ進み、負荷の制
御信号が確定され本動作を終了する。

【００３３】このような制御を行うことで、ＦＰＧＡの
起動時に各負荷制御出力信号が不確定となり、装置の動
作に不具合が起るのを防ぐことができるようになる。

【００３４】なお、本実施形態ではＦＰＧＡを取り上げ
て説明したが、これがＤＳＰ等の他のデバイスになった
場合でも同様の効果があることは言うまでもない。さら
には複数のＦＰＧＡ等のデバイスを利用した場合も同様
の効果を得ることができる。

【００３５】［第２の実施形態］図５は、本発明の第２
の実施形態に係る負荷制御装置の構成を示すブロック図
である。図５において、図２と同一の構成要素について
は同一の参照数字を付与してある。また、図６は図５の
負荷制御装置の各回路の動作タイミングを示すタイミン
グチャートである。図２と図５との比較から明らかなよ
うに、本実施形態は第１の実施形態の構成に、ＣＰＵ１
０２の制御信号によって負荷１０８への電源供給をＯＮ
／ＯＦＦする負荷電源供給回路１０９を付加したことを
特徴とする。

【００３６】以下、図５及び図６を参照して第２の実施
形態を説明する。複写機の電源が投入されると、リセッ
ト回路１０１からリセット信号（ＲＥＳＥＴ＊）がＣＰ
Ｕ１０２へ出力される。リセット時間（リセット信号出
力が継続する時間）はリセット回路の設計次第で所望す
る時間を設定できる。リセット時間後にリセット信号が
解除されると、ＣＰＵ１０２は起動時のプログラムをロ
ードするためにプログラムＲＯＭ１０４（例えばＥＰＲ
ＯＭやＦｌａｓｈＲＯＭなどの媒体）にアクセスする。

【００３７】ＣＰＵ１０２がプログラムのロードを終了
すると、負荷電源供給回路１０９に負荷への電源を供給
しないようオフ信号が出力される。またＣＰＵ１０２内
部のカウンタ１０３がカウントを始める。図２において
カウンタ１０３はＣＰＵ１０２に内蔵されている場合を
示したが、カウンタ１０３は外付けカウンタ回路であっ
てもよいことは言うまでもない。

【００３８】また、ＣＰＵ１０２の処理とは独立して、
電源投入とともにＦＰＧＡ１０５は起動時のプログラム
をロードするためにＦＰＧＡ用プログラムＲＯＭ１０６
にアクセスする。上述したように、ＦＰＧＡ１０５がプ
ログラムのロードを終了してもこの時はまだ負荷制御回
路１０７への制御信号は不確定であるが、各負荷への電
源は先に述べたようにＣＰＵ１０２から負荷電源供給回
路１０９へ電源オフ信号が出力されているので、制御信
号が確定しなくても各負荷が誤動作することはない。

【００３９】そして、ＣＰＵ１０２はＦＰＧＡ１０５よ
りも早く起動できるため、カウンタ１０３が所定の時間
（ＦＰＧＡ１０５がＦＰＧＡ用プログラムＲＯＭ１０６
からプログラムをロードし終えるのに必要な時間以上）
に相当するカウント値に到達するとＣＰＵ１０２からＦ
ＰＧＡ１０５へリセット信号（ＦＰＧＡ−ＲＳＴ＊）が
出力される。

【００４０】リセット信号によってＦＰＧＡ１０５から
負荷制御回路１０７への制御信号が確定され、例えば転
写ベルトローラ３４８を駆動するモータの制御信号や感
光ドラム３４２を駆動するモータの制御信号を確定す
る。ＦＰＧＡ１０５から負荷制御回路１０７への制御信
号が確定した後、ＣＰＵ１０２から負荷電源供給回路１
０９へ電源オン信号が出力され、各負荷への電源供給が
開始される。ＦＰＧＡ１０５の制御信号が確定したか否
かは、例えばＣＰＵ１０２がＦＰＧＡ１０５の特定のレ
ジスタ値を読み書きできるか否かによって検出すること
ができる。

【００４１】上述の一連の動作を図７に示すフローチャ
ートを用いて説明する。すなわち、ステップＳ７０１に
て電源が投入されると、リセット回路からリセット信号
がＣＰＵへ出力される（ステップＳ７０２）。そして、
リセット時間後にリセット信号が解除され、ＣＰＵがプ
ログラムＲＯＭから起動時のプログラムをロードを完了
してＣＰＵが起動したことを検出するまで待つ（ステッ
プＳ７０３）。ステップＳ７０３にてＣＰＵの起動が検
出されるとカウンタがカウントを始める（ステップＳ７
０４）とともに、負荷電源供給回路へ電源オフ信号を出
力する（ステップＳ７０５）。

【００４２】一方、リセット回路及びＣＰＵが行うステ
ップＳ７０２〜ステップＳ７０５の処理と独立して、ス
テップＳ７０１にて電源が投入されると、ＦＰＧＡがＦ
ＰＧＡ用プログラムＲＯＭから起動時プログラムのロー
ドを開始する（ステップＳ７０７）。ＦＰＧＡがプログ
ラムのロードを終了するとＣＰＵからのリセット信号入
力を待つ（ステップＳ７０８）。

【００４３】ステップＳ７０４でカウントを開始したＣ
ＰＵ内部のカウンタが、所定の時間（ＦＰＧＡがＦＰＧ
Ａ用プログラムＲＯＭからプログラムをロードし終える
のに必要な時間以上）に相当するカウント値に到達する
とＣＰＵからＦＰＧＡへリセット信号が出力される（ス
テップＳ７０６）。これに対応してＦＰＧＡの処理はス
テップＳ７０８からステップＳ７０９へ進み負荷制御回
路への制御信号が確定する。制御信号が確定すると、Ｃ
ＰＵはステップＳ７１０にて負荷電源供給回路へ電源オ
ン信号を出力し本動作を終了する。

【００４４】このような制御を行うことで、ＦＰＧＡの
起動時に各負荷制御出力信号が不確定となり、装置に不
具合が起るのを防ぐことができるようになる。

【００４５】なお、本実施形態ではＦＰＧＡを取り上げ
て説明したが、これがＤＳＰ等の他のデバイスになった
場合でも同様の効果があることは言うまでもない。さら
には複数のＦＰＧＡ等のデバイスを利用した場合も同様
の効果を得ることができる。

【００４６】［第３の実施形態］図８は、本発明の第３
の実施形態に係る負荷制御装置の動作タイミングを示す
タイミングチャートである。本実施形態での負荷制御装
置の構成は図２に示した第１の実施形態における構成と
同一であり、その動作タイミングが異なるため、負荷制
御装置の説明は省略する。本実施形態においてはＣＰＵ
１０２からＦＰＧＡ１０５をリセットするために出力す
るリセット信号の制御に特徴を有する。

【００４７】以下、図２及び図８を参照して第３の実施
形態を説明する。複写機の電源が投入されると、リセッ
ト回路１０１からリセット信号（ＲＥＳＥＴ＊）がＣＰ
Ｕ１０２へ出力される。リセット時間（リセット信号出
力が継続する時間）はリセット回路の設計次第で所望す
る時間を設定できる。リセット時間後にリセット信号が
解除されると、ＣＰＵ１０２は起動時のプログラムをロ
ードするためにプログラムＲＯＭ１０４（例えばＥＰＲ
ＯＭやＦｌａｓｈＲＯＭなどの媒体）にアクセスする。

【００４８】ＣＰＵ１０２はプログラムのロードを終了
すると、ＦＰＧＡ１０５の制御信号をリセット状態にす
るために、ＦＰＧＡ用リセット信号（ＦＰＧＡ−ＲＳＴ
＊）を出力する。また同時にＣＰＵ１０２内部のカウン
タ１０３がカウントを始める。図２においてカウンタ１
０３はＣＰＵ１０２に内蔵されている場合を示したが、
カウンタ１０３は外付けカウンタ回路であってもよいこ
とは言うまでもない。

【００４９】また、ＣＰＵ１０２の処理とは独立して、
電源投入とともにＦＰＧＡ１０５は起動時のプログラム
をロードするためにＦＰＧＡ用プログラムＲＯＭ１０６
にアクセスする。

【００５０】ただし、ＦＰＧＡ１０５がプログラムのロ
ードを終了してもこの時はまだ負荷制御回路１０７への
制御信号は先に述べたようにリセット状態のままであ
り、ＦＰＧＡ１０５の起動が終了するまでの間、各負荷
が誤動作することはない。そして、ＣＰＵ１０２はＦＰ
ＧＡ１０５よりも早く起動できるためカウンタ１０３が
所定の時間（ＦＰＧＡ１０５がＦＰＧＡ用プログラムＲ
ＯＭ１０６からプログラムをロードし終えるのに必要な
時間以上）に相当するカウント値に到達するとＣＰＵ１
０２からＦＰＧＡ１０５へ出力されているリセット信号
が解除される。

【００５１】これにより、負荷制御回路１０７への制御
信号が確定され、例えば転写ベルトローラ３４８を駆動
するモータの制御信号や感光ドラム３４２を駆動するモ
ータの制御信号を確定する。

【００５２】上述の一連の動作を図９に示すフローチャ
ートを用いて説明する。すなわち、ステップＳ１４１に
て電源が投入されると、リセット回路からリセット信号
がＣＰＵへ出力される（ステップＳ１４２）。そして、
リセット時間後にリセット信号が解除され、ＣＰＵがプ
ログラムＲＯＭから起動時のプログラムをロードを完了
してＣＰＵが起動したことを検出するまで待つ（ステッ
プＳ１４３）。

【００５３】ステップＳ１４３にてＣＰＵの起動が検出
されるとカウンタがカウントを始め（ステップＳ１４
４）、ステップＳ１４５にてＦＰＧＡにＦＰＧＡ用リセ
ット信号を出力しＦＰＧＡの制御信号をリセット状態に
する。

【００５４】一方、リセット回路及びＣＰＵが行うステ
ップＳ１４２〜ステップＳ１４５の処理と独立して、ス
テップＳ１４１にて電源が投入されると、ＦＰＧＡがＦ
ＰＧＡ用プログラムＲＯＭから起動時プログラムのロー
ドを開始する（ステップＳ１４７）。ＦＰＧＡがプログ
ラムのロードを終了するとＣＰＵからのリセット信号解
除を待つ（ステップＳ１４８）。

【００５５】ステップＳ１４４でカウントを開始したＣ
ＰＵ内部のカウンタが、所定の時間（ＦＰＧＡがＦＰＧ
Ａ用プログラムＲＯＭからプログラムをロードし終える
のに必要な時間以上）に相当するカウント値に到達する
とＣＰＵからＦＰＧＡへのリセット信号が解除される
（ステップＳ１４６）。ステップＳ１４８ではリセット
信号が解除されることで、ステップＳ１４９へ進み負荷
の制御信号が確定し本動作を終了する。

【００５６】このような制御を行うことで、ＦＰＧＡの
起動時に各負荷制御出力信号が不確定となり、装置に不
具合が起るのを防ぐことができるようになる。

【００５７】なお、本実施形態ではＦＰＧＡを取り上げ
て説明したが、これがＤＳＰ等の他のデバイスになった
場合でも同様の効果があることは言うまでもない。さら
には複数のＦＰＧＡ等のデバイスを利用した場合も同様
の効果を得ることができる。

【００５８】［第４の実施形態］図１０は、本発明の第
４の実施形態に係る負荷制御装置の動作タイミングを示
すタイミングチャートである。本実施形態での負荷制御
装置の構成は図５に示した第２の実施形態における構成
と同一であり、その動作タイミングが異なるため、負荷
制御装置の説明は省略する。本実施形態においてはＣＰ
Ｕ１０２からＦＰＧＡ１０５をリセットするために出力
するリセット信号の制御に特徴を有する。

【００５９】以下、図５及び図１０を参照して第４の実
施形態を説明する。複写機の電源が投入されると、リセ
ット回路１０１からリセット信号（ＲＥＳＥＴ＊）がＣ
ＰＵ１０２へ出力される。リセット時間（リセット信号
出力が継続する時間）はリセット回路の設計次第で所望
する時間を設定できる。リセット時間後にリセット信号
が解除されると、ＣＰＵ１０２は起動時のプログラムを
ロードするためにプログラムＲＯＭ１０４（例えばＥＰ
ＲＯＭやＦｌａｓｈＲＯＭなどの媒体）にアクセスす
る。

【００６０】ＣＰＵ１０２はプログラムのロードを終了
すると、負荷電源供給回路１０９に負荷への電源を供給
しないようオフ信号を出力するとともに、ＦＰＧＡ１０
５の制御信号をリセット状態にするために、ＦＰＧＡ用
リセット信号（ＦＰＧＡ−ＲＳＴ＊）を出力する。また
同時にＣＰＵ１０２内部のカウンタ１０３がカウントを
始める。図２においてカウンタ１０３はＣＰＵ１０２に
内蔵されている場合を示したが、カウンタ１０３は外付
けカウンタ回路であってもよいことは言うまでもない。

【００６１】また、ＣＰＵ１０２の処理とは独立して、
電源投入とともにＦＰＧＡ１０５は起動時のプログラム
をロードするためにＦＰＧＡ用プログラムＲＯＭ１０６
にアクセスする。

【００６２】ただし、ＦＰＧＡ１０５がプログラムのロ
ードを終了してもこの時はまだ負荷制御回路１０７への
制御信号は先に述べたようにリセット状態のままであ
り、各負荷への電源も同じくＣＰＵ１０２から負荷電源
供給回路１０９へ電源オフ信号が出力されているので、
ＦＰＧＡ１０５が起動するまでの間、各負荷が誤動作す
ることはない。そして、ＣＰＵ１０２はＦＰＧＡ１０５
よりも早く起動できるためカウンタ１０３が所定の時間
（ＦＰＧＡ１０５がＦＰＧＡ用プログラムＲＯＭ１０６
からプログラムをロードし終えるのに必要な時間以上）
に相当するカウント値に到達するとＣＰＵ１０２からＦ
ＰＧＡ１０５へ出力されているリセット信号が解除され
る。

【００６３】これにより負荷制御回路１０７への制御信
号が確定され、例えば転写ベルトローラ３４８を駆動す
るモータの制御信号や感光ドラム３４２を駆動するモー
タの制御信号を確定する。制御信号が確定した後、ＣＰ
Ｕ１０２から負荷電源供給回路１０９へ電源オン信号が
出力される。

【００６４】上述の一連の動作を図１１に示すフローチ
ャートを用いて説明する。すなわち、ステップＳ１５１
にて電源が投入されると、リセット回路からリセット信
号がＣＰＵへ出力される（ステップＳ１５２）。そし
て、リセット時間後にリセット信号が解除され、ＣＰＵ
がプログラムＲＯＭから起動時のプログラムをロードを
完了してＣＰＵが起動したことを検出するまで待つ（ス
テップＳ１５３）。ステップＳ１５３にてＣＰＵの起動
が検出されるステップＳ１５４にてカウンタがカウント
を始める（ステップＳ１５４）とともに、負荷電源供給
回路へ電源オフ信号を出力する（ステップＳ１５５）。
またステップＳ１５６にてＦＰＧＡにＦＰＧＡ用リセッ
ト信号（ＦＰＧＡ−ＲＳＴ＊）を出力しＦＰＧＡの制御
信号をリセット状態にする。

【００６５】一方、リセット回路及びＣＰＵが行うステ
ップＳ１５２〜ステップＳ１５５の処理と独立して、ス
テップＳ１５１にて電源が投入されると、ＦＰＧＡがＦ
ＰＧＡ用プログラムＲＯＭから起動時プログラムのロー
ドを開始する（ステップＳ１８）。ＦＰＧＡがプログラ
ムのロードを終了するとＣＰＵからのリセット信号解除
を待つ（ステップＳ１５９）。

【００６６】ステップＳ１５４でカウントを開始したＣ
ＰＵ内部のカウンタが、所定の時間（ＦＰＧＡがＦＰＧ
Ａ用プログラムＲＯＭからプログラムをロードし終える
のに必要な時間以上）に相当するカウント値に到達する
とＣＰＵからＦＰＧＡへのリセット信号が解除される
（ステップＳ１５７）。これに対応してＦＰＧＡの処理
はステップＳ１５９からステップＳ１６０へ進み負荷制
御回路への制御信号が確定する。制御信号が確定する
と、ＣＰＵはステップＳ１６１にて負荷電源供給回路へ
電源オン信号を出力し本動作を終了する。

【００６７】このような制御を行うことで、ＦＰＧＡの
起動時に各負荷制御出力信号が不確定となり、装置に不
具合が起るのを防ぐことができるようになる。

【００６８】なお、本実施形態ではＦＰＧＡを取り上げ
て説明したが、これがＤＳＰ等の他のデバイスになった
場合でも同様の効果があることは言うまでもない。さら
には複数のＦＰＧＡ等のデバイスを利用した場合も同様
の効果を得ることができる。

【００６９】

【他の実施形態】上述の実施形態においては、本発明に
よる負荷制御装置を４ドラム方式のカラー複写機に適用
した場合のみを説明したが、適用する装置は複写機に限
定されず、いかなる装置であっても良い。

【００７０】また、上述の実施形態においてはカウンタ
を用いて必要な時間を計測するような構成を示したが、
所定の時間が計測可能であればどのような手段を用いて
も良い。

【００７１】なお、本発明は、負荷制御装置が複数の機
器から構成される負荷制御システムに適用しても、実施
形態で示すように一つの機器で構成される負荷制御装置
に適用してもよい。

【００７２】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体（または記録媒体）を、システムあるい
は装置に供給し、そのシステムあるいは装置のコンピュ
ータ（またはCPUやMPU）が記憶媒体に格納されたプログ
ラムコードを読み出し実行することによっても、達成さ
れることは言うまでもない。この場合、記憶媒体から読
み出されたプログラムコード自体が前述した実施形態の
機能を実現することになり、そのプログラムコードを記
憶した記憶媒体は本発明を構成することになる。また、
コンピュータが読み出したプログラムコードを実行する
ことにより、前述した実施形態の機能が実現されるだけ
でなく、そのプログラムコードの指示に基づき、コンピ
ュータ上で稼働しているオペレーティングシステム(OS)
などが実際の処理の一部または全部を行い、その処理に
よって前述した実施形態の機能が実現される場合も含ま
れることは言うまでもない。

【００７３】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張カー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書込まれた後、そのプログラムコードの指示
に基づき、その機能拡張カードや機能拡張ユニットに備
わるCPUなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。

【００７４】本発明を上記記憶媒体に適用する場合、そ
の記憶媒体には、先に説明した（図４、図７、図９、図
１１のいずれかに示す）フローチャートに対応するプロ
グラムコードが格納されることになる。

【００７５】

【発明の効果】以上説明したように本発明によれば、製
造台数が少ない場合など、ＡＳＩＣを作るよりもＦＰＧ
Ａ等のプログラマブルデバイスを利用する方がコスト的
に安い場合や、製品のバリエーション追加やバージョン
アップのため、専用のＡＳＩＣを作るよりも各製品に対
応したプログラムをＰＲＯＭ等のＲＯＭを利用してＦＰ
ＧＡ等にロードして使う場合に、ＦＰＧＡ等の起動時間
の長さに起因した装置の誤動作や不具合を防ぐことがで
きる。

【図面の簡単な説明】

【図１】代表的な４ドラム式カラー複写機の構成を示す
ブロック図である。

【図２】第１の実施形態に係る負荷制御装置の構成を示
すブロック図である。

【図３】図２における各回路の動作タイミングを示すタ
イミングチャートである。

【図４】第１の実施形態に係る負荷制御装置の動作を示
すフローチャートである。

【図５】第２の実施形態に係る負荷制御装置の構成を示
すブロック図である。

【図６】図５における各回路の動作タイミングを示すタ
イミングチャートである。

【図７】第２の実施形態に係る負荷制御装置の動作を示
すフローチャートである。

【図８】第３の実施形態に係る負荷制御装置の各回路の
動作タイミングを示すタイミングチャートである。

【図９】第３の実施形態に係る負荷制御装置の動作を示
すフローチャートである。

【図１０】第４の実施形態に係る負荷制御装置の各回路
の動作タイミングを示すタイミングチャートである。

【図１１】第４の実施形態に係る負荷制御装置の動作を
示すフローチャートである。

【符号の説明】

１０１ リセット回路 １０２ ＣＰＵ １０３ カウンタ １０４ プログラムＲＯＭ １０５ ＦＰＧＡ １０６ ＦＰＧＡ用プログラムＲＯＭ １０７ 負荷制御回路 １０８ 負荷 １０９ 負荷用電源供給回路 １１０ 制御基板

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 純 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 大坪 俊彦 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 鈴木 一可 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 川瀬 道夫 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 Ｆターム(参考） 5C062 AA02 AA05 AB41 AB44 AB49 AE15 BA04 5H220 AA10 BB09 CC03 CX01 CX09 EE03 JJ02 JJ16 JJ19 JJ26 JJ31 9A001 BB06 KK37

Claims (14)

【特許請求の範囲】
1. 【請求項１】 接続された負荷の制御を、プログラムの
   書き込みが可能なデバイスを用いて行う負荷制御装置で
   あって、 負荷制御装置全体の制御を行う制御手段と、 電源投入に応答して、前記制御手段をリセットする第１
   のリセット信号を出力する第１のリセット信号発生手段
   と、 前記第１のリセット信号の発生から所定時間後に前記プ
   ログラムの書き込みが可能なデバイスをリセットする第
   ２のリセット信号を出力する第２のリセット信号発生手
   段とを有することを特徴とする負荷制御装置。
2. 【請求項２】 接続された負荷の制御を、プログラムの
   書き込みが可能なデバイスを用いて行う負荷制御装置で
   あって、 負荷制御装置全体の制御を行う制御手段と、 電源投入に応答して、前記制御手段をリセットする第１
   のリセット信号を出力する第１のリセット信号発生手段
   と、 前記第１のリセット信号の発生に応答して、前記接続さ
   れた負荷に対する電源供給をオフする負荷電源オフ手段
   と、 前記第１のリセット信号の発生から所定時間後に前記プ
   ログラムの書き込みが可能なデバイスをリセットする第
   ２のリセット信号を出力する第２のリセット信号発生手
   段と、 前記第２のリセット信号の出力後に前記接続された負荷
   に対する電源供給をオンする負荷電源オン手段とを有す
   ることを特徴とする負荷制御装置。
3. 【請求項３】 接続された負荷の制御を、プログラムの
   書き込みが可能なデバイスを用いて行う負荷制御装置で
   あって、 負荷制御装置全体の制御を行う制御手段と、 電源投入に応答して、前記制御手段をリセットする第１
   のリセット信号を出力する第１のリセット信号発生手段
   と、 前記電源投入に応答して、前記プログラムの書き込みが
   可能なデバイスをリセットする第２のリセット信号の出
   力を開始し、所定時間後に前記第２リセット信号の出力
   を中止する第２のリセット信号発生手段とを有すること
   を特徴とする負荷制御装置。
4. 【請求項４】 接続された負荷の制御を、プログラムの
   書き込みが可能なデバイスを用いて行う負荷制御装置で
   あって、 負荷制御装置全体の制御を行う制御手段と、 電源投入に応答して、前記制御手段をリセットする第１
   のリセット信号を出力する第１のリセット信号発生手段
   と、 前記第１のリセット信号の発生に応答して、前記接続さ
   れた負荷に対する電源供給をオフする負荷電源オフ手段
   と、 前記電源投入に応答して、前記プログラムの書き込みが
   可能なデバイスをリセットする第２のリセット信号の出
   力を開始し、所定時間後に前記第２リセット信号の出力
   を中止する第２のリセット信号発生手段と、 前記第２のリセット信号の出力後に前記接続された負荷
   に対する電源供給をオンする負荷電源オン手段とを有す
   ることを特徴とする負荷制御装置。
5. 【請求項５】 前記プログラムの書き込みが可能なデバ
   イスが、フィールド・プログラマブル・ゲート・アレイ
   （以下ＦＰＧＡと記す）及びデジタル・シグナル・プロ
   セッサー（以下ＤＳＰと記す）を含むことを特徴とする
   請求項１乃至請求項４のいずれかに記載の負荷制御装
   置。
6. 【請求項６】 前記負荷がモータ及びファンのいずれか
   を含むことを特徴とする請求項１乃至請求項４のいずれ
   かに記載の負荷制御装置。
7. 【請求項７】 前記所定の時間が、前記プログラムの書
   き込みが可能なデバイスが起動に必要なプログラムの読
   み込みに必要な時間であることを特徴とする請求項１乃
   至請求項４のいずれかに記載の負荷制御装置。
8. 【請求項８】 請求項１乃至請求項４のいずれかに記載
   の負荷制御装置を用いた画像形成装置。
9. 【請求項９】 接続された負荷の制御を、制御手段と、
   プログラムの書き込みが可能なデバイスを用いて行う負
   荷制御方法であって、 電源投入に応答して、前記制御手段をリセットする第１
   のリセット信号を出力する第１のリセット信号発生ステ
   ップと、 前記第１のリセット信号の発生から所定時間後に前記プ
   ログラムの書き込みが可能なデバイスをリセットする第
   ２のリセット信号を出力する第２のリセット信号発生ス
   テップとを有することを特徴とする負荷制御方法。
10. 【請求項１０】 接続された負荷の制御を、制御手段
    と、プログラムの書き込みが可能なデバイスを用いて行
    う負荷制御方法であって、 電源投入に応答して、前記制御手段をリセットする第１
    のリセット信号を出力する第１のリセット信号発生ステ
    ップと、 前記第１のリセット信号の発生に応答して、前記接続さ
    れた負荷に対する電源供給をオフする負荷電源オフステ
    ップと、 前記第１のリセット信号の発生から所定時間後に前記プ
    ログラムの書き込みが可能なデバイスをリセットする第
    ２のリセット信号を出力する第２のリセット信号発生ス
    テップと、 前記第２のリセット信号の出力後に前記接続された負荷
    に対する電源供給をオンする負荷電源オンステップとを
    有することを特徴とする負荷制御方法。
11. 【請求項１１】 接続された負荷の制御を、制御手段
    と、プログラムの書き込みが可能なデバイスを用いて行
    う負荷制御方法であって、 電源投入に応答して、前記制御手段をリセットする第１
    のリセット信号を出力する第１のリセット信号発生ステ
    ップと、 前記電源投入に応答して、前記プログラムの書き込みが
    可能なデバイスをリセットする第２のリセット信号の出
    力を開始し、所定時間後に前記第２リセット信号の出力
    を中止する第２のリセット信号発生ステップとを有する
    ことを特徴とする負荷制御方法。
12. 【請求項１２】 接続された負荷の制御を、制御手段
    と、プログラムの書き込みが可能なデバイスを用いて行
    う負荷制御方法であって、 電源投入に応答して、前記制御手段をリセットする第１
    のリセット信号を出力する第１のリセット信号発生ステ
    ップと、 前記第１のリセット信号の発生に応答して、前記接続さ
    れた負荷に対する電源供給をオフする負荷電源オフステ
    ップと、 前記電源投入に応答して、前記プログラムの書き込みが
    可能なデバイスをリセットする第２のリセット信号の出
    力を開始し、所定時間後に前記第２リセット信号の出力
    を中止する第２のリセット信号発生ステップと、 前記第２のリセット信号の出力後に前記接続された負荷
    に対する電源供給をオンする負荷電源オンステップとを
    有することを特徴とする負荷制御方法。
13. 【請求項１３】 装置が実行可能なプログラムを格納し
    た記憶媒体であって、前記プログラムを実行した装置
    を、請求項１乃至請求項４のいずれかに記載の負荷制御
    装置として機能させることを特徴とする記憶媒体。
14. 【請求項１４】 請求項９乃至請求項１２のいずれかに
    記載の負荷制御方法を装置が実行可能なプログラムとし
    て格納したことを特徴とする記憶媒体。