JP2000353753A

JP2000353753A - 半導体装置の製造方法

Info

Publication number: JP2000353753A
Application number: JP11166710A
Authority: JP
Inventors: Katsuhiko Ichinose; 勝彦一瀬
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-06-14
Filing date: 1999-06-14
Publication date: 2000-12-19

Abstract

(57)【要約】【課題】電源電圧の異なる素子を半導体基板に設けて
いる半導体装置の製造工程数を低減する。【解決手段】半導体基板１に不純物の増速拡散を抑制
するための窒素を導入した後、低電源電圧で駆動する素
子の領域Ｌおよび高電源電圧で駆動する素子の領域Ｈの
両方に、ＭＩＳＦＥＴの低不純物濃度の半導体領域を形
成するための不純物を導入する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、異なる電源電圧を用いる半導体装置
の製造技術に適用して有効な技術に関するものである。

【０００２】

【従来の技術】電界効果トランジスタを微細化し、か
つ、電源電圧の低下を図ることにより、半導体装置の高
集積化および低消費電力化が進められている。しかし、
電源電圧を低下させると、ノイズによる誤動作を起こし
易いという問題や半導体装置を組み込むシステムと電源
電圧が異なるので半導体装置の置き換え等のようなシス
テムの自由度を欠くという問題が生じる。そこで、半導
体装置において、入出力回路には、ノイズに対するマー
ジンを確保し、また、システムとの共通化のために相対
的に高い電源電圧で動作する電界効果トランジスタを用
い、内部回路には、高速、高集積および低消費電力を実
現するために相対的に低い電源電圧で動作する電界効果
トランジスタを用いている。

【０００３】一方、電界効果トランジスタの微細化や高
電流駆動力化に伴って、ホットキャリア効果に起因する
素子特性の劣化が問題となる。ホットキャリア効果と
は、素子内部に印加された高電界により発生した高エネ
ルギーを持つ電子や正孔がゲート絶縁膜中に注入、捕縛
されたり、衝突電離によってさらにキャリアを発生させ
たりする結果、素子特性を劣化させる現象である。例え
ばゲート絶縁膜に注入・捕縛された電子等は、電界効果
トランジスタのしきい値電圧や電流利得を経時的に変化
させたり、不揮発性メモリ素子のデータ保持特性能力を
低下させたりする。また、衝突電離で発生した電子・正
孔対は基板電流となってドレインのブレークダウン電圧
を低下させたり、ＣＭＩＳ（Complementary MIS ）回路
を有する半導体装置においてラッチアップのトリガ電流
となり素子を破壊したりする。

【０００４】このようなホットキャリア効果の対策とし
ては、電界効果トランジスタのドレイン領域のチャネル
側端部に相対的に低く、かつ、なだならかな不純物濃度
の分布を持つ低不純物濃度の半導体領域を形成する、い
わゆるＬＤＤ（Lightly Doped Drain ）構造がある。こ
の構造により、ドレイン領域とチャネル領域との境界部
分における電界を緩和させ、ホットキャリア効果を抑制
することができる。

【０００５】なお、ＬＤＤ構造については、例えば日刊
工業新聞社、昭和６２年９月２９日発行、「ＣＭＯＳデ
バイスハンドブック」ｐ３４７〜ｐ３５０に記載があ
る。

【０００６】

【発明が解決しようとする課題】ところが、電源電圧の
異なる素子を持つ半導体装置の製造プロセスに、上記低
不純物濃度の半導体領域を形成するプロセスを採用する
場合、以下の課題があることを本発明者は見出した。

【０００７】すなわち、上記のような電源電圧の異なる
素子を持つ半導体装置において、上記ＬＤＤ構造を採用
する場合、電源電圧が相対的に高い素子における低不純
物濃度の半導体領域は、電源電圧が相対的に低い素子の
それに比べて、その不純物分布を緩やかにする必要があ
る。このため、その半導体装置においては、上記低不純
物濃度の半導体領域を形成するための不純物の導入工程
を、低電源電圧の素子と高電源電圧の素子とで別々に行
わなければならない。例えば低電源電圧および高電源電
圧側のそれぞれにｎチャネル型の電界効果トランジスタ
およびｐチャネル型の電界効果トランジスタを持つ半導
体装置においては、低不純物濃度の半導体領域を形成す
るための不純物の導入工程に際して、フォトリソグラフ
ィ工程および不純物導入工程を、ｎチャネル型の電界効
果トランジスタおよびｐチャネル型の電界効果トランジ
スタのそれぞれに２回繰り返すことになるので、合計４
工程必要になる。すなわち、フォトレジスト膜の塗布、
露光、現像、洗浄、検査およびベーク等のようなフォト
リソグラフィ工程を経た後、不純物の導入工程を経て、
さらにフォトレジスト膜を除去し、洗浄する等の一連の
処理工程を４回繰り返すことになる。したがって、半導
体装置の製造工程数が多くなり、製造コストが高くな
る、という課題がある。

【０００８】本発明の目的は、電源電圧の異なる素子を
半導体基板に設けている半導体装置の製造工程数を低減
することのできる技術を提供することにある。

【０００９】また、本発明の他の目的は、電源電圧の異
なる素子を半導体基板に設けている半導体装置の製造コ
ストを低減するすることのできる技術を提供することに
ある。

【００１０】さらに、本発明の他の目的は、電源電圧の
異なる素子を半導体基板に設けている半導体装置の信頼
性の向上を推進するすることのできる技術を提供するこ
とにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】すなわち、本発明の半導体装置の製造方法
は、電源電圧の異なる素子を半導体基板に設けている半
導体装置の製造方法であって、（ａ）前記半導体基板上
にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶
縁膜上にゲート電極を形成する工程と、（ｃ）前記半導
体基板に相対的に低い不純物濃度の第１の半導体領域を
形成するための第１の不純物を導入する工程と、（ｄ）
前記半導体基板に相対的に高い不純物濃度の第２の半導
体領域を形成するための第２の不純物を導入する工程と
を有し、前記（ｃ）工程の前に、相対的に低い電源電圧
を用いる第１の素子の形成領域に不純物の増速拡散を抑
制する物質を導入する工程を有し、前記（ｃ）工程にお
いては、前記相対的に低い電源電圧を用いる第１の素子
の形成領域および相対的に高い電源電圧を用いる第２の
素子の形成領域の両方に前記第１の不純物を導入するも
のである。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。また、本実
施の形態においては、ｐチャネル型のＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）をｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴを
ｎＭＩＳと略す。

【００１５】本実施の形態においては、本発明の技術思
想を、例えばＣＭＩＳ（Complementary MIS ）回路を有
する半導体装置の製造方法に適用した場合を図１〜図１
４によって説明する。なお、図１〜図１４において、符
号Ｌは相対的に低い電源電圧（例えば１．８Ｖ程度）に
より駆動する素子の領域（第１の素子の形成領域：以
下、単に低電源電圧側ともいう）を示し、符号Ｈは相対
的に高い電源電圧（例えば３．３Ｖ程度）により駆動す
る素子の領域（第２の素子の形成領域：以下、単に高電
源電圧側ともいう）を示している。また、符号ＮはｎＭ
ＩＳ形成領域を示し、符号ＰはｐＭＩＳ形成領域を示し
ている。

【００１６】図１はその製造工程中における半導体基板
（この段階では半導体ウエハと称する略円形状の半導体
の薄板）１の要部断面図を示している。半導体基板１
は、例えばｐ型のシリコン単結晶からなり、その主面に
は、例えば溝型の分離部２が形成されている。この分離
部２は、半導体基板１の厚さ方向に分離溝を掘った後、
その分離溝を含む半導体基板１の主面上に、例えば酸化
シリコン膜からなる分離用絶縁膜をＣＶＤ法で被着し、
さらにその後、上記分離溝内以外の領域の分離用絶縁膜
をＣＭＰ（Chemical Mechanical Polishing ）法等によ
り研磨する（削る）ことで形成されている。

【００１７】また、半導体基板１には、ｎウエル３ａ、
３ｂおよびｐウエル４ａ、４ｂが形成されている。ｎウ
エル３ａ、３ｂには、例えばリンが導入されている。こ
のｎウエル３ａ、３ｂの上部（半導体基板１の主面）に
は、ｐＭＩＳのしきい値電圧を調整するために、例えば
ヒ素またはアンチモン等のような不純物も導入されてい
る。また、ｐウエル４ａ、４ｂには、例えばホウ素が導
入されている。このｐウエル４ａ，４ｂの上部（半導体
基板１の主面）には、ｎＭＩＳのしきい値電圧を調整す
るために、例えば２フッ化ホウ素またはインジウム等の
ような不純物も導入されている。この半導体基板１にお
いて分離部２で囲まれた活性領域の主面（半導体基板１
の主面）上には、例えば酸化シリコン膜からなる絶縁膜
５が形成されている。

【００１８】まず、上述の半導体基板１の主面上に、図
２に示すように、相対的に高い電源電圧で駆動する素子
の領域Ｈが被覆され、かつ、相対的に低い電源電圧で駆
動する素子の領域Ｌが露出されるようなフォトレジスト
膜６ａを形成した後、例えば窒素を絶縁膜５を介して低
電圧動作の素子領域Ｌにおける半導体基板１のみにイオ
ン注入法等によって導入する。この窒素は、後述する低
電源電圧で動作するｎＭＩＳおよびｐＭＩＳにおける低
不純物濃度の半導体領域における不純物の増速拡散を抑
制する物質の一例である。この窒素は、半導体基板１に
導入されていれば良い（シリコンの結晶格子間に窒素が
介在される状態であれば良い）が、上記目的を達成する
ためにはあまり深い位置に導入しない方が好ましい。特
に限定されないが、本実施の形態においては、窒素の打
ち込み深さは、例えば半導体基板１の主面から０．１μ
ｍ程度の深さ位置までとされている。また、窒素のイオ
ン打ち込みエネルギーは、例えば３０ｋｅＶ、ドーズ量
は、例えば１×１０¹⁴〜１×１０¹⁵ｃｍ^-2程度である。
また、本実施の形態においては、窒素を半導体基板１に
直接打ち込むのではなく、絶縁膜５を介して半導体基板
１に打ち込むので、窒素の導入に起因する半導体基板１
の損傷を抑制することができる。窒素を導入すると増速
拡散が抑制されるのは、例えば次の理由と想定される。
すなわち、窒素が存在すると、イオン注入で生じた点欠
陥の回復が早くなる、または、点欠陥自体ができにく
い、あるいは、点欠陥に窒素が入ることで上記不純物の
拡散を抑制するからである。

【００１９】続いて、フォトレジスト膜６ａをエッチン
グマスクとして、低電源電圧で駆動する素子の領域Ｌに
おける絶縁膜５を除去することにより、図３に示すよう
に、素子の領域Ｌにおける半導体基板１の主面を露出さ
せる。なお、高電源電圧で駆動する素子の領域Ｈには絶
縁膜５が残されている。

【００２０】その後、フォトレジスト膜６ａを除去した
後、図４に示すように、半導体基板１に対してゲート酸
化処理を施すことにより、半導体基板１の主面上（活性
領域上）に厚さが異なるゲート絶縁膜７ａ、７ｂを形成
する。すなわち、低電源電圧で駆動する素子の領域Ｌに
は、相対的に薄いゲート絶縁膜７ａを形成し、かつ、高
電源電圧で駆動する素子の領域Ｈには、相対的に厚いゲ
ート絶縁膜７ｂを形成する。特に限定されないが、薄い
方のゲート絶縁膜７ａの厚さは、例えば３．５ｎｍ程
度、厚い方のゲート絶縁膜７ｂの厚さは、例えば８．０
ｎｍ程度である。

【００２１】このようなゲート絶縁膜７ａ、７ｂの形成
工程後に半導体基板１に対して、例えば酸化窒素（Ｎ
Ｏ、Ｎ₂Ｏ等）ガス雰囲気中において熱処理を施すこと
により、半導体基板１とゲート絶縁膜７ａ，７ｂとの界
面に窒素を析出させても良い（酸窒化処理）。これによ
り、ホットキャリア現象等を抑制でき、ＭＳＩＦＥＴの
電気的特性の劣化を抑制することが可能となる。なお、
酸窒化処理に際して酸化窒素ガスを用いたのは、これを
用いると酸窒化処理を施してもゲート絶縁膜７ａ，７ｂ
の膜厚に大きな変動が生じないからである。

【００２２】次いで、図５に示すように、半導体基板１
の主面上に、例えば低抵抗ポリシリコン膜８をＣＶＤ法
等によって堆積した後、その上にゲート電極形成用のフ
ォトレジスト膜６ｂを形成する。なお、高電源電圧側の
素子の領域Ｈに形成されたフォトレジスト膜６ｂの方
が、低電源電圧側の素子の領域Ｌに形成されたフォトレ
ジスト膜６ｂよりも幅が広く形成されている。続いて、
フォトレジスト膜６ｂをエッチングマスクとして、低抵
抗ポリシリコン膜８およびゲート絶縁膜７ａ，７ｂをエ
ッチング技術によって加工することにより、図６に示す
ように、ゲート電極９を形成する。なお、高電源電圧側
の素子の領域Ｈに形成されたゲート電極の方が、低電源
電圧側の素子の領域Ｌに形成されたゲート電極９よりも
幅が広く形成されている。

【００２３】次に、ＭＩＳＦＥＴのソース・ドレインと
なる低不純物濃度の半導体領域および高不純物濃度の半
導体領域の形成工程に移行する。

【００２４】まず、図７に示すように、低電源電圧側お
よび高電源電圧側のｐＭＩＳ形成領域Ｐが覆われ、か
つ、低電源電圧側および高電源電圧側のｎＭＩＳ形成領
域Ｎが露出されるようなフォトレジスト膜６ｃを形成す
る。続いて、このフォトレジスト膜６ｃをマスクとし
て、半導体基板１に、ｎＭＩＳの低不純物濃度の半導体
領域を形成するための不純物（第１の不純物）をイオン
注入法等によって導入することにより、低電源電圧側お
よび高電源電圧側の各々のｎＭＩＳ形成領域に活性化処
理前の低不純物濃度の半導体領域１０ａを形成する。こ
の低不純物濃度の半導体領域１０ａは、主としてｎＭＩ
Ｓのソース・ドレインを構成し、かつ、ｎＭＩＳのホッ
トキャリア現象を抑制する機能を有している。この不純
物には、例えばリンまたはヒ素が用いられている。この
際、リンの場合においてイオン打ち込みエネルギーは、
例えば１０ｋｅＶ程度、ドーズ量は、例えば５×１０¹³
ｃｍ^-2程度である。その後、フォトレジスト膜６ｃを除
去し洗浄処理を施す。このように本実施の形態において
は、低電源電圧および高電源電圧側の両方のｎＭＩＳに
おける低不純物濃度の半導体領域１０ａを、同じフォト
レジスト膜６ｃをマスクとして形成するので、低電源電
圧側と高電源電圧側とで別々にフォトレジスト膜を形成
する場合に比べてフォトレジスト膜の形成工程を１回分
減らすことができる。すなわち、フォトレジスト膜の塗
布、露光、現像、検査およびベーク等のような一連のフ
ォトリソグラフィ工程およびフォトレジスト膜の除去ｐ
・洗浄工程を１回分減らせる。したがって、半導体装置
の製造工程を大幅に低減できる。また、半導体装置のコ
ストを低減することができる。

【００２５】次いで、図８に示すように、低電源電圧側
および高電源電圧側のｎＭＩＳ形成領域Ｎが覆われ、か
つ、低電源電圧側および高電源電圧側のｐＭＩＳ形成領
域Ｐが露出されるようなフォトレジスト膜６ｄを形成し
た後、これをマスクとして、半導体基板１に、ｐＭＩＳ
の低不純物濃度の半導体領域を形成するための不純物
（第１の不純物）をイオン注入法等によって導入するこ
とにより、低電源電圧側および高電源電圧側の各々のｐ
ＭＩＳ形成領域に活性化処理前の低不純物濃度の半導体
領域１１ａを形成する。この低不純物濃度の半導体領域
１１ａは、主としてｐＭＩＳのソース・ドレインを構成
し、かつ、ｐＭＩＳのホットキャリア現象を抑制する機
能を有している。この不純物には、例えばホウ素または
２フッ化ホウ素が用いられている。この際、２フッ化ホ
ウ素の場合においてのイオン打ち込みエネルギーは、例
えば１０ｋｅＶ程度、ドーズ量は、例えば５×１０¹³ｃ
ｍ^-2程度である。その後、フォトレジスト膜６ｄを除去
し洗浄処理を施す。このように本実施の形態において
は、低電源電圧および高電源電圧側の両方のｐＭＩＳに
おける低不純物濃度の半導体領域１１ａを、同じフォト
レジスト膜６ｄをマスクとして形成するので、低電源電
圧側と高電源電圧側とで別々にフォトレジスト膜を形成
する場合に比べてフォトレジスト膜の形成工程を１回分
減らすことができる。このため、本実施の形態において
は、上記ｎＭＩＳの場合も考慮すると、フォトリソグラ
フィ工程およびフォトレジスト膜の除去・洗浄工程を２
回分減らせる。すなわち、本発明者が検討した技術の当
該形成工程の半分に低減できる。したがって、全体的に
半導体装置の製造工程を大幅に低減できる。また、半導
体装置のコストを低減することができる。なお、低不純
物濃度の半導体領域１０ａの形成工程と、低不純物濃度
の半導体領域１１ａの形成工程とは逆でも良い。

【００２６】続いて、図９に示すように、半導体基板１
の主面上に、例えば酸化シリコン膜からなる側壁絶縁膜
形成用の絶縁膜１２をＣＶＤ法等によって形成する。こ
の際、低電源電圧側では、窒素が導入されていることに
より、絶縁膜１２の成膜時の熱処理による不純物（低不
純物濃度の半導体領域における不純物）の増速拡散が抑
制されるため、低電源電圧側におけるｎＭＩＳおよびｐ
ＭＩＳの低不純物濃度の半導体領域１０ａ、１１ａの不
純物濃度プロファイルを急峻にすることが可能となる。
一方、高電源電圧側では、窒素が導入されていないの
で、絶縁膜１２の成膜時の熱処理による不純物（低不純
物濃度の半導体領域における不純物）の増速拡散によ
り、高電源電圧側におけるｎＭＩＳおよびｐＭＩＳの低
不純物濃度の半導体領域１０ａ、１１ａの不純物濃度プ
ロファイルを緩やかにすることが可能となる。したがっ
て、高電源電圧側のホットキャリア耐性を向上させるこ
とができる。このように、本実施の形態においては、低
電源電圧側と高電源電圧側とで別々のフォトレジスト膜
を形成しないでも、低電源電圧側と高電源電圧側とでそ
の各々の低不純物濃度の半導体領域における不純物濃度
プロファイルを作り分けることが可能となる。

【００２７】その後、絶縁膜１２を、例えば異方性のド
ライエッチング法によってエッチバックすることによ
り、図１０に示すように、ゲート電極９の側面に側壁絶
縁膜１２ａを形成した後、ｎＭＩＳＱｎおよびｐＭＩＳ
Ｑｐのソース・ドレインを構成する高不純物濃度の半導
体領域１０ｂ、１１ｂをそれぞれ別々のフォトレジスト
膜をマスクとしてイオン注入法によって形成する。

【００２８】高不純物濃度の半導体領域１０ｂは、例え
ばリンまたはヒ素が導入されてなり、その不純物濃度
が、上記低不純物濃度の半導体領域１０ａの不純物濃度
よりも相対的に高くなるように形成されている。この高
不純物濃度の半導体領域１０ｂは、ｎＭＩＳＱｎのチャ
ネルから上記低不純物濃度の半導体領域１０ａの平面寸
法分だけ離れた平面位置に形成された状態でその半導体
領域１０ａと電気的に接続されている。

【００２９】一方、高不純物濃度の半導体領域１１ｂ
は、例えばホウ素または２フッ化ホウ素が導入されてな
り、その不純物濃度が、上記低不純物濃度の半導体領域
１１ａの不純物濃度よりも相対的に高くなるように形成
されている。この高不純物濃度の半導体領域１１ｂは、
ｐＭＩＳＱｐのチャネルから上記低不純物濃度の半導体
領域１１ａの平面寸法分だけ離れた平面位置に形成され
た状態でその半導体領域１１ａと電気的に接続されてい
る。

【００３０】次いで、半導体基板１上に、例えばチタン
等のような導体膜を堆積した後、半導体基板１に対して
熱処理を施すことにより、その導体膜と半導体基板１お
よびゲート電極９の上面との接触部に、例えばチタンシ
リサイド等のようなシリサイド膜を形成する。続いて、
シリサイド化されなかったチタン膜を除去することによ
り、図１１に示すように、ｎＭＩＳＱｎおよびｐＭＩＳ
Ｑｐのソース・ドレイン用の半導体領域１０ｂ、１１ｂ
の上面（半導体基板１の上面）およびゲート電極９の上
面にシリサイド膜１３を形成する（サリサイド処理）。
このシリサイド層１３により後述の配線との寄生抵抗を
低減することが可能となる。続いて、図１２に示すよう
に、半導体基板１上に、例えば窒化シリコン膜からなる
絶縁膜１４をＣＶＤ法等によって形成する。その後、そ
の絶縁膜１４上に、例えば酸化シリコン膜からなる絶縁
膜１５をＣＶＤ法等によって堆積した後、その上面をＣ
ＭＰ法等によって研磨することで平坦化する。

【００３１】次いで、図１３に示すように、絶縁膜１
４，１５に半導体領域１０ｂ、１１ｂ上およびゲート電
極９上におけるシリサイド膜１３の上面の一部が露出さ
れるような接続孔１６をフォトリソグラフィ技術および
ドライエッチング技術によって穿孔する。このドライエ
ッチング技術においては、次のような選択エッチング処
理を施す。すなわち、最初は、酸化シリコン膜の方が窒
化シリコン膜よりもエッチング除去され易い条件でエッ
チング処理を施すことにより、絶縁膜１４をエッチング
ストッパとして絶縁膜１５に接続孔を穿孔する。続い
て、窒化シリコン膜の方が酸化シリコン膜やシリサイド
膜よりもエッチング除去され易い条件に変更することに
より、絶縁膜１５に穿孔された接続孔から露出する絶縁
膜１４を除去し、シリサイド膜１３を露出させる。この
接続孔１６を穿孔する際に、例えばエッチング選択比を
持たせないでエッチング処理をした場合おいて、その接
続孔１６の形成位置が平面的にずれ、その接続孔から分
離部２上面が露出されてしまうと、その接続孔１６から
露出する分離部２部分もエッチング除去され、素子特性
劣化や不良が生じてしまう。そこで、接続孔１６の形成
工程においては、上述のようにエッチング選択比を持た
せた２段階のエッチング処理を施すことにより、上記の
ような不具体を防止することができる。

【００３２】続いて、半導体基板１上に、例えばタング
ステン等のような金属膜をＣＶＤ法等によって堆積した
後、これを接続孔１６内のみに残されるようにＣＭＰ法
等によって研磨することにより、図１４に示すように、
接続孔１６内にプラグ１７を形成する。その後、絶縁膜
１５およびプラグ１７上に、例えばアルミニウム、アル
ミニウム合金または窒化チタン膜上にアルミニウムを積
層してなる積層膜からなる導体膜をスパッタリング法等
によって堆積した後、その導体膜をフォトリソグラフィ
技術およびドライエッチング技術によってパターニング
することにより、第１層配線１８を形成する。この第１
層配線１８はプラグ１７を通じて半導体領域１０ａ、１
０ｂ、１１ａ、１１ｂと電気的に接続されている。

【００３３】このように、本実施の形態によれば、以下
の効果が得られる。

【００３４】(1).ＣＭＩＳ回路を有し、かつ、低電源電
圧で駆動するＭＩＳＦＥＴおよび高電源電圧で駆動する
ＭＩＳＦＥＴを有する半導体装置の製造工程を低減する
ことが可能となる。

【００３５】(2).ＣＭＩＳ回路を有し、かつ、低電源電
圧で駆動するＭＩＳＦＥＴおよび高電源電圧で駆動する
ＭＩＳＦＥＴを有する半導体装置のコストを低減するこ
とが可能となる。

【００３６】(3).ＣＭＩＳ回路を有し、かつ、低電源電
圧で駆動するＭＩＳＦＥＴおよび高電源電圧で駆動する
ＭＩＳＦＥＴを有する半導体装置において、上記(1) を
満たしながら、低電源電圧側のｎＭＩＳＱｎおよびｐＭ
ＩＳＱｐの低不純物濃度の半導体領域１０ａ、１１ａの
不純物濃度プロファイルを急峻にし、かつ、高電源電圧
側のｎＭＩＳＱｎおよびｐＭＩＳＱｐの低不純物濃度の
半導体領域１０ａ，１１ａの不純物濃度プロファイルを
なだらかにすることが可能となる。

【００３７】(4).上記(3) により、低電源電圧側および
高電源電圧側のｎＭＩＳＱｎおよびｐＭＩＳＱｐにおけ
るホットキャリア耐性を向上させることが可能となる。
したがって、ＣＭＩＳ回路を有し、かつ、低電源電圧で
駆動するＭＩＳＦＥＴおよび高電源電圧で駆動するＭＩ
ＳＦＥＴを有する半導体装置の信頼性を向上させること
が可能となる。

【００３８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００３９】例えば不純物の増速拡散を抑制する物質の
導入工程は低不純物濃度の半導体領域を形成する工程の
前に行えば良く、前記実施の形態に限定されるものでは
ない。例えばゲート電極の形成工程後、低不純物濃度の
半導体領域の形成工程前に上記物質を導入しても良い。

【００４０】また、前記実施の形態においては、分離部
を溝型とした場合について説明したが、これに限定され
るものではなく、例えば選択酸化法（ＬＯＣＯＳ：Loca
l Oxidization of Silicon）で形成されたフィールド絶
縁膜により分離部を形成することもできる。

【００４１】また、半導体基板として、例えば半導体単
体の半導体基板の表面にエピタキシャル層を形成してな
る、いわゆるエピタキシャルウエハや絶縁層上に素子形
成用の半導体層を設けてなる、いわゆるＳＯＩ（Silico
n On Insulator）ウエハを用いることもできる。

【００４２】また、ＭＩＳＦＥＴのソース・ドレインを
形成する半導体領域のチャネル側端部またはその近傍に
ソース・ドレインとは反対導電型の半導体領域で構成さ
れるパンチスルーストッパ用の半導体領域を設ける構造
とすることもできる。

【００４３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＩ
Ｓ回路を有する半導体装置に適用した場合について説明
したが、それに限定されるものではなく、例えばｎＭＩ
ＳまたはｐＭＩＳのみを有する半導体装置、ＤＲＡＭ
（Dynamic Random Access Memory）、ＳＲＡＭ（Static
Random Access Memory ）またはフラッシュメモリ（Ｅ
ＥＰＲＯＭ：Electric Erasable Programmable Read On
ly Memory ）等のようなメモリ回路を有する半導体装
置、マイクロプロセッサ等のような論理回路を有する半
導体装置あるいはこれらメモリ回路と論理回路とを同一
半導体基板に設けた半導体装置に適用することが可能で
ある。

【００４４】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００４５】(1).電源電圧の異なる素子を設けている半
導体装置の製造工程を低減することが可能となる。

【００４６】(2).電源電圧の異なる素子を設けている半
導体装置のコストを低減することが可能となる。

【００４７】(3).電源電圧の異なる素子を設けている半
導体装置において、上記(1) を満たしながら、低電源電
圧側の電界効果トランジスタにおける低不純物濃度の半
導体領域の不純物濃度プロファイルを急峻にし、かつ、
高電源電圧側の電界効果トランジスタにおける低不純物
濃度の半導体領域の不純物濃度プロファイルをなだらか
にすることが可能となる。

【００４８】(4).上記(3) により、低電源電圧側および
高電源電圧側の電界効果トランジスタにおけるホットキ
ャリア耐性を向上させることが可能となる。したがっ
て、電源電圧の異なるで素子を設けている半導体装置の
信頼性を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の製造
工程中における要部断面図である。

【図２】図１に続く半導体装置の製造工程中における要
部断面図である。

【図３】図２に続く半導体装置の製造工程中における要
部断面図である。

【図４】図３に続く半導体装置の製造工程中における要
部断面図である。

【図５】図４に続く半導体装置の製造工程中における要
部断面図である。

【図６】図５に続く半導体装置の製造工程中における要
部断面図である。

【図７】図６に続く半導体装置の製造工程中における要
部断面図である。

【図８】図７に続く半導体装置の製造工程中における要
部断面図である。

【図９】図８に続く半導体装置の製造工程中における要
部断面図である。

【図１０】図９に続く半導体装置の製造工程中における
要部断面図である。

【図１１】図１０に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１２】図１１に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１３】図１２に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１４】図１３に続く半導体装置の製造工程中におけ
る要部断面図である。

【符号の説明】

１半導体基板２分離部３ａ、３ｂｎウエル４ａ、４ｂｐウエル５絶縁膜６ａ〜６ｄフォトレジスト膜７ａ，７ｂゲート絶縁膜８低抵抗ポリシリコン膜９ゲート電極１０ａ低不純物濃度の半導体領域１０ｂ高不純物濃度の半導体領域１１ａ低不純物濃度の半導体領域１１ｂ高不純物濃度の半導体領域１２絶縁膜１２ａ側壁絶縁膜１３シリサイド膜１４絶縁膜１５絶縁膜１６接続孔１７プラグ１８第１層配線Ｌ素子の領域（第１の素子の形成領域）Ｈ素子の領域（第２の素子の形成領域）ＰｐＭＩＳ形成領域ＮｎＭＩＳ形成領域Ｑp ｐＭＩＳＱn ｎＭＩＳ

フロントページの続きＦターム(参考） 5F040 DA17 DB03 EA08 EA09 EC01 EC07 EC13 ED03 EF02 EH02 EK05 FA05 FB02 FB04 FC11 FC15 FC19 FC21 FC22 5F048 AA03 AA07 AA09 AB01 AB03 AC01 AC03 AC04 BA01 BA16 BB03 BB06 BB07 BB08 BB11 BB16 BC05 BC06 BC19 BC20 BD10 BE03 BE04 BF02 BF06 BF07 BG12 BG14 DA25

Claims

【特許請求の範囲】

【請求項１】電源電圧の異なる素子を半導体基板に設
けている半導体装置の製造方法であって、（ａ）前記半
導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前
記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｃ）前記半導体基板に相対的に低い不純物濃度の第１
の半導体領域を形成するための第１の不純物を導入する
工程と、（ｄ）前記半導体基板に相対的に高い不純物濃
度の第２の半導体領域を形成するための第２の不純物を
導入する工程とを有し、前記（ｃ）工程の前に、相対的に低い電源電圧を用いる
第１の素子の形成領域に不純物の増速拡散を抑制する物
質を導入する工程を有し、前記（ｃ）工程においては、前記相対的に低い電源電圧
を用いる第１の素子の形成領域および相対的に高い電源
電圧を用いる第２の素子の形成領域の両方に前記第１の
不純物を導入することを特徴とする半導体装置の製造方
法。
【請求項２】電源電圧の異なる素子を半導体基板に
設けている半導体装置の製造方法であって、（ａ）前記
半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）
前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｃ）前記半導体基板に相対的に低い不純物濃度の第１
の半導体領域を形成するための第１の不純物を導入する
工程と、（ｄ）前記半導体基板に相対的に高い不純物濃
度の第２の半導体領域を形成するための第２の不純物を
導入する工程とを有し、前記（ｃ）工程の前に、相対的に低い電源電圧を用いる
第１の素子の形成領域に窒素を導入する工程を有し、前記（ｃ）工程においては、前記相対的に低い電源電圧
を用いる第１の素子の形成領域および相対的に高い電源
電圧を用いる第２の素子の形成領域の両方に前記第１の
不純物を導入することを特徴とする半導体装置の製造方
法。
【請求項３】請求項１または２記載の半導体装置の製
造方法において、前記ゲート絶縁膜を形成した後、その
ゲート絶縁膜に対して酸窒化処理を施す工程を有するこ
とを特徴とする半導体装置の製造方法。
【請求項４】電源電圧の異なる素子を半導体基板に
設けている半導体装置の製造方法であって、（ａ）前記
半導体基板上に第１のゲート絶縁膜を形成する工程と、
（ｂ）前記（ａ）工程後、前記第１のゲート絶縁膜上
に、相対的に低い電源電圧を用いる第１の素子の形成領
域が露出され、かつ、相対的に高い電源電圧を用いる第
２の素子の形成領域が覆われるように第１の膜を形成す
る工程と、（ｃ）前記第１の膜をマスクとして、前記相
対的に低い電源電圧を用いる第１の素子の形成領域に不
純物の増速拡散を抑制する物質を導入する工程と、
（ｄ）前記（ｃ）工程後、前記第１の膜をマスクとして
前記第１のゲート絶縁膜を除去する工程と、（ｅ）前記
（ｄ）工程後において、前記第１の膜を除去した後、前
記相対的に低い電源電圧を用いる第１の素子の形成領域
における半導体基板上に前記第１のゲート絶縁膜よりも
薄い第２のゲート絶縁膜を形成する工程と、（ｆ）前記
第１および第２のゲート絶縁膜上にゲート電極を形成す
る工程と、（ｇ）前記半導体基板に相対的に低い不純物
濃度の第１の半導体領域を形成するための第１の不純物
を導入する工程と、（ｈ）前記半導体基板に相対的に高
い不純物濃度の第２の半導体領域を形成するための第２
の不純物を導入する工程とを有し、前記（ｇ）工程においては、前記相対的に低い電源電圧
を用いる第１の素子の形成領域および相対的に高い電源
電圧を用いる第２の素子の形成領域の両方に前記第１の
不純物を導入することを特徴とする半導体装置の製造方
法。
【請求項５】請求項４記載の半導体装置の製造方法に
おいて、前記第１、第２のゲート絶縁膜を形成した後、
その第１、第２のゲート絶縁膜に対して酸窒化処理を施
す工程を有することを特徴とする半導体装置の製造方
法。
【請求項６】請求項１〜５のいずれか１項に記載の半
導体装置の製造方法において、前記相対的に低い電源電
圧を用いる第１の素子が第１のｎチャネル型の電界効果
トランジスタおよび第１のｐチャネル型の電界効果トラ
ンジスタであり、前記相対的に高い電源電圧を用いる第
２の素子が第２のｎチャネル型の電界効果トランジスタ
および第２のｐチャネル型の電界効果トランジスタであ
り、前記相対的に低い不純物濃度の第１の半導体領域を形成
するための第１の不純物導入工程においては、（ａ）前
記半導体基板上に電源電圧の異なる第１、第２のｎチャ
ネル型の電界効果トランジスタの形成領域が露出され、
かつ、電源電圧の異なる第１、第２のｐチャネル型の電
界効果トランジスタの形成領域が覆われる第２の膜を形
成した後、前記電源電圧の異なる第１、第２のｎチャネ
ル型の電界効果トランジスタにおける相対的に低い不純
物濃度のｎ型半導体領域を形成するための不純物導入工
程と、（ｂ）前記半導体基板上に電源電圧の異なる第
１、第２のｐチャネル型の電界効果トランジスタの形成
領域が露出され、かつ、電源電圧の異なる第１、第２の
ｎチャネル型の電界効果トランジスタの形成領域が覆わ
れる第３の膜を形成した後、前記電源電圧の異なる第
１、第２のｐチャネル型の電界効果トランジスタにおけ
る相対的に低い不純物濃度のｐ型半導体領域を形成する
ための不純物導入工程とを有することを特徴とする半導
体装置の製造方法。
【請求項７】請求項１〜６のいずれか１項に記載の半
導体装置の製造方法において、前記第１の素子のゲート
絶縁膜の厚さが、前記第２の素子のゲート絶縁膜の厚さ
よりも薄いことを特徴とする半導体装置の製造方法。