JP2000340917A - 複合モジュール及びプリント回路基板ユニット - Google Patents

複合モジュール及びプリント回路基板ユニット

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Abstract

(57)【要約】 【課題】本発明は、マルチ・チップモジュール同士を接
続するための配線長を短縮し、マルチ・チップモジュー
ル間の高速な信号伝搬を実現することを目的とする。 【解決手段】第１のマルチ・チップモジュールと第２の
マルチ・チップモジュールとを、フレキシブル基板を介
して直接電気的に接続する複合モジュール若しくはプリ
ント回路基板ユニットにおいて、該第１のマルチ・チッ
プモジュールの入出力信号を制御する機能部品を該フレ
キシブル基板上に実装した構成とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基板上に複数の機
能部品のチップを実装し、多数の入出力端子を有するマ
ルチ・チップモジュール（以下ＭＣＭと称する。）同士
が相互に接続された複合モジュール、およびその複合モ
ジュールがプリント回路基板に搭載されたプリント回路
基板ユニットに関する。
【０００２】
【従来の技術】近年、コンピュータ等の電子機器の分野
においては、高密度配線が実現可能な薄膜配線基板に、
ＬＳＩ等の機能部品を実装したモジュール、所謂ＭＣＭ
（Ｍｕｌｔｉ−Ｃｈｉｐ−Ｍｏｄｕｌｅ）が実用化され
ている。
【０００３】図１に、ＭＣＭの全体構成図を示す。
【０００４】図において、ＭＣＭ１は、計算等のデータ
を処理するＣＰＵチップ、一時的に処理データを保持し
ておくキャッシュメモリチップ、およびＭＣＭの入出力
を制御するインターフェイスＬＳＩチップ等、異なる機
能を有する機能部品３をＭＣＭ基板２の表面に複数個実
装し、入出力ピン４等で外部と接続される構造をしたモ
ジュールである。
【０００５】ＭＣＭ１に使用される基板は、一般的に、
その面積が数ｃｍ2 の大きさである。そして、そのベー
ス部にはセラミック基材が用いられ、そのセラミック基
材の表面に薄膜多層回路が形成されている。また、機能
部品３とＭＣＭ基板２との接続には、高密度接続が可能
なバンプ接続が採用されており、接続媒体としては、材
質が半田，金から構成され、大きさが直径数十μｍであ
るような球体を使用する。そのため、数百μｍピッチで
格子状に配置されているような、高密度な部品端子の接
続が可能である。
【０００６】以上の様に、機能部品３とＭＣＭ基板２表
面との、高密度かつ多端子接続が可能な構造により、信
号伝搬速度の高速化を目的とした短配線化が可能である
ため、ＭＣＭ１は、高速動作が要求されるコンピュータ
等の電子機器の分野で多用されている。
【０００７】図２に、プリント回路基板ユニット１１の
全体構成図を示す。
【０００８】図２において、プリント回路基板ユニット
１１は、複数のＭＣＭ１が、ＲＡＭ等を搭載するための
メモリソケット１３，外部との入出力信号用ケーブルを
接続するためのＩ／Ｏコネクタ１４と共に、マザーボー
ド１２と称されるプリント回路基板上に実装されたもの
で、高速なデータ処理が要求されるコンピュータシステ
ムの頭脳部の役割を果たすものである。このように、現
在では、コンピュータシステムの高機能化に伴い、多数
のＭＣＭを相互に接続させた形態が採用されている。
【０００９】ところで、１個のみで全機能を満足する様
な大きさのＭＣＭが有れば、ＭＣＭ間の接続は不要とな
る。しかしながら、現状では、歩留り，設備投資面等の
理由から、その様な大きさのＭＣＭは一般には採用され
ていない。
【００１０】従来から使用されているＭＣＭ間の接続構
造を図３に示す。
【００１１】図のように、ＭＣＭ１間を接続するための
配線経路は、マザーボード１２に形成されている厚膜配
線を経由した配線２６および２７で表すことが出来る。
ここで、ＭＣＭ１相互のインターフェイスは、システム
の処理速度を決定する大きな要因となるため、この配線
２６，２７の経路長については、信号の高速伝搬を目指
し、出来る限り小さい値であることが望ましい。
【００１２】配線２６または２７等の経路を詳しく示す
と、インターフェイスＬＳＩチップ２０の端子−バンプ
２３−薄膜多層回路２５−セラミック基材２４内部の貫
通スルーホール２８−入出力ピン４−マザーボード１２
の厚膜配線−入出力ピン４−セラミック基材２４内部の
貫通スルーホール２８−薄膜多層回路２５−バンプ２３
−インターフェイスＬＳＩチップ２０の端子という経路
となる。
【００１３】配線２６，２７等の経路長について、高さ
方向と水平方向に分けて考える。
【００１４】高さ方向については、セラミック基材２４
の厚さが数ミリメートルのオーダであるため、セラミッ
ク基材２４内部の貫通スルーホール２８の長さも同程度
必要となる。また、入出力ピン４についても、マザーボ
ード１２との接合歪みを吸収するためにピングリッドア
レー（ＰＧＡ）方式を採用する場合、数ミリメートルの
長さが必要となる。
【００１５】水平方向については以下の様になる。
【００１６】入出力ピン４の配置間隔は、マザーボード
１２側の配線ルールにより決定されるため、配線２７の
様に、インターフェイスＬＳＩチップ２０の端子から入
出力ピン４迄の距離が離れてしまう場合、非常に長い配
線が必要となる。
【００１７】このように、図３の接続構造においては、
ＭＣＭ間の配線が必ずマザーボードを介した経路となる
ため、配線２６，２７の経路長を一定の長さよりも短縮
することが不可能であった。
【００１８】この問題を解決するため、最近では、図４
に示す様に、ＭＣＭ１間を接続するための配線をフキシ
ブル基板３０を介して接続する構造が知られている。な
お、図４で使用されるフレキシブル基板３０は、例えば
薄膜多層回路等による高密度な配線を有し、かつ柔軟性
のあるような基板である。
【００１９】図３に示された配線２６，２７に対応する
経路は、図４の接続構造では、インターフェイスＬＳＩ
チップ２０の端子とフレキシブル基板３０との間を接続
する配線３２と、フレキシブル基板３０内部に設けられ
た配線３１とを合わせた経路である。
【００２０】図４の配線３１，３２の経路には、図３に
示す配線２６，２７の経路中に存在するセラミック基材
２４内部の貫通スルーホール２８及び入出力ピン４の経
路が存在しない。そのため、高さ方向の配線経路長が数
ミリメートル短縮される。
【００２１】水平方向では、図３におけるインターフェ
イスＬＳＩチップ２０の端子から入出力ピン４に至る薄
膜多層回路２５内の配線経路、及びその経路に相当する
マザーボード１２側の配線経路が不要となり、数十ミリ
メートル短縮される。
【００２２】ここで、図４の構造の場合、配線３２の経
路が新たに必要となる。しかしながら、新たに必要とな
る配線３２の経路長（十数ミリメートル）と比較して、
短縮される経路長（数十ミリメートル）の方が明らかに
大きいため、図３における配線２６，２７等の配線長は
短縮される。
【００２３】
【発明が解決しようとする課題】近年、プロセッサの動
作周波数が高速化し、コンピュータシステムの処理能力
は飛躍的アップしているが、それでもなお、依然として
処理能力アップの強い要求が存在する。
【００２４】この要求を満足するためには、ＣＰＵ等の
各部品同士を相互に接続している配線長を短縮し、信号
の伝搬速度を上げることが必要不可欠である。そのた
め、ＭＣＭ間を相互に接続している配線についても、各
部品同士を相互に接続するための配線と同様、その長さ
は限りなくゼロに近い値であることが望ましい。従っ
て、（図４の配線３１，３２で示されるような）ＭＣＭ
間を接続するための配線を短配線化し、高速な信号伝搬
を実現することが要求されていた。
【００２５】本発明は、上述の要求をクリアするため
に、ＭＣＭ間の配線長を従来構造から更に短縮し、高速
な信号伝搬を実現するＭＣＭ間の接続構造を提供するこ
とが目的である。
【００２６】
【課題を解決するための手段】そのために、本発明は、
ＭＣＭ間を接続しているフレキシブル基板上に、入出力
信号を制御する機能部品を実装したものである。
【００２７】以下、請求項１の発明について説明する。
【００２８】従来の構造において、ＭＣＭ基板上に実装
されていた「入出力信号を制御する機能部品」を、本発
明では、フレキシブル基板上に実装する。なお、「入出
力信号を制御する機能部品」は、ＭＣＭの外部に搭載さ
れている部品またはユニット等と送受信するための機能
を、全機能の一部に含む機能部品であリ、例えば、図４
におけるインターフェースＬＳＩチップ２０がそれに相
当する。
【００２９】この状態で図４の従来例を参照すると、Ｍ
ＣＭ間を接続するための配線である配線３１および３２
のうち、配線３２の経路が短縮されたことになる。
【００３０】ところで、複数のＭＣＭが組み合わされた
複合モジュール、及びその複合モジュールが搭載された
プリント回路基板ユニットの処理速度を上げるために
は、それらのモジュール，ユニットに関し、部品間を接
続している全配線が平均して短くなることが望ましい。
そして、ある一部の配線長が、他の大部分の配線長より
も長い場合、その部分の信号伝搬速度が遅いことが要因
となり、十分に処理速度が上がらないという問題が生じ
る。
【００３１】この観点から図４の従来構造を捉えると、
ＭＣＭ間を接続するための配線（図４の配線３１，３２
に相当する配線）だけが、その他の配線と比べて非常に
長く、処理速度アップを妨げる要因の一つとなっている
ことがわかる。従って、本発明を実施した場合、図４の
配線３３に相当する配線長が伸びてしまうが、ＭＣＭ間
を接続するための配線（図４の配線３１，３２に相当す
る配線）の長さが短縮しているため、全配線の長さが平
均化されることになり、処理速度アップのために十分な
効果を果たす。
【００３２】以下、請求項２の発明について説明する。
【００３３】フレキシブル基板の両端部分の上面と下面
に、バンプ接続等により他の機能部品等との実装が可能
となるような多数のパッドを設ける。そして、その基板
上面に設けられたパッドと基板下面に設けられたパッド
との間を、フレキシブル基板内部に形成した配線及び貫
通ＶＩＡを介して電気的に接続する。
【００３４】フレキシブル基板上面に設けられたパッド
には、入出力信号を制御する機能部品を実装し、フレキ
シブル基板下面に設けられたパッドは、ＭＣＭ基板内部
の配線と電気的に接続する。つまり、フレキシブル基板
を挟んで、その上下に、入出力信号を制御する機能部品
とＭＣＭ基板とを配置した形態とする。
【００３５】以上の様な形態にすることにより、入出力
信号を制御する機能部品の端子に関し、電源供給用の端
子等、フレキシブル基板内部の配線と低インピーダンス
で接続したい端子については、貫通ＶＩＡのみを介して
接続する形態とすることが可能となる。
【００３６】以下、請求項３の発明について説明する。
【００３７】本発明は、３個以上の複数のＭＣＭを１枚
のフレキシブル基板で接続した場合である。
【００３８】ここで、フレキシブル基板の撓みが、ＭＣ
Ｍの実装位置ズレを吸収する仕組みについて説明する。
【００３９】実装位置ズレとは、設計理論値と実際の製
品における実装位置との差のことであり、Ｘ，Ｙ，Ｚの
３方向の位置ズレに分解出来る。なお、Ｘ方向はフレキ
シブル基板の両端を結んだ直線と平行な方向，Ｙ方向は
マザーボード面と同平面上でＸ方向と垂直な方向，Ｚ方
向は高さ方向である。
【００４０】ＭＣＭにフレキシブル基板を接続する際、
１つずつ順番に接続していく。そのため、製造性を良く
する目的で、フレキシブル基板のＸ方向に余長を持たせ
てある。フレキシブル基板は、Ｘ方向の撓みによりその
余長を吸収しているが、その際、Ｘ，Ｙ，Ｚ方向の実装
位置ズレも同時に吸収している。
【００４１】以上の仕組みに基づき、３個のＭＣＭを１
枚のフレキシブル基板で接続した場合について説明す
る。
【００４２】３個のＭＣＭを接続するフレキシブル基板
の形状については、３角形，Ｙ形若しくはΔ（デルタ）
形等、いろいろな形状が考えられる。接続したＭＣＭは
３個であるから、その間を接続するための配線は３経路
存在する。そして、その３経路を最短で接続すると、上
記のΔ形となる。
【００４３】Δ形のフレキシブル基板を採用した場合、
フレキシブル基板の余長を吸収するＸ方向の撓みが、Δ
形の３辺に沿って３方向に出来ることになる。ところ
が、このとき、１つの撓みが他の撓みを妨げるように作
用するため、その撓みを妨げる力がフレキシブル基板と
ＭＣＭとの接合部に加わり、信頼性等の点で好ましくな
い。この様な作用は、３角形及びＹ形の場合でも同様に
発生する。
【００４４】これを解消するには、発生した異なる３方
向の撓みの１つを取り去り、残った２つを分離出来れば
良い。本発明は、これらの条件を満足するようなフレキ
シブル基板の形状を提供するものである。例えば、Δ形
のフレキシブル基板の例であれば、Δ形の１辺を切り落
としてＬ形のような形状にすれば良い。
【００４５】そこで、本発明では、前記フレキシブル基
板の形状について、そのフレキシブル基板とある１つの
ＭＣＭとの接続箇所を起点として、そのフレキシブル基
板と他の複数のＭＣＭとの接続箇所に向かって伸びた形
状したものである。これにより、フレキシブル基板に発
生する複数の撓みは、互いにぶつかり合わない個々の撓
みに分離されるため、上述のような不具合を解消でき
る。
【００４６】なお、４個以上の場合についても同様の手
段が適用可能である。また、ＭＣＭが同一線上に並んだ
配置の場合にも、複数枚重ね合わせたフレキシブル基板
を使用することにより、同様に適用可能である。
【００４７】以下、請求項４の発明について説明する。
【００４８】１枚のフレキシブル基板の周囲に４個のＭ
ＣＭを配置し、フレキシブル基板と４個のＭＣＭとを接
続させた場合である。
【００４９】１枚のフレキシブル基板と４個のＭＣＭと
を接続させる形態の場合には、請求項３の手段を用いる
よりも、本発明の方が有効である。
【００５０】例えば、４角形のフレキシブル基板を用
い、その４隅に４個のＭＣＭを接続させた形態とする。
この場合、同方向の余長を吸収する２つの撓みが、２組
発生する。そのため、請求項３の手段で示した様に、ど
こか１辺を切り落とす必要は無く、フレキシブル基板の
中央部に穴を空ける等して、隣り合う２つの撓みを分離
するだけで良い。なお、隣り合う２つの撓みを分離する
ための手段としては、フレキシブル基板の中央部に×印
の切り込みを設けること等も考えられる。
【００５１】この様にすることで、中央部に設けた「隣
り合う２つの撓みを分離する手段」の周囲を１周した形
状のフレキシブル基板とすることが可能となる。このフ
レキシブル基板は、請求項３の手段で使用されるフレキ
シブル基板と比較すると、配線パターンの自由度が大き
い形状のため、更に短配線化が期待出来る。
【００５２】以上の様に、フレキシブル基板に隣り合う
２つの撓みを分離するような手段を設けることにより、
フレキシブル板に発生する４つの撓みは互いにぶつかり
合わない個々の撓みに分離される。そして、４個のＭＣ
Ｍの実装位置ズレを吸収すると同時に、４つのＭＣＭ間
を接続するための配線の経路長を短く出来る。
【００５３】以下、請求項５の発明について説明する。
【００５４】各ＭＣＭとフレキシブル基板から構成され
る複合モジュールの取り扱い性を向上させるために、フ
レキシブル基板に接続されている全ＭＣＭの一部若しく
は全部と接触する形状のフレームを使用する。前記フレ
ームは、各ＭＣＭが分離しない様に支持することが可能
な一定の剛性を有する材質とする。
【００５５】そして、前記フレームは、接着材等の固定
手段により、フレキシブル基板に接続されている各ＭＣ
Ｍと固定される。その結果、フレキシブル基板とそのフ
レキシブル基板に接続されている全ＭＣＭを、１ユニッ
トとして取り扱うことが可能となる。
【００５６】以下、請求項６の発明について説明する。
【００５７】本発明は、請求項１の発明である複合モジ
ュールを、マザーボードに実装した形態のプリント回路
基板ユニットである。
【００５８】
【発明の実施の形態】以下、本願発明の実施の形態を、
図面に基づいて説明する。
【００５９】〔第１の実施の形態〕本実施の形態は、請
求項１の発明の１形態であり、図５，図６，図７を参照
しながら説明する。図７は本実施の形態の全体構成を示
した斜視図，図５は図７の側面図，図６は図５の１部を
拡大した図である。
【００６０】図５，図７の様に、各ＭＣＭ１は、それぞ
れ個別にマザーボード１２上に実装されており、各ＭＣ
Ｍ１とマザーボード１２との電気的接続は入出力ピン４
によりされている。ここでの入出力ピン４は、各ＭＣＭ
１をマザーボード１２に支持する役割も担っている。
【００６１】２つの各ＭＣＭ１の間には、フレキシブル
基板３０が２つのＭＣＭ１に挟まれた状態で配置されて
おり、そのフレキシブル基板３０の両端は、各ＭＣＭの
基板上面に形成されている薄膜多層回路２５と接触して
いる。また、フレキシブル基板３０の中央には、インタ
ーフェイスＬＳＩチップ４０が実装されている。
【００６２】なお、上記インターフェイスＬＳＩチップ
４０の実装位置は、必ずしもフレキシブル基板３０の中
央でなくて良い。
【００６３】フレキシブル基板３０の内部には高密度な
配線４１が存在しており、配線４１と各ＭＣＭ基板２の
薄膜多層回路２５とは、半田のバンプ２３を介して電気
的に接続されている。同様に、インターフェイスＬＳＩ
チップ４０の端子と、フレキシブル基板３０内部の配線
４１との間も、半田のバンプ２３を介して電気的に接続
した形態となっている。
【００６４】ＭＣＭ基板２上には、ＣＰＵチップ２１，
キャッシュメモリチップ２２等の機能部品に加えて、抵
抗，コンデンサ等の受動部品、およびその他の部品が実
装されている。（受動部品，その他の部品は図示しな
い。）以上が全体構成であり、続いて、各信号の流れを
説明する。
【００６５】ＭＣＭ基板２の表面には部品接続用のパッ
ドが設けられており、そのパッドは薄膜多層回路２５内
部の配線４２や、（図示しない）電源供給用パターンと
接続されている。また、前記パッドは、バンプ２３を介
してＣＰＵチップ２１，キャッシュメモリチップ２２の
端子等と電気的に接続されている。
【００６６】上記配線４２の大部分の信号は、配線４１
を経由してインターフェイスＬＳＩチップ４０の端子と
接続されている。そして、インターフェイスＬＳＩチッ
プ４０の端子から、外部への入出力信号が出力される。
すなわち、各ＭＣＭ１の内部信号は、インターフェイス
ＬＳＩチップ４０を経由して外部と接続される構造とな
っている。
【００６７】上述した各ＭＣＭ１における外部との入出
力信号は大きく２系統存在する。一方の系統は、オペレ
ーションパネル，外部メモリ等、ＭＣＭ１以外のユニッ
トと接続するための入出力信号であり、他方の系統は、
他のＭＣＭ１と相互に接続するための入出力信号であ
る。
【００６８】本実施の形態では、２個のインターフェイ
スＬＳＩチップを１個のＬＳＩチップ内に合体して、フ
レキシブル基板３０上に実装させた構造をしている。そ
のため、上記２系統のうち、他のＭＣＭ１と相互に接続
するための入出力信号用の配線は、インターフェイスＬ
ＳＩチップ４０の内部配線となり、図５には表示されて
いない。
【００６９】上記２系統のうち、ＭＣＭ１以外のユニッ
トと接続するための入出力信号用の配線については、イ
ンターフェイスＬＳＩチップ４０の端子からスタート
し、フレキシブル基板３０の内部配線４１を通過し、薄
膜多層回路２５，セラミック基材２４内部の貫通スルー
ホール２８，入出力ピン４を経由してマザーボード１２
の厚膜配線に接続される。ただし、本配線経路について
も、煩雑になるため省略して図示せず、ＭＣＭ基板２上
の全部品からインターフェイスＬＳＩチップ４０に至る
配線のみを、配線４１，４２に図示した。
【００７０】なお、上記インターフェイスＬＳＩチップ
４０は、合体せずに２個のままでも良い。また、片方の
ＭＣＭ１における「入出力信号を制御する機能」のみを
内部に含んでいるものでも良い。
【００７１】ここで、図４の従来例を基準にして考える
と、本実施の形態は、インターフェイスＬＳＩチップ２
０を、ＭＣＭ基板２上からフレキシブル基板３０上に移
動し、更に、ＭＣＭ基板２上に残った部品を、フレキシ
ブル基板３０の近傍に再配置した形態である。そのた
め、図４の配線３３と、配線３３に相当する図５の配線
４２の長さは、略同じ長さとなる。
【００７２】従って、図４の従来例と本実施の形態（図
５）を比較すると、本実施の形態の方が、図４の配線３
２に相当する経路が短縮されたことになる。具体的に
は、インターフェイスＬＳＩチップ２０外形長の略２倍
の長さが短縮されている。
【００７３】以上のことから、本実施の形態において
は、ＭＣＭ上の実装面積が削減出来るため、ＭＣＭ基板
が小型化出来る。それに伴って、複合モジュール，プリ
ント回路基板ユニットの小型化が実現し、それらの製造
歩留りが良くなる効果も期待出来る。
【００７４】その他、図７に示す様に、Ｘ方向に余長を
持ったフレキシブル基板３０がその両端に位置するＭＣ
Ｍ１と接続され、フレキシブル基板３０のＸ方向の撓み
により各ＭＣＭ１の実装位置ズレを吸収している。
【００７５】〔第２の実施の形態〕本実施の形態は、請
求項２の発明の１形態であり、図８，図９，図１０を参
照しながら説明する。図１０は本実施の形態の全体構成
を示した斜視図，図８は図１０の側面図，図９は図８の
１部を拡大した図である。
【００７６】図８，図１０の様に、第１の実施の形態と
同様、フレキシブル基板３０が２つの各ＭＣＭ１の間に
挟まれた形態である。第１の実施の形態と異なるのは、
フレキシブル基板３０の両端付近にインターフェイスＬ
ＳＩチップ２０が実装されている点である。
【００７７】フレキシブル基板３０を上下から挟んでい
るインターフェイスＬＳＩチップ２０およびＭＣＭ基板
２の薄膜多層回路２５と、フレキシブル基板３０とは、
それぞれ半田のバンプ２３を介して電気的に接続されて
いる。
【００７８】フレキシブル基板３０の内部には、（その
フレキシブル基板３０とＭＣＭ基板２との接続箇所
に、）フレキシブル基板３０の表面及び裏面に設けられ
たパッド間を接続するための貫通ＶＩＡ７２が形成され
ている。そして、両インターフェイスＬＳＩチップ２０
間の接続信号である高密度な配線７０が存在し、図８の
様に、配線７０の両末端が前記貫通ＶＩＡ７２と接続さ
れている。
【００７９】このように、フレキシブル基板３０とＭＣ
Ｍ基板２が接続されている箇所の真上に、インターフェ
イスＬＳＩチップ２０が実装されている形態であり、イ
ンターフェイスＬＳＩチップ２０の端子は、フレキシブ
ル基板内部の配線７１等と低インピーダンスで接続され
ている。
【００８０】以上が全体構成であり、続いて、各信号の
流れを説明する。
【００８１】各ＭＣＭ１の内部信号の大部分は、インタ
ーフェイスＬＳＩチップ２０を経由して外部と接続され
る構造となっている。
【００８２】インターフェイスＬＳＩチップ２０からＭ
ＣＭ１の外部へ出ていく入出力信号には、オペレーショ
ンパネル，外部メモリ等、ＭＣＭ１以外のユニットと接
続するための入出力信号と、他のＭＣＭ１と相互に接続
するための入出力信号の２系統がある。
【００８３】ＭＣＭ１以外のユニットと接続するための
入出力信号用の配線は、インターフェイスＬＳＩチップ
２０の端子からスタートし、フレキシブル基板３０内部
の貫通ＶＩＡ７２を通過し、薄膜多層回路２５，セラミ
ック基材２４内部の貫通スルーホール、および入出力ピ
ン４を経由してマザーボード１２の厚膜配線に接続され
る。ただし、上記の配線については、煩雑になるため省
略して図示せず、他のＭＣＭ１と相互接続するための入
出力信号用の配線のみを、配線７０に示している。
【００８４】〔第３の実施の形態〕本実施の形態は、請
求項３の発明の１形態であり、図１１を参照しながら説
明する。本実施の形態は、第２の実施の形態と比べて、
ＭＣＭの数，フレキシブル基板の形状が異なる形態であ
る。
【００８５】図１１は、ＭＣＭ１の数が３個の場合であ
る。その３個のＭＣＭ１が、Ｌ形をした１枚のフレキシ
ブル基板１００により電気的に接続されている。そし
て、そのＬ型のフレキシブル基板１００は、そのＬ形の
フレキシブル基板１００の角部に位置するＭＣＭ１と、
フレキシブル基板１００との接続箇所を起点として、他
の２つのＭＣＭ１の方向へ向かって２方向に伸びた形状
をしている。なお、その２方向の角度は略９０度であ
る。
【００８６】上記形状のフレキシブル基板１００をＭＣ
Ｍ１に接続する場合、先ず、Ｌ形の角部に位置するＭＣ
Ｍ１との接続を行う。その後で、端部に位置する２個の
ＭＣＭ１を順番に接続する。
【００８７】この時、フレキシブル基板１００は、Ｘ方
向の撓んだ状態からフラットな状態に戻ろうとして、そ
の力がフレキシブル基板１００とＭＣＭ１との接合部に
加わるが、その力の大きさは僅かであり、問題は発生し
ない。
【００８８】以下に問題が発生するケースを説明する。
【００８９】３個のＭＣＭを１枚のフレキシブル基板で
接続する場合、各ＭＣＭ同士を直接接続するような配線
が形成出来れば良いから、フレキシブル基板をΔ形にす
るのが望ましい。
【００９０】しかし、Δ形のフレキシブル基板の場合、
最初に任意の２つのＭＣＭと接続した時、接続されたＭ
ＣＭ間のフレキシブル基板が、Ｘ方向の余長を吸収する
様に撓む。そのため、その撓みによって、ＭＣＭと接続
されていないフレキシブル基板の先端が、上下どちらか
に捲れ上がってしまう。
【００９１】その後、３番目のＭＣＭと接続するために
は、フレキシブル基板をＸ方向に撓ませる力の他に、そ
の捲れを戻す方向にも大きな力を加える必要がある。こ
の捲れを戻す方向に加えた大きな力は、フレキシブル基
板とＭＣＭを全部接続した後、フレキシブル基板とＭＣ
Ｍとの接続部に加わることになる。このことは、製造の
容易さや製造後の信頼性等で問題となる。
【００９２】本実施の形態では、１枚のフレキシブル基
板１００と３個のＭＣＭ１が、上記の問題を回避した状
態で接続されている。
【００９３】以下に、フレキシブル基板１００内部の配
線について説明する。
【００９４】Ｌ型のフレキシブル基板１００の角部に位
置することになるＭＣＭ１と、両端に位置する２つのＭ
ＣＭ１とを接続するための配線は、全てフレキシブル基
板１００の内部に配線されている。また、Ｌ型のフレキ
シブル基板１００の両端に位置する２つのＭＣＭ１を接
続するための配線についても、（フレキシブル基板１０
０の角部に位置するＭＣＭ１を介さずに、）フレキシブ
ル基板１００の内部配線により直接接続されている。
【００９５】フレキシブル基板１００は、薄膜多層回路
が形成された構造であり、高密度配線が可能な構造のた
め、上述の様に多数の配線を設けることが可能である。
【００９６】〔第４の実施の形態〕本実施の形態は、請
求項４の発明の１形態であり、図１２を参照しながら説
明する。本実施の形態は、第２の実施の形態と比べて、
ＭＣＭの数，フレキシブル基板の形状が異なる形態であ
る。
【００９７】図１２の様に、ＭＣＭ１の数は４個であ
る。その４個のＭＣＭ１が、中央部に穴が開いた１枚の
フレキシブル基板１１０により相互に接続されている。
そのフレキシブル基板１１０は、その外形が略四角形で
あり、中央部に略四角形の穴が開いた形状をしている。
フレキシブル基板１１０は、このように、中央部に設け
た略四角形の穴の周囲を１周した形状のため、配線パタ
ーンが引き易い形状である。なお、図１３には、中央部
に×印の切り込みが入ったフレキシブル基板１２０を使
用した形態を示す。
【００９８】上記フレキシブル基板１１０は、その４隅
に配置された４個のＭＣＭ１の基板部分と接触し、かつ
電気的に接続されている。そして、ＭＣＭの基板と接触
していない部分が撓み、各ＭＣＭ１の実装位置ズレを吸
収する構造である。なお、この撓みの形状は、図１２に
示した様に凸形でも良く、図１２とは異なるが凹形でも
構わない。
【００９９】フレキシブル基板１１０上に実装されてい
る４個の各インターフェイスＬＳＩチップ２０間を接続
するための配線については、次の様である。
【０１００】任意のインターフェイスＬＳＩチップ２０
を選択した場合、そのインターフェイスＬＳＩチップ２
０と、他の３つのインターフェイスＬＳＩチップ２０と
の間が直接接続する様に配線されている。そして、その
全配線がフレキシブル基板１１０の内部に設けられてい
る。
【０１０１】このように、４つのＭＣＭが、互いに短配
線で接続されている配線形態に着目して、次の様な構成
も考えられる。
【０１０２】例えば、入出力信号を制御する機能部品
に、全ＭＣＭの動作状況をタイムリーに把握する機能、
マザーボード側から各ＭＣＭへの動作指示を仲介する機
能、および各ＭＣＭの稼働率を平均化する調整機能等を
付加する。
【０１０３】この様な機能を付加することにより、複合
モジュール全体の効率的稼動が可能となる。そのため、
各ＭＣＭの発熱の平均化，複合モジュールが搭載されて
いるシステム全体の処理能力アップが期待出来る。
【０１０４】〔第５の実施の形態〕本実施の形態は、請
求項５の発明の１形態であり、図１４−ａ，図１４−
ｂ，図１４−ｃを参照しながら説明する。本実施の形態
は、第４の実施の形態に、各ＭＣＭ１固定用のフレーム
１３０を追加した形態である。
【０１０５】図１４−ａは本実施の形態の上面視図，図
１４−ｂは図１４−ａの１点鎖線（Ｘ）断面図，図１４
−ｃは本実施の形態の全体構成図である。
【０１０６】図１４−ａ，図１４−ｂ，図１４−ｃの様
に、フレーム１３０は４個の各ＭＣＭ１の外縁と接触す
る形状である。そして、フレーム１３０と各ＭＣＭ１と
の接触部は接着材により固定され、フレーム１３０が各
ＭＣＭ１を支持する構造になっている。
【０１０７】これにより、１枚のフレキシブル基板１１
０と４個のＭＣＭ１とを一体化し、１つのユニットとし
て取り扱うことが可能な形態となっている。
【０１０８】このフレーム１３０の材質には、環境変化
に耐え得る様に、コバルトとニッケルとの合金，又は鉄
とニッケルとの合金等、ＭＣＭ基板２の材質と熱膨張係
数が近似している金属を使用する。
【０１０９】なお、フレーム１３０は、フレキシブル基
板１１０に接続されている一部のＭＣＭ１と固定されて
いるだけでも良い。その際、フレーム１３０は、フレキ
シブル基板１１０に接続されている全部のＭＣＭ１と接
触している形状でなく、一部のＭＣＭ１とのみ接触して
いるような形状でも構わない。
【０１１０】〔第６の実施の形態〕本実施の形態は、請
求項６の発明の１形態であり、図１５の全体構成図を参
照しながら説明する。
【０１１１】本実施の形態は、図のように、第５の実施
の形態で示した複合モジュール１３１が複数個マザーボ
ード１２上に実装され、ユニット化された形態である。
ここで、マザーボード１２に搭載される複合モジュール
１３１は、１個以上であれば何個でも良い。
【０１１２】なお、複合モジュール１３１の中央部に配
置されたフレキシブル基板１１０の様な接続手段を用い
て、その複合モジュール１３１同士を相互に接続させた
形態であっても良い。
【０１１３】
【発明の効果】以上説明したように、請求項１，６の発
明は、ＭＣＭ間の配線長を短縮することにより、信号の
高速伝搬を実現し、複合モジュール，プリント回路基板
ユニットの処理速度を向上させることを可能にする。
【０１１４】請求項２の発明は、フレキシブル基板上に
移設された入出力信号を制御する機能部品の端子とＭＣ
Ｍ基板内の配線とを、低インピーダンスで接続すること
が可能となる。従って、電源供給パターンやＧＮＤパタ
ーンの電圧降下量を小さく抑え、耐ノイズマージン値を
高め、より安定した動作を実現する。
【０１１５】また、フレキシブル基板に設けられた貫通
ＶＩＡを介して、機能部品の発熱をＭＣＭ基板側に効率
良く伝導する効果もある。
【０１１６】請求項３の発明は、フレキシブル基板とＭ
ＣＭとの接続部に無理なストレスが加わらない状態で、
各ＭＣＭの実装位置ズレを吸収し、各ＭＣＭとフレキシ
ブル基板を接続する構造を可能とする。
【０１１７】請求項４の発明は、請求項３の上記効果に
加えて、フレキシブル基板における配線パターンの配置
に関する自由度が大きくなるため、ＭＣＭ間を更に短い
配線で接続することが可能となる。
【０１１８】請求項５の発明は、複数のＭＣＭを一体の
ＭＣＭとして取り扱うことが可能となり、取り扱いが簡
易となる効果がある。
【図面の簡単な説明】
【図１】ＭＣＭの全体構成図である。
【図２】プリント回路基板ユニットの全体構成図であ
る。
【図３】ＭＣＭ間接続の従来構造図（Ａ）である。
【図４】ＭＣＭ間接続の従来構造図（Ｂ）である。
【図５】本発明の第１実施の形態の側面図である。
【図６】本発明の第１実施の形態のインターフェイスＬ
ＳＩチップ４０とフレキシブル基板３０との接続部分の
拡大図である。
【図７】本発明の第１実施の形態の全体構成図である。
【図８】本発明の第２の実施の形態の側面図である。
【図９】本発明の第２の実施の形態のインターフェイス
ＬＳＩチップ２０とＭＣＭ基板２との接続部分の拡大図
である。
【図１０】本発明の第２の実施の形態の全体構成図であ
る。
【図１１】本発明の第３の実施の形態の全体構成図であ
る。
【図１２】本発明の第４の実施の形態の全体構成図（そ
の１）である。
【図１３】本発明の第４の実施の形態の全体構成図（そ
の２）である。
【図１４−ａ】本発明の第５の実施の形態の上面視図で
ある。
【図１４−ｂ】図１４−ａの１点鎖線（Ｘ）の断面図で
ある。
【図１４−ｃ】本発明の第５の実施の形態の全体構成図
である。
【図１５】本発明の第６の実施の形態の全体構成図であ
る。
【符号の説明】
１ ＭＣＭ（マルチ・チップモジュール） ２ ＭＣＭ基板 ３ 機能部品 ４ 入出力ピン １１ プリント回路基板ユニット １２ マザーボード １３ メモリソケット １４ Ｉ／Ｏコネクタ ２０ インターフェイスＬＳＩチップ ２１ ＣＰＵチップ ２２ キャッシュメモリチップ ２３ バンプ ２４ セラミック基材 ２５ 薄膜多層回路 ２６ 配線（短い経路） ２７ 配線（長い経路） ２８ 貫通スルーホール ３０ フレキシブル基板 ３１，３２，３３ 配線 ４０ インターフェイスＬＳＩチップ ４１，４２ 配線 ５０，５１ パッド ７０，７１ 配線 ７２ 貫通ＶＩＡ ８１ 半田 ８２，８３，８４ パッド １００，１１０，１２０ フレキシブル基板 １３０ フレーム １３１ 複合モジュール

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 基板上に複数の機能部品を実装した第１
    のマルチ・チップモジュールと、基板上に複数の機能部
    品を実装した第２のマルチ・チップモジュールとを、フ
    レキシブル基板を介して電気的に接続させた複合モジュ
    ールにおいて、 第１の該マルチ・チップモジュールの入出力信号を制御
    する機能部品を、該フレキシブル基板上に実装したこと
    を特徴とする複合モジュール。
  2. 【請求項２】 該フレキシブル基板が、第１の該マルチ
    ・チップモジュールの基板と該マルチ・チップモジュー
    ルの入出力信号を制御する機能部品との間に挟まれた形
    態で、該マルチ・チップモジュールの入出力信号を制御
    する機能部品の端子と、第１の該マルチ・チップモジュ
    ールの基板の配線とを電気的に接続したことを特徴とす
    る請求項１の複合モジュール。
  3. 【請求項３】 該フレキシブル基板が、第１の該マルチ
    ・チップモジュールと該フレキシブル基板との接続箇所
    から、他の複数の該マルチ・チップモジュールと該フレ
    キシブル基板との接続箇所に向かって伸びた形状である
    ことを特徴とする請求項１の複合モジュール。
  4. 【請求項４】 該フレキシブル基板と該フレキシブル基
    板の周囲に配置した４個の該マルチ・チップモジュール
    とを接続し、該フレキシブル基板が、該マルチ・チップ
    モジュールの実装位置ズレを吸収する手段を有すること
    を特徴とする請求項１の複合モジュール。
  5. 【請求項５】 該マルチ・チップモジュールを支持する
    フレームを有することを特徴とする請求項１の複合モジ
    ュール。
  6. 【請求項６】 基板上に複数の機能部品を実装した第１
    のマルチ・チップモジュールと、基板上に複数の機能部
    品を実装した第２のマルチ・チップモジュールとを、フ
    レキシブル基板を介して電気的に接続した複合モジュー
    ルが搭載されたプリント回路基板ユニットにおいて、 第１の該マルチ・チップモジュールの入出力信号を制御
    する機能部品を、該フレキシブル基板上に実装したこと
    を特徴とするプリント回路基板ユニット
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003094203A2 (en) 2002-04-29 2003-11-13 Silicon Pipe, Inc. Direct-connect signaling system
KR100705035B1 (ko) 2005-01-06 2007-04-10 엘지전자 주식회사 이동 통신 단말기의 제어 칩과 메모리 칩을 연결하는 연결인쇄회로
JP2011155560A (ja) * 2010-01-28 2011-08-11 Murata Mfg Co Ltd 高周波受信モジュール
JP2014096533A (ja) * 2012-11-12 2014-05-22 Denso Corp 部品内蔵基板の製造方法
WO2020105399A1 (ja) * 2018-11-22 2020-05-28 株式会社オートネットワーク技術研究所 接続モジュール

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6740968B2 (en) * 2001-03-12 2004-05-25 Matsushita Electric Industrial Co., Ltd. Power source unit for driving magnetron and heatsink to be mounted on printed circuit board thereof
US6542376B1 (en) * 2001-03-30 2003-04-01 L-3 Communications Corporation High density packaging of electronic components
US6721195B2 (en) * 2001-07-12 2004-04-13 Micron Technology, Inc. Reversed memory module socket and motherboard incorporating same
US6665191B2 (en) * 2001-09-10 2003-12-16 Cardiac Pacemakers, Inc. Multi-folded printed wiring construction for an implantable medical device
TWI221333B (en) * 2003-01-14 2004-09-21 Advanced Semiconductor Eng Bridge connection type of MCM package
FR2854759B1 (fr) * 2003-05-06 2005-07-08 Wavecom Module de radiocommunication realise sur un substrat de superficie superieure a celle de son boitier d'encapsulation, plateforme et dispositif de radiocommunication correspondants
US7134194B2 (en) * 2003-11-13 2006-11-14 Delphi Technologies, Inc. Method of developing an electronic module
US20050265650A1 (en) * 2004-05-27 2005-12-01 Sunil Priyadarshi Small profile, pluggable optical transceiver subassembly
US7145783B2 (en) * 2004-06-07 2006-12-05 Ford Global Technologies, Llc Apparatus reducing radiated emission from electronic modules
JP4196901B2 (ja) * 2004-08-11 2008-12-17 ソニー株式会社 電子回路装置
JP4581636B2 (ja) * 2004-11-10 2010-11-17 富士ゼロックス株式会社 光信号伝送装置と、光信号伝送装置を用いた光信号伝送システム
US7518224B2 (en) * 2005-05-16 2009-04-14 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
US7746656B2 (en) * 2005-05-16 2010-06-29 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
DE102005039165B4 (de) * 2005-08-17 2010-12-02 Infineon Technologies Ag Draht- und streifengebondetes Halbleiterleistungsbauteil und Verfahren zu dessen Herstellung
CN100544546C (zh) * 2005-10-27 2009-09-23 鸿富锦精密工业（深圳）有限公司 印刷电路板
US7443018B2 (en) * 2005-11-09 2008-10-28 Stats Chippac Ltd. Integrated circuit package system including ribbon bond interconnect
US7554195B2 (en) * 2006-01-03 2009-06-30 Sun Microsystems, Inc. Engine with cable direct to outboard memory
US8072772B2 (en) * 2006-02-22 2011-12-06 Oracle America, Inc. Single-chip and multi-chip module for proximity communication
US8163600B2 (en) * 2006-12-28 2012-04-24 Stats Chippac Ltd. Bridge stack integrated circuit package-on-package system
CN101212864B (zh) * 2006-12-29 2010-12-15 巨擘科技股份有限公司 多层基板间交互连结的结构及其制造方法
JP2010056099A (ja) * 2008-08-26 2010-03-11 Hitachi Ltd 半導体装置
KR101065165B1 (ko) * 2008-09-11 2011-09-19 알파 앤드 오메가 세미컨덕터, 인코포레이티드 반도체 장치 패키지의 본드 와이어 재 루트를 위한 디스크리트 도전층을 사용한 반도체 장치
US7557439B1 (en) * 2008-09-29 2009-07-07 Tdk Corporation Layered chip package that implements memory device
US20100258952A1 (en) * 2009-04-08 2010-10-14 Interconnect Portfolio Llc Interconnection of IC Chips by Flex Circuit Superstructure
TWI406376B (zh) * 2010-06-15 2013-08-21 Powertech Technology Inc 晶片封裝構造
US8619432B2 (en) 2010-09-30 2013-12-31 International Business Machines Corporation Implementing high-speed signaling via dedicated printed circuit-board media
US9324678B2 (en) * 2011-12-20 2016-04-26 Intel Corporation Low profile zero/low insertion force package top side flex cable connector architecture
US8704384B2 (en) 2012-02-17 2014-04-22 Xilinx, Inc. Stacked die assembly
US8704364B2 (en) * 2012-02-08 2014-04-22 Xilinx, Inc. Reducing stress in multi-die integrated circuit structures
GB2494223B (en) * 2012-03-02 2014-03-12 Novalia Ltd Circuit board assembly
US9052880B2 (en) * 2012-04-18 2015-06-09 International Business Machines Corporation Multi-level interconnect apparatus
US8957512B2 (en) 2012-06-19 2015-02-17 Xilinx, Inc. Oversized interposer
US8869088B1 (en) 2012-06-27 2014-10-21 Xilinx, Inc. Oversized interposer formed from a multi-pattern region mask
US9026872B2 (en) 2012-08-16 2015-05-05 Xilinx, Inc. Flexible sized die for use in multi-die integrated circuit
US9547034B2 (en) 2013-07-03 2017-01-17 Xilinx, Inc. Monolithic integrated circuit die having modular die regions stitched together
US9261925B1 (en) * 2013-09-25 2016-02-16 Emc Corporation Optimized server design using dense DIMM spacing, wide heatsink, improved routing channels, and improved air delivery to rear devices
US9915869B1 (en) 2014-07-01 2018-03-13 Xilinx, Inc. Single mask set used for interposer fabrication of multiple products
KR102497583B1 (ko) 2015-10-27 2023-02-10 삼성전자주식회사 유연한 연결부를 갖는 반도체 장치 및 그 제조방법
US11294435B2 (en) * 2018-12-14 2022-04-05 Dell Products L.P. Information handling system high density motherboard
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US20230207474A1 (en) * 2021-12-23 2023-06-29 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with interconnect assemblies

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730224A (ja) 1991-12-02 1995-01-31 Nippon Telegr & Teleph Corp <Ntt> 電子装置の実装構造
US5419038A (en) 1993-06-17 1995-05-30 Fujitsu Limited Method for fabricating thin-film interconnector
JP3424272B2 (ja) 1993-08-25 2003-07-07 株式会社デンソー 配線回路基板接続用フレキシブル基板
US5789815A (en) * 1996-04-23 1998-08-04 Motorola, Inc. Three dimensional semiconductor package having flexible appendages
US6208521B1 (en) * 1997-05-19 2001-03-27 Nitto Denko Corporation Film carrier and laminate type mounting structure using same

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1659810B (zh) * 2002-04-29 2012-04-25 三星电子株式会社 直接连接信号传送系统
EP1506568A2 (en) * 2002-04-29 2005-02-16 Silicon Pipe, Inc. Direct-connect signaling system
EP1506568A4 (en) * 2002-04-29 2008-09-24 Silicon Pipe Inc SIGNALING SYSTEM DIRECT CONNECTION
US7989929B2 (en) 2002-04-29 2011-08-02 Samsung Electronics Co., Ltd. Direct-connect signaling system
WO2003094203A2 (en) 2002-04-29 2003-11-13 Silicon Pipe, Inc. Direct-connect signaling system
KR100705035B1 (ko) 2005-01-06 2007-04-10 엘지전자 주식회사 이동 통신 단말기의 제어 칩과 메모리 칩을 연결하는 연결인쇄회로
JP2011155560A (ja) * 2010-01-28 2011-08-11 Murata Mfg Co Ltd 高周波受信モジュール
JP2014096533A (ja) * 2012-11-12 2014-05-22 Denso Corp 部品内蔵基板の製造方法
WO2020105399A1 (ja) * 2018-11-22 2020-05-28 株式会社オートネットワーク技術研究所 接続モジュール
JP2020087668A (ja) * 2018-11-22 2020-06-04 株式会社オートネットワーク技術研究所 接続モジュール
CN112997355A (zh) * 2018-11-22 2021-06-18 株式会社自动网络技术研究所 连接模块
JP7022345B2 (ja) 2018-11-22 2022-02-18 株式会社オートネットワーク技術研究所 接続モジュール
CN112997355B (zh) * 2018-11-22 2024-02-27 株式会社自动网络技术研究所 连接模块

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