JP2000332056A - 半導体素子実装方法及びソルダーペースト材 - Google Patents
半導体素子実装方法及びソルダーペースト材Info
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- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】フラックス洗浄工程を必要としないで、温度サ
イクル試験時等においても、はんだ接合部のストレスが
低減され、かつ耐湿性にも富んだ半導体素子実装方法及
びソルダーペースト材を提供する。 【解決手段】回路基板１上に突起電極付きの半導体素子
（ベアチップ）３がフリップチップ実装されている。実
装対向面相互は封止樹脂６により封止されている。回路
基板１側の電極パターン２と半導体素子の突起電極４と
のはんだ接合部５は、ソルダーペーストのフラックス成
分中に、例えばＳｉＯ2 からなるフィラーＦＬを含有さ
せてある。これにより、フラックス５２の線膨張係数
が、はんだ接合本体部分５１の線膨張係数及び封止樹脂
６の線膨張係数に積極的に近づけられた。これにより、
互いの応力緩和性が高められ、熱ストレスに強いはんだ
接合部が実現できる。
イクル試験時等においても、はんだ接合部のストレスが
低減され、かつ耐湿性にも富んだ半導体素子実装方法及
びソルダーペースト材を提供する。 【解決手段】回路基板１上に突起電極付きの半導体素子
（ベアチップ）３がフリップチップ実装されている。実
装対向面相互は封止樹脂６により封止されている。回路
基板１側の電極パターン２と半導体素子の突起電極４と
のはんだ接合部５は、ソルダーペーストのフラックス成
分中に、例えばＳｉＯ2 からなるフィラーＦＬを含有さ
せてある。これにより、フラックス５２の線膨張係数
が、はんだ接合本体部分５１の線膨張係数及び封止樹脂
６の線膨張係数に積極的に近づけられた。これにより、
互いの応力緩和性が高められ、熱ストレスに強いはんだ
接合部が実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、フリップチップ実
装に係り、特にはんだ接合による半導体素子実装方法及
びソルダーペースト材に関する。
装に係り、特にはんだ接合による半導体素子実装方法及
びソルダーペースト材に関する。
【０００２】
【従来の技術】フリップチップ実装は、ボンディングワ
イヤやリード等を介在せずに回路基板の所定の部位と半
導体素子の電極とを接続する。このため、低コストと信
号の高速伝送性、かつ実装面積の縮小化が達成され大変
有用である。
イヤやリード等を介在せずに回路基板の所定の部位と半
導体素子の電極とを接続する。このため、低コストと信
号の高速伝送性、かつ実装面積の縮小化が達成され大変
有用である。
【０００３】図５（ａ）〜（ｅ）は、それぞれ一般的な
フリップチップ実装方法を工程順に示す概観図である。
（ａ），（ｂ）に示すように、回路基板２１側の電極パ
ターン２２に適合するソルダーペースト２３を印刷す
る。
フリップチップ実装方法を工程順に示す概観図である。
（ａ），（ｂ）に示すように、回路基板２１側の電極パ
ターン２２に適合するソルダーペースト２３を印刷す
る。
【０００４】次に図５（ｃ），（ｄ）に示すように、こ
の回路基板２１上に突起電極付きの半導体素子（ベアチ
ップ）２４を搭載する。すなわち、ボンディングツール
２５の操作で回路基板２１側の電極パターン２２と各突
起電極２５とをソルダーペースト２３を介して接触さ
せ、加熱／加圧してソルダーペースト２３を一度溶融さ
せる。その後、リフローすることにより、基板２１の電
極と半導体素子２４の電極間とをはんだ接合させる。
の回路基板２１上に突起電極付きの半導体素子（ベアチ
ップ）２４を搭載する。すなわち、ボンディングツール
２５の操作で回路基板２１側の電極パターン２２と各突
起電極２５とをソルダーペースト２３を介して接触さ
せ、加熱／加圧してソルダーペースト２３を一度溶融さ
せる。その後、リフローすることにより、基板２１の電
極と半導体素子２４の電極間とをはんだ接合させる。
【０００５】次に図５（ｅ）に示すように、有機溶剤な
どを利用してはんだ接合部付近のフラックス成分を洗浄
した後、封止用樹脂２６を回路基板２１と半導体素子２
４の対向領域に注入し、熱硬化させ封止する。
どを利用してはんだ接合部付近のフラックス成分を洗浄
した後、封止用樹脂２６を回路基板２１と半導体素子２
４の対向領域に注入し、熱硬化させ封止する。
【０００６】
【発明が解決しようとする課題】上記のような従来の工
程では、フラックス洗浄工程に関し有機溶剤、特にフロ
ンによる洗浄が長い間行われてきた。しかしフロン規制
という社会的要請がある。さらに他の有機溶剤を用いる
方法も知られているが、ＶＯＣ絡み、地球環境上好まし
くない。また、工程が多くなって生産コストが高いとい
う問題点がある。
程では、フラックス洗浄工程に関し有機溶剤、特にフロ
ンによる洗浄が長い間行われてきた。しかしフロン規制
という社会的要請がある。さらに他の有機溶剤を用いる
方法も知られているが、ＶＯＣ絡み、地球環境上好まし
くない。また、工程が多くなって生産コストが高いとい
う問題点がある。
【０００７】このような問題から、従来フラックスの代
替として、洗浄工程を必要としないソルダーペースト中
にエポキシ系フラックスを使用するフリップチップ実装
が提案されている。しかしながら、このフリップチップ
実装の場合、エポキシ系フラックスと封止樹脂の線膨張
係数が異なることが問題である。
替として、洗浄工程を必要としないソルダーペースト中
にエポキシ系フラックスを使用するフリップチップ実装
が提案されている。しかしながら、このフリップチップ
実装の場合、エポキシ系フラックスと封止樹脂の線膨張
係数が異なることが問題である。
【０００８】図６は、上述のソルダーペースト中にエポ
キシ系フラックスを使用した場合のフリップチップ実装
のはんだ接合部を示す構成図である。はんだ接合部の線
膨張係数が２５〜３０ｐｐｍ／℃、封止樹脂の線膨張係
数が２０〜３０ｐｐｍ／℃に対し、フラックスの線膨張
係数が７０ｐｐｍ／℃と熱による変化（誤差）の度合い
がかなり異なっている。
キシ系フラックスを使用した場合のフリップチップ実装
のはんだ接合部を示す構成図である。はんだ接合部の線
膨張係数が２５〜３０ｐｐｍ／℃、封止樹脂の線膨張係
数が２０〜３０ｐｐｍ／℃に対し、フラックスの線膨張
係数が７０ｐｐｍ／℃と熱による変化（誤差）の度合い
がかなり異なっている。
【０００９】このため、温度サイクル試験時の膨張／収
縮の際、物性差によってはんだ接合部にかかるストレス
が大きくなり、はんだ接合部が早期に破壊に至ってしま
う。さらにはんだ接合部における給水率も高く、耐湿性
試験において腐食が発生する懸念もある。
縮の際、物性差によってはんだ接合部にかかるストレス
が大きくなり、はんだ接合部が早期に破壊に至ってしま
う。さらにはんだ接合部における給水率も高く、耐湿性
試験において腐食が発生する懸念もある。
【００１０】本発明は、上記事情を考慮してなされたも
のであり、その課題は、フラックス洗浄工程を必要とし
ないで、温度サイクル試験時等においても、はんだ接合
部のストレスが低減され、かつ耐湿性にも富んだ半導体
素子実装方法及びソルダーペースト材を提供することに
ある。
のであり、その課題は、フラックス洗浄工程を必要とし
ないで、温度サイクル試験時等においても、はんだ接合
部のストレスが低減され、かつ耐湿性にも富んだ半導体
素子実装方法及びソルダーペースト材を提供することに
ある。
【００１１】
【課題を解決するための手段】本発明の半導体素子実装
方法は、回路基板の電極部がはんだ接合により半導体素
子主表面の対応する突起電極と接続される方法におい
て、前記はんだ接合に必要なソルダーペースト中に封止
樹脂の成分と同等まで線膨張係数が下がるようにフィラ
ー成分を含有し、このソルダーペーストによるはんだ接
合後、前記回路基板と半導体素子主表面の実装対向領域
に前記封止樹脂を注入して封止することを特徴とする。
方法は、回路基板の電極部がはんだ接合により半導体素
子主表面の対応する突起電極と接続される方法におい
て、前記はんだ接合に必要なソルダーペースト中に封止
樹脂の成分と同等まで線膨張係数が下がるようにフィラ
ー成分を含有し、このソルダーペーストによるはんだ接
合後、前記回路基板と半導体素子主表面の実装対向領域
に前記封止樹脂を注入して封止することを特徴とする。
【００１２】本発明のソルダーペースト材は、回路基板
の電極部と半導体素子主表面の対応する突起電極とがは
んだ接合されこの回路基板と半導体素子主表面の実装対
向領域に封止樹脂を注入して封止する形態において前記
はんだ接合に適用され、フラックス成分中に給水率を下
げるフィラーを含有したことを特徴とする。
の電極部と半導体素子主表面の対応する突起電極とがは
んだ接合されこの回路基板と半導体素子主表面の実装対
向領域に封止樹脂を注入して封止する形態において前記
はんだ接合に適用され、フラックス成分中に給水率を下
げるフィラーを含有したことを特徴とする。
【００１３】本発明によれば、ソルダーペースト中のフ
ィラー成分により、封止樹脂の成分と同等まで線膨張係
数が下がることによって、応力緩和性が高まる。また、
フィラーは接合部の給水率を下げ、耐熱性を向上させ
る。
ィラー成分により、封止樹脂の成分と同等まで線膨張係
数が下がることによって、応力緩和性が高まる。また、
フィラーは接合部の給水率を下げ、耐熱性を向上させ
る。
【００１４】
【発明の実施の形態】図１は、本発明の第１の実施形態
に係るソルダーペースト材の適用例を示す半導体素子実
装の概観図である。回路基板１上に突起電極付きの半導
体素子（ベアチップ）３がフリップチップ実装されてい
る。実装対向面相互は封止樹脂６により封止されてい
る。
に係るソルダーペースト材の適用例を示す半導体素子実
装の概観図である。回路基板１上に突起電極付きの半導
体素子（ベアチップ）３がフリップチップ実装されてい
る。実装対向面相互は封止樹脂６により封止されてい
る。
【００１５】回路基板１側の電極パターン２と半導体素
子の突起電極４とのはんだ接合部５は、ソルダーペース
トのフラックス成分中に、例えばＳｉＯ2 からなるフィ
ラーＦＬを約７０％含有させてある。これにより、はん
だ接合本体部分５１の線膨張係数が２５〜３０ｐｐｍ／
℃に対し、フラックス５２の線膨張係数が２０ｐｐｍ／
℃程度になる。
子の突起電極４とのはんだ接合部５は、ソルダーペース
トのフラックス成分中に、例えばＳｉＯ2 からなるフィ
ラーＦＬを約７０％含有させてある。これにより、はん
だ接合本体部分５１の線膨張係数が２５〜３０ｐｐｍ／
℃に対し、フラックス５２の線膨張係数が２０ｐｐｍ／
℃程度になる。
【００１６】すなわち、ソルダーペースト内へのフィラ
ーＦＬの含有によりフラックス５２の線膨張係数（２０
ｐｐｍ／℃）を下げ、封止樹脂６の線膨張係数である２
０〜３０ｐｐｍ／℃に積極的に近づけたことにより、互
いの応力緩和性が高められ、熱ストレスに強いはんだ接
合部が実現できる。
ーＦＬの含有によりフラックス５２の線膨張係数（２０
ｐｐｍ／℃）を下げ、封止樹脂６の線膨張係数である２
０〜３０ｐｐｍ／℃に積極的に近づけたことにより、互
いの応力緩和性が高められ、熱ストレスに強いはんだ接
合部が実現できる。
【００１７】この結果、フラックス洗浄工程を必要とし
ないでも、温度サイクル試験時等ではんだ接合部のスト
レスが十分に低減される。また、含有したフィラーＦＬ
によって、はんだ接合部５の耐湿性が大幅に向上する。
ないでも、温度サイクル試験時等ではんだ接合部のスト
レスが十分に低減される。また、含有したフィラーＦＬ
によって、はんだ接合部５の耐湿性が大幅に向上する。
【００１８】図２（ａ）〜（ｅ）は、それぞれ本発明の
第２の実施形態に係る半導体素子実装方法を工程順に示
す概観図であり、フリップチップ実装に本発明のソルダ
ーペーストを適用している。図１と同様の箇所には同一
の符号を付す。
第２の実施形態に係る半導体素子実装方法を工程順に示
す概観図であり、フリップチップ実装に本発明のソルダ
ーペーストを適用している。図１と同様の箇所には同一
の符号を付す。
【００１９】まず、図２（ａ），（ｂ）に示すように、
回路基板１側の電極パターン２に適合するソルダーペー
スト５を印刷する。このソルダーペースト５のフラック
ス成分中には、例えばＳｉＯ2 からなるフィラーＦＬを
約７０％含有させてある。
回路基板１側の電極パターン２に適合するソルダーペー
スト５を印刷する。このソルダーペースト５のフラック
ス成分中には、例えばＳｉＯ2 からなるフィラーＦＬを
約７０％含有させてある。
【００２０】次に図２（ｃ），（ｄ）に示すように、こ
の回路基板１上に突起電極付きの半導体素子（ベアチッ
プ）３を搭載する。すなわち、ボンディングツール７の
操作で回路基板１側の電極パターン２と各突起電極４と
をソルダーペースト５を介して接触させ、加熱／加圧し
てソルダーペースト５を一度溶融させる。その後、リフ
ローすることにより、基板１の電極２と半導体素子３の
突起電極４間とをはんだ接合させる。
の回路基板１上に突起電極付きの半導体素子（ベアチッ
プ）３を搭載する。すなわち、ボンディングツール７の
操作で回路基板１側の電極パターン２と各突起電極４と
をソルダーペースト５を介して接触させ、加熱／加圧し
てソルダーペースト５を一度溶融させる。その後、リフ
ローすることにより、基板１の電極２と半導体素子３の
突起電極４間とをはんだ接合させる。
【００２１】次に図２（ｅ）に示すように、はんだ接合
部付近のフラックス成分は残したまま、封止用樹脂６を
回路基板１と半導体素子３の対向領域に注入し、熱硬化
させて封止する。すなわち、フラックス洗浄工程は省い
て、フィラーを含有するフラックスを残すことによっ
て、高耐湿性のはんだ接合構造が得られる。
部付近のフラックス成分は残したまま、封止用樹脂６を
回路基板１と半導体素子３の対向領域に注入し、熱硬化
させて封止する。すなわち、フラックス洗浄工程は省い
て、フィラーを含有するフラックスを残すことによっ
て、高耐湿性のはんだ接合構造が得られる。
【００２２】図３は、本発明の第１または第２実施形態
で達成された素子の実装構造と、フィラーをソルダーペ
ーストに含有させず、かつフラックス洗浄を省いた実装
構造との比較を温度サイクル試験結果で比較した図であ
る。フィラーを含有しないものは１０００サイクルのう
ちで全て破壊されるのに対し、フィラーを含有するもの
は全く破壊されず、信頼性を保つことがわかる。
で達成された素子の実装構造と、フィラーをソルダーペ
ーストに含有させず、かつフラックス洗浄を省いた実装
構造との比較を温度サイクル試験結果で比較した図であ
る。フィラーを含有しないものは１０００サイクルのう
ちで全て破壊されるのに対し、フィラーを含有するもの
は全く破壊されず、信頼性を保つことがわかる。
【００２３】図４は、本発明の第１または第２実施形態
で達成された素子の実装構造と、フィラーをソルダーペ
ーストに含有させず、かつフラックス洗浄を省いた実装
構造との比較を耐湿性試験結果で比較した図である。フ
ィラーを含有しないものは、１０００時間のうちで全て
破壊されるのに対し、フィラーを含有するものは全く破
壊されず、信頼性を保つことがわかる。
で達成された素子の実装構造と、フィラーをソルダーペ
ーストに含有させず、かつフラックス洗浄を省いた実装
構造との比較を耐湿性試験結果で比較した図である。フ
ィラーを含有しないものは、１０００時間のうちで全て
破壊されるのに対し、フィラーを含有するものは全く破
壊されず、信頼性を保つことがわかる。
【００２４】このように、本発明によれば、特にフリッ
プチップ実装方法において、ソルダリングに必要なソル
ダーペースト中に、フィラー成分を含有させて封止樹脂
成分と同等まで線膨張係数を下げることにより、応力緩
和性を高めた。これにより、フラックス洗浄をしなくて
も、高い接合強度、信頼性が得られる。さらに、ソルダ
ーペースト中のフィラーは給水率を下げる働きを持ち、
耐湿性を向上させ製品の信頼性向上に寄与する。
プチップ実装方法において、ソルダリングに必要なソル
ダーペースト中に、フィラー成分を含有させて封止樹脂
成分と同等まで線膨張係数を下げることにより、応力緩
和性を高めた。これにより、フラックス洗浄をしなくて
も、高い接合強度、信頼性が得られる。さらに、ソルダ
ーペースト中のフィラーは給水率を下げる働きを持ち、
耐湿性を向上させ製品の信頼性向上に寄与する。
【００２５】なお、上記実施形態では、フィラーとして
ＳｉＯ2 を用いたが、Ａｌ2Ｏ3 などの無機成分を用い
ても可能である。また、はんだ接合部のフラックス成分
として用いたが、ロジンその他の成分でもフィラーを含
有することにより、線膨張係数を調整すれば、本発明同
等の条件が得られる。
ＳｉＯ2 を用いたが、Ａｌ2Ｏ3 などの無機成分を用い
ても可能である。また、はんだ接合部のフラックス成分
として用いたが、ロジンその他の成分でもフィラーを含
有することにより、線膨張係数を調整すれば、本発明同
等の条件が得られる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
フラックス成分中に含有したフィラーによって、封止樹
脂成分と同等まで線膨張係数が下げられるので、応力緩
和性が高められる。よって、フラックス洗浄工程を必要
としないでも、温度サイクル試験時等においてはんだ接
合部のストレスが十分に低減され、かつ給水率が下がり
耐湿性が大幅に向上する高信頼性の半導体素子実装方法
及びソルダーペースト材が提供できる。
フラックス成分中に含有したフィラーによって、封止樹
脂成分と同等まで線膨張係数が下げられるので、応力緩
和性が高められる。よって、フラックス洗浄工程を必要
としないでも、温度サイクル試験時等においてはんだ接
合部のストレスが十分に低減され、かつ給水率が下がり
耐湿性が大幅に向上する高信頼性の半導体素子実装方法
及びソルダーペースト材が提供できる。
【図１】図１は、本発明の第１の実施形態に係るソルダ
ーペースト材の適用例を示す半導体素子実装の概観図で
ある。
ーペースト材の適用例を示す半導体素子実装の概観図で
ある。
【図２】（ａ）〜（ｅ）は、それぞれ本発明の第２の実
施形態に係る半導体素子実装方法を工程順に示す概観図
である。
施形態に係る半導体素子実装方法を工程順に示す概観図
である。
【図３】本発明の第１または第２実施形態で達成された
素子の実装構造と、フィラーをソルダーペーストに含有
させず、かつフラックス洗浄を省いた実装構造との比較
を温度サイクル試験結果で比較した図である。
素子の実装構造と、フィラーをソルダーペーストに含有
させず、かつフラックス洗浄を省いた実装構造との比較
を温度サイクル試験結果で比較した図である。
【図４】本発明の第１または第２実施形態で達成された
素子の実装構造と、フィラーをソルダーペーストに含有
させず、かつフラックス洗浄を省いた実装構造との比較
を耐湿性試験結果で比較した図である。
素子の実装構造と、フィラーをソルダーペーストに含有
させず、かつフラックス洗浄を省いた実装構造との比較
を耐湿性試験結果で比較した図である。
【図５】（ａ）〜（ｅ）は、それぞれ一般的なフリップ
チップ実装方法を工程順に示す概観図である。
チップ実装方法を工程順に示す概観図である。
【図６】図５で説明したソルダーペースト中にエポキシ
系フラックスを使用した場合の問題を説明する、フリッ
プチップ実装のはんだ接合部を示す構成図である。
系フラックスを使用した場合の問題を説明する、フリッ
プチップ実装のはんだ接合部を示す構成図である。
【符号の説明】 １…回路基板、２…電極パターン、３…半導体素子、４
…突起電極、５…はんだ接合部、５１…はんだ接合本体
部分、５２…フラックス、６…封止樹脂、７…ボンディ
ングツール、ＦＬ…フィラー。
…突起電極、５…はんだ接合部、５１…はんだ接合本体
部分、５２…フラックス、６…封止樹脂、７…ボンディ
ングツール、ＦＬ…フィラー。
Claims (3)
- 【請求項１】 回路基板の電極部がはんだ接合により半
導体素子主表面の対応する突起電極と接続される方法に
おいて、 前記はんだ接合に必要なソルダーペースト中に封止樹脂
の成分と同等まで線膨張係数が下がるようにフィラー成
分を含有し、このソルダーペーストによるはんだ接合
後、前記回路基板と半導体素子主表面の実装対向領域に
前記封止樹脂を注入して封止することを特徴とする半導
体素子実装方法。 - 【請求項２】 回路基板の電極部と半導体素子主表面の
対応する突起電極とがはんだ接合されこの回路基板と半
導体素子主表面の実装対向領域に封止樹脂を注入して封
止する形態において前記はんだ接合に適用され、フラッ
クス成分中に給水率を下げるフィラーを含有したことを
特徴とするソルダーペースト材。 - 【請求項３】 前記フィラーは前記封止樹脂の線膨張係
数に近づけるように所定量含有していることを特徴とす
る請求項２記載のソルダーペースト材。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13556099A JP2000332056A (ja) | 1999-05-17 | 1999-05-17 | 半導体素子実装方法及びソルダーペースト材 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13556099A JP2000332056A (ja) | 1999-05-17 | 1999-05-17 | 半導体素子実装方法及びソルダーペースト材 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332056A true JP2000332056A (ja) | 2000-11-30 |
Family
ID=15154675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13556099A Pending JP2000332056A (ja) | 1999-05-17 | 1999-05-17 | 半導体素子実装方法及びソルダーペースト材 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332056A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010219507A (ja) * | 2009-02-20 | 2010-09-30 | Panasonic Corp | はんだバンプ、半導体チップ、半導体チップの製造方法、導電接続構造体、および導電接続構造体の製造方法 |
| JP2016082001A (ja) * | 2014-10-14 | 2016-05-16 | 住友ベークライト株式会社 | 半導体装置の製造方法および電子部品の製造方法 |
-
1999
- 1999-05-17 JP JP13556099A patent/JP2000332056A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010219507A (ja) * | 2009-02-20 | 2010-09-30 | Panasonic Corp | はんだバンプ、半導体チップ、半導体チップの製造方法、導電接続構造体、および導電接続構造体の製造方法 |
| US8154123B2 (en) | 2009-02-20 | 2012-04-10 | Panasonic Corporation | Solder bump, semiconductor chip, method of manufacturing the semiconductor chip, conductive connection structure, and method of manufacturing the conductive connection structure |
| JP2016082001A (ja) * | 2014-10-14 | 2016-05-16 | 住友ベークライト株式会社 | 半導体装置の製造方法および電子部品の製造方法 |
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