JP2001127099A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 環境に配慮した部材を用いることで製造工程
を削減できるとともに信頼性が著しく向上する。 【解決手段】 配線等の形成されたリードフレームと電
子部品との導電接合にフラックスを含まない導電性接着
剤を用いることでフラックス洗浄工程が不用となり、洗
浄剤未使用による環境への配慮が可能となる。その結
果、洗浄工程での機械的ストレスもなくなり、信頼性向
上の実現が可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、リードフレームに
半導体素子等の電子部品を搭載した後に、絶縁性樹脂に
よって封止されるソリッドステートリレー等の光結合半
導体装置のような半導体装置に関するものである。
【０００２】
【従来の技術】光結合半導体装置の１つであるソリッド
ステートリレーで、配線等の形成されたリードフレーム
に半導体素子や光結合素子等の電子部品を搭載し、絶縁
性樹脂で封止されて構成されている、ソリッドステート
リレーでは、配線等の形成されたリードフレームとリー
ドフレームに搭載される電子部品との導電接合に半田ペ
ーストが用いられている。
【０００３】従来のソリッドステートリレーの一例を図
４に示す。このソリッドステートリレーは、配線等の形
成されたリードフレーム５に光結合素子１、入力抵抗
８、コンデンサ９(スナバ回路)、抵抗１０(スナバ回路)
を搭載し絶縁性樹脂４で封止されている。絶縁性樹脂４
はトランスファモールドにて成形されている。リードフ
レーム５には第１〜第４のリード端子４５〜４８がそれ
ぞれ平行な状態で、その順番に設けられており、各リー
ド端子４５〜４８の端部が絶縁性樹脂４から外部に延出
している。第１リード端子４５と第２リード端子４６と
の間にはマウント部５１、第２リード端子４６と第３リ
ード端子４７との間にはマウント部５２、第１リード端
子４５と第４リード端子４８との間にはマウント部５３
およびマウント部５４がそれぞれ設けられている。
【０００４】第１リード端子４５およびマウント部５１
には抵抗１０(スナバ回路)、第２リード端子４６および
マウント部５１にはコンデンサ９(スナバ回路)が架設状
態で設けられ、半田ペースト６にてそれぞれ導電接合さ
れている。
【０００５】第４リード端子４８およびマウント部５４
には入力抵抗８が架設状態で設けられ、半田ペースト６
にてそれぞれ導電接合されている。
【０００６】さらに第１リード端子４５〜第３リード端
子４７およびマウント部５１〜５４には光結合素子１の
各端子部が半田ペースト６によってそれぞれ導電接合さ
れている。
【０００７】また、図５(ａ)、(ｂ)の模式図に示すよう
に光結合素子１、入力抵抗８、コンデンサ９(スナバ回
路)、抵抗１０(スナバ回路)等の電子部品７は平坦にな
ったリードフレーム５上に半田ペースト６にて導電接合
されている。
【０００８】
【発明が解決しようとする課題】半田ペースト６には半
田溶融時のリードフレーム５や電子部品７への半田濡れ
性をよくするために、大気中での酸化防止用フラックス
が混ぜられている。このため、絶縁性樹脂４による封止
前にフラックス洗浄が必要となる。このようなフラック
ス洗浄の洗浄溶剤としてはフロン等の有機溶剤が使用さ
れていたが、これら有機溶剤がオゾン層破壊要因、高発
癌性要因であることから最近では使用出来なくなってい
る。このためにフラックス洗浄剤として炭化水素系洗浄
剤、アルコール系洗浄剤、界面活性系洗浄剤が現在多く
使用されている。
【０００９】しかしながら、炭化水素系洗浄剤やアルコ
ール系洗浄剤は可燃性のものが多く、しかも地球温暖化
係数が高いものもあるため使用上好ましいものではな
い。また、界面活性系洗浄剤は最終の洗浄に際して多量
の純水を要するため水処理施設を設ける必要があり、ま
た洗浄後における乾燥時に防錆対策やウォーターマーク
対策が必要であり、必ずしも好適なものではない。
【００１０】このように、配線等の形成されたリードフ
レーム５へ半導体素子等の電子部品７を搭載し絶縁性樹
脂４で封止されてなる半導体装置において、配線等の形
成されたリードフレーム５と電子部品７との導電接合に
半田ペースト６を用いると、半田濡れ性をよくする酸化
防止用フラックスが含まれているためフラックス洗浄工
程の追加が必要でありフラックス洗浄剤による環境への
影響、および洗浄工程追加による各部品への機械的スト
レス等の影響を及ぼすという問題がある。
【００１１】さらに、イオン残さが無い無洗浄タイプの
フラックスも多く存在する。このような無洗浄タイプの
フラックスを使用すると、フラックス洗浄の必要がな
い。しかしながら、この場合に、絶縁性樹脂４による封
止が、例えばトランスファモールドで行われる場合に、
絶縁性樹脂４の硬化時には一般的に１７５℃程度の高温
になるためフラックスの溶融が起こり、これにより樹脂
の密着性が低下するおそれがある。このように、樹脂の
密着性が低下すると、得られるソリッドステートリレー
は高電圧下では耐電圧の低下等の特性劣化や信頼性の低
下が発生するおそれがある。
【００１２】また、半田ペースト６を使用する場合に
は、現状、半田が鉛の含有率が高いため、鉛による環境
への悪影響が大きいという問題もある。
【００１３】本発明はこのような問題を解決するもので
あり、その目的はフラックスを含まない接合材によりリ
ードフレーム５と電子部品７を導電接合することによっ
て、環境に対する悪影響を防止することができ、しかも
高品質の半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
配線等の形成されたリードフレームと電子部品とが接着
用樹脂に導電性粉末を配合した導電性接着剤によって導
電接合されていることを特徴とする。また前記リードフ
レームには前記電子部品が搭載される凹部が形成されて
いる。また前記電子部品がベアチップ等の半導体素子で
ある。また前記導電性粉末がＡｇ粉末である。また前記
導電性接着剤が抵抗成分になっている。
【００１５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。図１(ａ)、(ｂ)は本発明の半
導体装置の実施の形態の一例を示す図である。同図(ａ)
は光結合半導体装置であるソリッドステートリレーの平
断面図、同図(ｂ)はその縦断面図である。このソリッド
ステートリレーはダイパット等の配線が形成されたリー
ドフレーム５に光結合素子１、半導体素子３、コンデン
サ１２、抵抗１３を搭載して絶縁性樹脂４にて封止され
ている。絶縁性樹脂４はトランスファモールドにて成形
されている。リードフレーム５には第１〜第４のリード
端子１４〜１７がそれぞれ平行な状態でその順番に設け
られており、各リード端子１４〜１７の端部が絶縁性樹
脂４から外部に延出している。第１リード端子１４と第
４リード端子１７とは結合部３１にて一体的に結合され
ている。また、絶縁性樹脂４内における第１リード端子
１４と第２リード端子１５との間にはマウント部３２が
設けられている。
【００１６】第１リード端子１４と第４リード端子１７
とを結合する結合部３１上には半導体素子３が導電性接
着剤２によって、導通状態でダイボンドされている。半
導体素子３は第２リード端子１５および第３リード端子
１６とワイヤーボンディング１８されている。
【００１７】第１リード端子１４およびマウント部３２
には抵抗１３が架設状態で設けられている。第１リード
端子１４およびマウント部３２と抵抗１３の各側部とは
導電性接着剤２にて、それぞれ導電接合されている。
【００１８】マウント部３２および第２リード端子１５
にはコンデンサ１２が同様に導電性接着剤２にて、それ
ぞれ導電接合されている。
【００１９】さらに第３リード端子１６と第４リード端
子１７には光結合素子１が架設状態で設けられ、導電性
接着剤２にて、それぞれ導電接合されている。
【００２０】導電性接着剤２はフラックスを含まず、実
施例としてエポキシ樹脂にＡｇ粉末を配合して構成され
ている。このように導電性接着剤２にはフラックスが含
まれていないために、フラックスの洗浄工程が不用にな
りソリッドステートリレーの製造が容易である。そし
て、洗浄工程が不用であるため、洗浄剤を使用する必要
がなく環境に良い。さらには、洗浄工程における各電子
部品への機械的ストレスが加わることがなくソリッドス
テートリレーの信頼性が著しく向上する。
【００２１】なお、本発明の実施例であるソリッドステ
ートリレーでは図２(ａ)、(ｂ)に示すように、光結合素
子１、半導体素子３、コンデンサ１２、抵抗１３等の電
子部品７を導電性接着剤２にて導電接合する際に、第１
リード端子１４〜第４リード端子１７、マウント部３２
等のリードフレーム５に凹部２３を設けて、この凹部２
３の中に導電性接着剤２を塗布して電子部品７を凹部２
３内にて導電接合するようにしてもよい。このように凹
部２３内に電子部品７が導電接合されているために、電
子部品７が確実に固定され、しかも導電性接着剤２の流
れ出しを抑えることができる。そのため、電子部品７の
移動が防止され電子部品７の搭載位置精度を向上させる
ことができ、導電性接着剤２の厚みの調整も容易にな
る。
【００２２】さらに、凹部２３内に充填された、導電性
接着剤２にて電子部品７が固定されているため、導電性
接着剤２と電子部品７との接触面積が大きくなる。その
結果、電子部品７とリードフレーム５とがより強固で確
実に導電接合された高信頼性のソリッドステートリレー
が実現される。
【００２３】また、導電性接着剤２は半田ペースト６と
比較して濡れ性がないため、表面張力を利用したセルフ
アラインメント効果は少ないが、このようにリードフレ
ーム５に凹部２３を設けることにより導電性接着剤２の
塗布量を適切に調整することができ、また電子部品７搭
載時に電子部品７を所定の方向に正確に向けて搭載する
ことができる。
【００２４】図３に、本発明の半導体装置の実施例とし
てのソリッドステートリレーの他の例を示す。このソリ
ッドステートリレーは、配線等の形成されたリードフレ
ーム５に光結合素子１、コンデンサ９(スナバ回路)、導
電性接着剤で形成された抵抗部分１１を搭載し絶縁性樹
脂４で封止されている。絶縁性樹脂４はトランスファモ
ールドにて成形されている。図１と同様にリードフレー
ム５には第１〜第４のリード端子１９〜２２がそれぞれ
平行な状態で、その順番に設けられており、各リード端
子１９〜２２の端部が絶縁性樹脂から外部に延出してい
る。第１リード端子１９と第２リード端子２０との間に
はマウント部４１、第２リード端子２０と第３リード端
子２１との間にはマウント部４２、第１リード端子１９
と第４リード端子２２との間にはマウント部４３、およ
びマウント部４４がそれぞれ設けられている。
【００２５】第１リード端子１９およびマウント部４１
には、導電性接着剤で形成された抵抗成分１１が架設状
態で設けられ、導電接合されてている。
【００２６】第２リード端子２０およびマウント部４１
にはコンデンサ９(スナバ回路)が架設状態で設けられ、
導電性接着剤２にてそれぞれ導電接合されている。
【００２７】第４リード端子２２およびマウント部４４
には、導電性接着剤で形成された抵抗成分１１が架設状
態で設けられ、導電接合されている。
【００２８】さらに第１リード端子１９〜第３リード端
子２１およびマウント部４１〜４４には光結合素子１の
各端子部が架設状態で設けられ、導電性接着剤２によっ
てそれぞれ導電接合されている。
【００２９】抵抗部分１１を構成する導電性接着剤は、
樹脂内に配合される導電性粉末として例えばカーボンが
使用されている。これにより、抵抗成分１１はＡｇ粉末
を使った導電性接着剤の電気抵抗よりも大きな所定の抵
抗値となっている。
【００３０】このように、抵抗成分１１を導電性接着剤
で形成することにより、従来のソリッドステートリレー
のように抵抗８および抵抗１０(スナバ回路)を使用する
必要がなく経済的である。また、抵抗成分１１の抵抗値
は導電性接着剤の塗布量を調整することにより適切な値
に調整することができる。このことを利用して、抵抗成
分１１を他の抵抗部品と置き換えることも可能である。
抵抗部分１１を構成する導電性接着剤の塗布方法は例え
ばリードフレーム５の間隔と導電性接着剤の粘度を利用
することによってブリッジさせる方法、ポリイミドなど
の絶縁性樹脂膜を貼り付けて、その上に塗布する方法等
がある。
【００３１】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置は、配線等の形成されたリードフレームと
電子部品との導電接合にフラックスを含まない導電性接
着剤を用いているために、製造に際してフラックス洗浄
工程が不用となり製造が容易である。しかも、洗浄剤不
用による環境への悪影響を防止することができ、さらに
は洗浄工程における機械的ストレスを受けないために、
半導体装置の信頼性が著しく向上する。また、導電性接
着剤に配合される導電性粉末の種類を変えることで、抵
抗成分として用い、これにより回路部品点数の削減およ
び装置全体の縮小化も可能となる。
【図面の簡単な説明】
【図１】(ａ)は本発明の光結合半導体装置の１つである
ソリッドステートリレーの第１の実施の形態を示す平断
面図、(ｂ)はその縦断面図である。
【図２】(ａ)は本発明の光結合半導体装置の１つである
ソリッドステートリレーの第２の実施の形態における要
部の側面図、(ｂ)はその平面図である。
【図３】本発明の光結合半導体装置の１つであるソリッ
ドステートリレーの第３の実施の形態を示す平断面図で
ある。
【図４】従来の光結合半導体装置の１つであるソリッド
ステートリレーを示す平断面図である。
【図５】(ａ)は従来の光結合半導体装置の１つであるソ
リッドステートリレーの要部の側面図、(ｂ)はその平面
図である。
【符号の説明】
１ 光結合素子 ２ 導電性接着剤(低抵抗) ３ 半導体素子 ４ 絶縁性樹脂 ５ リードフレーム ６ 半田ペースト ７ 電子部品 ８ 入力抵抗 ９ コンデンサ(スナバ回路) １０ 抵抗(スナバ回路) １１ 導電性接着剤(高抵抗) １２ コンデンサ １３ 抵抗 １４ 第１リード端子 １５ 第２リード端子 １６ 第３リード端子 １７ 第４リード端子 １８ ワイヤボンディング １９ 第１リード端子 ２０ 第２リード端子 ２１ 第３リード端子 ２２ 第４リード端子 ２３ 凹部 ３１ 結合部 ３２ マウント部 ４１ マウント部 ４２ マウント部 ４３ マウント部 ４４ マウント部 ４５ 第１リード端子 ４６ 第２リード端子 ４７ 第３リード端子 ４８ 第４リード端子 ５１ マウント部 ５２ マウント部 ５３ マウント部 ５４ マウント部

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 配線等の形成されたリードフレームと電
    子部品とが接着用樹脂に導電性粉末を配合した導電性接
    着剤によって導電接合されていることを特徴とする半導
    体装置。
  2. 【請求項２】 前記リードフレームには前記電子部品が
    搭載される凹部が形成されている請求項１に記載の半導
    体装置。
  3. 【請求項３】 前記電子部品がベアチップ等の半導体素
    子である請求項１に記載の半導体装置。
  4. 【請求項４】 前記導電性粉末がＡｇ粉末である請求項
    １に記載の半導体装置。
  5. 【請求項５】 前記導電性接着剤が抵抗成分になってい
    る請求項１に記載の半導体装置。
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JP2013149779A (ja) * 2012-01-19 2013-08-01 Semiconductor Components Industries Llc 半導体装置
JP2014057494A (ja) * 2012-09-14 2014-03-27 Denso Corp 車両用回転電機
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7256410B2 (en) 2004-03-03 2007-08-14 Sharp Kabushiki Kaisha Solid state relay
JP2013149779A (ja) * 2012-01-19 2013-08-01 Semiconductor Components Industries Llc 半導体装置
JP2014057494A (ja) * 2012-09-14 2014-03-27 Denso Corp 車両用回転電機
US9699915B2 (en) 2014-10-09 2017-07-04 Semiconductor Components Industries, Llc Method of manufacture an electric circuit

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