JP2000305891A - Ｄｍａコントローラおよびｄｍａ制御方法 - Google Patents
Ｄｍａコントローラおよびｄｍａ制御方法Info
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- JP2000305891A JP2000305891A JP11115389A JP11538999A JP2000305891A JP 2000305891 A JP2000305891 A JP 2000305891A JP 11115389 A JP11115389 A JP 11115389A JP 11538999 A JP11538999 A JP 11538999A JP 2000305891 A JP2000305891 A JP 2000305891A
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Abstract
(57)【要約】
【課題】 システムメモリ上の面順次のデータを出力デ
バイスへ点順次のデータで送る際に、システムメモリ上
での変換処理を不要にして、変換によるオーバーヘッド
を少なくし、高速化をはかる。 【解決手段】 複数の転送元アドレスを指定するレジス
タ１−３〜１−５と、これらレジスタに対応した転送デ
ータＲ，Ｇ，Ｂを蓄えるバッファ１−６〜１−８と、各
そのレジスタに格納されているアドレスから対応する各
そのバッファへシステムメモリのデータを転送するバス
マスタインターフェース１−２とを有する。それぞれ別
々のアドレスから転送されて対応の各バッファに蓄えら
れたデータを、複数の種類の情報があらかじめ決められ
たフォーマットに従って並んでいる出力データに結合し
てデバイスへ出力する。このように、システムメモリ上
の面順次のデータが転送される際にＤＭＡコントローラ
によって点順次の出力データに変換される。
バイスへ点順次のデータで送る際に、システムメモリ上
での変換処理を不要にして、変換によるオーバーヘッド
を少なくし、高速化をはかる。 【解決手段】 複数の転送元アドレスを指定するレジス
タ１−３〜１−５と、これらレジスタに対応した転送デ
ータＲ，Ｇ，Ｂを蓄えるバッファ１−６〜１−８と、各
そのレジスタに格納されているアドレスから対応する各
そのバッファへシステムメモリのデータを転送するバス
マスタインターフェース１−２とを有する。それぞれ別
々のアドレスから転送されて対応の各バッファに蓄えら
れたデータを、複数の種類の情報があらかじめ決められ
たフォーマットに従って並んでいる出力データに結合し
てデバイスへ出力する。このように、システムメモリ上
の面順次のデータが転送される際にＤＭＡコントローラ
によって点順次の出力データに変換される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＭＡ（ダイレク
トメモリアクセス）に関し、特に複数のソースアドレス
からデータを転送できるデータ結合転送機能付のＤＭＡ
コントローラおよびＤＭＡ制御方法に関する。
トメモリアクセス）に関し、特に複数のソースアドレス
からデータを転送できるデータ結合転送機能付のＤＭＡ
コントローラおよびＤＭＡ制御方法に関する。
【０００２】
【従来の技術】従来、ＤＭＡコントローラは、一つの入
出力デバイスとホストプロセッサにより指定されたデス
ティネーションアドレスとの間で、ホストプロセッサの
介入無しに直接データ転送を行なうものであり、複数の
チャネルが存在するものもある。
出力デバイスとホストプロセッサにより指定されたデス
ティネーションアドレスとの間で、ホストプロセッサの
介入無しに直接データ転送を行なうものであり、複数の
チャネルが存在するものもある。
【０００３】
【発明が解決しようとする課題】しかしながら、上記出
力デバイスヘ送る画像データにおいて、システムメモリ
上にある色要素の情報がページごとに別々になっている
面順次のデータを、画素毎に色要素の情報を送るいわゆ
る点順次のデータへ変換して出力デバイスへ送りたいよ
うな場合、従来のＤＭＡコントローラでは、一度、シス
テムメモリ上でソフトウェアなどによってデータの変換
を行なってから、出力デバイスへデータを転送しなけれ
ばならないという、高速化の点から解決すべき課題があ
った。
力デバイスヘ送る画像データにおいて、システムメモリ
上にある色要素の情報がページごとに別々になっている
面順次のデータを、画素毎に色要素の情報を送るいわゆ
る点順次のデータへ変換して出力デバイスへ送りたいよ
うな場合、従来のＤＭＡコントローラでは、一度、シス
テムメモリ上でソフトウェアなどによってデータの変換
を行なってから、出力デバイスへデータを転送しなけれ
ばならないという、高速化の点から解決すべき課題があ
った。
【０００４】本発明は、上記の点に鑑みて成されたもの
で、その目的は、システムメモリ上の面順次のデータ
を、出力デバイスへ点順次のデータで送りたいときに、
ＤＭＡコントローラによって、システムメモリから転送
する際に、点順次のデータに変換しながら転送すること
で、事前に必要となるシステムメモリ上での変換処理を
削減し、変換によるオーバーヘッドを少なくして、デー
タ転送の高速化を図ることにある。
で、その目的は、システムメモリ上の面順次のデータ
を、出力デバイスへ点順次のデータで送りたいときに、
ＤＭＡコントローラによって、システムメモリから転送
する際に、点順次のデータに変換しながら転送すること
で、事前に必要となるシステムメモリ上での変換処理を
削減し、変換によるオーバーヘッドを少なくして、デー
タ転送の高速化を図ることにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、システムメモリから転送された
データをデバイスへ出力するＤＭＡコントローラであっ
て、前記システムメモリの複数の転送元アドレスを指定
するレジスタと、各前記レジスタに対応した転送データ
を蓄えるバッファと、各前記レジスタに格納されている
アドレスから対応する各前記バッファへ前記システムメ
モリのデータを転送するバスマスタインターフェース
と、それぞれ別々のアドレスから転送されて対応の各前
記バッファに蓄えられたデータを、複数の種類の情報が
あらかじめ決められたフォーマットに従って並んでいる
出力データに結合して前記デバイスへ出力する手段とを
具備することを特徴とする。
め、請求項１の発明は、システムメモリから転送された
データをデバイスへ出力するＤＭＡコントローラであっ
て、前記システムメモリの複数の転送元アドレスを指定
するレジスタと、各前記レジスタに対応した転送データ
を蓄えるバッファと、各前記レジスタに格納されている
アドレスから対応する各前記バッファへ前記システムメ
モリのデータを転送するバスマスタインターフェース
と、それぞれ別々のアドレスから転送されて対応の各前
記バッファに蓄えられたデータを、複数の種類の情報が
あらかじめ決められたフォーマットに従って並んでいる
出力データに結合して前記デバイスへ出力する手段とを
具備することを特徴とする。
【０００６】ここで、前記出力データのフォーマットが
各種類とも同一のビット数であって、各種類のデータが
前記バスマスタインターフェースによって順番に前記バ
ッファへ転送されることを特徴とすることができる。
各種類とも同一のビット数であって、各種類のデータが
前記バスマスタインターフェースによって順番に前記バ
ッファへ転送されることを特徴とすることができる。
【０００７】上記目的を達成するため、請求項３の発明
は、システムメモリから転送したデータをデバイスヘ出
力するＤＭＡコントローラであって、前記システムメモ
リの複数の転送元アドレスを指定するレジスタと、各前
記レジスタに対応した転送データを蓄えるバッファと、
各前記転送元アドレスを指定するレジスタに格納されて
いるアドレスから対応する各前記バッファへ前記システ
ムメモリのデータを転送するバスマスタインターフェー
スと、出力データの有効ビットを指定するレジスタと、
該有効ビットを指定するレジスタの情報によって出力デ
ータを作成する手段とを具備し、該出力データを作成す
る手段は、それぞれ別々のアドレスから転送されて対応
の各前記バッファに蓄えられたデータを、複数の種類の
情報が指定可能な任意のフォーマットに従って並んでい
る出力データに合成して前記デバイスへ出力することを
特徴とする。
は、システムメモリから転送したデータをデバイスヘ出
力するＤＭＡコントローラであって、前記システムメモ
リの複数の転送元アドレスを指定するレジスタと、各前
記レジスタに対応した転送データを蓄えるバッファと、
各前記転送元アドレスを指定するレジスタに格納されて
いるアドレスから対応する各前記バッファへ前記システ
ムメモリのデータを転送するバスマスタインターフェー
スと、出力データの有効ビットを指定するレジスタと、
該有効ビットを指定するレジスタの情報によって出力デ
ータを作成する手段とを具備し、該出力データを作成す
る手段は、それぞれ別々のアドレスから転送されて対応
の各前記バッファに蓄えられたデータを、複数の種類の
情報が指定可能な任意のフォーマットに従って並んでい
る出力データに合成して前記デバイスへ出力することを
特徴とする。
【０００８】ここで、前記バッファはＦＩＦＯファイル
であることを特徴とすることができる。
であることを特徴とすることができる。
【０００９】また、前記出力データを構成する前記複数
種類の情報は、Ｒ（レッド）、Ｇ（グリーン）、Ｂ（ブ
ルー）のデータであることを特徴とすることができる。
種類の情報は、Ｒ（レッド）、Ｇ（グリーン）、Ｂ（ブ
ルー）のデータであることを特徴とすることができる。
【００１０】また、前記出力データを構成する前記複数
種類の情報は、Ｙ（イエロー）、Ｍ（マゼンタ）、Ｃ
（シアン）、Ｋ（ブラック）のデータであることを特徴
とすることができる。
種類の情報は、Ｙ（イエロー）、Ｍ（マゼンタ）、Ｃ
（シアン）、Ｋ（ブラック）のデータであることを特徴
とすることができる。
【００１１】上記目的を達成するため、請求項７の発明
は、システムメモリの複数の転送元アドレスを指定する
レジスタと、各前記レジスタに対応した転送データを蓄
えるバッファとを有するＤＭＡコントローラのＤＭＡ制
御方法であって、各前記レジスタに格納されているアド
レスから対応する各前記バッファへ前記システムメモリ
のデータを転送するステップと、それぞれ別々のアドレ
スから転送されて対応の各前記バッファに蓄えられたデ
ータを、複数の種類の情報があらかじめ決められたフォ
ーマットに従って並んでいる出力データに結合してデバ
イスへ出力するステップとを有することを特徴とする。
は、システムメモリの複数の転送元アドレスを指定する
レジスタと、各前記レジスタに対応した転送データを蓄
えるバッファとを有するＤＭＡコントローラのＤＭＡ制
御方法であって、各前記レジスタに格納されているアド
レスから対応する各前記バッファへ前記システムメモリ
のデータを転送するステップと、それぞれ別々のアドレ
スから転送されて対応の各前記バッファに蓄えられたデ
ータを、複数の種類の情報があらかじめ決められたフォ
ーマットに従って並んでいる出力データに結合してデバ
イスへ出力するステップとを有することを特徴とする。
【００１２】ここで、前記出力データのフォーマットが
各種類とも同一のビット数であって、各種類のデータが
順番に転送されることを特徴とすることができる。
各種類とも同一のビット数であって、各種類のデータが
順番に転送されることを特徴とすることができる。
【００１３】上記目的を達成するため、請求項９の発明
は、システムメモリの複数の転送元アドレスを指定する
レジスタと、各前記レジスタに対応した転送データを蓄
えるバッファと、出力データの有効ビットを指定するレ
ジスタとを有するＤＭＡコントローラのＤＭＡ制御方法
であって、各前記転送元アドレスを指定するレジスタに
格納されているアドレスから対応する各前記バッファへ
前記システムメモリのデータを転送するステップと、そ
れぞれ別々のアドレスから転送されて対応の各前記バッ
ファに蓄えられたデータを、前記有効ビットを指定する
レジスタの情報によって、複数の種類の情報が指定可能
な任意のフォーマットに従って並んでいる出力データに
合成してデバイスへ出力するステップとを有することを
特徴とする。
は、システムメモリの複数の転送元アドレスを指定する
レジスタと、各前記レジスタに対応した転送データを蓄
えるバッファと、出力データの有効ビットを指定するレ
ジスタとを有するＤＭＡコントローラのＤＭＡ制御方法
であって、各前記転送元アドレスを指定するレジスタに
格納されているアドレスから対応する各前記バッファへ
前記システムメモリのデータを転送するステップと、そ
れぞれ別々のアドレスから転送されて対応の各前記バッ
ファに蓄えられたデータを、前記有効ビットを指定する
レジスタの情報によって、複数の種類の情報が指定可能
な任意のフォーマットに従って並んでいる出力データに
合成してデバイスへ出力するステップとを有することを
特徴とする。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。
施形態を詳細に説明する。
【００１５】（第１の実施形態）図１は本発明の第１の
実施形態におけるＤＭＡコントローラの構成を示す。図
１に示すように、本発明のＤＭＡコントローラ１−１
は、システムバス１−１０に接続されている。このシス
テムバス１−１０を介してシステムメモリ（図示しな
い）とのデータ転送を行う。１−２はバスマスタインタ
ーフェース（Ｉ／Ｆ）であって、システムバス１−１０
のバスマスタとしてトランザクションを発生させる。１
−３，１−４，１−５はそれぞれ、Ｒ（レッド）、Ｇ
（グリーン）、Ｂ（ブルー）のデータの転送元のソース
アドレスを格納するレジスタである。１−１２はデータ
転送長を設定するデータレングスレジスタ、１−１１は
ＤＭＡのイネーブルレジスタである。１−６，１−７，
１−８はそれぞれＲ，Ｇ，Ｂのデータを蓄えるバッファ
Ｒ、バッファＧ、バッファＢで、８ビットのバッファが
４つずつ存在している。１−９は出力デバイスへの点順
次データであり、３２ビットを１画素のデータとし、Ｍ
ＳＢ（最上位のバイト）から８ビットずつＲ，Ｇ，Ｂの
データが入っている。
実施形態におけるＤＭＡコントローラの構成を示す。図
１に示すように、本発明のＤＭＡコントローラ１−１
は、システムバス１−１０に接続されている。このシス
テムバス１−１０を介してシステムメモリ（図示しな
い）とのデータ転送を行う。１−２はバスマスタインタ
ーフェース（Ｉ／Ｆ）であって、システムバス１−１０
のバスマスタとしてトランザクションを発生させる。１
−３，１−４，１−５はそれぞれ、Ｒ（レッド）、Ｇ
（グリーン）、Ｂ（ブルー）のデータの転送元のソース
アドレスを格納するレジスタである。１−１２はデータ
転送長を設定するデータレングスレジスタ、１−１１は
ＤＭＡのイネーブルレジスタである。１−６，１−７，
１−８はそれぞれＲ，Ｇ，Ｂのデータを蓄えるバッファ
Ｒ、バッファＧ、バッファＢで、８ビットのバッファが
４つずつ存在している。１−９は出力デバイスへの点順
次データであり、３２ビットを１画素のデータとし、Ｍ
ＳＢ（最上位のバイト）から８ビットずつＲ，Ｇ，Ｂの
データが入っている。
【００１６】ホストプロセッサ（図示しない）は、Ｒ，
Ｇ，Ｂのスタートアドレスレジスタ１−３，１−４，１
−５に対して、Ｒ，Ｇ，Ｂのデータを転送する元のソー
スアドレスを設定する。また、ホストプロセッサは、デ
ータ転送長をデータレングスレジスタ１−１２に設定
し、ＤＭＡイネーブルレジスタ１−１１をセットし、Ｄ
ＭＡ（ダイレクトメモリアクセス）を開始する。
Ｇ，Ｂのスタートアドレスレジスタ１−３，１−４，１
−５に対して、Ｒ，Ｇ，Ｂのデータを転送する元のソー
スアドレスを設定する。また、ホストプロセッサは、デ
ータ転送長をデータレングスレジスタ１−１２に設定
し、ＤＭＡイネーブルレジスタ１−１１をセットし、Ｄ
ＭＡ（ダイレクトメモリアクセス）を開始する。
【００１７】バスマスタＩ／Ｆ１−２はＲのスタートア
ドレスレジスタ１−３で示されているアドレスからシス
テムバス１−１０を介してシステムメモリ（図示しな
い）の３２ビットのデータを読み込み、Ｒのバッファ１
−６へデータを送る。同様に、Ｇ、Ｂの３２ビットのデ
ータについてもデータ転送を行なう。
ドレスレジスタ１−３で示されているアドレスからシス
テムバス１−１０を介してシステムメモリ（図示しな
い）の３２ビットのデータを読み込み、Ｒのバッファ１
−６へデータを送る。同様に、Ｇ、Ｂの３２ビットのデ
ータについてもデータ転送を行なう。
【００１８】デ−タ転送が終了すると、Ｒ，Ｇ，Ｂのス
タートアドレスレジスタ１−３，１−４，１−５に格納
されているアドレスは、４バイトづつインクリメントさ
れ、次の転送元アドレスを示すようになる。また、デー
タレングスレジスタ１−１２から転送が完了したデータ
レングスをデクリメントする。
タートアドレスレジスタ１−３，１−４，１−５に格納
されているアドレスは、４バイトづつインクリメントさ
れ、次の転送元アドレスを示すようになる。また、デー
タレングスレジスタ１−１２から転送が完了したデータ
レングスをデクリメントする。
【００１９】バッファ１−６、１−７、１−８に入った
データは、バッファＲ１−６から８ビット、バッファＧ
１−７から８ビット、バッフア１−８から８ビットを、
さらに意味のない付加ビットの８ビットを一つを加えた
３２ビットの点順次のデータ１−９とし、デバイス（図
示しない）へ出力する。これを４回繰り返し、Ｒ，Ｇ，
Ｂのバッファ１−６，１−７，１−８がそれぞれ空にな
るまで行なう。
データは、バッファＲ１−６から８ビット、バッファＧ
１−７から８ビット、バッフア１−８から８ビットを、
さらに意味のない付加ビットの８ビットを一つを加えた
３２ビットの点順次のデータ１−９とし、デバイス（図
示しない）へ出力する。これを４回繰り返し、Ｒ，Ｇ，
Ｂのバッファ１−６，１−７，１−８がそれぞれ空にな
るまで行なう。
【００２０】これらＲ，Ｇ，Ｂのバッファ１−６，１−
７，１−８が空になると、再びバスマスタＩ／Ｆ１−２
は、スタートアドレスレジスタ１−３，１−４，１−５
に示されている転送元アドレスからデータを読み込む。
７，１−８が空になると、再びバスマスタＩ／Ｆ１−２
は、スタートアドレスレジスタ１−３，１−４，１−５
に示されている転送元アドレスからデータを読み込む。
【００２１】その後、データレングスレジスタ１−１２
が０になると、本ＤＭＡが終了し、ＤＭＡイネーブルレ
ジスタ１−１１がリセットされ、割り込み信号によりホ
ストプロセッサ（図示しない）ヘＤＭＡの終了が通知さ
れる。
が０になると、本ＤＭＡが終了し、ＤＭＡイネーブルレ
ジスタ１−１１がリセットされ、割り込み信号によりホ
ストプロセッサ（図示しない）ヘＤＭＡの終了が通知さ
れる。
【００２２】本発明では、ＲＧＢデータ形式だけでな
く、３個だったバッファ、スタートアドレスレジスタな
どを４つにすれば、ＹＭＣＫデータ形式の場合にも上記
と同様にして簡単に対応できる。
く、３個だったバッファ、スタートアドレスレジスタな
どを４つにすれば、ＹＭＣＫデータ形式の場合にも上記
と同様にして簡単に対応できる。
【００２３】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。図２は、本発明の第２の実
施形態のＤＭＡコントローラの構成を示す。本実施形態
では、出力データ２−１４がＹ（イエロー）、Ｍ（マゼ
ンタ）、Ｃ（シアン）、Ｋ（ブラック）の４つの要素か
らなっており、１画素のデータがＹＭＣＫ各４ビットで
構成されている場合を考える。出力データ２−１４のデ
ータ幅は３２ビットであり、３２ビットに２画素の画像
データが含まれていることになる。
実施形態について説明する。図２は、本発明の第２の実
施形態のＤＭＡコントローラの構成を示す。本実施形態
では、出力データ２−１４がＹ（イエロー）、Ｍ（マゼ
ンタ）、Ｃ（シアン）、Ｋ（ブラック）の４つの要素か
らなっており、１画素のデータがＹＭＣＫ各４ビットで
構成されている場合を考える。出力データ２−１４のデ
ータ幅は３２ビットであり、３２ビットに２画素の画像
データが含まれていることになる。
【００２４】バスマスタインターフェース１−２は、Ｄ
ＭＡイネーブルレジスタ１−１１がセットされた後、４
つのビットＦＩＦＯ（ファストイン・ファーストアウ
ト）ファイル２−５，２−６，２−７，２−８の中か
ら、空になつているものを検出し、それに対応する２−
１〜２−４のスタートアドレスレジスタに示されている
アドレスからデータを読み込む。読み込んだデータは空
になっているビットＦＩＦＯファイルへ入れる。このデ
ータ転送が行なわれると、該当するスタートアドレスレ
ジスタがデータ転送分だけインクリメントされ、データ
レングスレジスタ１−１２がデータ転送分だけデクリメ
ントされる。バスマスタインターフェース１−２は、Ｄ
ＭＡイネーブルレジスタ１−１１がセットされている限
り、４つのビットＦＩＦＯファイル２−５，２−６，２
−７，２−８の中から、空になっているものがあれば対
応するアドレスからの読み込みを行なう。
ＭＡイネーブルレジスタ１−１１がセットされた後、４
つのビットＦＩＦＯ（ファストイン・ファーストアウ
ト）ファイル２−５，２−６，２−７，２−８の中か
ら、空になつているものを検出し、それに対応する２−
１〜２−４のスタートアドレスレジスタに示されている
アドレスからデータを読み込む。読み込んだデータは空
になっているビットＦＩＦＯファイルへ入れる。このデ
ータ転送が行なわれると、該当するスタートアドレスレ
ジスタがデータ転送分だけインクリメントされ、データ
レングスレジスタ１−１２がデータ転送分だけデクリメ
ントされる。バスマスタインターフェース１−２は、Ｄ
ＭＡイネーブルレジスタ１−１１がセットされている限
り、４つのビットＦＩＦＯファイル２−５，２−６，２
−７，２−８の中から、空になっているものがあれば対
応するアドレスからの読み込みを行なう。
【００２５】本実施形態では、様々な出力データのフォ
ーマットに対応できるようにするために、ＹＭＣＫ毎の
データイネーブルビットレジスタ２−１０，２−１１，
２−１２，２−１３を用意している。このレジスタはプ
ログラマブルで、各データ要素が含まれているビットを
指定するためのもので、ｆがセットされているビットの
データが有効であることを示す。図２に図示の例では、
２−１４に示すような出力データフォーマットであるの
で、ＹＭＣＫのそれぞれのデータイネーブルビットレジ
スタ２−１０，２−１１，２−１２，２−１３はそれぞ
れ以下の表１のように設定すれば良い。
ーマットに対応できるようにするために、ＹＭＣＫ毎の
データイネーブルビットレジスタ２−１０，２−１１，
２−１２，２−１３を用意している。このレジスタはプ
ログラマブルで、各データ要素が含まれているビットを
指定するためのもので、ｆがセットされているビットの
データが有効であることを示す。図２に図示の例では、
２−１４に示すような出力データフォーマットであるの
で、ＹＭＣＫのそれぞれのデータイネーブルビットレジ
スタ２−１０，２−１１，２−１２，２−１３はそれぞ
れ以下の表１のように設定すれば良い。
【００２６】
【表１】 Ｙのデータイネーブルビットレジスタ２−１０： ０ｘｆ０００＿ｆ０００ Ｍのデータイネーブルビットレジスタ２−１１： ０ｘ０ｆ００＿０ｆ００ Ｃのデータイネーブルビットレジスタ２−１２： ０ｘ００ｆ０＿００ｆ０ Ｋのデータイネーブルビットレジスタ２−１３： ０ｘ０００ｆ＿０００ｆ ２−９は上記のデータイネ−ブルビットレジスタの有効
ビットの位置へ上記ビットＦＩＦＯファイルのデータを
配置するデータ作成装置である。このデータ作成装置２
−９では、１ビットずつ評価をし、データイネーブルビ
ットレジスタがセットされているビットがあれば、その
都度そのビットの位置にビットＦＩＦＯファイルからビ
ットデータを読み込み、その色要素のデータを作成す
る。すべての色要素のデータが作成できれば、それらデ
ータは、２−１５のデータ結合装置により結合されて、
出力データ２−１４が作成され、デバイス（図示しな
い）へ出力される。このデータ結合装置２−１５は簡単
なＯＲ（論理和）回路で実現できる。
ビットの位置へ上記ビットＦＩＦＯファイルのデータを
配置するデータ作成装置である。このデータ作成装置２
−９では、１ビットずつ評価をし、データイネーブルビ
ットレジスタがセットされているビットがあれば、その
都度そのビットの位置にビットＦＩＦＯファイルからビ
ットデータを読み込み、その色要素のデータを作成す
る。すべての色要素のデータが作成できれば、それらデ
ータは、２−１５のデータ結合装置により結合されて、
出力データ２−１４が作成され、デバイス（図示しな
い）へ出力される。このデータ結合装置２−１５は簡単
なＯＲ（論理和）回路で実現できる。
【００２７】以上の処理を繰り返し、データ転送が行わ
れる。その後、バスマスタインターフェース１−２のデ
ータレングスレジスタ１−１２が０になると、本ＤＭＡ
が終了し、ＤＭＡイネーブルレジスタ１−１１がリセッ
トされ、割り込み信号によりホストプロセッサ（図示し
ない）へＤＭＡの終了が通知される。
れる。その後、バスマスタインターフェース１−２のデ
ータレングスレジスタ１−１２が０になると、本ＤＭＡ
が終了し、ＤＭＡイネーブルレジスタ１−１１がリセッ
トされ、割り込み信号によりホストプロセッサ（図示し
ない）へＤＭＡの終了が通知される。
【００２８】（他の実施の形態）なお、本発明は、複数
の機器（例えば、ホストコンピュータ、インターフェー
ス機器、リーダ、プリンタなど）から構成されるシステ
ムに適用しても、１つの機器からなる装置（例えば、フ
ァクシミリ装置など）に適用してもよい。
の機器（例えば、ホストコンピュータ、インターフェー
ス機器、リーダ、プリンタなど）から構成されるシステ
ムに適用しても、１つの機器からなる装置（例えば、フ
ァクシミリ装置など）に適用してもよい。
【００２９】また、本発明の目的は、前述した実施の形
態の機能を実現するソフトウエアのプログラムコードを
記録した記録媒体（記憶媒体）を、システムあるいは装
置に供給し、そのシステムあるいは装置のコンピュータ
（またはＣＰＵやＭＰＵ）が記録媒体に格納されたプロ
グラムコードを読み出し、実行することによっても、達
成されることは言うまでもない。
態の機能を実現するソフトウエアのプログラムコードを
記録した記録媒体（記憶媒体）を、システムあるいは装
置に供給し、そのシステムあるいは装置のコンピュータ
（またはＣＰＵやＭＰＵ）が記録媒体に格納されたプロ
グラムコードを読み出し、実行することによっても、達
成されることは言うまでもない。
【００３０】この場合、記録媒体から読み出されたプロ
グラムコード自体が前述した実施の形態の機能を実現す
ることになり、そのプログラムコードを記録した記録媒
体は本発明を構成することになる。
グラムコード自体が前述した実施の形態の機能を実現す
ることになり、そのプログラムコードを記録した記録媒
体は本発明を構成することになる。
【００３１】そのプログラムコードを記録し、またテー
ブル等の変数データを記録する記録媒体としては、例え
ばフロッピディスク（ＦＤ）、ハードディスク、光ディ
スク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気
テープ、不揮発性のメモリカード（ＩＣメモリカー
ド）、ＲＯＭなどを用いことができる。
ブル等の変数データを記録する記録媒体としては、例え
ばフロッピディスク（ＦＤ）、ハードディスク、光ディ
スク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気
テープ、不揮発性のメモリカード（ＩＣメモリカー
ド）、ＲＯＭなどを用いことができる。
【００３２】また、コンピュータが読み出したプログラ
ムコードを実行することにより、前述の実施の形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づいて、コンピュータ上で稼動しているＯＳ（オ
ペレーティングシステム）などが実際の処理の一部また
は全部を行ない、その処理によって前述した実施の形態
の機能が実現される場合も含まれることは言うまでもな
い。
ムコードを実行することにより、前述の実施の形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づいて、コンピュータ上で稼動しているＯＳ（オ
ペレーティングシステム）などが実際の処理の一部また
は全部を行ない、その処理によって前述した実施の形態
の機能が実現される場合も含まれることは言うまでもな
い。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
システムメモリ上の面順次のデータが転送される際にＤ
ＭＡコントローラによって点順次の出力データに変換さ
れる。即ち、システムメモリ上の面順次のデータを、出
力デバイスへ点順次のデータで送りたいときに、システ
ムメモリから転送する際に、ＤＭＡコントローラによっ
て面順次のデータを点順次のデータに変換しながら転送
するので、従来事前に必要となっていたシステムメモリ
上での変換処理を不要にできる。これにより、本発明に
よれば、変換によるオーバーヘッドが少なくなり、高速
化がはかれる。
システムメモリ上の面順次のデータが転送される際にＤ
ＭＡコントローラによって点順次の出力データに変換さ
れる。即ち、システムメモリ上の面順次のデータを、出
力デバイスへ点順次のデータで送りたいときに、システ
ムメモリから転送する際に、ＤＭＡコントローラによっ
て面順次のデータを点順次のデータに変換しながら転送
するので、従来事前に必要となっていたシステムメモリ
上での変換処理を不要にできる。これにより、本発明に
よれば、変換によるオーバーヘッドが少なくなり、高速
化がはかれる。
【００３４】さらに、本発明の第２の実施形態によれ
ば、出力データの有効ビットを指定するレジスタを用い
ることで、様々なフォーマットの出力データにも対応で
きる。
ば、出力データの有効ビットを指定するレジスタを用い
ることで、様々なフォーマットの出力データにも対応で
きる。
【図１】本発明の第１の実施形態に係るＤＭＡコントロ
ーラを示すブロック図である。
ーラを示すブロック図である。
【図２】本発明の第２の実施形態に係るＤＭＡコントロ
ーラを示すブロック図である。
ーラを示すブロック図である。
１−１ ＤＭＡコントローラ １−２ バスマスタインターフェース １−３ Ｒのデ−タの転送元のソースアドレスを格納す
るレジスタ １−４ Ｇのデ−タの転送元のソースアドレスを格納す
るレジスタ １−５ Ｂのデ−タの転送元のソースアドレスを格納す
るレジスタ １−６ Ｒのデータを蓄えるバッファ １−７ Ｇのデータを蓄えるバッファ １−８ Ｂのデータを蓄えるバッファ １−９ 出力デバイスへのＲＧＢ形式の３２ビット点順
次データ １−１０ システムバス １−１１ ＤＭＡのイネーブルレジスタ １−１２ データ転送長を設定するデータレングスレジ
スタ ２−１ Ｙのデータの転送元のソースアドレスを格納す
るレジスタ ２−２ Ｍのデータの転送元のソースアドレスを格納す
るレジスタ ２−３ Ｃのデータの転送元のソースアドレスを格納す
るレジスタ ２−４ Ｋのデータの転送元のソースアドレスを格納す
るレジスタ ２−５ Ｙのデータを蓄えるビットＦＩＦＯファイル ２−６ Ｍのデータを蓄えるビットＦＩＦＯファイル ２−７ Ｃのデータを蓄えるビットＦＩＦＯファイル ２−８ Ｋのデータを蓄えるビットＦＩＦＯファイル ２−９ データ作成装置 ２−１０ Ｙのデータイネーブルビットレジスタ ２−１１ Ｍのデータイネーブルビットレジスタ ２−１２ Ｃのデータイネーブルビットレジスタ ２−１３ Ｋのデータイネーブルビットレジスタ ２−１４ 出力デバイスへのＹＭＣＫ形式の３２ビット
点順次データ ２−１５ データ結合装置
るレジスタ １−４ Ｇのデ−タの転送元のソースアドレスを格納す
るレジスタ １−５ Ｂのデ−タの転送元のソースアドレスを格納す
るレジスタ １−６ Ｒのデータを蓄えるバッファ １−７ Ｇのデータを蓄えるバッファ １−８ Ｂのデータを蓄えるバッファ １−９ 出力デバイスへのＲＧＢ形式の３２ビット点順
次データ １−１０ システムバス １−１１ ＤＭＡのイネーブルレジスタ １−１２ データ転送長を設定するデータレングスレジ
スタ ２−１ Ｙのデータの転送元のソースアドレスを格納す
るレジスタ ２−２ Ｍのデータの転送元のソースアドレスを格納す
るレジスタ ２−３ Ｃのデータの転送元のソースアドレスを格納す
るレジスタ ２−４ Ｋのデータの転送元のソースアドレスを格納す
るレジスタ ２−５ Ｙのデータを蓄えるビットＦＩＦＯファイル ２−６ Ｍのデータを蓄えるビットＦＩＦＯファイル ２−７ Ｃのデータを蓄えるビットＦＩＦＯファイル ２−８ Ｋのデータを蓄えるビットＦＩＦＯファイル ２−９ データ作成装置 ２−１０ Ｙのデータイネーブルビットレジスタ ２−１１ Ｍのデータイネーブルビットレジスタ ２−１２ Ｃのデータイネーブルビットレジスタ ２−１３ Ｋのデータイネーブルビットレジスタ ２−１４ 出力デバイスへのＹＭＣＫ形式の３２ビット
点順次データ ２−１５ データ結合装置
Claims (11)
- 【請求項１】 システムメモリから転送されたデータを
デバイスへ出力するＤＭＡコントローラであって、 前記システムメモリの複数の転送元アドレスを指定する
レジスタと、 各前記レジスタに対応した転送データを蓄えるバッファ
と、 各前記レジスタに格納されているアドレスから対応する
各前記バッファへ前記システムメモリのデータを転送す
るバスマスタインターフェースと、 それぞれ別々のアドレスから転送されて対応の各前記バ
ッファに蓄えられたデータを、複数の種類の情報があら
かじめ決められたフォーマットに従って並んでいる出力
データに結合して前記デバイスへ出力する手段とを具備
することを特徴とするＤＭＡコントローラ。 - 【請求項２】 前記出力データのフォーマットが各種類
とも同一のビット数であって、各種類のデータが前記バ
スマスタインターフェースによって順番に前記バッファ
へ転送されることを特徴とする請求項１に記載のＤＭＡ
コントローラ。 - 【請求項３】 システムメモリから転送したデータをデ
バイスヘ出力するＤＭＡコントローラであって、 前記システムメモリの複数の転送元アドレスを指定する
レジスタと、 各前記レジスタに対応した転送データを蓄えるバッファ
と、 各前記転送元アドレスを指定するレジスタに格納されて
いるアドレスから対応する各前記バッファへ前記システ
ムメモリのデータを転送するバスマスタインターフェー
スと、 出力データの有効ビットを指定するレジスタと、 該有効ビットを指定するレジスタの情報によって出力デ
ータを作成する手段とを具備し、 該出力データを作成する手段は、それぞれ別々のアドレ
スから転送されて対応の各前記バッファに蓄えられたデ
ータを、複数の種類の情報が指定可能な任意のフォーマ
ットに従って並んでいる出力データに合成して前記デバ
イスへ出力することを特徴とするＤＭＡコントローラ。 - 【請求項４】 前記バッファはＦＩＦＯファイルである
ことを特徴とする請求項３に記載のＤＭＡコントロー
ラ。 - 【請求項５】 前記出力データを構成する前記複数種類
の情報は、Ｒ（レッド）、Ｇ（グリーン）、Ｂ（ブル
ー）のデータであることを特徴とする請求項１ないし４
のいずれかに記載のＤＭＡコントローラ。 - 【請求項６】 前記出力データを構成する前記複数種類
の情報は、Ｙ（イエロー）、Ｍ（マゼンタ）、Ｃ（シア
ン）、Ｋ（ブラック）のデータであることを特徴とする
請求項１ないし４のいずれかに記載のＤＭＡコントロー
ラ。 - 【請求項７】 システムメモリの複数の転送元アドレス
を指定するレジスタと、各前記レジスタに対応した転送
データを蓄えるバッファとを有するＤＭＡコントローラ
のＤＭＡ制御方法であって、 各前記レジスタに格納されているアドレスから対応する
各前記バッファへ前記システムメモリのデータを転送す
るステップと、 それぞれ別々のアドレスから転送されて対応の各前記バ
ッファに蓄えられたデータを、複数の種類の情報があら
かじめ決められたフォーマットに従って並んでいる出力
データに結合してデバイスへ出力するステップとを有す
ることを特徴とするＤＭＡ制御方法。 - 【請求項８】 前記出力データのフォーマットが各種類
とも同一のビット数であって、各種類のデータが順番に
転送されることを特徴とする請求項７に記載のＤＭＡ制
御方法。 - 【請求項９】 システムメモリの複数の転送元アドレス
を指定するレジスタと、各前記レジスタに対応した転送
データを蓄えるバッファと、出力データの有効ビットを
指定するレジスタとを有するＤＭＡコントローラのＤＭ
Ａ制御方法であって、 各前記転送元アドレスを指定するレジスタに格納されて
いるアドレスから対応する各前記バッファへ前記システ
ムメモリのデータを転送するステップと、 それぞれ別々のアドレスから転送されて対応の各前記バ
ッファに蓄えられたデータを、前記有効ビットを指定す
るレジスタの情報によって、複数の種類の情報が指定可
能な任意のフォーマットに従って並んでいる出力データ
に合成してデバイスへ出力するステップとを有すること
を特徴とするＤＭＡ制御方法。 - 【請求項１０】 前記出力データを構成する前記複数種
類の情報は、Ｒ（レッド）、Ｇ（グリーン）、Ｂ（ブル
ー）のデータであることを特徴とする請求項７ないし９
のいずれかに記載のＤＭＡ制御方法。 - 【請求項１１】 前記出力データを構成する前記複数種
類の情報は、Ｙ（イエロー）、Ｍ（マゼンタ）、Ｃ（シ
アン）、Ｋ（ブラック）のデータであることを特徴とす
る請求項７ないし９のいずれかに記載のＤＭＡ制御方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11115389A JP2000305891A (ja) | 1999-04-22 | 1999-04-22 | Ｄｍａコントローラおよびｄｍａ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11115389A JP2000305891A (ja) | 1999-04-22 | 1999-04-22 | Ｄｍａコントローラおよびｄｍａ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000305891A true JP2000305891A (ja) | 2000-11-02 |
Family
ID=14661346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11115389A Pending JP2000305891A (ja) | 1999-04-22 | 1999-04-22 | Ｄｍａコントローラおよびｄｍａ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000305891A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1840751A1 (fr) * | 2006-03-28 | 2007-10-03 | Stmicroelectronics SA | Traitement de données avec transfert de données entre mémoires |
| JP2011081801A (ja) * | 2009-10-08 | 2011-04-21 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | 複数のソースを有する直接アクセスメモリコントローラ、それに対応する方法及びコンピュータプログラム |
| JP2012203542A (ja) * | 2011-03-24 | 2012-10-22 | Olympus Corp | データ処理装置およびデータ処理方法 |
| JP2016105329A (ja) * | 2016-03-03 | 2016-06-09 | オリンパス株式会社 | データ処理装置およびデータ処理方法 |
-
1999
- 1999-04-22 JP JP11115389A patent/JP2000305891A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1840751A1 (fr) * | 2006-03-28 | 2007-10-03 | Stmicroelectronics SA | Traitement de données avec transfert de données entre mémoires |
| FR2899354A1 (fr) * | 2006-03-28 | 2007-10-05 | St Microelectronics Sa | Traitement de donnees avec transfert de donnees entre memoires. |
| US7769965B2 (en) | 2006-03-28 | 2010-08-03 | Stmicroelectronics S.A. | Data processing with data transfer between memories |
| JP2011081801A (ja) * | 2009-10-08 | 2011-04-21 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | 複数のソースを有する直接アクセスメモリコントローラ、それに対応する方法及びコンピュータプログラム |
| JP2012203542A (ja) * | 2011-03-24 | 2012-10-22 | Olympus Corp | データ処理装置およびデータ処理方法 |
| US9021162B2 (en) | 2011-03-24 | 2015-04-28 | Olympus Corporation | Data packet generation apparatus and data packet generation method |
| JP2016105329A (ja) * | 2016-03-03 | 2016-06-09 | オリンパス株式会社 | データ処理装置およびデータ処理方法 |
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