JP2000269140A - 半導体層の形成方法及び半導体装置の製造方法 - Google Patents
半導体層の形成方法及び半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 半導体層を選択的に結晶成長させるにあた
り、エピタキシー層を低温で形成することができ、また
処理装置のメンテナンスも容易にすることができる半導
体層の形成方法と、この形成方法を利用した半導体装置
の製造方法の提供が望まれている。 【解決手段】 基層１上に、基層１表面を露出させる開
口部２を有したマスク３を形成する工程と、マスク３の
開口部２内にて露出した基層１表面上に、触媒ＣＶＤ法
により選択的に半導体４を結晶成長させて半導体層を形
成する工程と、を備えた半導体層の形成方法。およびこ
の半導体層の形成方法を用いた半導体装置の製造方法。
り、エピタキシー層を低温で形成することができ、また
処理装置のメンテナンスも容易にすることができる半導
体層の形成方法と、この形成方法を利用した半導体装置
の製造方法の提供が望まれている。 【解決手段】 基層１上に、基層１表面を露出させる開
口部２を有したマスク３を形成する工程と、マスク３の
開口部２内にて露出した基層１表面上に、触媒ＣＶＤ法
により選択的に半導体４を結晶成長させて半導体層を形
成する工程と、を備えた半導体層の形成方法。およびこ
の半導体層の形成方法を用いた半導体装置の製造方法。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、化学的気相成長方
法（ＣＶＤ法）を用いた半導体層の形成方法に係り、詳
しくは触媒体により原料ガスを活性化させて堆積を行う
触媒ＣＶＤ法を用いた半導体層の形成方法と、この形成
方法を利用した半導体装置の製造方法に関する。
法（ＣＶＤ法）を用いた半導体層の形成方法に係り、詳
しくは触媒体により原料ガスを活性化させて堆積を行う
触媒ＣＶＤ法を用いた半導体層の形成方法と、この形成
方法を利用した半導体装置の製造方法に関する。
【０００２】
【従来の技術】一般に、シリコンをエピタキシャル成長
させるには、シリコン基板を約７００〜１２００℃の温
度に加熱し、水素雰囲気、１００〜７６０Ｔｏｒｒのも
とで、シラン、ジクロルシラン、トリクロルシラン、四
塩化シリコンなどの原料ガスを反応分解させるのが普通
である。
させるには、シリコン基板を約７００〜１２００℃の温
度に加熱し、水素雰囲気、１００〜７６０Ｔｏｒｒのも
とで、シラン、ジクロルシラン、トリクロルシラン、四
塩化シリコンなどの原料ガスを反応分解させるのが普通
である。
【０００３】このようなエピタキシャル成長によって得
られたシリコン層を、例えば半導体素子におけるゲート
や配線などとして用いるためには、リソグラフィー技術
やエッチング技術によって微細加工を施し、所望の形状
にパターニングする。
られたシリコン層を、例えば半導体素子におけるゲート
や配線などとして用いるためには、リソグラフィー技術
やエッチング技術によって微細加工を施し、所望の形状
にパターニングする。
【０００４】ところで、半導体製造技術においては、低
コスト化や生産性向上の要求がますます強くなってきて
おり、そのプロセスにおいても工程の簡略化やその削減
が望まれている。このような背景から、前述したシリコ
ン層についても、これをエピタキシャル成長させた後パ
ターニングするのでなく、エピタキシャル成長させる際
にこれを選択成長させ、シリコン層のパターニング工程
を無くすことが考えられている。
コスト化や生産性向上の要求がますます強くなってきて
おり、そのプロセスにおいても工程の簡略化やその削減
が望まれている。このような背景から、前述したシリコ
ン層についても、これをエピタキシャル成長させた後パ
ターニングするのでなく、エピタキシャル成長させる際
にこれを選択成長させ、シリコン層のパターニング工程
を無くすことが考えられている。
【０００５】具体的には、シリコンをエピタキシャル成
長させる際、シリコン基板上に酸化シリコン等で開口部
を有するマスクを形成しておく。そして、原料ガス中に
塩化水素ガスを混入させ、熱ＣＶＤ法等によって気相反
応を行わせることにより、前記マスクの開口部内にて露
出するシリコン基板表面上にのみ選択的にエピタキシャ
ル成長させ、シリコン酸化膜上へのポリシリコン膜の堆
積を防ぐことができる。これは、原料ガス中に混入した
塩化水素ガスが活性化してシリコン酸化膜表面をエッチ
ングすることにより、このシリコン酸化膜表面へのシリ
コンの堆積が抑えられているからであると考えられてい
る。
長させる際、シリコン基板上に酸化シリコン等で開口部
を有するマスクを形成しておく。そして、原料ガス中に
塩化水素ガスを混入させ、熱ＣＶＤ法等によって気相反
応を行わせることにより、前記マスクの開口部内にて露
出するシリコン基板表面上にのみ選択的にエピタキシャ
ル成長させ、シリコン酸化膜上へのポリシリコン膜の堆
積を防ぐことができる。これは、原料ガス中に混入した
塩化水素ガスが活性化してシリコン酸化膜表面をエッチ
ングすることにより、このシリコン酸化膜表面へのシリ
コンの堆積が抑えられているからであると考えられてい
る。
【０００６】
【発明が解決しようとする課題】しかしながら、前述し
たような原料ガス中に塩化水素ガスを混入させる方法で
は、塩化水素が分解して形成される塩素が反応室内を汚
染することから処理装置のメンテナンス（クリーニン
グ）に時間がかかるといった不都合が生じる。
たような原料ガス中に塩化水素ガスを混入させる方法で
は、塩化水素が分解して形成される塩素が反応室内を汚
染することから処理装置のメンテナンス（クリーニン
グ）に時間がかかるといった不都合が生じる。
【０００７】また、このような塩化水素ガスを混入させ
る方法では、原料ガスを化学反応させるエネルギー、お
よび生成したシリコンをシリコン基板表面上にエピタキ
シャル成長（単結晶成長）させるエネルギーが、全て基
板ホルダ（サセプタ）に設けられたヒータからシリコン
基板を介して熱エネルギーの形で供給されるので、ヒー
タによるシリコン基板の加熱温度、すなわちエピタキシ
ー温度を約７００℃から大幅に低下させることができ
ず、これにより基板やこの基板上に形成された構成要素
の材料の選択性に大きな制限が加えられるといった不満
がある。
る方法では、原料ガスを化学反応させるエネルギー、お
よび生成したシリコンをシリコン基板表面上にエピタキ
シャル成長（単結晶成長）させるエネルギーが、全て基
板ホルダ（サセプタ）に設けられたヒータからシリコン
基板を介して熱エネルギーの形で供給されるので、ヒー
タによるシリコン基板の加熱温度、すなわちエピタキシ
ー温度を約７００℃から大幅に低下させることができ
ず、これにより基板やこの基板上に形成された構成要素
の材料の選択性に大きな制限が加えられるといった不満
がある。
【０００８】さらに、シリコン基板の加熱温度を低下さ
せることができないことから、例えば不純物が拡散した
ポリシリコンが構成要素としてある場合に、このプロセ
スにおいて前記不純物が再拡散してしまうおそれがあ
る。
せることができないことから、例えば不純物が拡散した
ポリシリコンが構成要素としてある場合に、このプロセ
スにおいて前記不純物が再拡散してしまうおそれがあ
る。
【０００９】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、半導体層を選択的に結晶
成長させるにあたり、エピタキシャル層を低温で形成す
ることができ、また処理装置のメンテナンスも容易にす
ることができる半導体層の形成方法と、この形成方法を
利用した半導体装置の製造方法を提供することにある。
で、その目的とするところは、半導体層を選択的に結晶
成長させるにあたり、エピタキシャル層を低温で形成す
ることができ、また処理装置のメンテナンスも容易にす
ることができる半導体層の形成方法と、この形成方法を
利用した半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体層の形成
方法では、基層上に、該基層表面を露出させる開口部を
有したマスクを形成する工程と、前記マスクの開口部内
にて露出した前記基層表面上に、触媒ＣＶＤ法により選
択的に半導体を結晶成長させて半導体層を形成する工程
と、を備えてなることを前記課題の解決手段とした。
方法では、基層上に、該基層表面を露出させる開口部を
有したマスクを形成する工程と、前記マスクの開口部内
にて露出した前記基層表面上に、触媒ＣＶＤ法により選
択的に半導体を結晶成長させて半導体層を形成する工程
と、を備えてなることを前記課題の解決手段とした。
【００１１】この半導体層の形成方法によれば、例えば
半導体をシリコンとし、マスクを酸化シリコン、窒化シ
リコン、酸化窒化シリコンのうちの少なくとも一種から
形成し、また、触媒ＣＶＤ法を行う際の原料ガスとして
水素を用いれば、触媒体で熱分解されて活性化し、高エ
ネルギーを持つ水素原子または水素原子の集団が有する
選択的エッチング作用により、マスク上にはシリコンの
堆積がある時間起こらず、一方基層上にはシリコンが選
択的に結晶成長する。
半導体をシリコンとし、マスクを酸化シリコン、窒化シ
リコン、酸化窒化シリコンのうちの少なくとも一種から
形成し、また、触媒ＣＶＤ法を行う際の原料ガスとして
水素を用いれば、触媒体で熱分解されて活性化し、高エ
ネルギーを持つ水素原子または水素原子の集団が有する
選択的エッチング作用により、マスク上にはシリコンの
堆積がある時間起こらず、一方基層上にはシリコンが選
択的に結晶成長する。
【００１２】また、触媒ＣＶＤ法では、原料ガスを化学
反応させるエネルギーについては基本的に触媒体によっ
て供給し、基層での必要なエネルギーは生成したシリコ
ンを基層表面上にエピタキシャル成長（単結晶成長）さ
せる分、すなわちシリコン原子が基層の結晶方位に沿っ
て整列するのに必要な分だけであるため、この基層自体
の加熱温度を例えば１００〜７００℃程度の低温にする
ことが可能になる。
反応させるエネルギーについては基本的に触媒体によっ
て供給し、基層での必要なエネルギーは生成したシリコ
ンを基層表面上にエピタキシャル成長（単結晶成長）さ
せる分、すなわちシリコン原子が基層の結晶方位に沿っ
て整列するのに必要な分だけであるため、この基層自体
の加熱温度を例えば１００〜７００℃程度の低温にする
ことが可能になる。
【００１３】本発明の半導体装置の製造方法では、基層
上に、該基層表面を露出させる開口部を有したマスクを
形成する工程と、前記マスクの開口部内にて露出した前
記基層表面上に、触媒ＣＶＤ法により選択的に半導体を
結晶成長させて半導体層を形成する工程と、前記半導体
層に所定の処理を施して半導体素子を形成する工程と、
を備えてなることを前記課題の解決手段とした。
上に、該基層表面を露出させる開口部を有したマスクを
形成する工程と、前記マスクの開口部内にて露出した前
記基層表面上に、触媒ＣＶＤ法により選択的に半導体を
結晶成長させて半導体層を形成する工程と、前記半導体
層に所定の処理を施して半導体素子を形成する工程と、
を備えてなることを前記課題の解決手段とした。
【００１４】この半導体装置の製造方法によれば、前述
した半導体層の形成方法で得られた半導体層に所定の処
理を施して半導体素子を形成するので、前述した作用を
奏することにより基層表面上への半導体層の結晶成長を
低温で選択的に行うことが可能になる。
した半導体層の形成方法で得られた半導体層に所定の処
理を施して半導体素子を形成するので、前述した作用を
奏することにより基層表面上への半導体層の結晶成長を
低温で選択的に行うことが可能になる。
【００１５】
【発明の実施の形態】以下、本発明を詳しく説明する。
図１は、本発明における請求項１記載の半導体層の形成
方法の一実施形態例を説明するための図である。図１中
符号１はシリコン基板であり、このシリコン基板１は、
本発明における基層となるものである。
図１は、本発明における請求項１記載の半導体層の形成
方法の一実施形態例を説明するための図である。図１中
符号１はシリコン基板であり、このシリコン基板１は、
本発明における基層となるものである。
【００１６】このシリコン基板１上に半導体層としてシ
リコンを選択的にエピタキシャル成長（結晶成長）させ
るには、まず、図１（ａ）に示すようにエピタキシャル
成長させたいシリコン基板１表面を露出させた開口部２
を有するマスク３を形成する。このマスク３について
は、シリコン基板１上に酸化シリコン、窒化シリコン、
酸化窒化シリコンのうちの少なくとも一種からなる膜
（図示略）をＣＶＤ法等によって形成し、その後公知の
リソグラフィー技術、エッチング技術によってパターニ
ングすることによって形成する。
リコンを選択的にエピタキシャル成長（結晶成長）させ
るには、まず、図１（ａ）に示すようにエピタキシャル
成長させたいシリコン基板１表面を露出させた開口部２
を有するマスク３を形成する。このマスク３について
は、シリコン基板１上に酸化シリコン、窒化シリコン、
酸化窒化シリコンのうちの少なくとも一種からなる膜
（図示略）をＣＶＤ法等によって形成し、その後公知の
リソグラフィー技術、エッチング技術によってパターニ
ングすることによって形成する。
【００１７】次に、このようにしてマスク３を形成した
シリコン基板１を希フッ酸（１〜５％水溶液）で洗浄
し、マスク３の開口部２内に露出したシリコン基板１表
面の薄い酸化膜（自然酸化膜）を除去する。続いて、純
水で洗浄し乾燥する。
シリコン基板１を希フッ酸（１〜５％水溶液）で洗浄
し、マスク３の開口部２内に露出したシリコン基板１表
面の薄い酸化膜（自然酸化膜）を除去する。続いて、純
水で洗浄し乾燥する。
【００１８】次いで、図２に示す触媒ＣＶＤ装置５０に
より、触媒ＣＶＤ法によって選択的にシリコンを結晶成
長させ、図１（ｂ）に示すように前記マスク３の開口部
２内にて露出したシリコン基板１表面上にシリコンエピ
タキシャル層４を形成する。
より、触媒ＣＶＤ法によって選択的にシリコンを結晶成
長させ、図１（ｂ）に示すように前記マスク３の開口部
２内にて露出したシリコン基板１表面上にシリコンエピ
タキシャル層４を形成する。
【００１９】ここで、図２に示した触媒ＣＶＤ装置５０
についてその概略構成を説明すると、この触媒ＣＶＤ装
置５０は、被処理体の処理を行う反応室５１と、これに
通じる前室５２とを備えて構成されたもので、反応室５
１にはターボ分子ポンプ５３、ロータリーポンプ５４が
この順に接続され、同様に前室５２にもターボ分子ポン
プ５５、ロータリーポンプ５６がこの順に接続されてい
る。
についてその概略構成を説明すると、この触媒ＣＶＤ装
置５０は、被処理体の処理を行う反応室５１と、これに
通じる前室５２とを備えて構成されたもので、反応室５
１にはターボ分子ポンプ５３、ロータリーポンプ５４が
この順に接続され、同様に前室５２にもターボ分子ポン
プ５５、ロータリーポンプ５６がこの順に接続されてい
る。
【００２０】反応室５１には、後述する反応ガス制御系
を介して堆積用原料ガス供給源（図示略）に接続した原
料ガス配管５７が設けられており、この原料ガス配管５
７から反応室５１内に堆積用原料ガスが供給されるよう
になっている。また、反応室５１内においては、その上
部に被処理体となるシリコン基板１をセットするための
基板ホルダ（サセプタ）５８が設けられており、この基
板ホルダ５８にはヒータ５９、熱電対６０が設けられて
いる。
を介して堆積用原料ガス供給源（図示略）に接続した原
料ガス配管５７が設けられており、この原料ガス配管５
７から反応室５１内に堆積用原料ガスが供給されるよう
になっている。また、反応室５１内においては、その上
部に被処理体となるシリコン基板１をセットするための
基板ホルダ（サセプタ）５８が設けられており、この基
板ホルダ５８にはヒータ５９、熱電対６０が設けられて
いる。
【００２１】このような構成のもとに基板ホルダ５８で
は、ヒータ５９によって基板ホルダ５８を介して試料を
加熱できるようになっており、また熱電対６０によって
基板ホルダ５８の温度を検知してヒータ５９による加熱
の度合いを制御できるようになっている。なお、前記基
板ホルダ５８としては、例えばＳｉＣコートグラファイ
トサセプタが用いられる。
は、ヒータ５９によって基板ホルダ５８を介して試料を
加熱できるようになっており、また熱電対６０によって
基板ホルダ５８の温度を検知してヒータ５９による加熱
の度合いを制御できるようになっている。なお、前記基
板ホルダ５８としては、例えばＳｉＣコートグラファイ
トサセプタが用いられる。
【００２２】この基板ホルダ５８の下方にはシャッター
６１が配設されており、さらにその下方には触媒体６２
が配設されている。触媒体６２は、例えばタングステン
細線をコイル状に巻回したフィラメントからなるもの
で、反応室５１の外に配置された電源６３に接続され、
これから電力が供給されることによって１６００〜１８
００℃程度にまで加熱保持されるようになっている。ま
た、この触媒体６２は、前記原料ガス配管５８の反応室
５１内における原料ガス供給口（図示略）の上方に配置
されたもので、原料ガス配管５８から供給された堆積用
原料ガスを加熱してこれを分解、活性化させるようにな
っている。
６１が配設されており、さらにその下方には触媒体６２
が配設されている。触媒体６２は、例えばタングステン
細線をコイル状に巻回したフィラメントからなるもの
で、反応室５１の外に配置された電源６３に接続され、
これから電力が供給されることによって１６００〜１８
００℃程度にまで加熱保持されるようになっている。ま
た、この触媒体６２は、前記原料ガス配管５８の反応室
５１内における原料ガス供給口（図示略）の上方に配置
されたもので、原料ガス配管５８から供給された堆積用
原料ガスを加熱してこれを分解、活性化させるようにな
っている。
【００２３】また、原料ガス配管５７が接続する反応ガ
ス制御系は、図３に示すようにシラン供給源７０と水素
供給源７１とがそれぞれ配管によって反応室５１と排気
ポンプ７２とに接続されて構成されたもので、各反応ガ
スが配管中のいずれの経路を採るかは配管中に設けられ
た調整弁７３によって制御されるようになっている。す
なわち、水素供給源７１からは配管が２系統に分かれて
おり、一方はシラン供給源７０からの配管に連結し、他
方は独立した系統となって反応室５１と排気ポンプ７２
とに接続されている。
ス制御系は、図３に示すようにシラン供給源７０と水素
供給源７１とがそれぞれ配管によって反応室５１と排気
ポンプ７２とに接続されて構成されたもので、各反応ガ
スが配管中のいずれの経路を採るかは配管中に設けられ
た調整弁７３によって制御されるようになっている。す
なわち、水素供給源７１からは配管が２系統に分かれて
おり、一方はシラン供給源７０からの配管に連結し、他
方は独立した系統となって反応室５１と排気ポンプ７２
とに接続されている。
【００２４】また、シラン供給源７０からの配管も反応
室５１と排気ポンプ７２とに接続されている。ただし、
前述したように水素供給源７１からの一方の系統の配管
が連結していることにより、シラン供給源７０からのシ
ランの供給が終了した後、水素供給源７１から水素が流
されることによって経路内がパージされるようになって
いる。なお、水素供給源７１からの独立した系統、およ
びシラン供給源７０からの系統には、いずれもマスフロ
ーコントローラ（ＭＦＣ）７４が設けられており、その
流量が所望する量に制御されるようになっている。
室５１と排気ポンプ７２とに接続されている。ただし、
前述したように水素供給源７１からの一方の系統の配管
が連結していることにより、シラン供給源７０からのシ
ランの供給が終了した後、水素供給源７１から水素が流
されることによって経路内がパージされるようになって
いる。なお、水素供給源７１からの独立した系統、およ
びシラン供給源７０からの系統には、いずれもマスフロ
ーコントローラ（ＭＦＣ）７４が設けられており、その
流量が所望する量に制御されるようになっている。
【００２５】このような構成の触媒ＣＶＤ装置５０およ
び反応ガス制御系により、前述したようにシリコン基板
１表面上にシリコンエピタキシャル層４を選択的に形成
するには、図１（ａ）に示した状態の、マスク３を形成
したシリコン基板１を、触媒ＣＶＤ装置５０の前室５２
を経由して基板ホルダ５８にセットする。
び反応ガス制御系により、前述したようにシリコン基板
１表面上にシリコンエピタキシャル層４を選択的に形成
するには、図１（ａ）に示した状態の、マスク３を形成
したシリコン基板１を、触媒ＣＶＤ装置５０の前室５２
を経由して基板ホルダ５８にセットする。
【００２６】次に、ターボ分子ポンプ５５、ロータリー
ポンプ５６を作動させて反応室５１内を１〜２×１０-6
Ｐａ程度にまで減圧し、この状態を約５分保持して特に
反応室５１内に持ち込まれた水分や酸素を排気する。
ポンプ５６を作動させて反応室５１内を１〜２×１０-6
Ｐａ程度にまで減圧し、この状態を約５分保持して特に
反応室５１内に持ち込まれた水分や酸素を排気する。
【００２７】次いで、ヒータ５９により基板ホルダ５８
を介してシリコン基板１を２００℃〜６００℃程度、本
例では２００℃に加熱保持する。また、反応室５１内に
前記反応ガス制御系から水素を流し、その流量と反応室
５１内の圧力とを所定の値に制御する。反応室５１内の
圧力については０．１〜１５Ｐａ程度とし、本例では
１．０Ｐａに設定する。
を介してシリコン基板１を２００℃〜６００℃程度、本
例では２００℃に加熱保持する。また、反応室５１内に
前記反応ガス制御系から水素を流し、その流量と反応室
５１内の圧力とを所定の値に制御する。反応室５１内の
圧力については０．１〜１５Ｐａ程度とし、本例では
１．０Ｐａに設定する。
【００２８】次いで、電源６３をオンにすることによっ
て触媒体６２に通電し、その温度を１６００〜１８００
℃程度に上げる。本例では１８００℃に設定する。そし
て、この状態で１０分間保持する。
て触媒体６２に通電し、その温度を１６００〜１８００
℃程度に上げる。本例では１８００℃に設定する。そし
て、この状態で１０分間保持する。
【００２９】次いで、前記反応ガス制御系からシラン
（ＳｉＨ4 ）についてもこれを反応室５１内に導入す
る。すなわち、本例では、水素流量を１２０ｓｃｃｍ／
ｍｉｎとし、ＳｉＨ4 流量を９ｓｃｃｍ／ｍｉｎ（１０
０％シラン）とすることによって原料ガスを反応室５１
内に供給する。
（ＳｉＨ4 ）についてもこれを反応室５１内に導入す
る。すなわち、本例では、水素流量を１２０ｓｃｃｍ／
ｍｉｎとし、ＳｉＨ4 流量を９ｓｃｃｍ／ｍｉｎ（１０
０％シラン）とすることによって原料ガスを反応室５１
内に供給する。
【００３０】このようにして原料ガスを反応室５１内に
供給すると、触媒体６２によって加熱され活性化された
水素原子はシリコン酸化膜をエッチングすることから、
マスク３の開口部２内に臨むシリコン基板１表面では、
ここに形成された厚さ１．５〜１．８ｎｍ程度の薄い自
然酸化膜がエッチング除去される。そして、自然酸化膜
が除去されて露出したシリコン基板１表面に、シリコン
が６０ｎｍ／ｍｉｎ程度の成膜速度でエピタキシャル成
長する。本例では、原料ガスを２０分間反応室５１内に
導入してエピタキシャル成長させることにより、厚さ
１．２μｍのシリコンエピタキシャル層４を形成した。
供給すると、触媒体６２によって加熱され活性化された
水素原子はシリコン酸化膜をエッチングすることから、
マスク３の開口部２内に臨むシリコン基板１表面では、
ここに形成された厚さ１．５〜１．８ｎｍ程度の薄い自
然酸化膜がエッチング除去される。そして、自然酸化膜
が除去されて露出したシリコン基板１表面に、シリコン
が６０ｎｍ／ｍｉｎ程度の成膜速度でエピタキシャル成
長する。本例では、原料ガスを２０分間反応室５１内に
導入してエピタキシャル成長させることにより、厚さ
１．２μｍのシリコンエピタキシャル層４を形成した。
【００３１】また、マスク３上においては、触媒体６２
によって活性化された水素原子が該マスク３の表面をエ
ッチングすることから、ある時間内ではこの表面にシリ
コンが堆積することがなく、したがって前記シリコンエ
ピタキシャル層４はシリコン基板１表面上に選択的に形
成されたものとなる。なお、高温形成したシリコン酸化
膜の、触媒ＣＶＤ法によるエッチング速度を調べたとこ
ろ、２００℃において１．５〜２．０〔ｎｍ／２０分〕
程度であることが確認された。
によって活性化された水素原子が該マスク３の表面をエ
ッチングすることから、ある時間内ではこの表面にシリ
コンが堆積することがなく、したがって前記シリコンエ
ピタキシャル層４はシリコン基板１表面上に選択的に形
成されたものとなる。なお、高温形成したシリコン酸化
膜の、触媒ＣＶＤ法によるエッチング速度を調べたとこ
ろ、２００℃において１．５〜２．０〔ｎｍ／２０分〕
程度であることが確認された。
【００３２】ここで、前述の、「マスク３上において
は、ある時間内ではこの表面にシリコンが堆積すること
がない」とした意味は、反応室５１内にある異物や原料
ガス中の異物、また反応生成物であるシリコンなどがマ
スク３表面に付着すると、これを核にしてマスク３表面
にシリコンが成長することがあるからであり、「このよ
うな核となる異物等のマスク３表面への付着が起こる時
間内においては、該マスク３表面にシリコンが堆積する
ことがない」との意味である。なお、具体的に核となる
異物等のマスク３表面への付着が起こる時間について
は、処理条件等によって異なるものの、本例の条件で
は、２０分間の処理を行ってもマスク３表面へのシリコ
ンの堆積が見られず、したがって２０分以上であると推
測される。
は、ある時間内ではこの表面にシリコンが堆積すること
がない」とした意味は、反応室５１内にある異物や原料
ガス中の異物、また反応生成物であるシリコンなどがマ
スク３表面に付着すると、これを核にしてマスク３表面
にシリコンが成長することがあるからであり、「このよ
うな核となる異物等のマスク３表面への付着が起こる時
間内においては、該マスク３表面にシリコンが堆積する
ことがない」との意味である。なお、具体的に核となる
異物等のマスク３表面への付着が起こる時間について
は、処理条件等によって異なるものの、本例の条件で
は、２０分間の処理を行ってもマスク３表面へのシリコ
ンの堆積が見られず、したがって２０分以上であると推
測される。
【００３３】このようにしてシリコンを選択的にエピタ
キシャル成長させたら、前記反応ガス制御系によってＳ
ｉＨ4 ガスの流量をゼロにし、水素ガスのみを流し続け
る。そして、この状態を５分間続けたら、触媒体６２へ
の電力供給を停止してその温度を下げる。次いで、水素
ガスの流量もゼロにし、さらに反応室５１内を１〜２×
１０×１０-6Ｐａ程度にまで減圧し、この状態を約５分
保持して特にチャンバー内に導入したＳｉＨ4 を排気す
る。その後、シリコン基板１を前室５２を経由して大気
圧の外部に取り出す。
キシャル成長させたら、前記反応ガス制御系によってＳ
ｉＨ4 ガスの流量をゼロにし、水素ガスのみを流し続け
る。そして、この状態を５分間続けたら、触媒体６２へ
の電力供給を停止してその温度を下げる。次いで、水素
ガスの流量もゼロにし、さらに反応室５１内を１〜２×
１０×１０-6Ｐａ程度にまで減圧し、この状態を約５分
保持して特にチャンバー内に導入したＳｉＨ4 を排気す
る。その後、シリコン基板１を前室５２を経由して大気
圧の外部に取り出す。
【００３４】なお、前記例ではエピタキシャル層として
シリコン層を形成したが、例えば（Ｓｉ−Ｇｅ）エピタ
キシャル層についても同様に選択的に形成することがで
き、その場合に、ゲルマニウム源としてゲルマン（Ｇｅ
Ｈ4 ）をシラン（ＳｉＨ4 ）、水素と共に堆積用原料ガ
スとして供給し、またその含有量を１〜１０ａｔ％の範
囲とすればよい。また、前記例では堆積用原料ガスとし
てシラン（ＳｉＨ4 ）と水素とを用いたが、塩化水素
（ＨＣｌ）や塩素（Ｃｌ2 ）、臭化水素（ＨＢｒ）や臭
素（Ｂｒ2）を用いることもできる。
シリコン層を形成したが、例えば（Ｓｉ−Ｇｅ）エピタ
キシャル層についても同様に選択的に形成することがで
き、その場合に、ゲルマニウム源としてゲルマン（Ｇｅ
Ｈ4 ）をシラン（ＳｉＨ4 ）、水素と共に堆積用原料ガ
スとして供給し、またその含有量を１〜１０ａｔ％の範
囲とすればよい。また、前記例では堆積用原料ガスとし
てシラン（ＳｉＨ4 ）と水素とを用いたが、塩化水素
（ＨＣｌ）や塩素（Ｃｌ2 ）、臭化水素（ＨＢｒ）や臭
素（Ｂｒ2）を用いることもできる。
【００３５】この半導体層（シリコンエピタキシャル層
４）の形成方法によれば、触媒体６２で熱分解して活性
化した、高エネルギーを持つ水素原子または水素原子の
集団が選択的エッチング作用を有することを利用するこ
とにより、マスク３上にシリコンを堆積させることなく
シリコン基板１の表面にのみシリコンを選択的に結晶成
長（エピタキシャル成長）させることができる。
４）の形成方法によれば、触媒体６２で熱分解して活性
化した、高エネルギーを持つ水素原子または水素原子の
集団が選択的エッチング作用を有することを利用するこ
とにより、マスク３上にシリコンを堆積させることなく
シリコン基板１の表面にのみシリコンを選択的に結晶成
長（エピタキシャル成長）させることができる。
【００３６】また、触媒体６２で堆積用原料ガスを活性
化させるため、シリコン基板１から供給するエネルギを
少なくすることができ、したがってシリコン基板１の温
度を例えば２００℃といった低温にすることができる。
また、ＳｉＨ4 と水素とを堆積用原料ガスとし、塩化水
素を用いないので、処理装置のメンテナンスも容易にす
ることができる。
化させるため、シリコン基板１から供給するエネルギを
少なくすることができ、したがってシリコン基板１の温
度を例えば２００℃といった低温にすることができる。
また、ＳｉＨ4 と水素とを堆積用原料ガスとし、塩化水
素を用いないので、処理装置のメンテナンスも容易にす
ることができる。
【００３７】次に、本発明における請求項５記載の半導
体装置の製造方法を、Elevated Ｓ／Ｄ（ソース／ドレ
イン）の製造に適用した場合の一実施形態例であり、か
つ、請求項９記載の半導体装置の製造方法の一実施形態
例となる例について、図４（ａ）〜（ｅ）を参照して説
明する。まず、図４（ａ）に示すようにシリコン基板１
０を用意し、このシリコン基板１０にＰウェル１１およ
びＮウェル１２を従来と同様の手法でこの順に形成し、
さらにこのシリコン基板１０表面にＳｉＯ2 膜１３を厚
さ１００ｎｍ程度に形成する。
体装置の製造方法を、Elevated Ｓ／Ｄ（ソース／ドレ
イン）の製造に適用した場合の一実施形態例であり、か
つ、請求項９記載の半導体装置の製造方法の一実施形態
例となる例について、図４（ａ）〜（ｅ）を参照して説
明する。まず、図４（ａ）に示すようにシリコン基板１
０を用意し、このシリコン基板１０にＰウェル１１およ
びＮウェル１２を従来と同様の手法でこの順に形成し、
さらにこのシリコン基板１０表面にＳｉＯ2 膜１３を厚
さ１００ｎｍ程度に形成する。
【００３８】なお、Ｐウェル１１の形成については、打
ち込みエネルギーが１００ｋｅＶ、ドーズ量が２×１０
13ａｔｏｍｓ／ｃｍ2 の条件でＢ+ をイオン注入し、続
いて窒素雰囲気下にて１２００℃で６時間加熱し、さら
に酸素雰囲気下にて１２００℃で２時間加熱することに
よって行う。また、Ｎウェル１１の形成については、打
ち込みエネルギーが１５０ｋｅＶ、ドーズ量が５×１０
12ａｔｏｍｓ／ｃｍ2の条件でＰ+ をイオン注入し、続
いて（窒素＋酸素）の雰囲気下にて１１４０℃で４時間
加熱することによって行う。
ち込みエネルギーが１００ｋｅＶ、ドーズ量が２×１０
13ａｔｏｍｓ／ｃｍ2 の条件でＢ+ をイオン注入し、続
いて窒素雰囲気下にて１２００℃で６時間加熱し、さら
に酸素雰囲気下にて１２００℃で２時間加熱することに
よって行う。また、Ｎウェル１１の形成については、打
ち込みエネルギーが１５０ｋｅＶ、ドーズ量が５×１０
12ａｔｏｍｓ／ｃｍ2の条件でＰ+ をイオン注入し、続
いて（窒素＋酸素）の雰囲気下にて１１４０℃で４時間
加熱することによって行う。
【００３９】次に、公知のＬＯＣＯＳ酸化を９８０℃で
行い、図４（ｂ）に示すように厚さ６００ｎｍ程度のフ
ィールド酸化膜１４を形成する。なお、これに先立ち、
シリコン基板１０表面を希フッ酸により全面エッチング
して前記ＳｉＯ2 膜１３を除去する。続いて、Ｐａｄ酸
化を９５０℃程度で行って厚さ６０ｎｍ程度のＰａｄ酸
化膜を形成し（図示略）、さらにこの上にＣＶＤ法等に
より８００℃以下の温度でＳｉＮ膜（図示略）を厚さ１
２０ｎｍ程度に形成する。次いで、このＳｉＮ膜を公知
のリソグラフィー技術、エッチング技術によってパター
ニングし、この後、前述したようにＬＯＣＯＳ酸化を行
う。
行い、図４（ｂ）に示すように厚さ６００ｎｍ程度のフ
ィールド酸化膜１４を形成する。なお、これに先立ち、
シリコン基板１０表面を希フッ酸により全面エッチング
して前記ＳｉＯ2 膜１３を除去する。続いて、Ｐａｄ酸
化を９５０℃程度で行って厚さ６０ｎｍ程度のＰａｄ酸
化膜を形成し（図示略）、さらにこの上にＣＶＤ法等に
より８００℃以下の温度でＳｉＮ膜（図示略）を厚さ１
２０ｎｍ程度に形成する。次いで、このＳｉＮ膜を公知
のリソグラフィー技術、エッチング技術によってパター
ニングし、この後、前述したようにＬＯＣＯＳ酸化を行
う。
【００４０】次いで、図４（ｃ）に示すようにゲート酸
化膜（図示略）を９５０℃で処理して厚さ２００ｎｍ程
度に形成し、さらに、Ｐウェル１１上およびＮウェル１
２上に、公知の技術によってそれぞれゲート１５および
サイドウォール１６を形成する。なお、ゲート１５につ
いては、ポリシリコンに不純物（例えばリン）を導入し
てなるポリシリコン層１５ａ上に、ＷＳｉx 層１５ｂを
形成した、ポリサイド構造のものとしている。
化膜（図示略）を９５０℃で処理して厚さ２００ｎｍ程
度に形成し、さらに、Ｐウェル１１上およびＮウェル１
２上に、公知の技術によってそれぞれゲート１５および
サイドウォール１６を形成する。なお、ゲート１５につ
いては、ポリシリコンに不純物（例えばリン）を導入し
てなるポリシリコン層１５ａ上に、ＷＳｉx 層１５ｂを
形成した、ポリサイド構造のものとしている。
【００４１】次いで、Ｐウェル１１、Ｎウェル１２のそ
れぞれにおいて、シリコンエピタキシャル層を形成する
ソース／ドレイン領域の酸化膜を、希フッ酸等によって
エッチング除去する。そして、このシリコン基板１０
に、図２に示した触媒ＣＶＤ装置５０によって先の半導
体層の形成方法の一実施形態例と同様に処理を行い、シ
リコン基板１０を６００℃程度の比較的低温に加熱する
ことによって図４（ｄ）に示すように厚さ５０〜３００
ｎｍ程度、本例では１２０ｎｍ程度のシリコンエピタキ
シャル層１７を形成する。このようにして形成するシリ
コンエピタキシャル層１７については、完全なエピタキ
シャル層である必要はなく、ポリシリコンに近い結晶構
造のものでも機能上問題ない。
れぞれにおいて、シリコンエピタキシャル層を形成する
ソース／ドレイン領域の酸化膜を、希フッ酸等によって
エッチング除去する。そして、このシリコン基板１０
に、図２に示した触媒ＣＶＤ装置５０によって先の半導
体層の形成方法の一実施形態例と同様に処理を行い、シ
リコン基板１０を６００℃程度の比較的低温に加熱する
ことによって図４（ｄ）に示すように厚さ５０〜３００
ｎｍ程度、本例では１２０ｎｍ程度のシリコンエピタキ
シャル層１７を形成する。このようにして形成するシリ
コンエピタキシャル層１７については、完全なエピタキ
シャル層である必要はなく、ポリシリコンに近い結晶構
造のものでも機能上問題ない。
【００４２】ここで、シリコン基板１０表面にはフィー
ルド酸化膜１４が形成されていることから、これが図１
に示したマスク３として機能することによりこれの上に
シリコンが堆積されず、結果としてシリコンエピタキシ
ャル層１７はシリコン基板１０表面に選択的に形成され
たことになる。なお、ゲート１５上にはそのＷＳｉx 層
１５ｂ上にポリシリコンが堆積するが、この堆積形成さ
れたポリシリコン膜は特にゲート１５の動作に悪影響を
及ぼすことがないことから、後工程においてもそのまま
除去することなく残しておいてよい。
ルド酸化膜１４が形成されていることから、これが図１
に示したマスク３として機能することによりこれの上に
シリコンが堆積されず、結果としてシリコンエピタキシ
ャル層１７はシリコン基板１０表面に選択的に形成され
たことになる。なお、ゲート１５上にはそのＷＳｉx 層
１５ｂ上にポリシリコンが堆積するが、この堆積形成さ
れたポリシリコン膜は特にゲート１５の動作に悪影響を
及ぼすことがないことから、後工程においてもそのまま
除去することなく残しておいてよい。
【００４３】次いで、得られたシリコンエピタキシャル
層１７にイオン注入を行い、そのキャリア濃度を最適化
する。このイオン注入に際しては、これに先立ち、ソー
ス／ドレイン領域を酸素雰囲気にて９００℃で３０分間
加熱し、厚さ３０ｎｍ程度の酸化膜を形成しておき、そ
の後、Ｎｃｈ側、すなわちＰウェル１１側のみを開口す
るパターンを形成し、これをマスクにして打ち込みエネ
ルギーが７０ｋｅＶ、ドーズ量が５×１０15ａｔｏｍｓ
／ｃｍ2 の条件でＡｓ+ をイオン注入し、さらに窒素雰
囲気にて９５０℃で２０分間アニール処理を行う。
層１７にイオン注入を行い、そのキャリア濃度を最適化
する。このイオン注入に際しては、これに先立ち、ソー
ス／ドレイン領域を酸素雰囲気にて９００℃で３０分間
加熱し、厚さ３０ｎｍ程度の酸化膜を形成しておき、そ
の後、Ｎｃｈ側、すなわちＰウェル１１側のみを開口す
るパターンを形成し、これをマスクにして打ち込みエネ
ルギーが７０ｋｅＶ、ドーズ量が５×１０15ａｔｏｍｓ
／ｃｍ2 の条件でＡｓ+ をイオン注入し、さらに窒素雰
囲気にて９５０℃で２０分間アニール処理を行う。
【００４４】また、これに続いてＰｃｈ側、すなわちＮ
ウェル１２側のみを開口するパターンを形成し、これを
マスクにして打ち込みエネルギーが３０ｋｅＶ、ドーズ
量が５×１０15ａｔｏｍｓ／ｃｍ2 の条件でＢＦ2 + を
イオン注入し、さらに窒素雰囲気にて９５０℃で５分間
アニール処理を行う。
ウェル１２側のみを開口するパターンを形成し、これを
マスクにして打ち込みエネルギーが３０ｋｅＶ、ドーズ
量が５×１０15ａｔｏｍｓ／ｃｍ2 の条件でＢＦ2 + を
イオン注入し、さらに窒素雰囲気にて９５０℃で５分間
アニール処理を行う。
【００４５】このようにしてシリコンエピタキシャル層
１７にイオン注入し、さらにアニール処理を行うことに
より、図４（ｅ）に示すようにシリコンエピタキシャル
層１７の下のＰウェル１１、Ｎウェル１２内にそれぞれ
ソース／ドレイン１８を形成する。
１７にイオン注入し、さらにアニール処理を行うことに
より、図４（ｅ）に示すようにシリコンエピタキシャル
層１７の下のＰウェル１１、Ｎウェル１２内にそれぞれ
ソース／ドレイン１８を形成する。
【００４６】このような製造方法にあっては、触媒ＣＶ
Ｄ法によってシリコンエピタキシャル層１７を形成する
ので、その際にシリコン基板１０を、熱ＣＶＤ法の場合
に９００〜１０００℃としなければないのに比べ６００
℃と比較的低温に保持することができ、したがってゲー
ト１５におけるポリシリコン層１５ａ中の不純物の再拡
散を抑え、再拡散に伴うＷＳｉx 層１５ｂの汚染やポリ
シリコン層１５ａの高抵抗化を防ぐことができる。
Ｄ法によってシリコンエピタキシャル層１７を形成する
ので、その際にシリコン基板１０を、熱ＣＶＤ法の場合
に９００〜１０００℃としなければないのに比べ６００
℃と比較的低温に保持することができ、したがってゲー
ト１５におけるポリシリコン層１５ａ中の不純物の再拡
散を抑え、再拡散に伴うＷＳｉx 層１５ｂの汚染やポリ
シリコン層１５ａの高抵抗化を防ぐことができる。
【００４７】図５は前記のElevated Ｓ／Ｄ（ソース／
ドレイン）の製造方法の第１の変形例を示す図である。
この図５の示した例が図４（ａ）〜（ｅ）に示した例と
異なるところは、シリコンエピタキシャル層形成の際
に、堆積用原料ガス中にドーピング用の不純物を混入し
ておき、得られるシリコンエピタキシャル層を既に不純
物が導入されたものとする点にある。
ドレイン）の製造方法の第１の変形例を示す図である。
この図５の示した例が図４（ａ）〜（ｅ）に示した例と
異なるところは、シリコンエピタキシャル層形成の際
に、堆積用原料ガス中にドーピング用の不純物を混入し
ておき、得られるシリコンエピタキシャル層を既に不純
物が導入されたものとする点にある。
【００４８】すなわち、この例では、図４（ｃ）に示し
たようにゲート１５を形成した後、まず、Ｎウェル１２
表面のみを開口するマスク（図示略）を公知の技術によ
ってシリコン酸化膜やシリコン窒化膜で形成し、続い
て、Ｎウェル１２上のみにボロン等の不純物を導入した
Ｐタイプのシリコンを触媒ＣＶＤ法によってエピタキシ
ャル成長させ、厚さ５０〜３００ｎｍ程度のＰタイプシ
リコンエピタキシャル層２０を形成する。
たようにゲート１５を形成した後、まず、Ｎウェル１２
表面のみを開口するマスク（図示略）を公知の技術によ
ってシリコン酸化膜やシリコン窒化膜で形成し、続い
て、Ｎウェル１２上のみにボロン等の不純物を導入した
Ｐタイプのシリコンを触媒ＣＶＤ法によってエピタキシ
ャル成長させ、厚さ５０〜３００ｎｍ程度のＰタイプシ
リコンエピタキシャル層２０を形成する。
【００４９】次に、前記マスクを除去し、新たにＰウェ
ル１１表面のみを開口するマスク（図示略）を公知の技
術によってシリコン酸化膜やシリコン窒化膜で形成し、
続いて、Ｐウェル１１上のみにリン等の不純物を導入し
たＮタイプのシリコンを触媒ＣＶＤ法によってエピタキ
シャル成長させ、厚さ５０〜３００ｎｍ程度のＮタイプ
シリコンエピタキシャル層２１を形成する。
ル１１表面のみを開口するマスク（図示略）を公知の技
術によってシリコン酸化膜やシリコン窒化膜で形成し、
続いて、Ｐウェル１１上のみにリン等の不純物を導入し
たＮタイプのシリコンを触媒ＣＶＤ法によってエピタキ
シャル成長させ、厚さ５０〜３００ｎｍ程度のＮタイプ
シリコンエピタキシャル層２１を形成する。
【００５０】次いで、Ｐタイプシリコンエピタキシャル
層２０およびその下層のＮウェル１２にボロン等の不純
物をイオン注入してその不純物濃度を調整し、同様にＮ
タイプシリコンエピタキシャル層２１およびその下層の
Ｐウェル１１にリン等の不純物をイオン注入してその不
純物濃度を調整する。そして、８００℃で３０分間程度
の熱拡散処理を行い、Ｐタイプシリコンエピタキシャル
層２０、Ｎタイプシリコンエピタキシャル層２１のそれ
ぞれの下のＰウェル１１、Ｎウェル１２内に、それぞれ
ソース／ドレイン２２を形成する。このとき、Ｐタイプ
シリコンエピタキシャル層２０、Ｎタイプシリコンエピ
タキシャル層２１に予め導入された不純物が熱拡散する
ことにより、この不純物がサイドウォール１６の下方に
まで回り込み、結果としてＬＤＤ効果が得られる。
層２０およびその下層のＮウェル１２にボロン等の不純
物をイオン注入してその不純物濃度を調整し、同様にＮ
タイプシリコンエピタキシャル層２１およびその下層の
Ｐウェル１１にリン等の不純物をイオン注入してその不
純物濃度を調整する。そして、８００℃で３０分間程度
の熱拡散処理を行い、Ｐタイプシリコンエピタキシャル
層２０、Ｎタイプシリコンエピタキシャル層２１のそれ
ぞれの下のＰウェル１１、Ｎウェル１２内に、それぞれ
ソース／ドレイン２２を形成する。このとき、Ｐタイプ
シリコンエピタキシャル層２０、Ｎタイプシリコンエピ
タキシャル層２１に予め導入された不純物が熱拡散する
ことにより、この不純物がサイドウォール１６の下方に
まで回り込み、結果としてＬＤＤ効果が得られる。
【００５１】このような製造方法にあっては、Ｐタイプ
シリコンエピタキシャル層２０、Ｎタイプシリコンエピ
タキシャル層２１の厚みに影響されることなく、ソース
／ドレイン２２をそのジャンクションの位置が安定した
状態に形成することができ、さらにＬＤＤ効果を得るこ
ともできる。
シリコンエピタキシャル層２０、Ｎタイプシリコンエピ
タキシャル層２１の厚みに影響されることなく、ソース
／ドレイン２２をそのジャンクションの位置が安定した
状態に形成することができ、さらにＬＤＤ効果を得るこ
ともできる。
【００５２】なお、図５中においてゲート１５の上に設
けられた膜２３は、シリコンエピタキシャル層２０、２
１を形成する際のマスクの一部であり、この膜２３につ
いては、イオン注入の際のマスクとしてそのまま除去せ
ずに残し、利用している。
けられた膜２３は、シリコンエピタキシャル層２０、２
１を形成する際のマスクの一部であり、この膜２３につ
いては、イオン注入の際のマスクとしてそのまま除去せ
ずに残し、利用している。
【００５３】図６は前記のElevated Ｓ／Ｄ（ソース／
ドレイン）の製造方法の第２の変形例を示す図である。
この図６の示した例が図４に示した例と異なるところ
は、シリコンエピタキシャル層形成の際に、堆積用原料
ガス中にドーピング用の不純物を混入しておき、得られ
るシリコンエピタキシャル層を既に不純物が導入された
ものとする点と、イオン注入を行わない点にある。
ドレイン）の製造方法の第２の変形例を示す図である。
この図６の示した例が図４に示した例と異なるところ
は、シリコンエピタキシャル層形成の際に、堆積用原料
ガス中にドーピング用の不純物を混入しておき、得られ
るシリコンエピタキシャル層を既に不純物が導入された
ものとする点と、イオン注入を行わない点にある。
【００５４】すなわち、この例では、図４（ｃ）に示し
たようにゲート１５を形成した後、まず、Ｎウェル１２
表面のみを開口するマスク（図示略）を公知の技術によ
ってシリコン酸化膜やシリコン窒化膜で形成する。次い
で、Ｎウェル１２上のみにボロン等の不純物を導入した
Ｐタイプのシリコンを触媒ＣＶＤ法によってエピタキシ
ャル成長させ、不純物濃度が１０15〜１０16（ａｔｏｍ
ｓ／ｃｍ2 ）程度、厚さ５０ｎｍ程度のＰタイプ低濃度
シリコンエピタキシャル層３０を形成し、続いて、同じ
くＰタイプの不純物濃度が１０19〜１０20（ａｔｏｍｓ
／ｃｍ2 ）程度、厚さ５０ｎｍ程度のＰタイプ高濃度シ
リコンエピタキシャル層３１を形成する。
たようにゲート１５を形成した後、まず、Ｎウェル１２
表面のみを開口するマスク（図示略）を公知の技術によ
ってシリコン酸化膜やシリコン窒化膜で形成する。次い
で、Ｎウェル１２上のみにボロン等の不純物を導入した
Ｐタイプのシリコンを触媒ＣＶＤ法によってエピタキシ
ャル成長させ、不純物濃度が１０15〜１０16（ａｔｏｍ
ｓ／ｃｍ2 ）程度、厚さ５０ｎｍ程度のＰタイプ低濃度
シリコンエピタキシャル層３０を形成し、続いて、同じ
くＰタイプの不純物濃度が１０19〜１０20（ａｔｏｍｓ
／ｃｍ2 ）程度、厚さ５０ｎｍ程度のＰタイプ高濃度シ
リコンエピタキシャル層３１を形成する。
【００５５】次に、前記マスクを除去し、新たにＰウェ
ル１１表面のみを開口するマスク（図示略）を公知の技
術によってシリコン酸化膜やシリコン窒化膜で形成す
る。次いで、Ｐウェル１１上のみにリン等の不純物を導
入したＮタイプのシリコンを触媒ＣＶＤ法によってエピ
タキシャル成長させ、不純物濃度が１０15〜１０16（ａ
ｔｏｍｓ／ｃｍ2 ）程度、厚さ５０ｎｍ程度のＮタイプ
低濃度シリコンエピタキシャル層３２を形成し、続い
て、同じくＮタイプの不純物濃度が１０19〜１０20（ａ
ｔｏｍｓ／ｃｍ2 ）程度、厚さ５０ｎｍ程度のＮタイプ
高濃度シリコンエピタキシャル層３３を形成する。
ル１１表面のみを開口するマスク（図示略）を公知の技
術によってシリコン酸化膜やシリコン窒化膜で形成す
る。次いで、Ｐウェル１１上のみにリン等の不純物を導
入したＮタイプのシリコンを触媒ＣＶＤ法によってエピ
タキシャル成長させ、不純物濃度が１０15〜１０16（ａ
ｔｏｍｓ／ｃｍ2 ）程度、厚さ５０ｎｍ程度のＮタイプ
低濃度シリコンエピタキシャル層３２を形成し、続い
て、同じくＮタイプの不純物濃度が１０19〜１０20（ａ
ｔｏｍｓ／ｃｍ2 ）程度、厚さ５０ｎｍ程度のＮタイプ
高濃度シリコンエピタキシャル層３３を形成する。
【００５６】そして、先の例と同様に熱拡散処理を行
い、Ｐタイプ低濃度シリコンエピタキシャル層３０、Ｎ
タイプ低濃度シリコンエピタキシャル層３２のそれぞれ
の下のＰウェル１１、Ｎウェル１２内に、それぞれソー
ス／ドレイン３４を形成する。このとき、図５に示した
例と同様に、熱拡散によって不純物がサイドウォール１
６の下方にまで回り込むことにより、ＬＤＤ効果が得ら
れる。
い、Ｐタイプ低濃度シリコンエピタキシャル層３０、Ｎ
タイプ低濃度シリコンエピタキシャル層３２のそれぞれ
の下のＰウェル１１、Ｎウェル１２内に、それぞれソー
ス／ドレイン３４を形成する。このとき、図５に示した
例と同様に、熱拡散によって不純物がサイドウォール１
６の下方にまで回り込むことにより、ＬＤＤ効果が得ら
れる。
【００５７】このような製造方法にあっては、イオン注
入処理を無くすことによって工程を簡略化することがで
き、また先の例と同様にＬＤＤ効果を得ることもでき
る。なお、図６中においてゲート１５の上に設けられた
２層の膜３５も、シリコンエピタキシャル層３０、３
１、３２、３３を形成する際のマスクの一部であり、こ
の膜３５についても、先の例と同様に除去せずに残して
いる。
入処理を無くすことによって工程を簡略化することがで
き、また先の例と同様にＬＤＤ効果を得ることもでき
る。なお、図６中においてゲート１５の上に設けられた
２層の膜３５も、シリコンエピタキシャル層３０、３
１、３２、３３を形成する際のマスクの一部であり、こ
の膜３５についても、先の例と同様に除去せずに残して
いる。
【００５８】また、前記実施形態例においては、基層と
してシリコン基板を用いているが、本発明はこれに限定
されることなく、例えば格子定数がシリコン結晶とほと
んど同じであるサファイヤ基板やスピネル基板を用いる
ことができ、これらに対しても、基板温度約１００〜７
００℃といった低温で、シリコンエピタキシャル層を選
択的に形成することができる。
してシリコン基板を用いているが、本発明はこれに限定
されることなく、例えば格子定数がシリコン結晶とほと
んど同じであるサファイヤ基板やスピネル基板を用いる
ことができ、これらに対しても、基板温度約１００〜７
００℃といった低温で、シリコンエピタキシャル層を選
択的に形成することができる。
【００５９】
【発明の効果】以上説明したように本発明の半導体層の
形成方法は、マスクの開口部内にて露出した基層表面上
に、触媒ＣＶＤ法により選択的に半導体を結晶成長させ
て半導体層を形成する方法であるから、例えば半導体を
シリコンとし、マスクを酸化シリコン、窒化シリコン、
酸化窒化シリコンのうちの少なくとも一種から形成し、
また、触媒ＣＶＤ法を行う際の原料ガスとして水素を用
いれば、触媒体で熱分解されて活性化し、高エネルギー
を持つ水素原子または水素原子の集団が有する選択的エ
ッチング作用により、マスク上にシリコンの堆積をある
時間起こすことなく、基層上にシリコンを選択的に結晶
成長させることができる。
形成方法は、マスクの開口部内にて露出した基層表面上
に、触媒ＣＶＤ法により選択的に半導体を結晶成長させ
て半導体層を形成する方法であるから、例えば半導体を
シリコンとし、マスクを酸化シリコン、窒化シリコン、
酸化窒化シリコンのうちの少なくとも一種から形成し、
また、触媒ＣＶＤ法を行う際の原料ガスとして水素を用
いれば、触媒体で熱分解されて活性化し、高エネルギー
を持つ水素原子または水素原子の集団が有する選択的エ
ッチング作用により、マスク上にシリコンの堆積をある
時間起こすことなく、基層上にシリコンを選択的に結晶
成長させることができる。
【００６０】また、触媒ＣＶＤ法では、原料ガスを化学
反応させるエネルギーについては基本的に触媒体によっ
て供給し、基層での必要なエネルギーは生成したシリコ
ンを基層表面上にエピタキシャル成長（単結晶成長）さ
せる分、すなわちシリコン原子が基層の結晶方位に沿っ
て整列するのに必要な分だけであるため、この基層自体
の加熱温度を例えば１００〜７００℃程度の低温にする
ことができる。
反応させるエネルギーについては基本的に触媒体によっ
て供給し、基層での必要なエネルギーは生成したシリコ
ンを基層表面上にエピタキシャル成長（単結晶成長）さ
せる分、すなわちシリコン原子が基層の結晶方位に沿っ
て整列するのに必要な分だけであるため、この基層自体
の加熱温度を例えば１００〜７００℃程度の低温にする
ことができる。
【００６１】さらに、基層としてシリコンを用いた場合
に、このシリコン表面に形成された自然酸化膜（厚さが
例えば１．５〜１．８ｎｍ）を、前述した選択的エッチ
ング作用によって低温でエッチング除去することができ
る。
に、このシリコン表面に形成された自然酸化膜（厚さが
例えば１．５〜１．８ｎｍ）を、前述した選択的エッチ
ング作用によって低温でエッチング除去することができ
る。
【００６２】本発明の半導体装置の製造方法は、前述し
た半導体層の形成方法で得られた半導体層に所定の処理
を施して半導体素子を形成するので、前述した作用を奏
することにより基層表面上への半導体層の結晶成長を低
温で選択的に行うことができる。
た半導体層の形成方法で得られた半導体層に所定の処理
を施して半導体素子を形成するので、前述した作用を奏
することにより基層表面上への半導体層の結晶成長を低
温で選択的に行うことができる。
【００６３】また、半導体層の結晶成長処理の際に、半
導体装置の構成要素として例えば不純物が拡散したポリ
シリコンがある場合に、前述したごとく結晶成長を低温
で行うことができることから、前記不純物の再拡散を抑
えてこれに起因する不都合を防止することができる。
導体装置の構成要素として例えば不純物が拡散したポリ
シリコンがある場合に、前述したごとく結晶成長を低温
で行うことができることから、前記不純物の再拡散を抑
えてこれに起因する不都合を防止することができる。
【図１】（ａ）、（ｂ）は本発明の半導体層の形成方法
を工程順に説明するための要部側断面図である。
を工程順に説明するための要部側断面図である。
【図２】本発明に用いられる触媒ＣＶＤ装置の概略構成
図である。
図である。
【図３】触媒ＣＶＤ装置に接続する反応ガス制御系の概
略構成図である。
略構成図である。
【図４】（ａ）〜（ｅ）は本発明の半導体装置の製造方
法を、Elevated Ｓ／Ｄ（ソース／ドレイン）の製造に
適用した場合の一実施形態例を示す図であり、この製造
方法を製造工程順に説明するための要部側断面図であ
る。
法を、Elevated Ｓ／Ｄ（ソース／ドレイン）の製造に
適用した場合の一実施形態例を示す図であり、この製造
方法を製造工程順に説明するための要部側断面図であ
る。
【図５】図４に示したElevated Ｓ／Ｄ（ソース／ドレ
イン）の製造方法の第１の変形例を示す要部側断面図で
ある。
イン）の製造方法の第１の変形例を示す要部側断面図で
ある。
【図６】図４に示したElevated Ｓ／Ｄ（ソース／ドレ
イン）の製造方法の第２の変形例を示す要部側断面図で
ある。
イン）の製造方法の第２の変形例を示す要部側断面図で
ある。
１，１０…シリコン基板、２…開口部、３…マスク、
４，１７…シリコンエピタキシャル層、１８，２２，３
４…ソース／ドレイン、２０…Ｐタイプシリコンエピタ
キシャル層、２１…Ｎタイプシリコンエピタキシャル
層、３０…Ｐタイプ低濃度シリコンエピタキシャル層、
３１…Ｐタイプ高濃度シリコンエピタキシャル層、３２
…Ｎタイプ低濃度シリコンエピタキシャル層、３３…Ｎ
タイプ高濃度シリコンエピタキシャル層、５０…触媒Ｃ
ＶＤ装置、５１…反応室、６２…触媒体
４，１７…シリコンエピタキシャル層、１８，２２，３
４…ソース／ドレイン、２０…Ｐタイプシリコンエピタ
キシャル層、２１…Ｎタイプシリコンエピタキシャル
層、３０…Ｐタイプ低濃度シリコンエピタキシャル層、
３１…Ｐタイプ高濃度シリコンエピタキシャル層、３２
…Ｎタイプ低濃度シリコンエピタキシャル層、３３…Ｎ
タイプ高濃度シリコンエピタキシャル層、５０…触媒Ｃ
ＶＤ装置、５１…反応室、６２…触媒体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ６１８Ａ ５Ｆ１１０ 29/786 21/336 (72)発明者 矢木 肇 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 佐藤 勇一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 4K030 AA06 AA17 AA20 BA29 BA35 BA40 BA44 BB01 BB14 CA04 CA05 DA08 LA12 LA15 4M104 AA01 BB01 BB40 CC01 DD45 DD46 FF06 GG09 GG10 GG14 5F040 DA00 DB03 DC01 EC02 EC04 EC07 EC13 EF02 EF04 EK01 FA03 FB01 FB07 FB10 FC06 FC09 FC11 5F045 AB02 AC01 AD06 AD07 AD08 AD09 AD10 AE15 AE17 AE19 AF03 BB07 BB14 DB02 DP05 EE04 EE07 EF20 EG03 5F048 AA01 AC03 BB06 BB07 BB08 BB12 BC06 BE03 BF04 BF05 BG01 BG12 DB04 DB06 5F110 AA16 AA17 BB01 CC01 DD04 DD05 EE05 EE09 EE32 FF02 GG02 GG12 GG44 HK09 HK13 HK34 HK39 HM02 HM15 NN66
Claims (10)
- 【請求項１】 基層上に、該基層表面を露出させる開口
部を有したマスクを形成する工程と、 前記マスクの開口部内にて露出した前記基層表面上に、
触媒ＣＶＤ法により選択的に半導体を結晶成長させて半
導体層を形成する工程と、を備えてなることを特徴とす
る半導体層の形成方法。 - 【請求項２】 前記半導体がシリコンであり、前記マス
クが酸化シリコン、窒化シリコン、酸化窒化シリコンの
うちの少なくとも一種からなることを特徴とする請求項
１記載の半導体層の形成方法。 - 【請求項３】 前記基層がシリコン、サファイヤ、スピ
ネルのうちの少なくとも一種からなることを特徴とする
請求項２記載の半導体層の形成方法。 - 【請求項４】 前記触媒ＣＶＤ法を行う際の原料ガスと
して、水素を用いることを特徴とする請求項１記載の半
導体層の形成方法。 - 【請求項５】 基層上に、該基層表面を露出させる開口
部を有したマスクを形成する工程と、 前記マスクの開口部内にて露出した前記基層表面上に、
触媒ＣＶＤ法により選択的に半導体を結晶成長させて半
導体層を形成する工程と、 前記半導体層に所定の処理を施して半導体素子を形成す
る工程と、を備えてなることを特徴とする半導体装置の
製造方法。 - 【請求項６】 前記半導体がシリコンであり、前記マス
クが酸化シリコン、窒化シリコン、酸化窒化シリコンの
うちの少なくとも一種からなることを特徴とする請求項
５記載の半導体装置の製造方法。 - 【請求項７】 前記基層がシリコン、サファイヤ、スピ
ネルのうちの少なくとも一種からなることを特徴とする
請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記触媒ＣＶＤ法を行う際の原料ガスと
して、水素を用いることを特徴とする請求項５記載の半
導体装置の製造方法。 - 【請求項９】 前記のマスクを形成する工程の後、該マ
スクの開口部内にて露出した前記シリコン基板表面上に
ゲートを形成し、その後、前記マスクの開口部内にて露
出した前記シリコン基板表面上に、触媒ＣＶＤ法により
選択的にシリコンを結晶成長させてシリコンエピタキシ
ャル層を形成し、さらに、該シリコンエピタキシャル層
に不純物を導入してソースおよびドレインを形成するこ
とを特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項１０】 シリコンエピタキシャル層に不純物を
導入してソースおよびドレインを形成する工程を、触媒
ＣＶＤ法により選択的にシリコンを結晶成長させてシリ
コンエピタキシャル層を形成する際に、不純物源を導入
することで行うことを特徴とする請求項９記載の半導体
装置の製造方法。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007056369A (ja) * | 2005-08-24 | 2007-03-08 | Integrated Process Systems Ltd | Ｇｅ−Ｓｂ−Ｔｅ薄膜蒸着方法 |
| JP2008034462A (ja) * | 2006-07-26 | 2008-02-14 | Hitachi Kokusai Electric Inc | 基板処理装置 |
| JPWO2012017533A1 (ja) * | 2010-08-05 | 2013-09-19 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2014512669A (ja) * | 2011-02-23 | 2014-05-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低温選択エピタキシー方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000111945A (ja) * | 1998-10-01 | 2000-04-21 | Sony Corp | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
| JP3918565B2 (ja) * | 2002-01-21 | 2007-05-23 | 株式会社デンソー | 半導体装置の製造方法 |
| US6987055B2 (en) | 2004-01-09 | 2006-01-17 | Micron Technology, Inc. | Methods for deposition of semiconductor material |
| US7253086B2 (en) * | 2004-10-18 | 2007-08-07 | Texas Instruments Incorporated | Recessed drain extensions in transistor device |
| US20090087967A1 (en) * | 2005-11-14 | 2009-04-02 | Todd Michael A | Precursors and processes for low temperature selective epitaxial growth |
| US7648869B2 (en) * | 2006-01-12 | 2010-01-19 | International Business Machines Corporation | Method of fabricating semiconductor structures for latch-up suppression |
| US20070158779A1 (en) * | 2006-01-12 | 2007-07-12 | International Business Machines Corporation | Methods and semiconductor structures for latch-up suppression using a buried damage layer |
| US7276768B2 (en) * | 2006-01-26 | 2007-10-02 | International Business Machines Corporation | Semiconductor structures for latch-up suppression and methods of forming such semiconductor structures |
| US7491618B2 (en) * | 2006-01-26 | 2009-02-17 | International Business Machines Corporation | Methods and semiconductor structures for latch-up suppression using a conductive region |
| US20070194403A1 (en) * | 2006-02-23 | 2007-08-23 | International Business Machines Corporation | Methods for fabricating semiconductor device structures with reduced susceptibility to latch-up and semiconductor device structures formed by the methods |
| US8112817B2 (en) * | 2006-10-30 | 2012-02-07 | Girish Chiruvolu | User-centric authentication system and method |
| US7818702B2 (en) * | 2007-02-28 | 2010-10-19 | International Business Machines Corporation | Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates |
| US7754513B2 (en) * | 2007-02-28 | 2010-07-13 | International Business Machines Corporation | Latch-up resistant semiconductor structures on hybrid substrates and methods for forming such semiconductor structures |
| KR101028416B1 (ko) * | 2007-08-20 | 2011-04-13 | 재단법인서울대학교산학협력재단 | 박막 제조 방법 및 박막 제조 장치 |
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| US10466908B2 (en) * | 2015-08-25 | 2019-11-05 | Toshiba Memory Corporation | Memory system that buffers data before writing to nonvolatile memory |
| US11298492B2 (en) | 2016-09-14 | 2022-04-12 | Revolutionary Medical Device, Inc. | Ventilation mask |
| CN114369812A (zh) * | 2021-12-15 | 2022-04-19 | 北京博纳晶科科技有限公司 | 一种化学气相沉积设备的清洁方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283440A (ja) * | 1996-04-12 | 1997-10-31 | Toshiba Corp | 選択エピタキシャル膜の形成方法 |
| JP3141805B2 (ja) * | 1997-01-20 | 2001-03-07 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6372558B1 (en) * | 1998-08-18 | 2002-04-16 | Sony Corporation | Electrooptic device, driving substrate for electrooptic device, and method of manufacturing the device and substrate |
| US5981363A (en) * | 1998-11-17 | 1999-11-09 | Gardner; Mark I. | Method and apparatus for high performance transistor devices |
-
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-
2000
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007056369A (ja) * | 2005-08-24 | 2007-03-08 | Integrated Process Systems Ltd | Ｇｅ−Ｓｂ−Ｔｅ薄膜蒸着方法 |
| JP4515422B2 (ja) * | 2005-08-24 | 2010-07-28 | インテグレイテッド プロセス システムズ リミテッド | Ｇｅ−Ｓｂ−Ｔｅ薄膜蒸着方法 |
| US8029859B2 (en) | 2005-08-24 | 2011-10-04 | Integrated Process Systems Ltd. | Method of depositing Ge-Sb-Te thin film |
| JP2008034462A (ja) * | 2006-07-26 | 2008-02-14 | Hitachi Kokusai Electric Inc | 基板処理装置 |
| JPWO2012017533A1 (ja) * | 2010-08-05 | 2013-09-19 | 富士通株式会社 | 半導体装置の製造方法 |
| JP5590125B2 (ja) * | 2010-08-05 | 2014-09-17 | 富士通株式会社 | 半導体装置の製造方法 |
| US8975113B2 (en) | 2010-08-05 | 2015-03-10 | Fujitsu Limited | Method for manufacturing semiconductor device and method for growing graphene |
| JP2014512669A (ja) * | 2011-02-23 | 2014-05-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低温選択エピタキシー方法 |
| US10011920B2 (en) | 2011-02-23 | 2018-07-03 | International Business Machines Corporation | Low-temperature selective epitaxial growth of silicon for device integration |
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