JPWO2012017533A1 - 半導体装置の製造方法 - Google Patents

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Abstract

基板（１）上方に触媒膜（２）を形成する。触媒膜（２）上にグラフェン（３）を成長する。触媒膜（２）の下面を露出する隙間を形成する。隙間を介して、触媒膜（２）を除去する。

Description

本発明は、半導体装置の製造方法及びグラフェンの成長方法に関する。
近年、電界効果トランジスタのチャネルの材料としてグラフェンが注目されている。また、グラフェンは半導体装置の配線の材料としても注目されている。これは、グラフェンはシリコンよりも数桁高い電子移動度を有し、更に、高い電流密度耐性を有しているからである。そこで、一部にグラフェンを用いたチャネル及び／又は配線を含む半導体装置の製造方法について種々の検討が行われている。
例えば、グラファイトから接着テープ等を用いてグラフェンを剥ぎ取り、これを所望の位置に貼り付ける方法が知られている。しかしながら、この方法では、微細な半導体装置を製造することが極めて困難である。また、処理に多大な時間が必要とされる。
また、炭化シリコン（ＳｉＣ）基板からシリコンを昇華させることによりグラフェンを作製する方法もある。しかしながら、シリコンの昇華には１２００℃以上での加熱が必要であるため、シリコン酸化膜等を含む半導体装置の製造にこの方法を採用することはできない。
更に、触媒金属上に化学気相成長法等によりグラフェンを成長させる方法も知られている。しかしながら、この方法では、導体である触媒金属とグラフェンが接しているため、グラフェンをチャネルとして用いることができない。
特開平７―２５０８号公報 特開平８−２６０１５０号公報 特開平９−３１７５７号公報
Appl.Phys. Lett.77 (2000) 531 IEEEElectron Device Lett. 28, 282 (2007)
本発明は、グラフェンを用いながら容易に製造することができる半導体装置の製造方法及びグラフェンの成長方法を提供することを目的とする。
半導体装置の製造方法の一態様では、基板上方に触媒膜を形成し、前記触媒膜上にグラフェンを成長する。また、前記触媒膜の下面を露出する隙間を形成し、前記隙間を介して、前記触媒膜を除去する。
半導体装置の製造方法他の態様では、基板上方に触媒膜を形成し、前記触媒膜の上面を露出する保護膜を形成し、前記触媒膜の上面上にグラフェンを成長する。
なお、グラフェン（graphene）は、グラファイト（graphite）の基本単位であり、グラファイトは互いに積層された複数のグラフェンから構成されている。
図１Ａは、半導体装置の製造方法の参考例を示す断面図である。 図１Ｂは、図１Ａに引き続き、参考例を示す断面図である。 図１Ｃは、図１Ｂに引き続き、参考例を示す断面図である。 図１Ｄは、図１Ｃに引き続き、参考例を示す断面図である。 図１Ｅは、図１Ｄに引き続き、参考例を示す断面図である。 図１Ｆは、図１Ｅに引き続き、参考例を示す断面図である。 図１Ｇは、図１Ｆに引き続き、参考例を示す断面図である。 図２Ａは、参考例で生じ得る問題点を示す断面図である。 図２Ｂは、参考例で生じ得る問題点を示す斜視図である。 図３Ａは、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図３Ｂは、図３Ａに引き続き、半導体装置の製造方法を示す断面図である。 図３Ｃは、図３Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図３Ｄは、図３Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図３Ｅは、図３Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図３Ｆは、図３Ｅに引き続き、半導体装置の製造方法を示す断面図である。 図３Ｇは、図３Ｆに引き続き、半導体装置の製造方法を示す断面図である。 図４Ａは、第１の実施形態に係る半導体装置の製造方法を示す斜視図である。 図４Ｂは、図４Ａに引き続き、半導体装置の製造方法を示す斜視図である。 図４Ｃは、図４Ｂに引き続き、半導体装置の製造方法を示す斜視図である。 図５Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図である。 図５Ｂは、図５Ａに引き続き、半導体装置の製造方法を示す断面図である。 図５Ｃは、図５Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図５Ｄは、図５Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図５Ｅは、図５Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図５Ｆは、図５Ｅに引き続き、半導体装置の製造方法を示す断面図である。 図５Ｇは、図５Ｆに引き続き、半導体装置の製造方法を示す断面図である。 図６Ａは、第２の実施形態に係る半導体装置の製造方法を示す斜視図である。 図６Ｂは、図６Ａに引き続き、半導体装置の製造方法を示す斜視図である。 図７Ａは、第３の実施形態に係る半導体装置の製造方法を示す断面図である。 図７Ｂは、図７Ａに引き続き、半導体装置の製造方法を示す断面図である。 図７Ｃは、図７Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図７Ｄは、図７Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図７Ｅは、図７Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図７Ｆは、図７Ｅに引き続き、半導体装置の製造方法を示す断面図である。 図７Ｇは、図７Ｆに引き続き、半導体装置の製造方法を示す断面図である。 図８Ａは、第３の実施形態に係る半導体装置の製造方法を示す斜視図である。 図８Ｂは、図８Ａに引き続き、半導体装置の製造方法を示す斜視図である。 図８Ｃは、図８Ｂに引き続き、半導体装置の製造方法を示す斜視図である。 図９Ａは、第４の実施形態に係る半導体装置の製造方法を示す断面図である。 図９Ｂは、図９Ａに引き続き、半導体装置の製造方法を示す断面図である。 図９Ｃは、図９Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図９Ｄは、図９Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図９Ｅは、図９Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図１０Ａは、第４の実施形態に係る半導体装置の製造方法を示す斜視図である。 図１０Ｂは、図１０Ａに引き続き、半導体装置の製造方法を示す斜視図である。 図１０Ｃは、図１０Ｂに引き続き、半導体装置の製造方法を示す斜視図である。 図１０Ｄは、図１０Ｃに引き続き、半導体装置の製造方法を示す斜視図である。 図１０Ｅは、図１０Ｄに引き続き、半導体装置の製造方法を示す斜視図である。 図１１Ａは、第５の実施形態に係る半導体装置の製造方法を示す断面図である。 図１１Ｂは、図１１Ａに引き続き、半導体装置の製造方法を示す断面図である。 図１１Ｃは、図１１Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図１１Ｄは、図１１Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図１１Ｅは、図１１Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図１１Ｆは、図１１Ｅに引き続き、半導体装置の製造方法を示す断面図である。 図１２Ａは、第５の実施形態に係る半導体装置の製造方法を示す斜視図である。 図１２Ｂは、図１２Ａに引き続き、半導体装置の製造方法を示す斜視図である。 図１２Ｃは、図１２Ｂに引き続き、半導体装置の製造方法を示す斜視図である。
（参考例）
先ず、参考例について説明する。図１Ａ乃至図１Ｇは、半導体装置の製造方法の参考例を工程順に示す断面図である。
先ず、図１Ａに示すように、基板１上に触媒膜２を形成する。次いで、図１Ｂに示すように、触媒膜２上にグラフェン３を形成する。その後、図１Ｃに示すように、シリコン酸化膜１ｂ上にグラフェン３の端部を覆う２個の電極４を形成する。続いて、図１Ｄに示すように、触媒膜２を除去する。グラフェン３の両端部が側方から電極４により保持されているため、グラフェン３は電極４間に懸架される。次いで、図１Ｅに示すように、グラフェン３の露出面を覆う絶縁膜５を形成する。その後、図１Ｆに示すように、シリコン酸化膜１ｃを除去する。続いて、シリコン層１ａの裏面にバックゲート電極６を形成する。次いで、図１Ｇに示すように、絶縁膜５のグラフェン３の上面を覆う部分上にゲート電極７を形成する。
このようにして製造された半導体装置では、バックゲート電極６の電位及びゲート電極７の電位に応じてグラフェン３のフェルミ準位が変化する。また、グラフェン３は絶縁膜５により覆われており、２つの電極４の間を流れる電流の経路はグラフェン３のみである。従って、グラフェン３がチャネルとして機能し、２つの電極４がソース電極及びドレイン電極として機能する。なお、ゲート電圧による電界効果を有効に作用させるためには、グラフェン３に含まれるグラフェンの層数は１〜１０層程度であることが好ましい。
この製造方法では、触媒膜２上にグラフェン３を形成しているが、触媒膜２を除去しているため、グラフェン３をチャネルとして機能させることができる。
しかしながら、図２Ａ及び図２Ｂに示すように、グラフェン３が触媒膜２の側面を覆うこともある。この場合、電極４を形成した後に触媒膜２を除去することが困難となる。触媒膜２がグラフェン３の下方に残存すると、電極４間を流れる電流等に影響が及ぶ。また、絶縁膜５の形成にも影響が及ぶ。
以下、実施形態について、添付の図面を参照して具体的に説明する。これらの実施形態では、触媒膜２をより確実に除去することを可能にしている。
（第１の実施形態）
先ず、第１の実施形態について説明する。図３Ａ乃至図３Ｇは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。また、図４Ａ乃至図４Ｃは、第１の実施形態に係る半導体装置の製造方法を工程順に示す斜視図である。
第１の実施形態では、先ず、図３Ａに示すように、基板１上に土台１１を形成し、その上に触媒膜２を形成する。基板１としては、例えば、シリコン層１ａの表面にシリコン酸化膜１ｂが形成され、裏面にシリコン酸化膜１ｃが形成されたものを用いる。シリコン酸化膜１ｂ及び１ｃは、例えば熱酸化により形成されている。
触媒膜２としては、例えば厚さが２００ｎｍ程度の鉄（Ｆｅ）膜をリフトオフ法により形成する。つまり、触媒膜２を形成する予定の領域を開口するレジスト膜をシリコン酸化膜１ｂ上に形成し、例えばスパッタリング法により触媒膜を堆積する。このようなレジスト膜の形成では、例えばフォトリソグラフィ技術又は電子ビームリソグラフィ技術を採用することができる。そして、レジスト膜をその上の触媒膜と共に除去する。この結果、触媒膜２がシリコン酸化膜１ｂ上に残存する。スパッタリング法により触媒膜の形成条件は特に限定されないが、例えば出力を１００Ｗとし、スパッタリングレートを１Å／秒とする。また、スパッタリング法に代えて、電子ビーム蒸着法又は分子線エピタキシー（ＭＢＥ：molecular beam epitaxy）法を用いてもよい。触媒膜２として、酸化鉄（ＦｅＯ及びＦｅ２Ｏ３）、塩化鉄（Ｆｅ２Ｃｌ３）、及びコバルト鉄（ＣｏＦｅ）等の鉄を含む化合物又は合金の膜を形成してもよい。また、触媒膜２として、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、金（Ａｕ）、又は銅（Ｃｕ）の膜を形成してもよく、Ｎｉ、Ｃｏ、Ｐｔ、Ａｕ、Ｃｕを含む化合物又は合金の膜を形成してもよい。触媒膜２の厚さは特に限定されないが、５０ｎｍ〜１０００ｎｍであることが好ましく、１００ｎｍ〜５００ｎｍであることがより好ましい。
土台１１の厚さは特に限定されない。また、土台１１は、例えば触媒膜２と共にリフトオフ法により形成することができる。つまり、レジスト膜を形成した後に、スパッタリング法、電子ビーム蒸着法又はＭＢＥ法等により土台１１となる膜及び触媒膜２となる膜を形成し、レジスト膜をその上の膜とともに除去すればよい。土台１１の材料としては、例えば、次の５つの条件を満たすものを用いることが好ましい。（ａ）グラフェン３の形成に対する触媒能を持たない。（ｂ）グラフェン３の形成温度以上の融点を持つ。（ｃ）カーバイド化し難い。（ｄ）溶解又は分解により除去することができる。（ｅ）電極４とのエッチング選択性を持つ。
次いで、図３Ｂ及び図４Ａに示すように、触媒膜２の上面上にグラフェン３を形成する。このとき、触媒膜２の側面上にグラフェン３が成長することがあっても、土台１１は触媒として機能しないため、グラフェン３は土台１１の側面上には成長しない。グラフェン３の形成は、例えば真空槽内で熱ＣＶＤ（chemical vapor deposition）法により行う。この場合、例えば、基板１の温度を６５０℃程度に設定し、原料ガスであるアセチレン及びアルゴンの混合ガスの総圧力を１ｋＰａ程度に設定する。アセチレンの分圧の全圧に対する割合は、例えば０．００１％〜１０％程度とするが、成長させようとするグラフェン３の厚さ及び成長条件等に応じて調整することが好ましい。また、グラフェン３の形成を、ホットフィラメントＣＶＤ法、リモートプラズマＣＶＤ法、又はプラズマＣＶＤ法等により行ってもよい。また、原料ガスとして、エチレン、メタン、エタン等の炭化水素ガス又はエタノール等のアルコールを用いてもよく、原料ガスに、微量の水又は酸素等の酸化系ガスを加えてもよい。また、基板１の温度は、例えば３００℃〜８００℃とするが、触媒膜２の種類及び厚さ、並びに原料ガスの種類等に応じて調整することが好ましい。触媒膜２としてＦｅ膜を用い、原料ガスとしてアセチレンを用いる場合、基板１の温度は５５０℃〜７００℃程度とすることが好ましい。
その後、図３Ｃ及び図４Ｂに示すように、シリコン酸化膜１ｂ上に、グラフェン３の端部を覆う２個の電極４を形成する。電極４としては、例えば厚さが１０ｎｍ程度のチタン（Ｔｉ）膜及びその上に位置する厚さが２００ｎｍ程度のＡｕ膜の積層体をリフトオフ法により形成する。なお、レジスト膜の形成では、例えばフォトリソグラフィ技術又は電子ビームリソグラフィ技術を採用することができる。
続いて、図３Ｄ及び図４Ｃに示すように、土台１１を除去し、触媒膜２を除去する。土台１１の除去に伴い、触媒膜２の下面を露出する隙間が形成される。グラフェン３の両端部が側方から電極４により保持されているため、グラフェン３は電極４間に懸架される。なお、土台１１は、その材料に応じた溶媒等を用いて溶解又は分解により除去することができる。また、触媒膜２は、例えば塩酸、塩化鉄水溶液、又はフッ酸等を用いたウェット処理により除去することができる。触媒膜２として厚さが１０ｎｍ〜５００ｎｍ程度のＦｅ膜が形成されている場合、濃度が９体積％の塩酸を用いると、３０分程度で触媒膜２の除去が完了する。土台１１及び触媒膜２の材料によっては、土台１１及び触媒膜２を一括して除去することも可能である。本実施形態では、グラフェン３と基板１との間に隙間が存在するため、土台１１及び触媒膜２の全体を容易に除去することが可能である。
次いで、図３Ｅに示すように、グラフェン３の露出面を覆う絶縁膜５を形成する。絶縁膜５の材料として酸化ハフニウム又は酸化アルミニウムを用いる場合、例えば原子層堆積法（ＡＬＤ法）によりグラフェン３を覆うように絶縁膜５を堆積させることができる。絶縁膜５の材料として酸化ハフニウムを用いる場合、原料として例えばテトラキスジメチルアミノハフニウム(ＴＤＭＡＨ)を用い、２５０℃の温度で絶縁膜５を形成することができる。絶縁膜５の材料として酸化アルミニウムを用いる場合、原料としてトリメチルアルミニウムを用い、３００℃の温度で絶縁膜５を形成することができる。絶縁膜５の材料として酸化シリコンを用いる場合、例えばＳＯＧ（spin on glass）溶液をスピンコート法で塗布し、窒素雰囲気で５００℃程度でアニールすることにより絶縁膜５を形成することができる。絶縁膜５の材料として酸化チタン等を用いることもできる。
その後、図３Ｆに示すように、シリコン酸化膜１ｃを除去する。シリコン酸化膜１ｃは、例えばシリコン層１ａよりも上方をレジスト膜（例えば東京応化工業社の「ＴＳＭＲ−Ｖ５０」）で保護した上で、バッファードフッ酸等を用いて除去することができる。この処理時間は５分間程度である。続いて、シリコン層１ａの裏面にバックゲート電極６を形成する。バックゲート電極６としては、例えば厚さが１０ｎｍ程度のＴｉ膜及びその上に位置する厚さが１００ｎｍ程度のＡｕ膜の積層体を電子ビーム蒸着法により形成する。
次いで、図３Ｇに示すように、絶縁膜５のグラフェン３の上面を覆う部分上にゲート電極７を形成する。絶縁膜５のゲート電極７とグラフェン３との間に位置する部分がゲート絶縁膜として機能する。ゲート電極７としては、例えば厚さが１０ｎｍ程度のＴｉ膜及びその上に位置する厚さが１００ｎｍ程度のＡｕ膜の積層体をリフトオフ法により形成する。なお、レジスト膜の形成では、例えばフォトリソグラフィ技術又は電子ビームリソグラフィ技術を採用することができる。Ｔｉ膜及びＡｕ膜の堆積は、例えば電子ビーム蒸着法により行う。
第１の実施形態によれば、触媒膜２と基板１との間に、その側面上にグラフェン３が成長しない土台１１を形成しているため、グラフェン３が触媒膜２の側面を覆っても、グラフェン３の加工等を行わずに触媒膜２を容易に除去することができる。従って、グラフェン３を確実にチャネルとして機能させることができる。
ここで、土台１１の材料の具体例について説明する。土台１１の材料としては、金属及び化合物（酸化物、窒化物、炭化物等）が挙げられる。金属としては、融点が高い遷移金属を用いることが好ましく、例えばＴｉ、Ｃｒ、Ｗ、Ｈｆ、Ｎｂ等が適している。化合物としては、例えばＺｎＯ、ＭｇＯ、Ａｌ２Ｏ３、Ｓｉ３Ｎ４等が挙げられる。また、上記の要件（ｄ）及び（ｅ）との関係から、電極４の材料も考慮することが好ましい。例えば、電極４の材料がＴｉの場合、Ｔｉはフッ化水素酸、硝フッ酸、加熱下の塩酸に可溶であるため、これらの溶剤を用いずに除去することが可能な材料を選択することが好ましい。例えば、アンモニアに可溶なＭｏ、ＮａＯＨに可溶なＡｌ２Ｏ３、ほぼ全ての酸及びアルカリ溶剤に可溶なＺｎＯ等を選択すればよい。
また、ウェットエッチングにより土台１１を除去する場合には、イオン化傾向を考慮して溶剤を用いることが好ましい。更に、ウェットエッチングにより土台１１及び触媒膜２を除去する場合には、シリコン酸化膜１ｂを侵さない溶剤を用いることが好ましい。即ち、シリコン酸化膜１ｂはフッ化水素酸に可溶であるため、これ以外の溶剤を用いることが好ましい。土台１１及び触媒膜２の除去をドライエッチングにより行ってもよい。
なお、上記の要件（ｃ）に関し、土台１１がカーバイド化しやすい場合、グラフェン３の形成の際に、土台１１がカーバイド化し、土台１１の溶解及び除去が困難になる。
なお、シリコン酸化膜１ａ、１ｂに代えて、ハフニウム酸化膜、アルミニウム酸化膜等を用いてもよい。
（第２の実施形態）
次に、第２の実施形態について説明する。図５Ａ乃至図５Ｇは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。また、図６Ａ乃至図６Ｂは、第２の実施形態に係る半導体装置の製造方法を工程順に示す斜視図である。
第２の実施形態では、先ず、図５Ａに示すように、参考例と同様にして、基板１上に触媒膜２を形成する。次いで、触媒膜２の上面上にグラフェン３を形成する。このとき、触媒膜２の側面上にグラフェン３が成長することもある。
その後、図５Ｂ及び図６Ａに示すように、シリコン酸化膜１ｂのエッチングを行い、シリコン酸化膜１ｂに、触媒膜２の外周部分の下方まで入り込む凹部２１を形成する。このとき、シリコン酸化膜１ｂの触媒膜２の中央部分の下方に凸部２２を残し、凸部２２の上面と触媒膜２の下面との接触は維持する。この結果、グラフェン３と基板１との間に隙間が生じ、更に、部分的に、触媒膜２と基板１との間に隙間が生じる。シリコン酸化膜１ｂのエッチングは、例えば、フッ化水素（ＨＦ）のガス又は溶液を用いて行う。
続いて、図５Ｃに示すように、シリコン酸化膜１ｂ上に、グラフェン３の端部を覆う２個の電極４を形成する。電極４の形成後も、グラフェン３と基板１との間に隙間が存在し、触媒膜２と基板１との間に部分的に隙間が存在する。
次いで、図５Ｄ及び図６Ｂに示すように、触媒膜２を除去する。グラフェン３の両端部が側方から電極４により保持されているため、グラフェン３は電極４間に懸架される。
その後、図５Ｅに示すように、グラフェン３の露出面を覆う絶縁膜５を形成する。続いて、図５Ｆに示すように、シリコン酸化膜１ｃを除去する。次いで、シリコン層１ａの裏面にバックゲート電極６を形成する。次いで、図５Ｇに示すように、絶縁膜５のグラフェン３の上面を覆う部分上にゲート電極７を形成する。
第２の実施形態によれば、シリコン酸化膜１ｂのエッチングにより凹部２１を形成しているため、グラフェン３が触媒膜２の側面を覆っても、グラフェン３の加工等を行わずに触媒膜２を容易に除去することができる。従って、グラフェン３を確実にチャネルとして機能させることができる。
なお、シリコン酸化膜１ａ、１ｂに代えて、ハフニウム酸化膜、アルミニウム酸化膜等を用いてもよい。ハフニウム酸化膜を用いる場合、そのエッチングは、例えば、フッ化水素酸系のエッチング液を用いて行うことができる。アルミニウム酸化膜を用いる場合、そのエッチングは、例えば、ＮａＯＨ又はフッ化水素酸を用いて行うことができる。
（第３の実施形態）
次に、第３の実施形態について説明する。図７Ａ乃至図７Ｇは、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。また、図８Ａ乃至図８Ｃは、第３の実施形態に係る半導体装置の製造方法を工程順に示す斜視図である。
第３の実施形態では、先ず、図７Ａに示すように、参考例と同様にして、基板１上に触媒膜２を形成する。次いで、触媒膜２を覆う保護膜３１を基板１上に形成する。保護膜３１の材料としては、例えば、次の５つの条件を満たすものを用いることが好ましい。（ｆ）グラフェン３の形成に対する触媒能を持たない。（ｇ）グラフェン３の形成温度以上の融点を持つ。（ｈ）カーバイド化し難い。（ｉ）溶解又は分解により除去することができる。（ｊ）触媒膜２とのエッチング選択性を持つ。
その後、図７Ｂ及び図８Ａに示すように、触媒膜２の表面が露出するまで保護膜３１を研磨する。研磨前の保護膜３１は、保護膜３１の原料膜であるということができる。
続いて、図７Ｃ及び図８Ｂに示すように、触媒膜２の上面上にグラフェン３を形成する。このとき、触媒膜２の側面は保護膜３１により覆われているため、グラフェン３は触媒膜２の側面上には成長しない。
次いで、図７Ｄ及び図８Ｃに示すように、保護膜３１を除去する。その後、図７Ｅに示すように、シリコン酸化膜１ｂ上に、グラフェン３の端部を覆う２個の電極４を形成する。続いて、図７Ｆに示すように、触媒膜２を除去する。グラフェン３の両端部が側方から電極４により保持されているため、グラフェン３は電極４間に懸架される。次いで、図７Ｇに示すように、グラフェン３の露出面を覆う絶縁膜５を形成する。その後、シリコン酸化膜１ｃを除去する。続いて、シリコン層１ａの裏面にバックゲート電極６を形成する。次いで、絶縁膜５のグラフェン３の上面を覆う部分上にゲート電極７を形成する。
第３の実施形態によれば、グラフェン３の形成時に触媒膜２の側面が保護膜３１により覆われているため、グラフェン３は基板１と接触しない。このため、触媒膜２を容易に除去することができる。従って、グラフェン３を確実にチャネルとして機能させることができる。また、第１の実施形態及び第２の実施形態と比較して、グラフェン３の特性を安定させやすい。これは、触媒膜２の側面上に成長するグラフェンよりも上面上に成長するグラフェンの方が、厚さ等の制御が容易だからである。
ここで、保護膜３１の材料の具体例について説明する。保護膜３１の材料としては、金属及び化合物（酸化物、窒化物、炭化物等）が挙げられる。金属としては、融点が高い遷移金属を用いることが好ましく、例えばＴｉ、Ｃｒ、Ｗ、Ｈｆ、Ｎｂ等が適している。化合物としては、例えばＺｎＯ、ＭｇＯ、Ａｌ２Ｏ３、Ｓｉ３Ｎ４等が挙げられる。つまり、土台１１と同様の材料を用いることができる。また、上記の要件（ｉ）及び（ｊ）との関係から、触媒膜２の材料も考慮することが好ましい。保護膜３１は、例えば、スパッタリング法、電子ビーム蒸着法、分子線エピタキシー法、ＡＬＤ法等により形成することができる。また、保護膜３１の材料として酸化シリコンを用いる場合、例えばＳＯＧ溶液をスピンコート法で塗布し、アニールすることにより保護膜３１を形成してもよい。
また、第３の実施形態では、保護膜３１を、触媒膜２の上面及び側面を覆うように形成しているが、触媒膜２の上面を露出するように保護膜３１を形成してもよい。つまり、保護膜３１が触媒膜２よりも薄くてもよい。この場合、例えば、保護膜３１の形成後に触媒膜２を研磨し、触媒膜２の厚さを保護膜３１の厚さと同程度とすればよい。また、グラフェン３の形成時に、触媒膜２の側面の一部が保護膜３１により覆われていれば、触媒膜２を容易に除去することができるという効果が得られる。
（第４の実施形態）
次に、第４の実施形態について説明する。図９Ａ乃至図９Ｅは、第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。また、図１０Ａ乃至図１０Ｅは、第４の実施形態に係る半導体装置の製造方法を工程順に示す斜視図である。
第４の実施形態では、先ず、図９Ａ及び図１０Ａに示すように、基板１上に触媒膜２及び保護膜４１をこの順で形成する。触媒膜２及び保護膜４１は、例えば、同一のレジスト膜を用いたリフトオフ法により形成することができる。保護膜４１（犠牲膜）の材料については後述する。
次いで、図９Ｂ及び図１０Ｂに示すように、保護膜４１の側面の少なくとも一部を露出するように、保護膜４１上及びシリコン酸化膜４１ｂ上に保護膜４２を形成する。このとき、触媒膜２と保護膜４１との界面を基準とした、シリコン酸化膜１ｂ上の保護膜４２の表面の高さｄ２を、触媒膜２と保護膜４１との界面を基準とした保護膜４１の表面の高さｄ１よりも低くする。保護膜４１の材料としては、例えば、次の３つの条件を満たすものを用いることが好ましい。（ｋ）溶解又は分解により除去することができる。（ｌ）保護膜４２とのエッチング選択性を持つ。（ｍ）触媒膜２とのエッチング選択性を持つ。また、保護膜４２の材料としては、例えば、次の５つの条件を満たすものを用いることが好ましい。（ｎ）グラフェン３の形成に対する触媒能を持たない。（ｏ）グラフェン３の形成温度以上の融点を持つ。（ｐ）カーバイド化し難い。（ｑ）溶解又は分解により除去することができる。（ｒ）触媒膜２とのエッチング選択性を持つ。
その後、図９Ｃ及び図１０Ｃに示すように、シリコン酸化膜４１ｂ上の保護膜４２を残存させながら、保護膜４１をその上に位置する保護膜４２と共に除去する。この結果、残存する保護膜４２に、触媒膜２を露出する開口部４３が形成される。保護膜４１（犠牲膜）の除去前の保護膜４２の全体は、保護膜４２の原料膜である。
続いて、図９Ｄ及び図１０Ｄに示すように、開口部４３内から露出している触媒膜２の上面上にグラフェン３を形成する。このとき、触媒膜２の側面は保護膜４２により覆われているため、グラフェン３は触媒膜２の側面上には成長しない。
次いで、図９Ｅ及び図１０Ｅに示すように、保護膜４２を除去する。この結果、第３の実施形態における保護膜３１の除去後と同様の構造が得られる。その後、第３の実施形態と同様に、電極４の形成からゲート電極７の形成までの処理を行う。
第４の実施形態によれば、グラフェン３の形成時に触媒膜２の側面が保護膜４２により覆われているため、グラフェン３は基板１と接触しない。このため、触媒膜２を容易に除去することができる。従って、グラフェン３を確実にチャネルとして機能させることができる。また、第３の実施形態と同様に、第１の実施形態及び第２の実施形態と比較して、グラフェン３の特性を安定させやすい。
なお、保護膜４１、４２の材料としては、金属及び化合物（酸化物、窒化物、炭化物等）が挙げられる。例えば、塩酸に可溶なＺｎＯ又はＭｇＯを保護膜４１の材料として用い、塩酸に不溶でフッ酸に可溶なＳｉＯ２を保護膜４２の材料として用いることができる。保護膜４１及び４２は、例えば、スパッタリング法、電子ビーム蒸着法、分子線エピタキシー法、ＡＬＤ法等により形成することができる。また、保護膜４１としてフォトレジスト剤を用いることもできる。
（第５の実施形態）
次に、第５の実施形態について説明する。図１１Ａ乃至図１１Ｆは、第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。また、図１２Ａ乃至図１２Ｃは、第５の実施形態に係る半導体装置の製造方法を工程順に示す斜視図である。
第５の実施形態では、先ず、図１１Ａに示すように、基板１上に触媒膜２及び保護膜５１をこの順で形成する。触媒膜２及び保護膜５１は、例えば、同一のレジスト膜を用いたリフトオフ法により形成することができる。保護膜５１（犠牲膜）の材料については後述する。
次いで、図１１Ｂに示すように、保護膜５１を残存させたまま、触媒膜２のエッチングを行い、触媒膜２の側面を保護膜５１の側面よりも内側に後退させる。つまり、平面視で触媒膜２を縮小する。この結果、保護膜５１が触媒膜２に対する庇のようになる。
その後、図１１Ｃに示すように、保護膜５１の側面の少なくとも一部を露出するように、保護膜５１の上面上及び触媒膜２の側面上に保護膜５２を形成する。このような保護膜５２は、例えば、基板１の表面に垂直な方向から傾斜した方向からの堆積により形成することができる。保護膜５１の材料としては、例えば、次の３つの条件を満たすものを用いることが好ましい。（ｓ）溶解又は分解により除去することができる。（ｔ）保護膜５２とのエッチング選択性を持つ。（ｕ）触媒膜２とのエッチング選択性を持つ。また、保護膜５２の材料としては、例えば、次の５つの条件を満たすものを用いることができる。（ｖ）グラフェン３の形成に対する触媒能を持たない。（ｗ）グラフェン３の形成温度以上の融点を持つ。（ｘ）カーバイド化し難い。（ｙ）溶解又は分解により除去することができる。（ｚ）触媒膜２とのエッチング選択性を持つ。
続いて、図１１Ｄ及び図１２Ａに示すように、触媒膜２の側面上の保護膜５２を残存させながら、保護膜５１をその上に位置する保護膜５２と共に除去する。保護膜５１（犠牲膜）の除去前の保護膜５２の全体は、保護膜５２の原料膜ということができる。
次いで、図１１Ｅ及び図１２Ｂに示すように、触媒膜２の上面上にグラフェン３を形成する。このとき、触媒膜２の側面は保護膜５２により覆われているため、グラフェン３は触媒膜２の側面上には成長しない。
その後、図１１Ｆ及び図１２Ｃに示すように、保護膜５２を除去する。この結果、第３の実施形態における保護膜３１の除去後と同様の構造が得られる。その後、第３の実施形態と同様に、電極４の形成からゲート電極７の形成までの処理を行う。
第５の実施形態によれば、グラフェン３の形成時に触媒膜２の側面が保護膜５２により覆われているため、グラフェン３は基板１と接触しない。このため、触媒膜２を容易に除去することができる。従って、グラフェン３を確実にチャネルとして機能させることができる。また、第３の実施形態と同様に、第１の実施形態及び第２の実施形態と比較して、グラフェン３の特性を安定させやすい。
なお、保護膜５１、５２の材料としては、金属及び化合物（酸化物、窒化物、炭化物等）が挙げられる。例えば、Ｆｅを触媒膜２の材料として用いる場合、アセトン等の有機溶媒に可溶なフォトレジスト剤を保護膜５１の材料として用い、ＮａＯＨ水溶液に可溶なＺｎＯを保護膜５２の材料として用いることができる。保護膜５１及び５２は、例えば、スパッタリング法、電子ビーム蒸着法、分子線エピタキシー法、ＡＬＤ法等により形成することができる。
また、これらの半導体装置の用途は特に限定されず、例えば、無線基地局用ハイパワーアンプ、携帯電話基地局用ハイパワーアンプ、サーバ用半導体素子、パーソナルコンピュータ用半導体素子、車載集積回路（ＩＣ）、及び電気自動車のモータ駆動用トランジスタとして用いることができる。
本発明は、グラフェンを含む半導体装置及びその製造方法に関する産業に好適である。
本発明は、半導体装置の製造方法に関する。
本発明は、グラフェンを用いながら容易に製造することができる半導体装置の製造方法を提供することを目的とする。
次いで、図９Ｂ及び図１０Ｂに示すように、保護膜４１の側面の少なくとも一部を露出するように、保護膜４１上及びシリコン酸化膜１ｂ上に保護膜４２を形成する。このとき、触媒膜２と保護膜４１との界面を基準とした、シリコン酸化膜１ｂ上の保護膜４２の表面の高さｄ2を、触媒膜２と保護膜４１との界面を基準とした保護膜４１の表面の高さｄ1よりも低くする。保護膜４１の材料としては、例えば、次の３つの条件を満たすものを用いることが好ましい。（ｋ）溶解又は分解により除去することができる。（ｌ）保護膜４２とのエッチング選択性を持つ。（ｍ）触媒膜２とのエッチング選択性を持つ。また、保護膜４２の材料としては、例えば、次の５つの条件を満たすものを用いることが好ましい。（ｎ）グラフェン３の形成に対する触媒能を持たない。（ｏ）グラフェン３の形成温度以上の融点を持つ。（ｐ）カーバイド化し難い。（ｑ）溶解又は分解により除去することができる。（ｒ）触媒膜２とのエッチング選択性を持つ。
その後、図９Ｃ及び図１０Ｃに示すように、シリコン酸化膜１ｂ上の保護膜４２を残存させながら、保護膜４１をその上に位置する保護膜４２と共に除去する。この結果、残存する保護膜４２に、触媒膜２を露出する開口部４３が形成される。保護膜４１（犠牲膜）の除去前の保護膜４２の全体は、保護膜４２の原料膜である。
また、これらの半導体装置の用途は特に限定されず、例えば、無線基地局用ハイパワーアンプ、携帯電話基地局用ハイパワーアンプ、サーバ用半導体素子、パーソナルコンピュータ用半導体素子、車載集積回路（ＩＣ）、及び電気自動車のモータ駆動用トランジスタとして用いることができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
基板上方に触媒膜を形成する工程と、
前記触媒膜上にグラフェンを成長する工程と、
前記触媒膜の下面を露出する隙間を形成する工程と、
前記隙間を介して、前記触媒膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２）
前記触媒膜を形成する工程の前に、前記基板上方に土台を形成する工程を有し、
前記触媒膜を前記土台上に形成し、
前記隙間を形成する工程は、前記土台を除去する工程を有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記土台として、グラフェンの触媒として機能しないものを形成することを特徴とする付記２に記載の半導体装置の製造方法。
（付記４）
前記隙間を形成する工程は、前記基板の表面をエッチングして前記触媒膜の下方まで延びる凹部を形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記５）
前記触媒膜を除去する工程の前に、前記グラフェンの端部を覆う２個の電極を形成する工程を有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記６）
前記触媒膜を除去する工程の後に、
前記２個の電極間で前記グラフェンを覆うゲート絶縁膜を形成する工程と、
前記グラフェンとの間で絶縁膜を挟むゲート電極を形成する工程と、
を有することを特徴とする付記５に記載の半導体装置の製造方法。
（付記７）
前記基板は、前記触媒膜が形成される側の表面に形成された絶縁膜を有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記８）
基板上方に触媒膜を形成する工程と、
前記触媒膜の上面を露出する保護膜を形成する工程と、
前記触媒膜の上面上にグラフェンを成長する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記９）
前記保護膜は、前記触媒膜の側面の少なくとも一部を覆うことを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）
前記グラフェンを成長する工程の後に、前記保護膜を除去する工程を有することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１１）
前記保護膜を形成する工程は、
前記触媒膜を覆う前記保護膜の原料膜を前記基板上方に形成する工程と、
前記原料膜を前記触媒膜の上面が露出するまで研磨する工程と、
を有することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１２）
前記保護膜を形成する工程は、
前記触媒膜の上面を覆う犠牲膜を形成する工程と、
前記触媒膜の側面の少なくとも一部を覆い、前記犠牲膜の側面の少なくとも一部を露出する前記保護膜の原料膜を前記基板上方に形成する工程と、
前記犠牲膜を除去して前記触媒膜の上面を露出する工程と、
を有することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１３）
前記触媒膜の上面を露出する工程において、前記犠牲膜上に前記原料膜の一部が存在する場合、前記犠牲膜と共に前記一部を除去することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）
前記保護膜を形成する工程は、
前記触媒膜の上面を覆う犠牲膜を形成する工程と、
前記触媒膜の側面をエッチングして前記触媒膜の側面を前記犠牲膜の側面よりも内側まで後退させる工程と、
前記犠牲膜の下方において前記触媒膜の側面の少なくとも一部を覆い、前記犠牲膜の側面の少なくとも一部を露出する前記保護膜の原料膜を前記基板上方に形成する工程と、
前記犠牲膜を除去して前記触媒膜の上面を露出する工程と、
を有することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１５）
前記触媒膜の上面を露出する工程において、前記犠牲膜上に前記原料膜の一部が存在する場合、前記犠牲膜と共に前記一部を除去することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記触媒膜を除去する工程の前に、前記グラフェンの端部を覆う２個の電極を形成する工程を有することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１７）
前記触媒膜を除去する工程の後に、
前記２個の電極間で前記グラフェンを覆うゲート絶縁膜を形成する工程と、
前記グラフェンとの間で絶縁膜を挟むゲート電極を形成する工程と、
を有することを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）
前記基板は、前記触媒膜が形成される側の表面に形成された絶縁膜を有することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１９）
基板上方に触媒膜を形成する工程と、
前記触媒膜上にグラフェンを成長する工程と、
前記触媒膜の下面を露出する隙間を形成する工程と、
前記隙間を介して、前記触媒膜を除去する工程と、
を有することを特徴とするグラフェンの成長方法。
（付記２０）
基板上方に触媒膜を形成する工程と、
前記触媒膜の上面を露出する保護膜を形成する工程と、
前記触媒膜の上面上にグラフェンを成長する工程と、
を有することを特徴とするグラフェンの成長方法。

Claims (20)

  1. 基板上方に触媒膜を形成する工程と、
    前記触媒膜上にグラフェンを成長する工程と、
    前記触媒膜の下面を露出する隙間を形成する工程と、
    前記隙間を介して、前記触媒膜を除去する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記触媒膜を形成する工程の前に、前記基板上方に土台を形成する工程を有し、
    前記触媒膜を前記土台上に形成し、
    前記隙間を形成する工程は、前記土台を除去する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記土台として、グラフェンの触媒として機能しないものを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記隙間を形成する工程は、前記基板の表面をエッチングして前記触媒膜の下方まで延びる凹部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記触媒膜を除去する工程の前に、前記グラフェンの端部を覆う２個の電極を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記触媒膜を除去する工程の後に、
    前記２個の電極間で前記グラフェンを覆うゲート絶縁膜を形成する工程と、
    前記グラフェンとの間で絶縁膜を挟むゲート電極を形成する工程と、
    を有することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記基板は、前記触媒膜が形成される側の表面に形成された絶縁膜を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 基板上方に触媒膜を形成する工程と、
    前記触媒膜の上面を露出する保護膜を形成する工程と、
    前記触媒膜の上面上にグラフェンを成長する工程と、
    を有することを特徴とする半導体装置の製造方法。
  9. 前記保護膜は、前記触媒膜の側面の少なくとも一部を覆うことを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記グラフェンを成長する工程の後に、前記保護膜を除去する工程を有することを特徴とする請求項８に記載の半導体装置の製造方法。
  11. 前記保護膜を形成する工程は、
    前記触媒膜を覆う前記保護膜の原料膜を前記基板上方に形成する工程と、
    前記原料膜を前記触媒膜の上面が露出するまで研磨する工程と、
    を有することを特徴とする請求項８に記載の半導体装置の製造方法。
  12. 前記保護膜を形成する工程は、
    前記触媒膜の上面を覆う犠牲膜を形成する工程と、
    前記触媒膜の側面の少なくとも一部を覆い、前記犠牲膜の側面の少なくとも一部を露出する前記保護膜の原料膜を前記基板上方に形成する工程と、
    前記犠牲膜を除去して前記触媒膜の上面を露出する工程と、
    を有することを特徴とする請求項８に記載の半導体装置の製造方法。
  13. 前記触媒膜の上面を露出する工程において、前記犠牲膜上に前記原料膜の一部が存在する場合、前記犠牲膜と共に前記一部を除去することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記保護膜を形成する工程は、
    前記触媒膜の上面を覆う犠牲膜を形成する工程と、
    前記触媒膜の側面をエッチングして前記触媒膜の側面を前記犠牲膜の側面よりも内側まで後退させる工程と、
    前記犠牲膜の下方において前記触媒膜の側面の少なくとも一部を覆い、前記犠牲膜の側面の少なくとも一部を露出する前記保護膜の原料膜を前記基板上方に形成する工程と、
    前記犠牲膜を除去して前記触媒膜の上面を露出する工程と、
    を有することを特徴とする請求項８に記載の半導体装置の製造方法。
  15. 前記触媒膜の上面を露出する工程において、前記犠牲膜上に前記原料膜の一部が存在する場合、前記犠牲膜と共に前記一部を除去することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記触媒膜を除去する工程の前に、前記グラフェンの端部を覆う２個の電極を形成する工程を有することを特徴とする請求項８に記載の半導体装置の製造方法。
  17. 前記触媒膜を除去する工程の後に、
    前記２個の電極間で前記グラフェンを覆うゲート絶縁膜を形成する工程と、
    前記グラフェンとの間で絶縁膜を挟むゲート電極を形成する工程と、
    を有することを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記基板は、前記触媒膜が形成される側の表面に形成された絶縁膜を有することを特徴とする請求項８に記載の半導体装置の製造方法。
  19. 基板上方に触媒膜を形成する工程と、
    前記触媒膜上にグラフェンを成長する工程と、
    前記触媒膜の下面を露出する隙間を形成する工程と、
    前記隙間を介して、前記触媒膜を除去する工程と、
    を有することを特徴とするグラフェンの成長方法。
  20. 基板上方に触媒膜を形成する工程と、
    前記触媒膜の上面を露出する保護膜を形成する工程と、
    前記触媒膜の上面上にグラフェンを成長する工程と、
    を有することを特徴とするグラフェンの成長方法。
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