JP2000261291A - リサンプラ方法およびリサンプラ回路 - Google Patents
リサンプラ方法およびリサンプラ回路Info
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- H03H17/0282—Sinc or gaussian filters
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Abstract
(57)【要約】
【課題】 従来のリサンプラ回路は演算回数が多く長い
実行時間を必要で、ハードウェア規模が大であった。 【解決手段】 ＳＩＮＣ関数の波形１での基準時刻０か
ら時間間隔［０，Ｔ］，［０，−Ｔ］以外のＴ，−Ｔ方
向での対称性を基に、時間Ｔ後から所定時刻までの計数
値を複数のＲＯＭに格納して乗算回数を減少し、乗算器
数を削減し高速に動作する。また、波形１の対称性を基
に、各時間間隔内の１／２時間までの計数値をＲＯＭに
格納しＲＯＭのサイズを削減する。
実行時間を必要で、ハードウェア規模が大であった。 【解決手段】 ＳＩＮＣ関数の波形１での基準時刻０か
ら時間間隔［０，Ｔ］，［０，−Ｔ］以外のＴ，−Ｔ方
向での対称性を基に、時間Ｔ後から所定時刻までの計数
値を複数のＲＯＭに格納して乗算回数を減少し、乗算器
数を削減し高速に動作する。また、波形１の対称性を基
に、各時間間隔内の１／２時間までの計数値をＲＯＭに
格納しＲＯＭのサイズを削減する。
Description
【０００１】
【発明の属する技術分野】この発明は、ディジタル復調
器などに搭載され、タイミングリカバリ機能を実現する
ディジタルフィルタ、特に、インタポレーションフィル
タ等のリサンプラ方法およびリサンプラ回路に関するも
のである。
器などに搭載され、タイミングリカバリ機能を実現する
ディジタルフィルタ、特に、インタポレーションフィル
タ等のリサンプラ方法およびリサンプラ回路に関するも
のである。
【０００２】
【従来の技術】半導体技術の驚異的な発展に伴い、通信
／音声／画像／計測／制御等の様々な分野において、抵
抗／コンデンサ／コイル／ＯＰアンプ等のアナログ電子
回路素子を用いた従来のアナログ信号処理は、次第に、
ディジタル的な信号処理へと移行してきており、これは
ディジタル信号処理と呼ばれている。
／音声／画像／計測／制御等の様々な分野において、抵
抗／コンデンサ／コイル／ＯＰアンプ等のアナログ電子
回路素子を用いた従来のアナログ信号処理は、次第に、
ディジタル的な信号処理へと移行してきており、これは
ディジタル信号処理と呼ばれている。
【０００３】ディジタル信号処理を前提とするシステム
間では、ディジタルデータすなわち離散的なデータが伝
達され処理される必要がある。しかし、ディジタルデー
タを伝達（通信）する場合には、その媒体に何を利用し
ようとも、（距離あるいは時間の）離れた場所へとディ
ジタルデータが転送されるため、データを送信した側と
データを受信した側とで同じ時間（間隔）を共有するこ
とができない。
間では、ディジタルデータすなわち離散的なデータが伝
達され処理される必要がある。しかし、ディジタルデー
タを伝達（通信）する場合には、その媒体に何を利用し
ようとも、（距離あるいは時間の）離れた場所へとディ
ジタルデータが転送されるため、データを送信した側と
データを受信した側とで同じ時間（間隔）を共有するこ
とができない。
【０００４】図７はディジタル伝送システムにおける送
信データと受信波形の関係を示す説明図であるが、特
に、このディジタル伝送システムが用いられる分野に限
定するものではない。図において、離散的なディジタル
データが、送信側から受信側へ、所定の時間間隔で送出
される。送信側と受信側との間の伝送路（ケーブル、電
話線、無線等、特に限定されるものではない）を介し
て、受信側へ送信されるディジタルデータは、伝送途中
での伝送路特性による減衰により、元のディジタルデー
タの姿が変化され、アナログ波形のデータとして受信側
で受信される。この受信されるデータは、伝送途中の妨
害により雑音を含んでいることが普通である。
信データと受信波形の関係を示す説明図であるが、特
に、このディジタル伝送システムが用いられる分野に限
定するものではない。図において、離散的なディジタル
データが、送信側から受信側へ、所定の時間間隔で送出
される。送信側と受信側との間の伝送路（ケーブル、電
話線、無線等、特に限定されるものではない）を介し
て、受信側へ送信されるディジタルデータは、伝送途中
での伝送路特性による減衰により、元のディジタルデー
タの姿が変化され、アナログ波形のデータとして受信側
で受信される。この受信されるデータは、伝送途中の妨
害により雑音を含んでいることが普通である。
【０００５】受信側のディジタル信号処理装置は、受信
したアナログ波形のデータから、送信側で送信されたオ
リジナルのディジタルデータへ復帰させる機能を必要と
する。この復帰処理をデータリカバリと呼んでいる。一
方、アナログ信号処理のシステムでは、受信したアナロ
グ波形のデータをそのまま処理すればよいので、アナロ
グ波形からデータが抜け落ちることは無い。
したアナログ波形のデータから、送信側で送信されたオ
リジナルのディジタルデータへ復帰させる機能を必要と
する。この復帰処理をデータリカバリと呼んでいる。一
方、アナログ信号処理のシステムでは、受信したアナロ
グ波形のデータをそのまま処理すればよいので、アナロ
グ波形からデータが抜け落ちることは無い。
【０００６】しかしながら、ディジタル信号処理のシス
テムでは、受信したアナログ波形からディジタルデータ
を標本（サンプリング）する必要があるため、標本され
なかったデータは失われることになる。従って、受信側
で受信したデータを正しくリカバリするためには、送信
側が所定の手順に従ってディジタルデータを受信側へ送
出する必要がある。
テムでは、受信したアナログ波形からディジタルデータ
を標本（サンプリング）する必要があるため、標本され
なかったデータは失われることになる。従って、受信側
で受信したデータを正しくリカバリするためには、送信
側が所定の手順に従ってディジタルデータを受信側へ送
出する必要がある。
【０００７】つまり、送信側から受信側へ向けて、ディ
ジタルデータを送信するということは、矩形パルスを送
信することに等しい。矩形パルスは、広い周波数スペク
トル特性をもつため広帯域の伝送路が必要になるが、周
波数資源には制限や制約があるので、正しく伝送できる
周波数帯域に伝送路を制限する必要がある。
ジタルデータを送信するということは、矩形パルスを送
信することに等しい。矩形パルスは、広い周波数スペク
トル特性をもつため広帯域の伝送路が必要になるが、周
波数資源には制限や制約があるので、正しく伝送できる
周波数帯域に伝送路を制限する必要がある。
【０００８】図８は低域通過フィルタを介したディジタ
ルデータの変化を示す説明図である。例えば、ディジタ
ルデータの広域周波数成分を低域通過フィルタにより除
去すると、図８の右側部分に示すように、矩形パルスの
波形はなだらかな波形になり、結果としてパルス幅が広
がる。幅Ｔの矩形パルス列を用いてディジタルデータを
伝送する場合、帯域制限によりパルス幅が広がり、その
結果、隣接パルスの波形が互いに重なり合い、伝送波形
間で干渉（符号間干渉）が生じる。時間Ｔ毎に、送信側
からパルス情報であるディジタルデータが送信されてい
る場合、伝送波形が歪んだとしても時間Ｔ毎のサンプリ
ング点で隣接した伝送波形の重なりが無ければ、受信側
で正しいパルス情報を取り出すことが可能となる。
ルデータの変化を示す説明図である。例えば、ディジタ
ルデータの広域周波数成分を低域通過フィルタにより除
去すると、図８の右側部分に示すように、矩形パルスの
波形はなだらかな波形になり、結果としてパルス幅が広
がる。幅Ｔの矩形パルス列を用いてディジタルデータを
伝送する場合、帯域制限によりパルス幅が広がり、その
結果、隣接パルスの波形が互いに重なり合い、伝送波形
間で干渉（符号間干渉）が生じる。時間Ｔ毎に、送信側
からパルス情報であるディジタルデータが送信されてい
る場合、伝送波形が歪んだとしても時間Ｔ毎のサンプリ
ング点で隣接した伝送波形の重なりが無ければ、受信側
で正しいパルス情報を取り出すことが可能となる。
【０００９】符号間干渉を発生させないで帯域制限を実
行可能とする条件としての公知なものは、例えば、ナイ
キストの第１基準がある。このナイキストの第１基準に
よれば、時間Ｔ毎のサンプリング点で符号間干渉を生じ
させない為の必要最小限の周波数帯域は、Ｔ／２であ
る。
行可能とする条件としての公知なものは、例えば、ナイ
キストの第１基準がある。このナイキストの第１基準に
よれば、時間Ｔ毎のサンプリング点で符号間干渉を生じ
させない為の必要最小限の周波数帯域は、Ｔ／２であ
る。
【００１０】図９は符号間干渉を生じさせないためのフ
ィルタ特性を示す説明図であり、図において、周波数が
ｆ＝０から周波数（ナイキスト周波数という）ｆ＝１／
２Ｔまでの帯域だけを通過させる理想低域通過フィル
タ、あるいは、ナイキスト周波数１／２Ｔを境に奇対称
の伝達特性を持つ低域通過フィルタを用いて、時間Ｔ毎
にパルス信号を入力すると、その応答、即ち、インパル
ス応答（図２を参照）は、時間ｔ＝±ｎＴで振幅が零と
なり、インパルス応答が重なり合っても、ｔ＝±ｎＴで
サンプリングすれば符号間干渉は生じないことになる。
ィルタ特性を示す説明図であり、図において、周波数が
ｆ＝０から周波数（ナイキスト周波数という）ｆ＝１／
２Ｔまでの帯域だけを通過させる理想低域通過フィル
タ、あるいは、ナイキスト周波数１／２Ｔを境に奇対称
の伝達特性を持つ低域通過フィルタを用いて、時間Ｔ毎
にパルス信号を入力すると、その応答、即ち、インパル
ス応答（図２を参照）は、時間ｔ＝±ｎＴで振幅が零と
なり、インパルス応答が重なり合っても、ｔ＝±ｎＴで
サンプリングすれば符号間干渉は生じないことになる。
【００１１】このナイキストの第１基準を満足する実用
的なフィルタとしてロールオフフィルタがある。このロ
ールオフフィルタの特性は、図９に示すフィルタ特性で
あり、そのインパルス応答は図２に示すＳＩＮＣ関数で
得られる波形１で示される。このように、符号間干渉の
無い状態で送信側からディジタルデータを伝送していて
も、送信側のデータ送出間隔Ｔと受信側のデータのサン
プリング間隔Ｔとが全く同一であるとは限らない。ディ
ジタル信号処理システムにおいては、一般に、クリスタ
ル発振器を用いてこのデータのサンプリング間隔Ｔが生
成される。クリスタル発振器として、送信側および受信
側の双方で同一のものを使用していたとしても、その動
作は完全に同一とはならない。
的なフィルタとしてロールオフフィルタがある。このロ
ールオフフィルタの特性は、図９に示すフィルタ特性で
あり、そのインパルス応答は図２に示すＳＩＮＣ関数で
得られる波形１で示される。このように、符号間干渉の
無い状態で送信側からディジタルデータを伝送していて
も、送信側のデータ送出間隔Ｔと受信側のデータのサン
プリング間隔Ｔとが全く同一であるとは限らない。ディ
ジタル信号処理システムにおいては、一般に、クリスタ
ル発振器を用いてこのデータのサンプリング間隔Ｔが生
成される。クリスタル発振器として、送信側および受信
側の双方で同一のものを使用していたとしても、その動
作は完全に同一とはならない。
【００１２】例えば、送信側と受信側とのクリスタル発
振器の間で、１ｐｐｍの誤差が生じた場合、１０ＭＨｚ
程度で動作中のシステムであれば、１秒間で１０個もデ
ータがずれてくることになる。また、全く同一の周波数
であったと仮定しても、送信側のデータ送出間隔Ｔと受
信側でサンプルするポイントがずれていれば、永久に正
しいデータをサンプルすることができない。そして、デ
ィジタル伝送システムでは、サンプルするポイントを送
信側から受信側へ伝達することができないという課題が
ある。
振器の間で、１ｐｐｍの誤差が生じた場合、１０ＭＨｚ
程度で動作中のシステムであれば、１秒間で１０個もデ
ータがずれてくることになる。また、全く同一の周波数
であったと仮定しても、送信側のデータ送出間隔Ｔと受
信側でサンプルするポイントがずれていれば、永久に正
しいデータをサンプルすることができない。そして、デ
ィジタル伝送システムでは、サンプルするポイントを送
信側から受信側へ伝達することができないという課題が
ある。
【００１３】従って、受信側では、受信したデータから
送信側の周波数（データ送出間隔）やサンプルするポイ
ントを復帰させる必要がある。受信側で実施されるこの
ような処理をタイミングリカバリと呼び、それを実現す
るブロックをタイミングリカバリ回路等と呼ぶ。
送信側の周波数（データ送出間隔）やサンプルするポイ
ントを復帰させる必要がある。受信側で実施されるこの
ような処理をタイミングリカバリと呼び、それを実現す
るブロックをタイミングリカバリ回路等と呼ぶ。
【００１４】このタイミングリカバリ回路として、従来
では、ディジタル処理とアナログ処理とを組み合わせて
実現する方法が一般的であったが、最近では、すべての
動作をディジタル処理で実現するタイミングリカバリ回
路も多く出現している。このようなタイミングリカバリ
回路は、ディジタルタイミングリカバリ回路あるいはリ
サンプラ回路等と呼ばれている。
では、ディジタル処理とアナログ処理とを組み合わせて
実現する方法が一般的であったが、最近では、すべての
動作をディジタル処理で実現するタイミングリカバリ回
路も多く出現している。このようなタイミングリカバリ
回路は、ディジタルタイミングリカバリ回路あるいはリ
サンプラ回路等と呼ばれている。
【００１５】次に、動作について説明する。図１０は従
来のリサンプラ回路の内挿データの算出方法を示す説明
図である。従来のリサンプラ回路は、サンプリングされ
た信号を内挿することにより任意のタイミング値を算出
すればよいので、係数が可変でタップ数が有限のＦＩＲ
低域通過フィルタで実現することができる。リサンプル
の原理は次式（１）で示される。
来のリサンプラ回路の内挿データの算出方法を示す説明
図である。従来のリサンプラ回路は、サンプリングされ
た信号を内挿することにより任意のタイミング値を算出
すればよいので、係数が可変でタップ数が有限のＦＩＲ
低域通過フィルタで実現することができる。リサンプル
の原理は次式（１）で示される。
【数１】
【００１６】上記の式（１）は、図１０で示す波形値の
加算を行う計算式であり、ある時刻Ｔの場合、ｙ（Ｔ）
の値は以下の式（２）となる。 ｙ（Ｔ）＝・・・＋ｘ（Ｔ）・ＳＩＮＣ（０） ＋ｘ（２Ｔ）・ＳＩＮＣ（−１） ＋ｘ（３Ｔ）・ＳＩＮＣ（−２） ＋・・・ ．．．（２）
加算を行う計算式であり、ある時刻Ｔの場合、ｙ（Ｔ）
の値は以下の式（２）となる。 ｙ（Ｔ）＝・・・＋ｘ（Ｔ）・ＳＩＮＣ（０） ＋ｘ（２Ｔ）・ＳＩＮＣ（−１） ＋ｘ（３Ｔ）・ＳＩＮＣ（−２） ＋・・・ ．．．（２）
【００１７】図１１はリサンプラ回路の内挿データの算
出方法を示す説明図であり、図において、（ａ）は、上
記した式（１）における値ｎを制限した場合のＦＩＲフ
ィルタの構成を持つリサンプラ回路を示している。ここ
で、ｘ（ｎＴ）は入力、ＳＩＮＣ（０），ＳＩＮＣ（−
１），ＳＩＮＣ（−２），．．．が入力値ｘ（ｎＴ）に
それぞれ対応する係数であり、ｎが０，１，２，
３，．．．の場合の各入力値ｘ（ｎＴ）に対応する各係
数値を乗算して得られた結果の総和がｙ（Ｔ）であり出
力となる。
出方法を示す説明図であり、図において、（ａ）は、上
記した式（１）における値ｎを制限した場合のＦＩＲフ
ィルタの構成を持つリサンプラ回路を示している。ここ
で、ｘ（ｎＴ）は入力、ＳＩＮＣ（０），ＳＩＮＣ（−
１），ＳＩＮＣ（−２），．．．が入力値ｘ（ｎＴ）に
それぞれ対応する係数であり、ｎが０，１，２，
３，．．．の場合の各入力値ｘ（ｎＴ）に対応する各係
数値を乗算して得られた結果の総和がｙ（Ｔ）であり出
力となる。
【００１８】次に、時刻Ｔから所定時間ｔ’経過した時
刻Ｔ＋ｔ’の場合、ｙ（Ｔ＋ｔ’）の値は、以下の式
（３）となる。 ｙ（Ｔ＋ｔ’）＝・・・＋ｘ（Ｔ）・ＳＩＮＣ（ｔ’） ＋ｘ（２Ｔ）・ＳＩＮＣ（−１＋ｔ’／Ｔ） ＋ｘ（３Ｔ）・ＳＩＮＣ（−２＋ｔ’／Ｔ） ＋・・・ ．．．（３）
刻Ｔ＋ｔ’の場合、ｙ（Ｔ＋ｔ’）の値は、以下の式
（３）となる。 ｙ（Ｔ＋ｔ’）＝・・・＋ｘ（Ｔ）・ＳＩＮＣ（ｔ’） ＋ｘ（２Ｔ）・ＳＩＮＣ（−１＋ｔ’／Ｔ） ＋ｘ（３Ｔ）・ＳＩＮＣ（−２＋ｔ’／Ｔ） ＋・・・ ．．．（３）
【００１９】上記した式（３）をＦＩＲフィルタで実現
すると図１１の（ｂ）に示す構成のリサンプラ回路とな
る。図１１の（ｂ）において、入力ｘ（ｎＴ）はｙ
（Ｔ）を求める場合と同一であるが、係数は・・・ＳＩ
ＮＣ（ｔ’／Ｔ），ＳＩＮＣ（−１＋ｔ’／Ｔ），ＳＩ
ＮＣ（−２＋ｔ’／Ｔ），・・・となり、図１１の
（ａ）に示したｙ（Ｔ）の場合より、ｔ’だけずれた時
刻に関する係数を使用している。
すると図１１の（ｂ）に示す構成のリサンプラ回路とな
る。図１１の（ｂ）において、入力ｘ（ｎＴ）はｙ
（Ｔ）を求める場合と同一であるが、係数は・・・ＳＩ
ＮＣ（ｔ’／Ｔ），ＳＩＮＣ（−１＋ｔ’／Ｔ），ＳＩ
ＮＣ（−２＋ｔ’／Ｔ），・・・となり、図１１の
（ａ）に示したｙ（Ｔ）の場合より、ｔ’だけずれた時
刻に関する係数を使用している。
【００２０】従って、サンプルポイントがＴ毎の場合で
も、サンプル間のＳＩＮＣ関数の係数をあらかじめ用意
しておくと、サンプル間で、実際にサンプルしていない
任意の値を算出することができる。このＳＩＮＣ関数
は、基準（大きさ１）のパルスに対するインパルス応答
に他ならない。リサンプラ回路は、上記した技術を用い
ることで、サンプルしているポイントを変化させずに、
サンプルしていないディジタルデータを算出することで
タイミングリカバリを実現するものである。
も、サンプル間のＳＩＮＣ関数の係数をあらかじめ用意
しておくと、サンプル間で、実際にサンプルしていない
任意の値を算出することができる。このＳＩＮＣ関数
は、基準（大きさ１）のパルスに対するインパルス応答
に他ならない。リサンプラ回路は、上記した技術を用い
ることで、サンプルしているポイントを変化させずに、
サンプルしていないディジタルデータを算出することで
タイミングリカバリを実現するものである。
【００２１】上記で説明したリサンプラ回路において、
例えば、図２に示すＳＩＮＣ関数の係数の場合、ｎが１
０の場合を仮定して、任意の時刻Ｔ＋ｔ’におけるリサ
ンプラ回路のデータ処理量を考える。図２において、波
形１はＳＩＮＣ関数を示し、即ち、サンプルされるデー
タに乗算される係数値である。横軸は時間を示し、右側
（Ｔ方向）になるほど時間が古いことを示す。
例えば、図２に示すＳＩＮＣ関数の係数の場合、ｎが１
０の場合を仮定して、任意の時刻Ｔ＋ｔ’におけるリサ
ンプラ回路のデータ処理量を考える。図２において、波
形１はＳＩＮＣ関数を示し、即ち、サンプルされるデー
タに乗算される係数値である。横軸は時間を示し、右側
（Ｔ方向）になるほど時間が古いことを示す。
【００２２】図２に示す波形１において、係数値が最大
値となる時間を０とすると（以下、基準時刻０とす
る）、基準時刻０での値は最大値１（センタータップ）
となる。また、このＳＩＮＣ関数で示される係数値は、
時間０を中心に左右対称な値を有している。時間０から
正負（左右）方向に係わらず、時間Ｔだけ離れている時
間の係数値は常に“０”となり、この場合は符号間干渉
が存在しない。時間Ｔで示される期間内に、実際に受信
データをサンプルする時間ｔ’が存在する。サンプル周
期Ｔを整数値とすると、ｔ’は小数点以下の値となる。
値となる時間を０とすると（以下、基準時刻０とす
る）、基準時刻０での値は最大値１（センタータップ）
となる。また、このＳＩＮＣ関数で示される係数値は、
時間０を中心に左右対称な値を有している。時間０から
正負（左右）方向に係わらず、時間Ｔだけ離れている時
間の係数値は常に“０”となり、この場合は符号間干渉
が存在しない。時間Ｔで示される期間内に、実際に受信
データをサンプルする時間ｔ’が存在する。サンプル周
期Ｔを整数値とすると、ｔ’は小数点以下の値となる。
【００２３】周期Ｔでサンプルされているデータを、最
近の時刻でサンプルされたものから順番に、Ｚ-0，
Ｚ-1，Ｚ-2，Ｚ-3，Ｚ-4，Ｚ-5，Ｚ-6，Ｚ-7，Ｚ-8，Ｚ
-9とする。サンプルデータ算出式の係数を求めるための
遅延量はｔ’であるので、内挿されるデータを作成する
ために利用される係数値は、図２に示すように、最近の
時刻（−Ｔ方向程新しい時刻）のものからｅ，ｄ，ｃ，
ｂ，ａ，ａ’，ｂ’，ｃ’，ｄ’，ｅ’となる。したが
って、内挿されるディジタルデータは、以下の（４）式
で求められる。 （Ｚ0 ＊ｅ）＋（Ｚ-1＊ｄ）＋（Ｚ-2＊ｃ）＋（Ｚ-3＊ｂ）＋（Ｚ-4＊ａ） ＋（Ｚ-5＊ａ’）＋（Ｚ-6＊ｂ’）＋（Ｚ-7＊ｃ’）＋（Ｚ-8＊ｄ’） ＋（Ｚ-9＊ｅ’） ．．．（４）
近の時刻でサンプルされたものから順番に、Ｚ-0，
Ｚ-1，Ｚ-2，Ｚ-3，Ｚ-4，Ｚ-5，Ｚ-6，Ｚ-7，Ｚ-8，Ｚ
-9とする。サンプルデータ算出式の係数を求めるための
遅延量はｔ’であるので、内挿されるデータを作成する
ために利用される係数値は、図２に示すように、最近の
時刻（−Ｔ方向程新しい時刻）のものからｅ，ｄ，ｃ，
ｂ，ａ，ａ’，ｂ’，ｃ’，ｄ’，ｅ’となる。したが
って、内挿されるディジタルデータは、以下の（４）式
で求められる。 （Ｚ0 ＊ｅ）＋（Ｚ-1＊ｄ）＋（Ｚ-2＊ｃ）＋（Ｚ-3＊ｂ）＋（Ｚ-4＊ａ） ＋（Ｚ-5＊ａ’）＋（Ｚ-6＊ｂ’）＋（Ｚ-7＊ｃ’）＋（Ｚ-8＊ｄ’） ＋（Ｚ-9＊ｅ’） ．．．（４）
【００２４】
【発明が解決しようとする課題】従来のリサンプラ回路
は以上のように構成されているので、式（４）では、内
挿するディジタルデータを算出するために、１０回の乗
算と９回の加算を実行する必要がある。つまり、これら
の乗算処理や加算処理等の演算の実行に多くの時間が必
要である。演算の実行時間を短縮するために、これらの
乗算処理や加算処理を並列に実行する場合、１０個の乗
算器と１０個の係数ＲＯＭと９個の加算器を必要とす
る。従って、この場合は、ハードウェアの規模が非常に
大きくなるという課題がある。
は以上のように構成されているので、式（４）では、内
挿するディジタルデータを算出するために、１０回の乗
算と９回の加算を実行する必要がある。つまり、これら
の乗算処理や加算処理等の演算の実行に多くの時間が必
要である。演算の実行時間を短縮するために、これらの
乗算処理や加算処理を並列に実行する場合、１０個の乗
算器と１０個の係数ＲＯＭと９個の加算器を必要とす
る。従って、この場合は、ハードウェアの規模が非常に
大きくなるという課題がある。
【００２５】図１２は従来のリサンプラ回路を示す説明
図であり、式（４）を実現するリサンプラ回路、すなわ
ちＦＩＲフィルタの例である。図において、ＦＦ−ｘ
（ｘ＝０〜９）はレジスタであり、サンプルした任意の
ビット数のデータを保持しておく回路である。レジスタ
ＦＦ−ｘにはクロック信号ＣＬＫが入力され、ＣＬＫの
立ち上がりエッジあるいは立ち下がりエッジに合わせ
て、入力データを入力し、保持し、データを次のレジス
タへ順次出力する。クロック信号ＣＬＫの変化がディジ
タルデータのサンプリング間隔、すなわち時間Ｔを示し
ている。
図であり、式（４）を実現するリサンプラ回路、すなわ
ちＦＩＲフィルタの例である。図において、ＦＦ−ｘ
（ｘ＝０〜９）はレジスタであり、サンプルした任意の
ビット数のデータを保持しておく回路である。レジスタ
ＦＦ−ｘにはクロック信号ＣＬＫが入力され、ＣＬＫの
立ち上がりエッジあるいは立ち下がりエッジに合わせ
て、入力データを入力し、保持し、データを次のレジス
タへ順次出力する。クロック信号ＣＬＫの変化がディジ
タルデータのサンプリング間隔、すなわち時間Ｔを示し
ている。
【００２６】レジスタＦＦ−ｘは、互いに直列に接続さ
れ、サンプルしたデータをクロック信号ＣＬＫの信号レ
ベル変化に合わせて、順番にレジスタＦＦ−０からレジ
スタＦＦ−９へ転送していく。レジスタＦＦ−０の出力
するディジタルデータがＺ0で、ＦＦ−１の出力するデ
ィジタルデータがＺ-1で、同様にレジスタＦＦ−９の出
力するディジタルデータがＺ-9となる。すなわち、最近
の時刻のデータがＺ0であり、最も古い時刻のデータが
Ｚ-9となる。
れ、サンプルしたデータをクロック信号ＣＬＫの信号レ
ベル変化に合わせて、順番にレジスタＦＦ−０からレジ
スタＦＦ−９へ転送していく。レジスタＦＦ−０の出力
するディジタルデータがＺ0で、ＦＦ−１の出力するデ
ィジタルデータがＺ-1で、同様にレジスタＦＦ−９の出
力するディジタルデータがＺ-9となる。すなわち、最近
の時刻のデータがＺ0であり、最も古い時刻のデータが
Ｚ-9となる。
【００２７】図１２において、ＡＤＤｘ（ｘ＝０〜９）
は加算器であり、２個のディジタル入力データを加算
し、加算結果を出力する機能を有する。ＭＰＹｘ（ｘ＝
０〜９）は乗算器であり、２個のディジタル入力データ
を乗算し、乗算結果を出力する機能を有する。
は加算器であり、２個のディジタル入力データを加算
し、加算結果を出力する機能を有する。ＭＰＹｘ（ｘ＝
０〜９）は乗算器であり、２個のディジタル入力データ
を乗算し、乗算結果を出力する機能を有する。
【００２８】ＲＯＭｘ（ｘ＝０〜９）はＳＩＮＣ関数の
係数データを格納している回路である。ＲＯＭとは、Ｒ
ｅａｄ Ｏｎ１ｙ Ｍｅｍｏｒｙ（読み出し専用メモ
リ）のことであり、外部から入力される値（アドレスと
呼ぶ）に対応する記憶領域に格納されているデータを外
部へ出力する回路である。それぞれのＲＯＭｘ（ｘ＝０
〜９）は、サンプル時間のずれｔ’をアドレスとして入
力し、入力したアドレスに対応する係数値、すなわち、
図２に示したＳＩＮＣ関数から得られる関数値、即ち、
係数値を出力する機能を有している。
係数データを格納している回路である。ＲＯＭとは、Ｒ
ｅａｄ Ｏｎ１ｙ Ｍｅｍｏｒｙ（読み出し専用メモ
リ）のことであり、外部から入力される値（アドレスと
呼ぶ）に対応する記憶領域に格納されているデータを外
部へ出力する回路である。それぞれのＲＯＭｘ（ｘ＝０
〜９）は、サンプル時間のずれｔ’をアドレスとして入
力し、入力したアドレスに対応する係数値、すなわち、
図２に示したＳＩＮＣ関数から得られる関数値、即ち、
係数値を出力する機能を有している。
【００２９】データをサンプルする任意の時間Ｔと次の
サンプル時間Ｔ＋１の間を、例えば、１２８に分割した
場合、分割された１２８個の時刻の各々に対応するアド
レスが示すＲＯＭの格納領域に、離散されているディジ
タルデータが係数値として格納されている。図１２にお
いて、ＩＮがサンプルする入力ディジタルデータであ
り、ＯＵＴがタイミングリカバリされた出力ディジタル
データである。
サンプル時間Ｔ＋１の間を、例えば、１２８に分割した
場合、分割された１２８個の時刻の各々に対応するアド
レスが示すＲＯＭの格納領域に、離散されているディジ
タルデータが係数値として格納されている。図１２にお
いて、ＩＮがサンプルする入力ディジタルデータであ
り、ＯＵＴがタイミングリカバリされた出力ディジタル
データである。
【００３０】以上説明してきたように、従来のリサンプ
ラ回路では、乗算処理等の演算回数が多く、従って処理
時間が長く、またハードウェア規模が大きいという課題
があった。
ラ回路では、乗算処理等の演算回数が多く、従って処理
時間が長く、またハードウェア規模が大きいという課題
があった。
【００３１】この発明は上記のような課題を解決するた
めになされたもので、乗算処理等の演算回数を削減し、
乗算器やＲＯＭ等の個数を削減し、またＲＯＭの規模を
削減可能な、小規模のハードウェアで実現可能なリサン
プラ方法およびリサンプラ回路を得ることを目的とす
る。
めになされたもので、乗算処理等の演算回数を削減し、
乗算器やＲＯＭ等の個数を削減し、またＲＯＭの規模を
削減可能な、小規模のハードウェアで実現可能なリサン
プラ方法およびリサンプラ回路を得ることを目的とす
る。
【００３２】
【課題を解決するための手段】この発明に係るリサンプ
ラ方法は、サンプリングして得られた時系列の入力デー
タを格納した複数のレジスタ内の前半部の最初のレジス
タと後半部の最後のレジスタとを互いに対応した配置で
の、前半部の最後のレジスタと後半部の最初のレジスタ
を除いた場合の、各対のレジスタ内に格納されたデータ
を、複数の第１の加算手段で加算する。そして、複数の
レジスタ内の後半部の最初のレジスタから出力されるデ
ータと、ＳＩＮＣ関数のセンタータップに対応する基準
時刻からサンプリング間隔Ｔが経過した第１の時刻まで
の、ＳＩＮＣ関数で得られる計数値を格納した第１の記
憶手段から得られた計数値とを、第１の乗算手段が乗算
する。そして、複数のレジスタ内の前半部の最後のレジ
スタから出力されるデータと、基準時刻からサンプリン
グ間隔−Ｔが経過した第２の時刻までの、ＳＩＮＣ関数
で得られる計数値を格納した第２の記憶手段から得られ
た計数値とを、第２の乗算手段が乗算する。さらに、複
数の第１の加算手段の各々から出力されたデータと、複
数の第１の加算手段の各々に対応し、第２の時刻から数
えてサンプリング間隔−Ｔ毎の、ＳＩＮＣ関数で得られ
る計数値を格納した複数の第３の記憶手段の各々から得
られる計数値とを、複数の第３の乗算手段が乗算する。
そして、第１の乗算手段から出力されるデータと、第２
の乗算手段から出力されるデータとを、第２の加算手段
が加算する。さらに、複数の第３の乗算手段のそれぞれ
に対応し、互いに直列に接続して設けられ、第２の加算
手段から出力される加算結果と、複数の第３の乗算手段
の各々から出力されたデータとを、複数の第３の加算手
段が、順次、加算し出力するアルゴリズムにより、演算
回数を削減し、高速に演算結果を出力することを特徴と
するものである。
ラ方法は、サンプリングして得られた時系列の入力デー
タを格納した複数のレジスタ内の前半部の最初のレジス
タと後半部の最後のレジスタとを互いに対応した配置で
の、前半部の最後のレジスタと後半部の最初のレジスタ
を除いた場合の、各対のレジスタ内に格納されたデータ
を、複数の第１の加算手段で加算する。そして、複数の
レジスタ内の後半部の最初のレジスタから出力されるデ
ータと、ＳＩＮＣ関数のセンタータップに対応する基準
時刻からサンプリング間隔Ｔが経過した第１の時刻まで
の、ＳＩＮＣ関数で得られる計数値を格納した第１の記
憶手段から得られた計数値とを、第１の乗算手段が乗算
する。そして、複数のレジスタ内の前半部の最後のレジ
スタから出力されるデータと、基準時刻からサンプリン
グ間隔−Ｔが経過した第２の時刻までの、ＳＩＮＣ関数
で得られる計数値を格納した第２の記憶手段から得られ
た計数値とを、第２の乗算手段が乗算する。さらに、複
数の第１の加算手段の各々から出力されたデータと、複
数の第１の加算手段の各々に対応し、第２の時刻から数
えてサンプリング間隔−Ｔ毎の、ＳＩＮＣ関数で得られ
る計数値を格納した複数の第３の記憶手段の各々から得
られる計数値とを、複数の第３の乗算手段が乗算する。
そして、第１の乗算手段から出力されるデータと、第２
の乗算手段から出力されるデータとを、第２の加算手段
が加算する。さらに、複数の第３の乗算手段のそれぞれ
に対応し、互いに直列に接続して設けられ、第２の加算
手段から出力される加算結果と、複数の第３の乗算手段
の各々から出力されたデータとを、複数の第３の加算手
段が、順次、加算し出力するアルゴリズムにより、演算
回数を削減し、高速に演算結果を出力することを特徴と
するものである。
【００３３】この発明に係るリサンプラ回路は、複数の
レジスタ、複数の第１の加算手段、第１の記憶手段、第
２の記憶手段、複数の第３の記憶手段、第１の乗算手
段、第２の乗算手段、複数の第３の乗算手段、第２の加
算手段、および複数の第３の加算手段から構成される。
複数のレジスタは、クロック信号のタイミングに合わせ
て、サンプリングした時系列の入力データを格納し、順
次、次段のレジスタへ前記入力データを出力するもの
で、互いに直列に接続されている。複数の第１の加算手
段は、直列に接続された複数のレジスタを分割し、前半
部の最初のレジスタと後半部の最後のレジスタとが互い
に対応するように配置した場合における、前半部の最後
のレジスタと後半部の最初のレジスタとを除いた場合
の、各対となるレジスタ内に格納されたデータを加算す
るところの、対のレジスタに対応して設けられている。
第１の記憶手段は、ＳＩＮＣ関数のセンタータップに対
応する基準時刻からサンプリング間隔Ｔが経過した第１
の時刻までの、ＳＩＮＣ関数で得られる計数値を格納し
ている。第２の記憶手段は、基準時刻からサンプリング
間隔−Ｔが経過した第２の時刻までの、ＳＩＮＣ関数で
得られる計数値を格納している。複数の第３の記憶手段
は、第２の時刻から数えてサンプリング間隔−Ｔ毎の、
ＳＩＮＣ関数で得られる計数値を格納している。第１の
乗算手段は、複数のレジスタにおける後半部の最初のレ
ジスタから出力されるデータと、第１の記憶手段から得
られた計数値とを乗算する。第２の乗算手段は、複数の
レジスタにおける前半部の最後のレジスタから出力され
るデータと、第２の記憶手段から得られた計数値とを乗
算する。複数の第３の乗算手段は、複数の第１の加算手
段の各々から出力されたデータと、複数の第１の加算手
段の各々に対応する複数の第３の記憶手段の各々から得
られる計数値とを乗算する。第２の加算手段は、第１の
乗算手段から出力されるデータと第２の乗算手段から出
力されるデータとを加算する。複数の第３の加算手段
は、複数の第３の乗算手段のそれぞれに対応し、互いに
直列に接続して設けられており、第２の加算手段から出
力される加算結果と、複数の第３の乗算手段の各々から
出力されたデータを、順次、加算し、出力する。これに
より、乗算手段や記憶手段の個数を削減し、少ない演算
回数で、高速に動作することを特徴とするものである。
レジスタ、複数の第１の加算手段、第１の記憶手段、第
２の記憶手段、複数の第３の記憶手段、第１の乗算手
段、第２の乗算手段、複数の第３の乗算手段、第２の加
算手段、および複数の第３の加算手段から構成される。
複数のレジスタは、クロック信号のタイミングに合わせ
て、サンプリングした時系列の入力データを格納し、順
次、次段のレジスタへ前記入力データを出力するもの
で、互いに直列に接続されている。複数の第１の加算手
段は、直列に接続された複数のレジスタを分割し、前半
部の最初のレジスタと後半部の最後のレジスタとが互い
に対応するように配置した場合における、前半部の最後
のレジスタと後半部の最初のレジスタとを除いた場合
の、各対となるレジスタ内に格納されたデータを加算す
るところの、対のレジスタに対応して設けられている。
第１の記憶手段は、ＳＩＮＣ関数のセンタータップに対
応する基準時刻からサンプリング間隔Ｔが経過した第１
の時刻までの、ＳＩＮＣ関数で得られる計数値を格納し
ている。第２の記憶手段は、基準時刻からサンプリング
間隔−Ｔが経過した第２の時刻までの、ＳＩＮＣ関数で
得られる計数値を格納している。複数の第３の記憶手段
は、第２の時刻から数えてサンプリング間隔−Ｔ毎の、
ＳＩＮＣ関数で得られる計数値を格納している。第１の
乗算手段は、複数のレジスタにおける後半部の最初のレ
ジスタから出力されるデータと、第１の記憶手段から得
られた計数値とを乗算する。第２の乗算手段は、複数の
レジスタにおける前半部の最後のレジスタから出力され
るデータと、第２の記憶手段から得られた計数値とを乗
算する。複数の第３の乗算手段は、複数の第１の加算手
段の各々から出力されたデータと、複数の第１の加算手
段の各々に対応する複数の第３の記憶手段の各々から得
られる計数値とを乗算する。第２の加算手段は、第１の
乗算手段から出力されるデータと第２の乗算手段から出
力されるデータとを加算する。複数の第３の加算手段
は、複数の第３の乗算手段のそれぞれに対応し、互いに
直列に接続して設けられており、第２の加算手段から出
力される加算結果と、複数の第３の乗算手段の各々から
出力されたデータを、順次、加算し、出力する。これに
より、乗算手段や記憶手段の個数を削減し、少ない演算
回数で、高速に動作することを特徴とするものである。
【００３４】この発明のリサンプラ回路は、複数のレジ
スタ、第１の記憶手段、第２の記憶手段、複数の第４の
記憶手段、複数の第４の乗算手段と複数の第３の乗算手
段、第２の加算手段、第１の乗算手段、第２の乗算手
段、複数の第４の乗算手段、および複数の加算手段から
構成される。この発明のリサンプラ回路では、複数のレ
ジスタ、第１の記憶手段、第２の記憶手段は、上記した
リサンプラ回路のものと同じである。複数の第４の記憶
手段は、第１の時刻から数えてサンプリング間隔Ｔ毎
の、それぞれの時間間隔における半分の時間幅に対応し
たＳＩＮＣ関数から得られる計数値と、第２の時刻から
数えてサンプリング間隔−Ｔ毎の、それぞれの時間間隔
における半分の時間幅に対応したＳＩＮＣ関数から得ら
れる計数値とを格納したものである。第１の乗算手段
は、直列に接続された複数のレジスタの前半部の最後の
レジスタから出力されるデータと、第１の記憶手段から
得られた計数値とを乗算する。第２の乗算手段は、直列
に接続された複数のレジスタの後半部の最初のレジスタ
から出力されるデータと、第２の記憶手段から得られた
計数値とを乗算する。複数の第４の乗算手段は、複数の
第４の記憶手段の各々から得られる計数値と、複数の第
４の記憶手段の各々に対応した複数のレジスタの各々か
ら出力されたデータとを乗算する。そして、互いに直列
に接続された複数の加算手段は、複数の第４の乗算手
段、第１の乗算手段、第２の乗算手段のそれぞれから出
力されるデータを、順次、加算し出力する。従って、こ
の発明のリサンプラ回路の複数の第４の記憶手段内に格
納する計数値は少なくて良いので、小さなメモリサイズ
の記憶手段を使用して、全体のリサンプラ回路の規模を
削減することを特徴とするものである。
スタ、第１の記憶手段、第２の記憶手段、複数の第４の
記憶手段、複数の第４の乗算手段と複数の第３の乗算手
段、第２の加算手段、第１の乗算手段、第２の乗算手
段、複数の第４の乗算手段、および複数の加算手段から
構成される。この発明のリサンプラ回路では、複数のレ
ジスタ、第１の記憶手段、第２の記憶手段は、上記した
リサンプラ回路のものと同じである。複数の第４の記憶
手段は、第１の時刻から数えてサンプリング間隔Ｔ毎
の、それぞれの時間間隔における半分の時間幅に対応し
たＳＩＮＣ関数から得られる計数値と、第２の時刻から
数えてサンプリング間隔−Ｔ毎の、それぞれの時間間隔
における半分の時間幅に対応したＳＩＮＣ関数から得ら
れる計数値とを格納したものである。第１の乗算手段
は、直列に接続された複数のレジスタの前半部の最後の
レジスタから出力されるデータと、第１の記憶手段から
得られた計数値とを乗算する。第２の乗算手段は、直列
に接続された複数のレジスタの後半部の最初のレジスタ
から出力されるデータと、第２の記憶手段から得られた
計数値とを乗算する。複数の第４の乗算手段は、複数の
第４の記憶手段の各々から得られる計数値と、複数の第
４の記憶手段の各々に対応した複数のレジスタの各々か
ら出力されたデータとを乗算する。そして、互いに直列
に接続された複数の加算手段は、複数の第４の乗算手
段、第１の乗算手段、第２の乗算手段のそれぞれから出
力されるデータを、順次、加算し出力する。従って、こ
の発明のリサンプラ回路の複数の第４の記憶手段内に格
納する計数値は少なくて良いので、小さなメモリサイズ
の記憶手段を使用して、全体のリサンプラ回路の規模を
削減することを特徴とするものである。
【００３５】この発明のリサンプラ回路は、複数の第３
の記憶手段の代わりに、第２の時刻から数えてサンプリ
ング間隔−Ｔ毎の、それぞれの時間間隔における半分の
時間幅に対応したＳＩＮＣ関数から得られる計数値を格
納した複数の第４の記憶手段を置き換えたことを特徴と
するものである。
の記憶手段の代わりに、第２の時刻から数えてサンプリ
ング間隔−Ｔ毎の、それぞれの時間間隔における半分の
時間幅に対応したＳＩＮＣ関数から得られる計数値を格
納した複数の第４の記憶手段を置き換えたことを特徴と
するものである。
【００３６】この発明のリサンプラ回路は、複数の第４
の記憶手段が、計数値を格納した記憶領域を指定する入
力アドレスを反転させる反転手段、および、反転手段か
らの出力と、入力アドレスとのいずれかを選択する選択
手段とを備え、選択手段からの出力アドレスのビット数
に対応したワード線に接続の記憶領域内から計数値を出
力することを特徴とするものである。
の記憶手段が、計数値を格納した記憶領域を指定する入
力アドレスを反転させる反転手段、および、反転手段か
らの出力と、入力アドレスとのいずれかを選択する選択
手段とを備え、選択手段からの出力アドレスのビット数
に対応したワード線に接続の記憶領域内から計数値を出
力することを特徴とするものである。
【００３７】この発明のリサンプラ回路は、複数の第４
の記憶手段の一部が、入力アドレスの上位ｎ−１ビット
（ｎは、入力アドレスの全ビット数）に対応したアドレ
ス線を介して入力アドレスを取り込み、入力アドレスに
基づいて記憶領域内に格納された計数値を出力すること
を特徴とするものである。
の記憶手段の一部が、入力アドレスの上位ｎ−１ビット
（ｎは、入力アドレスの全ビット数）に対応したアドレ
ス線を介して入力アドレスを取り込み、入力アドレスに
基づいて記憶領域内に格納された計数値を出力すること
を特徴とするものである。
【００３８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるリ
サンプラ回路、即ち、ＦＩＲフィルタを示すブロック図
であり、図において、ＦＦ−ｘ（ｘ＝０，．．．，９）
はレジスタ（複数のレジスタ）であり、例えば、シフト
レジスタである。ＡＤＤｘ（ｘ＝０，．．．，９）は加
算器（ＡＤＤ１〜ＡＤＤ４は複数の第１の加算手段、Ａ
ＤＤ５は第２の加算手段、ＡＤＤ６〜ＡＤＤ９は複数の
第３の加算手段）である。ＭＰＹｘ（ｘ＝４，．．．，
９）は乗算器（ＭＰＹ４は第１の乗算手段、ＭＰＹ５は
第２の乗算手段、ＭＰＹ６〜ＭＰＹ９は複数の第３の乗
算手段）である。ＲＯＭ４はＲｅａｄ Ｏｎｌｙ Ｍｅ
ｍｏｒｙ（第１の記憶手段）、ＲＯＭ５はＲｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ（第２の記憶手段）、そしてＲＯ
Ｍ６〜ＲＯＭ９はＲｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ
（複数の第３の記憶手段）である。これらのＲＯＭ４〜
ＲＯＭ９には、後述するように、図３に示すＳＩＮＣ関
数で示される計数値が格納されている。ＩＮはサンプル
する入力ディジタルデータであり、ＯＵＴはタイミング
リカバリされた出力ディジタルデータである。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるリ
サンプラ回路、即ち、ＦＩＲフィルタを示すブロック図
であり、図において、ＦＦ−ｘ（ｘ＝０，．．．，９）
はレジスタ（複数のレジスタ）であり、例えば、シフト
レジスタである。ＡＤＤｘ（ｘ＝０，．．．，９）は加
算器（ＡＤＤ１〜ＡＤＤ４は複数の第１の加算手段、Ａ
ＤＤ５は第２の加算手段、ＡＤＤ６〜ＡＤＤ９は複数の
第３の加算手段）である。ＭＰＹｘ（ｘ＝４，．．．，
９）は乗算器（ＭＰＹ４は第１の乗算手段、ＭＰＹ５は
第２の乗算手段、ＭＰＹ６〜ＭＰＹ９は複数の第３の乗
算手段）である。ＲＯＭ４はＲｅａｄ Ｏｎｌｙ Ｍｅ
ｍｏｒｙ（第１の記憶手段）、ＲＯＭ５はＲｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ（第２の記憶手段）、そしてＲＯ
Ｍ６〜ＲＯＭ９はＲｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ
（複数の第３の記憶手段）である。これらのＲＯＭ４〜
ＲＯＭ９には、後述するように、図３に示すＳＩＮＣ関
数で示される計数値が格納されている。ＩＮはサンプル
する入力ディジタルデータであり、ＯＵＴはタイミング
リカバリされた出力ディジタルデータである。
【００３９】図２はＳＩＮＣ関数の波形１を示す説明
図、そして図３は図１に示す実施の形態１のリサンプラ
回路の各ＲＯＭ内に格納する計数値を示す説明図であ
る。これらの図において、時刻“０”は、ＳＩＮＣ関数
のセンタータップに対応する基準時刻であり、ＴはＳＩ
ＮＣ関数のセンタータップに対応する時刻０、即ち、基
準時刻０からサンプリング間隔Ｔが経過した時刻（第１
の時刻）を示している。また、−Ｔは基準時刻０からサ
ンプリング間隔−Ｔが経過した時刻（第２の時刻）を示
している。ここで、Ｔ方向は時間が古く、−Ｔ方向は時
間が新しいことを意味している。
図、そして図３は図１に示す実施の形態１のリサンプラ
回路の各ＲＯＭ内に格納する計数値を示す説明図であ
る。これらの図において、時刻“０”は、ＳＩＮＣ関数
のセンタータップに対応する基準時刻であり、ＴはＳＩ
ＮＣ関数のセンタータップに対応する時刻０、即ち、基
準時刻０からサンプリング間隔Ｔが経過した時刻（第１
の時刻）を示している。また、−Ｔは基準時刻０からサ
ンプリング間隔−Ｔが経過した時刻（第２の時刻）を示
している。ここで、Ｔ方向は時間が古く、−Ｔ方向は時
間が新しいことを意味している。
【００４０】図１に示すＲＯＭ４は、図３に示すＳＩＮ
Ｃ関数で示される波形１における時間間隔［０，Ｔ］内
の計数値を格納したＲＯＭであり、時間間隔［０，Ｔ］
は、例えば、１２８に分割され、それぞれの分割された
時刻に対応するＳＩＮＣ関数の計数値がこのＲＯＭ４内
に記憶されている。
Ｃ関数で示される波形１における時間間隔［０，Ｔ］内
の計数値を格納したＲＯＭであり、時間間隔［０，Ｔ］
は、例えば、１２８に分割され、それぞれの分割された
時刻に対応するＳＩＮＣ関数の計数値がこのＲＯＭ４内
に記憶されている。
【００４１】ＲＯＭ５は、図３に示すＳＩＮＣ関数で示
される波形１における時間間隔［０，−Ｔ］内の計数値
を格納したＲＯＭであり、ＲＯＭ４と同様に、時間間隔
［０，−Ｔ］は１２８に分割され、それぞれの分割され
た時刻に対応するＳＩＮＣ関数の計数値がＲＯＭ５内に
記憶されている。
される波形１における時間間隔［０，−Ｔ］内の計数値
を格納したＲＯＭであり、ＲＯＭ４と同様に、時間間隔
［０，−Ｔ］は１２８に分割され、それぞれの分割され
た時刻に対応するＳＩＮＣ関数の計数値がＲＯＭ５内に
記憶されている。
【００４２】ＲＯＭ６〜ＲＯＭ９の各々は、図３に示す
ＳＩＮＣ関数で示される波形１の時間間隔［−Ｔ，−２
Ｔ］，［−２Ｔ，−３Ｔ］，［−３Ｔ，−４Ｔ］，［−
４Ｔ，−５Ｔ］の各々の時間間隔内の計数値を格納した
ＲＯＭであり、ＲＯＭ４やＲＯＭ５と同様に、各時間間
隔は１２８に分割され、それぞれの分割された時刻に対
応するＳＩＮＣ関数の波形１の計数値が記憶されてい
る。実施の形態１の説明では、時間間隔［−Ｔ，−５
Ｔ］の計数値を格納するＲＯＭ６〜ＲＯＭ９の４個のＲ
ＯＭを用いたが、この発明は、これに限定されるもので
はなく、用途に応じて、時間Ｔ毎の時間間隔を増減して
も良く、その場合、ＲＯＭの個数も増減する。
ＳＩＮＣ関数で示される波形１の時間間隔［−Ｔ，−２
Ｔ］，［−２Ｔ，−３Ｔ］，［−３Ｔ，−４Ｔ］，［−
４Ｔ，−５Ｔ］の各々の時間間隔内の計数値を格納した
ＲＯＭであり、ＲＯＭ４やＲＯＭ５と同様に、各時間間
隔は１２８に分割され、それぞれの分割された時刻に対
応するＳＩＮＣ関数の波形１の計数値が記憶されてい
る。実施の形態１の説明では、時間間隔［−Ｔ，−５
Ｔ］の計数値を格納するＲＯＭ６〜ＲＯＭ９の４個のＲ
ＯＭを用いたが、この発明は、これに限定されるもので
はなく、用途に応じて、時間Ｔ毎の時間間隔を増減して
も良く、その場合、ＲＯＭの個数も増減する。
【００４３】次に動作について説明する。まず図２を用
いて、この発明の実施の形態１によるリサンプラ回路で
実現されるアルゴリズムを説明する。図２に示すＳＩＮ
Ｃ関数で示される波形１は、時間０（基準時刻）を境に
して、時間間隔［０，Ｔ］、［０，−Ｔ］以外の時刻で
は、ほぼ左右対称の計数値を有する。例えば、時間Ｔ，
２Ｔ，３Ｔ，４Ｔの各時間から所定時間ｔずれた時刻に
関する計数値、即ち、ｂ’，ｃ’，ｄ’，ｅ’を、時間
０を中心に線対称の位置（即ち、図２で言えば、時間０
を中心にして左半分の領域）に移動すると、図３で示さ
れる点線のデータｂ’，ｃ’，ｄ’，ｅ’になる。
いて、この発明の実施の形態１によるリサンプラ回路で
実現されるアルゴリズムを説明する。図２に示すＳＩＮ
Ｃ関数で示される波形１は、時間０（基準時刻）を境に
して、時間間隔［０，Ｔ］、［０，−Ｔ］以外の時刻で
は、ほぼ左右対称の計数値を有する。例えば、時間Ｔ，
２Ｔ，３Ｔ，４Ｔの各時間から所定時間ｔずれた時刻に
関する計数値、即ち、ｂ’，ｃ’，ｄ’，ｅ’を、時間
０を中心に線対称の位置（即ち、図２で言えば、時間０
を中心にして左半分の領域）に移動すると、図３で示さ
れる点線のデータｂ’，ｃ’，ｄ’，ｅ’になる。
【００４４】さらに、時間間隔［−４Ｔ，−５Ｔ］にお
ける波形１の計数値に注目すると、時間間隔［−４Ｔ，
−５Ｔ］内の中間の時刻−４．５Ｔを中心にして、左右
対称といえる程に計数値がほぼ等しいことが分かる（例
えば、計数値ｅとｅ’）。同様に、時間間隔［−３Ｔ，
−４Ｔ］では、時間−３．５Ｔを中心にして計数値がほ
ぼ等しい（例えば、計数値ｄとｄ’）。また、時間間隔
［−２Ｔ，−３Ｔ］では、時間−２．５Ｔを中心にして
計数値がほぼ等しい（例えば、計数値ｃとｃ’）。さら
に、時間間隔［−Ｔ，−２Ｔ］も、時間−１．５Ｔを中
心にして、左右対称といえる程に計数値がほぼ等しい
（例えば、計数値ｂとｂ’）。即ち、ｂ≒ｂ’，ｃ≒
ｃ’，ｄ≒ｄ’，ｅ≒ｅ’という関係が存在することが
わかる。
ける波形１の計数値に注目すると、時間間隔［−４Ｔ，
−５Ｔ］内の中間の時刻−４．５Ｔを中心にして、左右
対称といえる程に計数値がほぼ等しいことが分かる（例
えば、計数値ｅとｅ’）。同様に、時間間隔［−３Ｔ，
−４Ｔ］では、時間−３．５Ｔを中心にして計数値がほ
ぼ等しい（例えば、計数値ｄとｄ’）。また、時間間隔
［−２Ｔ，−３Ｔ］では、時間−２．５Ｔを中心にして
計数値がほぼ等しい（例えば、計数値ｃとｃ’）。さら
に、時間間隔［−Ｔ，−２Ｔ］も、時間−１．５Ｔを中
心にして、左右対称といえる程に計数値がほぼ等しい
（例えば、計数値ｂとｂ’）。即ち、ｂ≒ｂ’，ｃ≒
ｃ’，ｄ≒ｄ’，ｅ≒ｅ’という関係が存在することが
わかる。
【００４５】もちろん、ｅ≒ｅ’という関係と、ｄ≒
ｄ’という関係とを比較すれば、ｂ≒ｂ’の関係の方が
誤差は大きいと言えるが、上記した関係を考慮すれば、
先に説明した式（４）は、以下の式（５）に書き換える
ことが可能である。 （（Ｚ0 ＋Ｚ-9）＊ｅ）＋（（Ｚ-1＋Ｚ-8）＊ｄ） ＋（（Ｚ-2＋Ｚ-7）＊ｃ）＋（（Ｚ-3＋Ｚ-6）＊ｂ） ＋（（Ｚ-4＊ａ）＋（（Ｚ-5＊ａ’） ．．．（５）
ｄ’という関係とを比較すれば、ｂ≒ｂ’の関係の方が
誤差は大きいと言えるが、上記した関係を考慮すれば、
先に説明した式（４）は、以下の式（５）に書き換える
ことが可能である。 （（Ｚ0 ＋Ｚ-9）＊ｅ）＋（（Ｚ-1＋Ｚ-8）＊ｄ） ＋（（Ｚ-2＋Ｚ-7）＊ｃ）＋（（Ｚ-3＋Ｚ-6）＊ｂ） ＋（（Ｚ-4＊ａ）＋（（Ｚ-5＊ａ’） ．．．（５）
【００４６】従って、式（４）で示されるように、図１
２に示した従来のリサンプラ回路で必要とされる１０回
の乗算処理と９回の加算処理は、この発明の実施の形態
１のリサンプラ回路では、図１および式（５）で示され
るように、６回の乗算処理と９回の加算処理のみで実現
できる。つまり、実施の形態１のリサンプラ回路では、
乗算器および計数値を格納したＲＯＭの個数を低減でき
るので、ハードウェアの規模を少なくしたリサンプラ回
路を実現することができる。さらに、乗算器の個数が少
ない分、演算処理速度も向上可能である。
２に示した従来のリサンプラ回路で必要とされる１０回
の乗算処理と９回の加算処理は、この発明の実施の形態
１のリサンプラ回路では、図１および式（５）で示され
るように、６回の乗算処理と９回の加算処理のみで実現
できる。つまり、実施の形態１のリサンプラ回路では、
乗算器および計数値を格納したＲＯＭの個数を低減でき
るので、ハードウェアの規模を少なくしたリサンプラ回
路を実現することができる。さらに、乗算器の個数が少
ない分、演算処理速度も向上可能である。
【００４７】通常、乗算器は加算器と比較すると、ビッ
ト数に比例して長い実行時間が必要であり、またハード
ウェア規模が大きいので、従来例と比較して、乗算回数
が１０回から６回と約半分に削減したことは、演算時間
の削減、ハードウェア規模の削減の効果が大きい。
ト数に比例して長い実行時間が必要であり、またハード
ウェア規模が大きいので、従来例と比較して、乗算回数
が１０回から６回と約半分に削減したことは、演算時間
の削減、ハードウェア規模の削減の効果が大きい。
【００４８】図１に示す実施の形態１のリサンプラ回路
において、図２または図３に示す時間間隔［０，Ｔ］を
１２８等分して、分割した各時刻に対応するＳＩＮＣ関
数で示される係数値をＲＯＭ４内に格納する。同様に、
時間間隔［０，−Ｔ］を１２８等分して、分割した各時
刻に対応するＳＩＮＣ関数で示される係数値をＲＯＭ５
内に格納する。さらに、ＲＯＭ６〜ＲＯＭ９の各々で
は、図２または図３に示すＳＩＮＣ関数で示される波形
１の時間間隔［−Ｔ，−２Ｔ］，［−２Ｔ，−３Ｔ］，
［−３Ｔ，−４Ｔ］，［−４Ｔ，−５Ｔ］の各々に示さ
れる時間間隔を１２８等分し、分割した各時刻に対応す
るＳＩＮＣ関数で示される係数値を格納している。
において、図２または図３に示す時間間隔［０，Ｔ］を
１２８等分して、分割した各時刻に対応するＳＩＮＣ関
数で示される係数値をＲＯＭ４内に格納する。同様に、
時間間隔［０，−Ｔ］を１２８等分して、分割した各時
刻に対応するＳＩＮＣ関数で示される係数値をＲＯＭ５
内に格納する。さらに、ＲＯＭ６〜ＲＯＭ９の各々で
は、図２または図３に示すＳＩＮＣ関数で示される波形
１の時間間隔［−Ｔ，−２Ｔ］，［−２Ｔ，−３Ｔ］，
［−３Ｔ，−４Ｔ］，［−４Ｔ，−５Ｔ］の各々に示さ
れる時間間隔を１２８等分し、分割した各時刻に対応す
るＳＩＮＣ関数で示される係数値を格納している。
【００４９】上記した実施の形態１では、時間間隔のそ
れぞれを１２８分割して計数値をＲＯＭ内に格納した例
を示したが、分割数はこれに限定されるものではなく、
適用用途に応じて、例えば、２５６等分しても、またそ
れ以外の分割数でも良い。さらに、計数値を格納する記
憶手段としてＲＯＭを用いたが、ＲＯＭに限定されるこ
とはなく、例えばＲＡＭでも良い。さらに、乗算器や加
算器は、乗算処理や加算処理機能を有するものであれば
良く、特に限定されるものではない。これらの事項は、
以下で説明する実施の形態２から実施の形態４でも同様
である。
れぞれを１２８分割して計数値をＲＯＭ内に格納した例
を示したが、分割数はこれに限定されるものではなく、
適用用途に応じて、例えば、２５６等分しても、またそ
れ以外の分割数でも良い。さらに、計数値を格納する記
憶手段としてＲＯＭを用いたが、ＲＯＭに限定されるこ
とはなく、例えばＲＡＭでも良い。さらに、乗算器や加
算器は、乗算処理や加算処理機能を有するものであれば
良く、特に限定されるものではない。これらの事項は、
以下で説明する実施の形態２から実施の形態４でも同様
である。
【００５０】以上のように、この実施の形態１によれ
ば、インパルス応答を示すＳＩＮＣ関数で得られる波形
１において、センタータップに対応する基準時刻０から
時刻Ｔまでの時間間隔［０，Ｔ］および［０，−Ｔ］以
外における、波形１の対称性を考慮してＲＯＭ内に計数
値を格納するように構成したので、乗算器やＲＯＭ等の
個数を低減でき、かつ演算回数を低減可能なので、ハー
ドウェア規模を削減した、かつ高速に演算処理可能なリ
サンプラ回路を得ることができる。
ば、インパルス応答を示すＳＩＮＣ関数で得られる波形
１において、センタータップに対応する基準時刻０から
時刻Ｔまでの時間間隔［０，Ｔ］および［０，−Ｔ］以
外における、波形１の対称性を考慮してＲＯＭ内に計数
値を格納するように構成したので、乗算器やＲＯＭ等の
個数を低減でき、かつ演算回数を低減可能なので、ハー
ドウェア規模を削減した、かつ高速に演算処理可能なリ
サンプラ回路を得ることができる。
【００５１】実施の形態２．図４はこの発明の実施の形
態２によるリサンプラ回路、即ち、ＦＩＲフィルタを示
すブロック図であり、図において、ＦＦ−ｘ（ｘ＝
０，．．．，９）はレジスタ（複数のレジスタ）、ＡＤ
Ｄｘ（ｘ＝１１，．．．，１９）は加算器（複数の加算
手段）、ＭＰＹｘは乗算器（ＭＰＹ４は第１の乗算手
段、ＭＰＹ５は第２の乗算手段、ＭＰＹ１０〜ＭＰＹ１
３およびＭＰＹ１６〜ＭＰＹ１９は複数の第４の乗算手
段）、ｎＲＯＭｘ（ｘ＝０〜３，６〜９）は、図２に示
すインパルス応答を示すＳＩＮＣ関数で得られる計数値
を格納するＲＯＭ（複数の第４の記憶手段）である。
態２によるリサンプラ回路、即ち、ＦＩＲフィルタを示
すブロック図であり、図において、ＦＦ−ｘ（ｘ＝
０，．．．，９）はレジスタ（複数のレジスタ）、ＡＤ
Ｄｘ（ｘ＝１１，．．．，１９）は加算器（複数の加算
手段）、ＭＰＹｘは乗算器（ＭＰＹ４は第１の乗算手
段、ＭＰＹ５は第２の乗算手段、ＭＰＹ１０〜ＭＰＹ１
３およびＭＰＹ１６〜ＭＰＹ１９は複数の第４の乗算手
段）、ｎＲＯＭｘ（ｘ＝０〜３，６〜９）は、図２に示
すインパルス応答を示すＳＩＮＣ関数で得られる計数値
を格納するＲＯＭ（複数の第４の記憶手段）である。
【００５２】また、ＩＮは、サンプルする入力ディジタ
ルデータであり、ＯＵＴはタイミングリカバリされた出
力ディジタルデータである。尚、ＲＯＭ４およびＲＯＭ
５は、実施の形態１で用いたものと同じものである。つ
まり、ＲＯＭ４（第１の記憶手段）は、図２に示すＳＩ
ＮＣ関数で示される波形１における時間間隔［０，Ｔ］
内の波形１で得られる計数値を格納しており、一方、Ｒ
ＯＭ５（第２の記憶手段）は、時間間隔［０，−Ｔ］内
の波形１で得られる計数値を格納している。
ルデータであり、ＯＵＴはタイミングリカバリされた出
力ディジタルデータである。尚、ＲＯＭ４およびＲＯＭ
５は、実施の形態１で用いたものと同じものである。つ
まり、ＲＯＭ４（第１の記憶手段）は、図２に示すＳＩ
ＮＣ関数で示される波形１における時間間隔［０，Ｔ］
内の波形１で得られる計数値を格納しており、一方、Ｒ
ＯＭ５（第２の記憶手段）は、時間間隔［０，−Ｔ］内
の波形１で得られる計数値を格納している。
【００５３】次に動作について説明する。実施の形態１
で説明したように、図２に示すＳＩＮＣ関数の波形１
は、時間間隔［−５Ｔ，−４Ｔ］での係数値、［−４
Ｔ，−３Ｔ］での係数値、［−３Ｔ，−２Ｔ］での係数
値、［−２Ｔ，−Ｔ］での係数値、［Ｔ，２Ｔ］での係
数値、［２Ｔ，３Ｔ］での係数値、［３Ｔ，４Ｔ］での
係数値、［４Ｔ，５Ｔ］での係数値は、それぞれの時間
間隔の中間時刻で左右対称に近い値となっている。例え
ば、時間間隔［３Ｔ，４Ｔ］において、時刻３．２Ｔ
（＝３Ｔ＋０．２Ｔ）のときの波形１の係数値と、時間
３．８Ｔ（＝４Ｔ−０．２Ｔ）のときの波形１の係数値
は互いに近似した値である。同様に、時間−４．３５Ｔ
（＝−４Ｔ−０．３５Ｔ）のときの波形１の係数値と、
時間−４．６５Ｔ（＝−５Ｔ＋０．３５Ｔ）のときの波
形１の係数値は互いに近似している。
で説明したように、図２に示すＳＩＮＣ関数の波形１
は、時間間隔［−５Ｔ，−４Ｔ］での係数値、［−４
Ｔ，−３Ｔ］での係数値、［−３Ｔ，−２Ｔ］での係数
値、［−２Ｔ，−Ｔ］での係数値、［Ｔ，２Ｔ］での係
数値、［２Ｔ，３Ｔ］での係数値、［３Ｔ，４Ｔ］での
係数値、［４Ｔ，５Ｔ］での係数値は、それぞれの時間
間隔の中間時刻で左右対称に近い値となっている。例え
ば、時間間隔［３Ｔ，４Ｔ］において、時刻３．２Ｔ
（＝３Ｔ＋０．２Ｔ）のときの波形１の係数値と、時間
３．８Ｔ（＝４Ｔ−０．２Ｔ）のときの波形１の係数値
は互いに近似した値である。同様に、時間−４．３５Ｔ
（＝−４Ｔ−０．３５Ｔ）のときの波形１の係数値と、
時間−４．６５Ｔ（＝−５Ｔ＋０．３５Ｔ）のときの波
形１の係数値は互いに近似している。
【００５４】即ち、時刻Ｔ＋ｔ’での波形１の係数値
は、時刻（Ｔ＋１）−ｔ’での波形１の係数値、時刻Ｔ
−ｔ’での波形１の係数値は、時刻（Ｔ−１）＋ｔ’で
の波形１の係数値と近似していることになる。
は、時刻（Ｔ＋１）−ｔ’での波形１の係数値、時刻Ｔ
−ｔ’での波形１の係数値は、時刻（Ｔ−１）＋ｔ’で
の波形１の係数値と近似していることになる。
【００５５】従って、上記の性質に基づいて、各ＲＯＭ
に格納する係数値は、各時間間隔の中心時刻から見て前
半部の計数値と後半部の計数値は、同じデータで近似で
きることがわかる。即ち、各ｎＲＯＭｘ（ｘ＝０〜３，
６〜９）では、中心アドレスから前半部分のみの計数値
を格納していれば、後半部の計数値は保持しておく必要
はない。換言すると、各ＲＯＭに格納するデータは各時
間間隔に対応する計数値の半分のデータのみ格納すれば
よい。これは、各ＲＯＭの記憶サイズを小さくすること
ができ、即ち、小さなサイズのＲＯＭを使用してリサン
プラ回路を構成することができる。
に格納する係数値は、各時間間隔の中心時刻から見て前
半部の計数値と後半部の計数値は、同じデータで近似で
きることがわかる。即ち、各ｎＲＯＭｘ（ｘ＝０〜３，
６〜９）では、中心アドレスから前半部分のみの計数値
を格納していれば、後半部の計数値は保持しておく必要
はない。換言すると、各ＲＯＭに格納するデータは各時
間間隔に対応する計数値の半分のデータのみ格納すれば
よい。これは、各ＲＯＭの記憶サイズを小さくすること
ができ、即ち、小さなサイズのＲＯＭを使用してリサン
プラ回路を構成することができる。
【００５６】図２に示す波形１において、例えば、時間
間隔［Ｔ，２Ｔ］を１２８で分割する場合、各ｎＲＯＭ
ｘ（ｘ＝０〜３，６〜９）のアドレス値は０から１２７
まで入力されるが、格納する係数値は１２８の半分であ
る０から６３までのアドレス分のみで十分である。そし
て６４から１２７までのアドレスが入力された場合に
は、それぞれ、６３から０までのアドレスが示す領域に
格納されている係数値を読み出して出力するよう構成す
る。
間隔［Ｔ，２Ｔ］を１２８で分割する場合、各ｎＲＯＭ
ｘ（ｘ＝０〜３，６〜９）のアドレス値は０から１２７
まで入力されるが、格納する係数値は１２８の半分であ
る０から６３までのアドレス分のみで十分である。そし
て６４から１２７までのアドレスが入力された場合に
は、それぞれ、６３から０までのアドレスが示す領域に
格納されている係数値を読み出して出力するよう構成す
る。
【００５７】図４に示す実施の形態２のリサンプラ回路
における各ｎＲＯＭｘ（ｘ＝０〜３，６〜９）では、そ
れぞれの時間間隔［−Ｔ，−２Ｔ］，［−２Ｔ，−３
Ｔ］，［−３Ｔ，−４Ｔ］，［−４Ｔ，−５Ｔ］，
［Ｔ，２Ｔ］，［２Ｔ，３Ｔ］，［３Ｔ，４Ｔ］，［４
Ｔ，５Ｔ］における係数値の、半分のデータのみ格納し
ておけば十分なので、ハードウェアの規模を小さくする
ことができる。
における各ｎＲＯＭｘ（ｘ＝０〜３，６〜９）では、そ
れぞれの時間間隔［−Ｔ，−２Ｔ］，［−２Ｔ，−３
Ｔ］，［−３Ｔ，−４Ｔ］，［−４Ｔ，−５Ｔ］，
［Ｔ，２Ｔ］，［２Ｔ，３Ｔ］，［３Ｔ，４Ｔ］，［４
Ｔ，５Ｔ］における係数値の、半分のデータのみ格納し
ておけば十分なので、ハードウェアの規模を小さくする
ことができる。
【００５８】図５は、図４に示す実施の形態２のリサン
プラ回路の各ＲＯＭの構成を示すブロック図であり、図
において、５０はメモリセルアレイ、５１は入力したア
ドレスをデコードするアドレスデコーダ、５２はセレク
タ（選択手段）、５３はＮＯＴ回路（反転手段）であ
る。メモリセルアレイ５０とアドレスデコーダ５１との
間は、ワード線ｗｏｒｄ［６３：０］で接続されてい
る。
プラ回路の各ＲＯＭの構成を示すブロック図であり、図
において、５０はメモリセルアレイ、５１は入力したア
ドレスをデコードするアドレスデコーダ、５２はセレク
タ（選択手段）、５３はＮＯＴ回路（反転手段）であ
る。メモリセルアレイ５０とアドレスデコーダ５１との
間は、ワード線ｗｏｒｄ［６３：０］で接続されてい
る。
【００５９】アドレスデコーダ５１は、入力された２進
数のアドレスデータをデコードし、入力したアドレスデ
ータに対応するワード線を１本だけ論理的にハイ（Ｈ）
レベルにし、その他のワード線はロウ（Ｌ）レベルに設
定する回路である。
数のアドレスデータをデコードし、入力したアドレスデ
ータに対応するワード線を１本だけ論理的にハイ（Ｈ）
レベルにし、その他のワード線はロウ（Ｌ）レベルに設
定する回路である。
【００６０】メモリセルアレイ５０からの出力データＲ
ＯＭＯＵＴがＲＯＭの出力となり、出力データＲＯＭＯ
ＵＴは、メモリセルアレイ５０のビット幅と同じビット
幅を持っている。ＳＥＬ５２は選択回路、つまりセレク
タである。ＮＯＴ回路５３は、データ反転回路である。
アドレス［６：０］は、ＲＯＭの入力アドレスで、０か
ら１２７を指定可能な７ビット幅である。
ＯＭＯＵＴがＲＯＭの出力となり、出力データＲＯＭＯ
ＵＴは、メモリセルアレイ５０のビット幅と同じビット
幅を持っている。ＳＥＬ５２は選択回路、つまりセレク
タである。ＮＯＴ回路５３は、データ反転回路である。
アドレス［６：０］は、ＲＯＭの入力アドレスで、０か
ら１２７を指定可能な７ビット幅である。
【００６１】図１２に示した従来のリサンプラ回路内の
ＲＯＭでは、アドレスａｄｄｒｅｓｓ［６：０］が、直
接に、アドレスデコーダ５１内へ入力され、２進数で示
される０から１２７に対応したワード線ｗｏｒｄ［１２
７：０］の中の１本がＨレベルとなり、そのワード線に
接続されているメモリセルアレイ５０内のデータが出力
データＲＯＭＯＵＴとして外部へ出力されていた。
ＲＯＭでは、アドレスａｄｄｒｅｓｓ［６：０］が、直
接に、アドレスデコーダ５１内へ入力され、２進数で示
される０から１２７に対応したワード線ｗｏｒｄ［１２
７：０］の中の１本がＨレベルとなり、そのワード線に
接続されているメモリセルアレイ５０内のデータが出力
データＲＯＭＯＵＴとして外部へ出力されていた。
【００６２】これに対して、実施の形態２のリサンプラ
回路内のｎＲＯＭｘ（ｘ＝０〜３，６〜９）では、アド
レスａｄｄｒｅｓｓ［６］がセレクタ５２に接続されて
おり、アドレスａｄｄｒｅｓｓ［５：０］のデータを、
そのまま、アドレスデコーダ５１に入力させるか、また
反転して入力させるかを選択できる構成となっている。
即ち、アドレスａｄｄｒｅｓｓ［６］が、値“０”の場
合は、アドレスａｄｄｒｅｓｓ［５：０］をそのままア
ドレスデコーダ５１へ入力させ、アドレスａｄｄｒｅｓ
ｓｓ［６］が値“１”の場合は、アドレスａｄｄｒｅｓ
ｓ［５：０］を反転、例えば、値“１”なら“０”へ、
また値“０”なら値“１”へ反転させてアドレスデコー
ダ５１へ入力させる。
回路内のｎＲＯＭｘ（ｘ＝０〜３，６〜９）では、アド
レスａｄｄｒｅｓｓ［６］がセレクタ５２に接続されて
おり、アドレスａｄｄｒｅｓｓ［５：０］のデータを、
そのまま、アドレスデコーダ５１に入力させるか、また
反転して入力させるかを選択できる構成となっている。
即ち、アドレスａｄｄｒｅｓｓ［６］が、値“０”の場
合は、アドレスａｄｄｒｅｓｓ［５：０］をそのままア
ドレスデコーダ５１へ入力させ、アドレスａｄｄｒｅｓ
ｓｓ［６］が値“１”の場合は、アドレスａｄｄｒｅｓ
ｓ［５：０］を反転、例えば、値“１”なら“０”へ、
また値“０”なら値“１”へ反転させてアドレスデコー
ダ５１へ入力させる。
【００６３】図１２に示した従来のリサンプラ回路内の
ＲＯＭでは、外部入力アドレスが７ビットであれば、７
ビットがアドレスデコーダへ入力されるので合計１２８
本のワード線を必要とする。これに対して、この発明の
実施の形態２のリサンプラ回路内のｎＲＯＭｘ（ｘ＝０
〜３，６〜９）では、外部から入力されるアドレスは７
ビットと従来例と同じであるが、アドレスデコーダ５１
内へ入力されるアドレスデータは６ビットである。従っ
て、アドレスデコーダ５１から出力されるデコード結果
をメモリセルアレイ５０へ伝えるワード線は６４本のみ
で十分であり、その分、ＲＯＭは簡単な構成となってい
る。また、外部から入力された入力アドレスは、アドレ
スデータの中間値でちょうど反転されてメモリセルアレ
イに入力されるので、メモリセルアレイ５０内に記憶さ
れている計数値のデータサイズは、従来のＲＯＭの場合
と比較して、約半分となりメモリサイズを削減できる。
ＲＯＭでは、外部入力アドレスが７ビットであれば、７
ビットがアドレスデコーダへ入力されるので合計１２８
本のワード線を必要とする。これに対して、この発明の
実施の形態２のリサンプラ回路内のｎＲＯＭｘ（ｘ＝０
〜３，６〜９）では、外部から入力されるアドレスは７
ビットと従来例と同じであるが、アドレスデコーダ５１
内へ入力されるアドレスデータは６ビットである。従っ
て、アドレスデコーダ５１から出力されるデコード結果
をメモリセルアレイ５０へ伝えるワード線は６４本のみ
で十分であり、その分、ＲＯＭは簡単な構成となってい
る。また、外部から入力された入力アドレスは、アドレ
スデータの中間値でちょうど反転されてメモリセルアレ
イに入力されるので、メモリセルアレイ５０内に記憶さ
れている計数値のデータサイズは、従来のＲＯＭの場合
と比較して、約半分となりメモリサイズを削減できる。
【００６４】以上のように、この実施の形態２によれ
ば、各ｎＲＯＭｘ（ｘ＝０〜３，６〜９）に格納する係
数値は、各時間間隔の中心時刻から見て前半部の計数値
と後半部の計数値が同じデータで近似でき、各ｎＲＯＭ
ｘ（ｘ＝０〜３，６〜９）の中心アドレスから前半部分
のみの計数値を格納するように構成したので、各ｎＲＯ
Ｍｘの記憶サイズを小さくすることができ、即ち、小さ
なメモリサイズのＲＯＭを使用してリサンプラ回路を構
成することができる。また、各ｎＲＯＭｘでは、入力ア
ドレスを反転させるセレクタ５２を設けたので、ワード
線の数が半分で構成でき、その分、ｎＲＯＭｘは簡単な
ハードウェア構成とすることができる。
ば、各ｎＲＯＭｘ（ｘ＝０〜３，６〜９）に格納する係
数値は、各時間間隔の中心時刻から見て前半部の計数値
と後半部の計数値が同じデータで近似でき、各ｎＲＯＭ
ｘ（ｘ＝０〜３，６〜９）の中心アドレスから前半部分
のみの計数値を格納するように構成したので、各ｎＲＯ
Ｍｘの記憶サイズを小さくすることができ、即ち、小さ
なメモリサイズのＲＯＭを使用してリサンプラ回路を構
成することができる。また、各ｎＲＯＭｘでは、入力ア
ドレスを反転させるセレクタ５２を設けたので、ワード
線の数が半分で構成でき、その分、ｎＲＯＭｘは簡単な
ハードウェア構成とすることができる。
【００６５】実施の形態３．図６はこの発明の実施の形
態３によるリサンプラ回路を示すブロック図である。図
６に示す実施の形態３のリサンプラ回路は、図１に示し
た実施の形態１のリサンプラ回路のＲＯＭ６〜ＲＯＭ９
を、図４に示した実施の形態２のリサンプラ回路におけ
るｎＲＯＭ６〜ｎＲＯＭ９に置き換えたものである。そ
の他の構成要素は、実施の形態１のものと同じなので、
同一符号を用いて説明する。
態３によるリサンプラ回路を示すブロック図である。図
６に示す実施の形態３のリサンプラ回路は、図１に示し
た実施の形態１のリサンプラ回路のＲＯＭ６〜ＲＯＭ９
を、図４に示した実施の形態２のリサンプラ回路におけ
るｎＲＯＭ６〜ｎＲＯＭ９に置き換えたものである。そ
の他の構成要素は、実施の形態１のものと同じなので、
同一符号を用いて説明する。
【００６６】次に動作について説明する。図１に示した
実施の形態１のリサンプラ回路内のＲＯＭ６〜ＲＯＭ９
を、図４および図５で示した実施の形態２のリサンプラ
回路におけるｎＲＯＭｘ（ｘ＝６〜９）で構成すれば、
乗算器とＲＯＭの数や乗算回数を削減可能という実施の
形態１の特徴に加えて、ＲＯＭ６〜ＲＯＭ９のハードウ
ェアサイズも削減可能となり、簡単な構成で高速動作す
るリサンプラ回路を得ることができる。
実施の形態１のリサンプラ回路内のＲＯＭ６〜ＲＯＭ９
を、図４および図５で示した実施の形態２のリサンプラ
回路におけるｎＲＯＭｘ（ｘ＝６〜９）で構成すれば、
乗算器とＲＯＭの数や乗算回数を削減可能という実施の
形態１の特徴に加えて、ＲＯＭ６〜ＲＯＭ９のハードウ
ェアサイズも削減可能となり、簡単な構成で高速動作す
るリサンプラ回路を得ることができる。
【００６７】実施の形態４．図２のインパルス応答を示
すＳＩＮＣ関数を見れば、中心から周辺（Ｔ方向および
−Ｔ方向）に時間が経過するに従って、係数値の絶対値
が小さくなっていることがわかる。換言すれば、時間間
隔Ｔの間を１２８で分割した場合、時間間隔［０，Ｔ］
では、時刻ｔ’の値が１２８分割の中の１個だけ変位す
ることで、係数値は大きく変化するが、時間間隔［４
Ｔ、５Ｔ］では、時刻ｔ’の値が１２８分割の中の１個
だけ変位しても、係数値の変化は少ないことが言える。
すＳＩＮＣ関数を見れば、中心から周辺（Ｔ方向および
−Ｔ方向）に時間が経過するに従って、係数値の絶対値
が小さくなっていることがわかる。換言すれば、時間間
隔Ｔの間を１２８で分割した場合、時間間隔［０，Ｔ］
では、時刻ｔ’の値が１２８分割の中の１個だけ変位す
ることで、係数値は大きく変化するが、時間間隔［４
Ｔ、５Ｔ］では、時刻ｔ’の値が１２８分割の中の１個
だけ変位しても、係数値の変化は少ないことが言える。
【００６８】例えば、分割数を１２８とした場合、時間
間隔［４Ｔ，５Ｔ］では、時刻ｔ’の値が１２８分割の
中の１個変位する場合と２個変位する場合とで、係数値
には大して変化はないと言える。従って、時間間隔［４
Ｔ，５Ｔ］では、分割数を１２８に設定する必要はな
く、少ない分割数、例えば、６４分割しても問題はな
い。
間隔［４Ｔ，５Ｔ］では、時刻ｔ’の値が１２８分割の
中の１個変位する場合と２個変位する場合とで、係数値
には大して変化はないと言える。従って、時間間隔［４
Ｔ，５Ｔ］では、分割数を１２８に設定する必要はな
く、少ない分割数、例えば、６４分割しても問題はな
い。
【００６９】時間間隔内の分割数を少なく設定すること
は、結局、計数値を格納するＲＯＭのアドレス数を少な
くすることと等価であり、それは、ＲＯＭのメモリサイ
ズ、即ち、ハードウェア量を削減可能であることを意味
する。
は、結局、計数値を格納するＲＯＭのアドレス数を少な
くすることと等価であり、それは、ＲＯＭのメモリサイ
ズ、即ち、ハードウェア量を削減可能であることを意味
する。
【００７０】ある時間間隔を１２８分割する場合の分割
最小時間をｔ’とすると、６４分割する場合の最小時間
はｔ”となり、ｔ’とｔ”とは値が異なる。しかし、例
えば、アドレスが７ビットで構成されることで１２８分
割している場合、ｔ’を指定するアドレスの７ビットの
上位６ビットを利用して、それをｔ”を指定するアドレ
スとするだけで、６４分割が可能となるので、分割最小
時間（分割数）を変更することにより、ＲＯＭのハード
ウェア構成を変更し、規模が増加する等の問題もない。
最小時間をｔ’とすると、６４分割する場合の最小時間
はｔ”となり、ｔ’とｔ”とは値が異なる。しかし、例
えば、アドレスが７ビットで構成されることで１２８分
割している場合、ｔ’を指定するアドレスの７ビットの
上位６ビットを利用して、それをｔ”を指定するアドレ
スとするだけで、６４分割が可能となるので、分割最小
時間（分割数）を変更することにより、ＲＯＭのハード
ウェア構成を変更し、規模が増加する等の問題もない。
【００７１】以上のように、この実施の形態４によれ
ば、インパルス応答を示すＳＩＮＣ関数の中心（基準時
刻０）から周辺（Ｔ方向および−Ｔ方向）に時間が経過
するに従って、係数値の絶対値が小さくなっていること
に基づいて、例えば、時間間隔［４Ｔ、５Ｔ］におい
て、時刻ｔ’の値が１２８分割の中の１個だけ変位して
も、係数値の変化は少ないことに基づいて、ｔ’を指定
するアドレスの７ビットの上位６ビットを用いて、ｔ”
を指定するアドレスとするようにしたので、入力アドレ
スのビット数を削減することができる。この場合、時間
間隔内の分割最小時間（分割数）を変更することになる
が、ＲＯＭのハードウェア構成を変更し、規模が増加す
る等の問題も発生しない。
ば、インパルス応答を示すＳＩＮＣ関数の中心（基準時
刻０）から周辺（Ｔ方向および−Ｔ方向）に時間が経過
するに従って、係数値の絶対値が小さくなっていること
に基づいて、例えば、時間間隔［４Ｔ、５Ｔ］におい
て、時刻ｔ’の値が１２８分割の中の１個だけ変位して
も、係数値の変化は少ないことに基づいて、ｔ’を指定
するアドレスの７ビットの上位６ビットを用いて、ｔ”
を指定するアドレスとするようにしたので、入力アドレ
スのビット数を削減することができる。この場合、時間
間隔内の分割最小時間（分割数）を変更することになる
が、ＲＯＭのハードウェア構成を変更し、規模が増加す
る等の問題も発生しない。
【００７２】
【発明の効果】以上のように、この発明によれば、イン
パルス応答を示すＳＩＮＣ関数で得られる波形での時間
間隔［−Ｔ，０］および［０，Ｔ］以外の時間での、波
形（即ち、係数値）の対称性を考慮して、ＲＯＭ内に計
数値を格納するように構成したので、乗算器やＲＯＭ等
の個数を削減でき、かつ演算回数を低減可能なので、小
さなハードウェア規模の、かつ高速に演算処理可能なリ
サンプラ回路を得ることができる効果がある。
パルス応答を示すＳＩＮＣ関数で得られる波形での時間
間隔［−Ｔ，０］および［０，Ｔ］以外の時間での、波
形（即ち、係数値）の対称性を考慮して、ＲＯＭ内に計
数値を格納するように構成したので、乗算器やＲＯＭ等
の個数を削減でき、かつ演算回数を低減可能なので、小
さなハードウェア規模の、かつ高速に演算処理可能なリ
サンプラ回路を得ることができる効果がある。
【００７３】この発明によれば、インパルス応答を示す
ＳＩＮＣ関数で得られる波形での時間間隔［−Ｔ，０］
および［０，Ｔ］以外の、各時間間隔内での波形の対称
性、即ち、各時間間隔の中心時刻から見て前半部の計数
値と後半部の計数値の対称性を考慮して、例えば、各Ｒ
ＯＭ内には、中心アドレスから前半部分のみの計数値を
格納するように構成したので、各ＲＯＭのメモリサイズ
を小さくすることができ、リサンプラ回路のハードウェ
ア規模を削減することができる効果がある。
ＳＩＮＣ関数で得られる波形での時間間隔［−Ｔ，０］
および［０，Ｔ］以外の、各時間間隔内での波形の対称
性、即ち、各時間間隔の中心時刻から見て前半部の計数
値と後半部の計数値の対称性を考慮して、例えば、各Ｒ
ＯＭ内には、中心アドレスから前半部分のみの計数値を
格納するように構成したので、各ＲＯＭのメモリサイズ
を小さくすることができ、リサンプラ回路のハードウェ
ア規模を削減することができる効果がある。
【００７４】この発明によれば、上記したインパルス応
答を示すＳＩＮＣ関数の各時間間隔内の波形の対称性を
利用して、各ＲＯＭ内へ入力される入力アドレスを反転
させるセレクタを設け、ワード線の数を半分に削減した
ＲＯＭを用いて、記憶領域内に格納した計数値を読み出
すように構成したので、ＲＯＭのサイズを削減でき、結
果として、リサンプラ回路のハードウェア規模を削減す
ることができる効果がある。
答を示すＳＩＮＣ関数の各時間間隔内の波形の対称性を
利用して、各ＲＯＭ内へ入力される入力アドレスを反転
させるセレクタを設け、ワード線の数を半分に削減した
ＲＯＭを用いて、記憶領域内に格納した計数値を読み出
すように構成したので、ＲＯＭのサイズを削減でき、結
果として、リサンプラ回路のハードウェア規模を削減す
ることができる効果がある。
【００７５】この発明によれば、インパルス応答を示す
ＳＩＮＣ関数の中心（基準時刻０）から周辺（Ｔ方向お
よび−Ｔ方向）に時間が経過するに従って、係数値の絶
対値が小さい値となることに基づいて、各ＲＯＭ内に格
納されている計数値を指定するビット数を削減したアド
レスを用いて、計数値を読み出すように構成したので、
ＲＯＭのサイズを削減でき、結果として、リサンプラ回
路のハードウェア規模を削減することができる効果があ
る。
ＳＩＮＣ関数の中心（基準時刻０）から周辺（Ｔ方向お
よび−Ｔ方向）に時間が経過するに従って、係数値の絶
対値が小さい値となることに基づいて、各ＲＯＭ内に格
納されている計数値を指定するビット数を削減したアド
レスを用いて、計数値を読み出すように構成したので、
ＲＯＭのサイズを削減でき、結果として、リサンプラ回
路のハードウェア規模を削減することができる効果があ
る。
【図１】 この発明の実施の形態１によるリサンプラ回
路を示すブロック図である。
路を示すブロック図である。
【図２】 ＳＩＮＣ関数の波形を示す説明図である。
【図３】 図１に示す実施の形態１のリサンプラ回路の
各ＲＯＭ内に格納する計数値を示す説明図である。
各ＲＯＭ内に格納する計数値を示す説明図である。
【図４】 この発明の実施の形態２によるリサンプラ回
路を示すブロック図である。
路を示すブロック図である。
【図５】 この発明の実施の形態２によるリサンプラ回
路内のＲＯＭを示すブロック図である。
路内のＲＯＭを示すブロック図である。
【図６】 この発明の実施の形態３によるリサンプラ回
路を示すブロック図である。
路を示すブロック図である。
【図７】 ディジタル伝送システムにおける送信データ
と受信波形の関係を示す説明図である。
と受信波形の関係を示す説明図である。
【図８】 低域通過フィルタを介した場合の、ディジタ
ルデータの符号間干渉を示す説明図である。
ルデータの符号間干渉を示す説明図である。
【図９】 符号間干渉を発生させないためのフィルタ特
性を示す説明図である。
性を示す説明図である。
【図１０】 リサンプラ回路の内挿データの算出方法を
示す説明図である。
示す説明図である。
【図１１】 リサンプラ回路の内挿データの算出方法を
示す説明図である。
示す説明図である。
【図１２】 従来のリサンプラ回路を示す説明図であ
る。
る。
ＦＦ−ｘ（ｘ＝０〜９） レジスタ（複数のレジス
タ）、ＡＤＤｘ（ｘ＝１〜４） 加算器（複数の第１の
加算手段）、ＡＤＤ５ 加算器（第２の加算手段）、Ａ
ＤＤｘ（ｘ＝６〜９） 加算器（複数の第３の加算手
段）、ＡＤＤｘ（ｘ＝１１〜１９） 加算器（複数の加
算手段）、ＲＯＭ４ ＲＯＭ（第１の記憶手段）、ＲＯ
Ｍ５ ＲＯＭ（第２の記憶手段）、ＲＯＭｘ（ｘ＝６〜
９） ＲＯＭ（複数の第３の記憶手段）、ｎＲＯＭｘ
（ｘ＝０〜３，６〜９） ＲＯＭ（複数の第４の記憶手
段）、ＭＰＹ４ 乗算器（第１の乗算手段）、ＭＰＹ５
乗算器（第２の乗算手段）、ＭＰＹｘ（ｘ＝０〜３，
６〜９） 乗算器（複数の第３の乗算手段）、ＭＰＹｘ
（ｘ＝１０〜１３，１６〜１９） 乗算器（複数の第４
の乗算手段）、５０ メモリセルアレイ（記憶領域）、
５２ セレクタ（選択手段）、５３ ＮＯＴ回路（反転
手段）。
タ）、ＡＤＤｘ（ｘ＝１〜４） 加算器（複数の第１の
加算手段）、ＡＤＤ５ 加算器（第２の加算手段）、Ａ
ＤＤｘ（ｘ＝６〜９） 加算器（複数の第３の加算手
段）、ＡＤＤｘ（ｘ＝１１〜１９） 加算器（複数の加
算手段）、ＲＯＭ４ ＲＯＭ（第１の記憶手段）、ＲＯ
Ｍ５ ＲＯＭ（第２の記憶手段）、ＲＯＭｘ（ｘ＝６〜
９） ＲＯＭ（複数の第３の記憶手段）、ｎＲＯＭｘ
（ｘ＝０〜３，６〜９） ＲＯＭ（複数の第４の記憶手
段）、ＭＰＹ４ 乗算器（第１の乗算手段）、ＭＰＹ５
乗算器（第２の乗算手段）、ＭＰＹｘ（ｘ＝０〜３，
６〜９） 乗算器（複数の第３の乗算手段）、ＭＰＹｘ
（ｘ＝１０〜１３，１６〜１９） 乗算器（複数の第４
の乗算手段）、５０ メモリセルアレイ（記憶領域）、
５２ セレクタ（選択手段）、５３ ＮＯＴ回路（反転
手段）。
Claims (6)
- 【請求項１】 サンプリングして得られた時系列の入力
データを格納した複数のレジスタにおける、前半部の最
初のレジスタと後半部の最後のレジスタとを互いに対応
した配置での、前記前半部の最後のレジスタと前記後半
部の最初のレジスタを除いた場合の、各対のレジスタ内
に格納された前記データを、複数の第１の加算手段で加
算し、 前記複数のレジスタ内の後半部の最初のレジスタから出
力されるデータと、ＳＩＮＣ関数のセンタータップに対
応する基準時刻からサンプリング間隔Ｔが経過した第１
の時刻までの、前記ＳＩＮＣ関数で得られる計数値を格
納した第１の記憶手段から得られた計数値とを、第１の
乗算手段で乗算し、 前記複数のレジスタ内の前半部の最後のレジスタから出
力されるデータと、前記基準時刻からサンプリング間隔
−Ｔが経過した第２の時刻までの、前記ＳＩＮＣ関数で
得られる計数値を格納した第２の記憶手段から得られた
計数値とを、第２の乗算手段で乗算し、 前記複数の第１の加算手段の各々から出力されたデータ
と、前記複数の第１の加算手段の各々に対応し、前記第
２の時刻から数えて前記サンプリング間隔−Ｔ毎の、前
記ＳＩＮＣ関数で得られる計数値を格納した複数の第３
の記憶手段の各々から得られる計数値とを、複数の第３
の乗算手段で乗算し、 前記第１の乗算手段から出力されるデータと、前記第２
の乗算手段から出力されるデータとを、第２の加算手段
で加算し、 前記複数の第３の乗算手段のそれぞれに対応し、互いに
直列に接続して設けられ、前記第２の加算手段から出力
される加算結果と、前記複数の第３の乗算手段の各々か
ら出力されたデータとを、複数の第３の加算手段で、順
次、加算して出力するアルゴリズムからなるリサンプラ
方法。 - 【請求項２】 クロック信号のタイミングに合わせて、
サンプリングした時系列の入力データを格納し、順次、
次段のレジスタへ前記入力データを出力する互いに直列
に接続された複数のレジスタと、 前記複数のレジスタを分割し、前半部の最初のレジスタ
と後半部の最後のレジスタとが互いに対応するように配
置した場合における、各対となるレジスタ内に格納され
た前記データを加算するところの、前記前半部の最後の
レジスタと前記後半部の最初のレジスタを除いた場合
の、前記対のレジスタに対応して設けられた複数の第１
の加算手段と、 ＳＩＮＣ関数のセンタータップに対応する基準時刻から
サンプリング間隔Ｔが経過した第１の時刻までの、前記
ＳＩＮＣ関数で得られる計数値を格納した第１の記憶手
段と、 前記基準時刻からサンプリング間隔−Ｔが経過した第２
の時刻までの、前記ＳＩＮＣ関数で得られる計数値を格
納した第２の記憶手段と、 前記第２の時刻から数えて前記サンプリング間隔−Ｔ毎
の、前記ＳＩＮＣ関数で得られる計数値を格納した複数
の第３の記憶手段と、 前記複数のレジスタにおける後半部の最初のレジスタか
ら出力されるデータと、前記第１の記憶手段から得られ
た計数値とを乗算する第１の乗算手段と、 前記複数のレジスタにおける前半部の最後のレジスタか
ら出力されるデータと、前記第２の記憶手段から得られ
た計数値とを乗算する第２の乗算手段と、 前記複数の第１の加算手段の各々から出力されたデータ
と、前記複数の第１の加算手段の各々に対応する前記複
数の第３の記憶手段の各々から得られる計数値とを乗算
する複数の第３の乗算手段と、 前記第１の乗算手段から出力されるデータと前記第２の
乗算手段から出力されるデータとを加算する第２の加算
手段と、 前記複数の第３の乗算手段のそれぞれに対応し、互いに
直列に接続して設けられ、前記第２の加算手段から出力
される加算結果と、前記複数の第３の乗算手段の各々か
ら出力されたデータとを、順次、加算し、出力する複数
の第３の加算手段と、 を備えたことを特徴とするリサンプラ回路。 - 【請求項３】 クロック信号のタイミングに合わせて、
サンプリングした時系列の入力データを格納し、順次、
次段のレジスタへ前記入力データを出力する互いに直列
に接続された複数のレジスタと、 ＳＩＮＣ関数のセンタータップに対応する基準時刻から
サンプリング間隔Ｔが経過した第１の時刻までの、前記
ＳＩＮＣ関数で得られる計数値を格納した第１の記憶手
段と、 前記基準時刻からサンプリング間隔−Ｔが経過した第２
の時刻までの、前記ＳＩＮＣ関数で得られる計数値を格
納した第２の記憶手段と、 前記第１の時刻から数えて前記サンプリング間隔Ｔ毎
の、それぞれの時間間隔での半分の時間幅に対応したＳ
ＩＮＣ関数から得られる計数値と、前記第２の時刻から
数えて前記サンプリング間隔−Ｔ毎の、それぞれの時間
間隔での半分の時間幅に対応した前記ＳＩＮＣ関数から
得られる計数値とを格納した複数の第４の記憶手段と、 直列に接続された前記複数のレジスタを分割し、前半部
の最後のレジスタから出力されるデータと、前記第１の
記憶手段から得られた計数値とを乗算する第１の乗算手
段と、 直列に接続された前記複数のレジスタを分割し、後半部
の最初のレジスタから出力されるデータと、前記第２の
記憶手段から得られた計数値とを乗算する第２の乗算手
段と、 前記複数の第４の記憶手段の各々から得られる計数値
と、前記複数の第４の記憶手段の各々に対応した前記複
数のレジスタの各々から出力されたデータとを乗算する
複数の第４の乗算手段と、 前記複数の第４の乗算手段、前記第１の乗算手段、前記
第２の乗算手段のそれぞれから出力されるデータを、順
次、加算し、互いに直列に接続して設けられた複数の加
算手段と、 を備えることを特徴とするリサンプラ回路。 - 【請求項４】 複数の第３の記憶手段の代わりに、第２
の時刻から数えてサンプリング間隔−Ｔ毎の、それぞれ
の時間間隔での半分の時間幅に対応したＳＩＮＣ関数か
ら得られる計数値を格納した複数の第４の記憶手段で置
き換えたことを特徴とする請求項２記載のリサンプラ回
路。 - 【請求項５】 複数の第４の記憶手段のそれぞれは、計
数値を格納した記憶領域を指定する入力アドレスを反転
させる反転手段、および、前記反転手段からの出力と、
前記入力アドレスとのいずれかを選択する選択手段とを
備え、前記選択手段からの出力アドレスのビット数に対
応したワード線に接続の前記記憶領域内から計数値を出
力することを特徴とする請求項３または請求項４記載の
リサンプラ回路。 - 【請求項６】 複数の第４の記憶手段の一部は、入力ア
ドレスの上位ｎ−１ビット（ｎは、入力アドレスの全ビ
ット数）に対応したアドレス線を介して前記入力アドレ
スを取り込み、前記入力アドレスに基づいて記憶領域内
に格納された計数値を出力することを特徴とする請求項
３または請求項４記載のリサンプラ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11065228A JP2000261291A (ja) | 1999-03-11 | 1999-03-11 | リサンプラ方法およびリサンプラ回路 |
| US09/357,157 US6442580B1 (en) | 1999-03-11 | 1999-07-19 | Resampling method and resampler circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11065228A JP2000261291A (ja) | 1999-03-11 | 1999-03-11 | リサンプラ方法およびリサンプラ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000261291A true JP2000261291A (ja) | 2000-09-22 |
Family
ID=13280861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11065228A Pending JP2000261291A (ja) | 1999-03-11 | 1999-03-11 | リサンプラ方法およびリサンプラ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6442580B1 (ja) |
| JP (1) | JP2000261291A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004259353A (ja) * | 2003-02-25 | 2004-09-16 | Sony Corp | 不揮発性磁気メモリ装置、及び、不揮発性磁気メモリ装置におけるトンネル磁気抵抗素子へのデータ書込方法 |
| JP2006185123A (ja) * | 2004-12-27 | 2006-07-13 | Casio Comput Co Ltd | 画素補間装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3651833B2 (ja) * | 1999-09-06 | 2005-05-25 | 株式会社日立製作所 | デシメーションフィルタ |
| US7080108B1 (en) * | 1999-11-02 | 2006-07-18 | Intel Corporation | Discrete filter having a tap selection circuit |
| US6993546B2 (en) * | 2000-12-21 | 2006-01-31 | Texas Instruments Incorporated | Quantized nonlinear scaler |
| US7353244B2 (en) * | 2004-04-16 | 2008-04-01 | Marvell International Ltd. | Dual-multiply-accumulator operation optimized for even and odd multisample calculations |
| US7653675B2 (en) * | 2005-08-08 | 2010-01-26 | Freescale Semiconductor, Inc. | Convolution operation in a multi-mode wireless processing system |
| US7734674B2 (en) * | 2005-08-08 | 2010-06-08 | Freescale Semiconductor, Inc. | Fast fourier transform (FFT) architecture in a multi-mode wireless processing system |
| US20070033349A1 (en) * | 2005-08-08 | 2007-02-08 | Freescale Semiconductor, Inc. | Multi-mode wireless processor interface |
| US7802259B2 (en) * | 2005-08-08 | 2010-09-21 | Freescale Semiconductor, Inc. | System and method for wireless broadband context switching |
| US8140110B2 (en) * | 2005-08-08 | 2012-03-20 | Freescale Semiconductor, Inc. | Controlling input and output in a multi-mode wireless processing system |
| DE602006015328D1 (de) * | 2006-11-03 | 2010-08-19 | Psytechnics Ltd | Abtastfehlerkompensation |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE467680B (sv) * | 1990-12-19 | 1992-08-24 | Johan Hellgren | Digital filterbank med minskad effektfoerbrukning |
| US5258939A (en) * | 1991-10-10 | 1993-11-02 | Harris Corporation | Fold and decimate filter architecture |
| TW221083B (ja) * | 1992-06-26 | 1994-02-11 | Philips Nv | |
| US5751615A (en) * | 1995-11-14 | 1998-05-12 | Advanced Micro Devices, Inc. | Implementation of a digital decimation filter and method |
| US5732004A (en) * | 1995-11-14 | 1998-03-24 | Advanced Micro Devices, Inc. | DSP architecture for a FIR-type filter and method |
-
1999
- 1999-03-11 JP JP11065228A patent/JP2000261291A/ja active Pending
- 1999-07-19 US US09/357,157 patent/US6442580B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004259353A (ja) * | 2003-02-25 | 2004-09-16 | Sony Corp | 不揮発性磁気メモリ装置、及び、不揮発性磁気メモリ装置におけるトンネル磁気抵抗素子へのデータ書込方法 |
| JP2006185123A (ja) * | 2004-12-27 | 2006-07-13 | Casio Comput Co Ltd | 画素補間装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6442580B1 (en) | 2002-08-27 |
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